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Dokumentenidentifikation DE102005009360B3 21.09.2006
Titel Integrierter Halbleiterspeicher mit aktivierbaren Leseverstärkern
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Vollrath, Joerg, Dr., 82140 Olching, DE;
Gnat, Marcin, 86415 Mering, DE
Vertreter Epping Hermann Fischer, Patentanwaltsgesellschaft mbH, 80339 München
DE-Anmeldedatum 01.03.2005
DE-Aktenzeichen 102005009360
Veröffentlichungstag der Patenterteilung 21.09.2006
Veröffentlichungstag im Patentblatt 21.09.2006
IPC-Hauptklasse G11C 29/12(2006.01)A, F, I, 20060412, B, H, DE
Zusammenfassung Ein integrierter Halbleiterspeicher (100) umfasst ein Speicherzellenfeld (10), in dem erste Leseverstärker (SA1, SA3) auf einer rechten Seite des Speicherzellenfeldes und zweite Leseverstärker (SA2) auf einer linken Seite des Speicherzellenfeldes angeordnet sind. Aufgrund von "Post-sense Coupling"-Effekten bei Aktivierung der Leseverstärker in Verbindung mit kapazitiven Kopplungseffekten zwischen Bitleitungen kommt es auf benachbarten Bitleitungen (BTm, BCm) zu Potenzialveränderungen (Vg, Vi). Der integrierte Halbleiterspeicher (100) ermöglicht es, parasitäre Kopplungseffekte zwischen benachbarten Bitleitungen in einem Funktionstest nachzubilden, in dem sich die ersten und zweiten Leseverstärker zeitlich verzögert aktivieren lassen. Dadurch lässt sich die Testschärfe verbessern und Testzeit einsparen.

Beschreibung[de]

Integrierter Halbleiterspeicher mit aktivierbaren Leseverstärkern

Die vorliegende Erfindung betrifft einen integrierten Halbleiterspeicher mit aktivierbaren Leseverstärkern, die innerhalb eines Speicherzellenfeldes auf einer ersten und zweiten Seite angeordnet sind.

5 zeigt einen integrierten Halbleiterspeicher 100', der beispielsweise als ein DRAM (Dynamic Random Access Memory)-Halbleiterspeicher ausgebildet ist. Der integrierte Halbleiterspeicher umfasst ein Speicherzellenfeld 10, in dem Speicherzellen entlang von Wortleitungen und Bitleitungen matrixförmig angeordnet sind. Im Beispiel der 5 umfasst das Speicherzellenfeld eine Wortleitung WL, an der Speicherzellen SZ1, SZ2 und SZ3 angeschlossen sind. Die als DRAM-Speicherzellen ausgebildeten Zellen umfassen einen Auswahltransistor AT und einen Speicherkondensator SC. Eine Kondensatorplatte des Speicherkondensators ist über den Auswahltransistor AT mit einer True-Bitleitung BTt verbunden. Die andere Kondensatorplatte ist mit einem Anschluss zum Anlegen einer Plattenspannung Vplate verbunden. Die Plattenspannung Vplate kann beispielsweise als ein Massepotenzial ausgebildet sein.

Neben der True-Bitleitung BTt existiert eine Komplement-Bitleitung BCt. Die True-Bitleitung BTt und die Komplement-Bitleitung BCt stellen ein Bitleitungspaar dar, das mit einem Leseverstärker SA1 auf einer rechten Seite des Speicherzellenfeldes verbunden ist. Der Leseverstärker SA1 erzeugt beim Auslesen der Speicherzelle SZ1 an einem Ausgangsanschluss A1 entsprechend dem Speicherzustand, der in der Speicherzelle SZ1 abgespeichert ist, ein Datum D, das einem Datenanschluss DQ zugeführt wird.

Neben dem Leseverstärker SA1 existiert auf der rechten Seite des Speicherzellenfeldes ein weiterer Leseverstärker SA3. Der Leseverstärker SA3 ist an ein Bitleitungspaar, das eine True-Bitleitung BTb und eine Komplement-Bitleitung BCb umfasst, angeschlossen. An die True-Bitleitung BTb ist eine Speicherzelle SZ3 angeschlossen, die zur Aktivierung ebenfalls mit der Wortleitung WL verbunden ist. Der Leseverstärker SA3 erzeugt beim Auslesen der Speicherzelle SZ3 entsprechend dem Speicherzustand der Speicherzelle SZ3 an seinem Ausgangsanschluss A3 ein Datum, das dem Datenanschluss DQ zugeführt wird.

Zwischen dem oberen Bitleitungspaar BTt/BCt und dem unteren Bitleitungspaar BTb/BCb ist ein weiteres Bitleitungspaar angeordnet. Dieses Bitleitungspaar umfasst eine True-Bitleitung BTm und eine Komplement-Bitleitung BCm. Beide Bitleitungen sind an einen weiteren Leseverstärker SA2, der auf der linken Seite des Speicherzellenfeldes 10 angeordnet ist, angeschlossen. An die True-Bitleitung BTm ist eine Speicherzelle SZ2 angeschlossen, die zur Aktivierung ebenfalls an die gemeinsame Wortleitung WL angeschlossen ist. Beim Auslesen der Speicherzelle SZ2 erzeugt der Leseverstärker SA2 an einem Ausgangsanschluss A2 entsprechend dem Speicherzustand der Speicherzelle SZ2 ein Datum, das dem Datenanschluss DQ zugeführt wird.

Neben der Wortleitung WL ist innerhalb des Speicherzellenfeldes 10 eine weitere Wortleitung WLr angeordnet, die als eine zur Wortleitung WL redundante Wortleitung ausgebildet ist. An die redundante Wortleitung WLr ist eine Speicherzelle SZ1r angeschlossen, dessen Speicherzustand beim Auslesen von dem Leseverstärker SA1 bewertet wird. Des Weiteren ist an die redundante Wortleitung WLr eine redundante Speicherzelle SZ2r angeschlossen, dessen Speicherzustand von dem Leseverstärker SA2 bewertet wird. Ein Speicherzustand einer weiteren redundanten Speicherzelle SZ3r, die ebenfalls an die redundante Wortleitung WLr angeschlossen ist, wird von dem Leseverstärker SA3 bewertet.

Neben den Leseverstärkern SA1 und SA3 sind auf der rechten Seite des Speicherzellenfeldes weitere Leseverstärker mit ihren zugehörigen Bitleitungspaaren angeordnet. Zwischen den Bitleitungspaaren, die mit Leseverstärkern auf der rechten Seite des Speicherzellenfeldes verbunden sind liegen weitere Bitleitungspaare, die mit weiteren Leseverstärkern auf der linken Seite des Speicherzellenfeldes verbunden sind.

Vor einem Lesezugriff sind alle Bitleitungen des Speicherzellenfeldes 10 auf eine gemeinsame Vorladespannung VEQ aufgeladen. Die Vorladespannung VEQ liegt zwischen einem hohen Spannungspotenzial VBH und einem niedrigen Spannungspotenzial VBL.

Im Folgenden wird anhand der 5 und 6 ein Lesezugriff auf die Speicherzelle SZ1 beschrieben. Zum Auslesen der Speicherzelle SZ1 wird an einen Adressanschluss A30 eine Adresse der Speicherzelle SZ1 angelegt, die in ein Adressregister 30 eingelesen wird. Der eigentliche Lesezugriff auf die Speicherzelle SZ1 wird von einer Steuerschaltung 20 gesteuert. Die Steuerschaltung 20 wird dazu an einem Steueranschluss S20 von einem Kommandosignal KS angesteuert. Infolge des Lesekommandos KS steuert die Steuerschaltung 20 die Wortleitung WL zur Aktivierung der Speicherzelle SZ1 mit einem hohen Pegel einer Wortleitungsspannung VWH an. Der Auswahltransistor AT der Speicherzelle SZ1 wird dadurch leitend gesteuert, sodass der Speicherkondensator der Speicherzelle SZ1 mit der Bitleitung BTt leitend verbunden ist. Da auch alle übrigen Speicherzellen entlang der Wortleitung WL von dem hohen Pegel der Wortleitungsspannung angesteuert werden, werden auch die Speicherzellen SZ2 und SZ3 aktiviert, indem die Auswahltransistoren AT dieser Speicherzellen ebenfalls leitend gesteuert werden.

In 6 sind Potenzialzustände auf den Bitleitungen BTt und BCt für das Auslesen einer „1"-Information aus der Speicherzelle SZ1. Infolge des der „1"-Information entsprechenden hohen Ladungspegel auf dem Speicherkondensator SC kommt es auf der True-Bitleitung BTt zu einer Potenzialanhebung gegenüber der Vorladespannung VEQ, auf die die Komplement-Bitleitung BCt aufgeladen ist. Nach einer sogenannten Signalentwicklungszeit (Signal development time) werden die Leseverstärker SA1 und SA3 auf der rechten Seite des Speicherzellenfeldes und der Leseverstärker SA2 auf der linken Seite des Speicherzellenfeldes gleichzeitig von einem Aktivierungssignal ACT angesteuert. Die Leseverstärker bewerten daraufhin den geringfügigen Potenzialunterschied auf der an sie angeschlossenen True-Bitleitung und der an sie angeschlossenen Komplement-Bitleitung. Im Beispiel der 6 verstärkt der Leseverstärker SA1 die Potenzialanhebung auf der True-Bitleitung BTt auf den hohen Spannungspegel VBH und den Spannungspegel der Vorladespannung VEQ auf der Komplement-Bitleitung BCt auf den niedrigen Spannungspegel VBL.

Um das beschriebene ordnungsgemäße Betriebsverhalten eines integrierten Halbleiterspeichers sicher zu stellen, werden die Speicher während und nach der Fertigung umfangreichen Funktionstests unterzogen. Wenn eine fehlerhafte Komponente innerhalb des Speicherzellenfeldes entdeckt wird, wird versucht diese durch eine redundante Komponente zu ersetzen. In dem Speicherzellenfeld 10 ist beispielsweise eine redundante Wortleitung WLr angeordnet, an die redundante Speicherzellen SZ1r, SZ2r und SZ3r angeschlossen sind. Beim Auftreten eines Speicherfehlers in einer der regulären Speicherzellen SZ1, SZ2 oder SZ3 wird anstelle fehlerbehafteten regulären Speicherzelle eine der redundanten Speicherzellen für den Lese- und Schreibzugriff auf sie verwendet, indem anstatt der Wortleitung WL die redundante Wortleitung WLr angesteuert wird.

Zur Abdeckung möglichst vieler Fehlerursachen werden in den Speicherzellen des Speicherzellenfeldes verschiedene fehlerspezifische Datentopologien gespeichert. Die in den Speicherzellen abgespeicherten Speicherzustände werden anschließend durch Stressspannungen beeinflusst. So wird bei einem Test beispielsweise die Wortleitungsspannung auf einer benachbarten Wortleitung verändert, die Vorladespannung VEQ variiert oder die Plattenspannung Vplate verändert. Um möglichst viele Fehlerursachen abzudecken müssen viele verschiedene Datentopologien in dem Speicherzellenfeld abgespeichert werden, was zu einer hohen Testzeit führt.

Die Druckschrift DE 693 29 011 T2 beschreibt eine Halbleiterspeichervorrichtung, bei der Speicherzellen in einer Matrixkonfiguration zwischen Bitleitungen und Wortleitungen angeordnet sind. In einer Testbetriebsart steuert eine Dekodierschaltung, die an die Wortleitungen angeschlossen ist, mehrere der Wortleitungen, die in einem vorgegebenen Abstandsintervall angeordnet sind, nahezu gleichzeitig an. Das Abstandsintervall zwischen den wahlweise angesteuerten Wortleitungen entspricht einer Ausbreitungsverzögerung durch ein Elementisolationslayout. Leseverstärker, die an die Bitleitungen angeschlossen sind und sich in einem Ansteuerungszustand befinden, werden während der Zeit, in der die mehreren Wortleitungen angesteuert werden, nicht zurückgesetzt. Da die ausgewählten Wortleitungen im eingeschalteten Zustand bleiben, während die Wortleitungen nacheinander ausgewählt werden, kann ein Anstieg des Leistungsverbrauchs, der mit einer neuen Operation des Leseverstärkers einhergeht, unterdrückt werden, so dass der Leistungsverbrauch bei einer dynamischen Prüfung von Speicherzellen verringert werden kann.

In der Druckschrift US 5,856,982 wird ein schnelles Verfahren zum Testen von Speicherzellen beschrieben. In einem Normalbetriebszustand, in dem über externe Adresssignale jeweils eine Wortleitung ausgewählt wird, werden erste Daten in Speicherzellen eines Speicherzellenfeldes eingeschrieben und wieder ausgelesen, wobei die ausgelesenen Daten mit den zuvor eingeschriebenen ersten Daten verglichen werden. Anschließend wird der integrierte Halbleiterspeicher in einem Testbetriebszustand betrieben, in dem über ein Adresssignal mehrere Wortleitungen ausgewählt werden. In die an die ausgewählten Wortleitungen angeschlossenen Speicherzellen werden anschließend zweite Daten, die zu den ersten Daten komplementär sind, eingeschrieben, nachfolgend ausgelesen und mit den zuvor eingeschriebenen Daten verglichen. Dann werden wiederholt die zweiten Daten in diejenigen Speicherzellen, die an die im Testbetriebszustand ausgewählten Wortleitungen angeschlossen sind, eingeschrieben. Danach wird der integrierte Halbleiterspeicher wieder im Normalbetriebszustand betrieben, in dem der Speicherinhalt aller Speicherzellen aufgefrischt wird. Anschließend werden die Wortleitungen aktiviert, die zu den im Testbetriebszustand ausgewählten Wortleitungen benachbart angeordnet sind. Der Speicherinhalt der Speicherzellen, die an die benachbarten Wortleitungen angeschlossen sind, wird mit dem vor dem Testbetriebszustand eingeschriebenen ersten Datum verglichen. Durch das gleichzeitige Aktivieren mehrerer Wortleitungen im Testbetriebszustand lässt sich die Testzeit deutlich reduzieren.

Die Aufgabe der vorliegenden Erfindung ist es, einen integrierten Halbleiterspeicher anzugeben, bei dem sich ein Funktionstest ausführen lässt, mit dem sich möglichst frühzeitig während der Fertigung viele fehlerhafte Speicherzellen entdecken lassen. Eine weitere Aufgabe der vorliegenden Erfindung ist es, ein Verfahren für einen Funktionstest eines integrierten Halbleiterspeichers anzugeben, mit dem sich während der Fertigung möglichst frühzeitig viele fehlerhafte Speicherzellen entdecken lassen.

Die Aufgabe betreffend den integrierten Halbleiterspeicher mit Aktivierung von Leseverstärkern wird gelöst durch einen integrierten Halbleiterspeicher mit einem Speicherzellenfeld mit Speicherzellen, mit einem ersten aktivierbaren Leseverstärker und einem zweiten aktivierbaren Leseverstärker, wobei der erste und zweite aktivierbare Leseverstärker auf verschiedenen Seiten des Speicherzellenfeldes angeordnet sind. Eine erste der Speicherzellen ist über eine erste Bitleitung an den ersten Leseverstärker angeschlossen. Eine zweite der Speicherzellen ist über eine zweite Bitleitung an den zweiten Leseverstärker angeschlossen. Die erste und zweite der Speicherzellen sind an eine gemeinsame Wortleitung angeschlossen. Der erste und zweite Leseverstärker sind für einen Lesezugriff auf die an sie jeweils angeschlossene Speicherzelle zeitlich nacheinander aktivierbar.

Insbesondere bei einem Funktionstest des erfindungsgemäßen integrierten Halbleiterspeichers werden der erste und zweite Leseverstärker zeitlich nacheinander für den Lesezugriff aktiviert. Nach Aktivierung des ersten Leseverstärkers kommt es auf den Bitleitungen des Bitleitungspaares, das an den ersten Leseverstärker angeschlossen ist, infolge eines sogenannten "Post-sense coupling"-Effekts zu einer Spannungsänderung. Diese Spannungsänderung wird aufgrund von parasitären Koppelkapazitäten zwischen benachbarten Bitleitungspaaren auch auf die Bitleitungen des benachbarten Bitleitungspaares übertragen. Somit kommt es auch auf diesen Bitleitungen zu einer Spannungsverschiebung. Für einen Funktionstest des integrierten Halbleiterspeichers lässt sich der zweite Leseverstärker, der an Bitleitungen des benachbarten Bitleitungspaares angeschlossen ist, zeitlich nach der Aktivierung des ersten Leseverstärkers für einen Lesezugriff aktivieren. Es wird dadurch insbesondere bei einem Funktionstest des integrierten Halbleiterspeichers ermöglicht, Spannungsverschiebungen, die von "Post-sense coupling"-Effekten herrühren und über parasitäre Koppelkapazitäten auf benachbarte Bitleitungspaare übertragen werden, zu analysieren. Mit einem solchen Funktionstest lässt sich eine Vielzahl von fehlerhaften Speicherzellen finden, die ansonsten durch zahlreiche verschiedene und zeitaufwändige Funktionstests ermittelt werden müssten. Mit einem derartigen integrierten Halbleiterspeicher lässt sich somit die Testschärfe und Testqualität verbessern.

Eine Weiterbildung des integrierten Halbleiterspeichers sieht eine Steuerschaltung zur Aktivierung des ersten und zweiten Leseverstärkers vor. Der erste Leseverstärker weist einen Steueranschluss zum Anlegen eines ersten Aktivierungssignals auf. Der zweite Leseverstärker weist einen Steueranschluss zum Anlegen eines zweiten Aktivierungssignals auf. Die Steuerschaltung erzeugt ausgangsseitig das erste Aktivierungssignal und das zweite Aktivierungssignal.

Gemäß einem weiteren Merkmal des erfindungsgemäßen integrierten Halbleiterspeichers umfasst die Steuerschaltung einen ersten Steueranschluss zum Anlegen eines ersten Steuersignals und einen zweiten Steueranschluss zum Anlegen eines zweiten Steuersignals. Die Steuerschaltung ist derart ausgebildet, dass sie bei einer Ansteuerung ihres ersten Steueranschlusses mit dem ersten Steuersignal das erste Aktivierungssignal zur Aktivierung des ersten Leseverstärkers erzeugt und dem Steueranschluss des ersten Leseverstärkers zuführt. Darüber hinaus ist die Steuerschaltung derart ausgebildet, dass sie bei einer Ansteuerung ihres zweiten Steueranschlusses mit dem zweiten Steuersignal das zweite Aktivierungssignal zur Aktivierung des zweiten Leseverstärkers erzeugt und dem Steueranschluss des zweiten Leseverstärkers zuführt.

In einer weiteren Ausbildungsform des integrierten Halbleiterspeichers weist die Steuerschaltung einen Steueranschluss zum Anlegen eines Testmode-Steuersignals auf. Des Weiteren ist eine erste Verzögerungseinrichtung zur Verzögerung des ersten Aktivierungssignals und eine zweite Verzögerungseinrichtung zur Verzögerung des zweiten Aktivierungssignals vorgesehen. Der ersten Verzögerungseinrichtung wird das erste Aktivierungssignal und der zweiten Verzögerungseinrichtung wird das zweite Aktivierungssignal von der Steuerschaltung zugeführt. Die erste Verzögerungseinrichtung ist derart ausgebildet, dass sie das erste Aktivierungssignal in Abhängigkeit von einem Zustand des Testmode-Steuersignals um eine Zeitdauer verzögert und dem Steueranschluss des ersten aktivierbaren Leseverstärkers zuführt. Die zweite Verzögerungseinrichtung ist derart ausgebildet, dass sie das zweite Aktivierungssignal in Abhängigkeit von dem Zustand des Testmode-Steuersignals um eine Zeitdauer verzögert und dem Steueranschluss des zweiten aktivierbaren Leseverstärkers zuführt.

In einer weiteren Ausbildungsform des integrierten Halbleiterspeichers ist vorgesehen, dass die erste Verzögerungseinrichtung mindestens ein erstes Verzögerungsglied und ein zweites Verzögerungsglied aufweist, wobei das erste Verzögerungsglied der ersten Verzögerungseinrichtung das erste Aktivierungssignal um eine erste Zeitdauer verzögert und das zweite Verzögerungsglied der ersten Verzögerungseinrichtung das erste Aktivierungssignal um eine zweite Zeitdauer verzögert. Die zweite Verzögerungseinrichtung weist ebenfalls mindestens ein erstes Verzögerungsglied und ein zweites Verzögerungsglied auf. Das erste Verzögerungsglied der zweiten Verzögerungseinrichtung verzögert das zweite Aktivierungssignal um eine erste Zeitdauer. Das zweite Verzögerungsglied der zweiten Verzögerungseinrichtung verzögert das zweite Aktivierungssignal um eine zweite Zeitdauer.

Vorzugsweise umfassen die erste Verzögerungseinrichtung und die zweite Verzögerungseinrichtung jeweils einen steuerbaren Schalter. Der steuerbare Schalter der ersten Verzögerungseinrichtung ist derart ausgebildet, dass er in Abhängigkeit von dem Zustand des Testmode-Steuersignals das erste Aktivierungssignal dem ersten oder zweiten Verzögerungsglied der ersten Verzögerungseinrichtung zuführt. Der steuerbare Schalter der zweiten Verzögerungseinrichtung ist derart ausgebildet, dass er in Abhängigkeit von dem Zustand des Testmode-Steuersignals das zweite Aktivierungssignal dem ersten oder zweiten Verzögerungsglied der zweiten Verzögerungseinrichtung zuführt.

Gemäß einem weiteren Merkmal des integrierten Halbleiterspeichers erzeugt die Steuerschaltung ein erstes Steuersignal zur Steuerung des steuerbaren Schalters der ersten Verzögerungseinrichtung und ein zweites Steuersignal zur Steuerung des steuerbaren Schalters der zweiten Verzögerungseinrichtung. Das von der Steuerschaltung erzeugte erste und zweite Steuersignal ist dabei von dem Zustand des Testmode-Steuersignals abhängig.

Der integrierte Halbleiterspeicher ist vorzugsweise in einem Normalbetriebszustand und in einem Testbetriebszustand betreibbar. Der erste und zweite aktivierbare Leseverstärker werden im Normalbetriebszustand von der Steuerschaltung gleichzeitig mit dem ersten und zweiten Aktivierungssignal angesteuert. Im Testbetriebszustand hingegen werden der erste und zweite Leseverstärker zeitlich nacheinander von dem ersten und zweiten Aktivierungssignal angesteuert.

In einer bevorzugten Ausführungsform ist der steuerbare Schalter im Normalbetriebszustand der ersten Verzögerungseinrichtung ausgangsseitig mit dem Steueranschluss des ersten aktivierbaren Leseverstärkers und der steuerbare Schalter der zweiten Verzögerungseinrichtung ausgangsseitig mit dem zweiten aktivierbaren Leseverstärker verbunden. Im Testbetriebszustand ist der steuerbare Schalter der ersten Verzögerungseinrichtung über eines der ersten oder zweiten Verzögerungsglieder der ersten Verzögerungseinrichtung mit dem Steueranschluss des ersten aktivierbaren Leseverstärkers verbunden. Der steuerbare Schalter der zweiten Verzögerungseinrichtung ist über eines der ersten oder zweiten Verzögerungsglieder der zweiten Verzögerungseinrichtung mit dem Steueranschluss des zweiten aktivierbaren Leseverstärkers verbunden.

Die Verzögerungsglieder der ersten und zweiten Verzögerungseinrichtung können in einer Ausbildungsform jeweils Inverterketten aufweisen.

Die erste und zweite Speicherzelle sind vorzugsweise entlang der gemeinsamen Wortleitung benachbart angeordnet.

Im Folgenden wird ein Verfahren zum Testen des integrierten Halbleiterspeichers beschrieben. Das Verfahren sieht das Vorsehen eines integrierten Halbleiterspeichers mit einem Speicherzellenfeld mit Speicherzellen vor, wobei eine erste der Speicherzellen über eine erste Bitleitung an einen ersten aktivierbaren Leseverstärker und eine zweite der Speicherzellen über eine zweite Bitleitung an einen zweiten aktivierbaren Leseverstärker angeschlossen ist, wobei der erste und zweite aktivierbare Leseverstärker auf zwei verschiedenen Seiten des Speicherzellenfeldes angeordnet sind und wobei die erste und zweite der Speicherzellen zur Aktivierung eines Lese- oder Schreibzugriffs an eine gemeinsame Wortleitung angeschlossen sind. In die erste und zweite der Speicherzellen wird jeweils ein Speicherzustand eingeschrieben. Nachfolgend werden die erste und zweite der Speicherzellen durch Ansteuerung der gemeinsamen Wortleitung mit einer Steuerspannung aktiviert. Auf der ersten und zweiten Bitleitung wird anschließend infolge der Aktivierung der ersten und zweiten der Speicherzellen eine Potenzialveränderung erzeugt. Danach wird zuerst der erste aktivierbare Leseverstärker zur Durchführung eines Lesezugriffs auf die erste der Speicherzellen aktiviert. Nach Ablauf einer Verzögerungszeit nach dem Aktivieren des ersten aktivierbaren Leseverstärkers wird der zweite aktivierbare Leseverstärker zur Durchführung eines Lesezugriffs auf die zweite der Speicherzellen aktiviert. Ein an einem Datenanschluss erzeugtes Datum, das infolge des Lesezugriffs auf die zweite der Speicherzellen erzeugt wird, wird anschließend ausgelesen.

Eine Weiterbildung des Verfahrens zum Testen eines integrierten Halbleiterspeichers sieht vor, die zweite der Speicherzellen durch eine redundante zweite der Speicherzellen zu ersetzen, wenn das an dem Datenanschluss erzeugte Datum sich von dem zuvor in die zweite der Speicherzellen eingeschriebenen Speicherzustand unterscheidet.

Die Erfindung wird im Folgenden anhand von Figuren, die Ausführungsbeispiele der vorliegenden Erfindung zeigen, näher erläutert. Es zeigen:

1 einen Ausschnitt aus einem Speicherzellenfeld mit kapazitiver Kopplung von Bitleitungen,

2 eine Veränderung von Potenzialzuständen auf Bitleitungen nach dem Aktivieren von Leseverstärkern infolge einer kapazitiven Kopplung von Bitleitungen,

3 eine erste Ausführungsform eines integrierten Halbleiterspeichers zur Durchführung eines Funktionstests gemäß der Erfindung,

4 eine zweite Ausführungsform eines integrierten Halbleiterspeichers zur Durchführung eines Funktionstests gemäß der Erfindung,

5 einen integrierten Halbleiterspeicher mit gleichzeitiger Aktivierung von Leseverstärkern gemäß dem Stand der Technik,

6 Potenzialzustände auf einem Bitleitungspaar beim Auslesen einer Speicherzelle.

1 zeigt einen Ausschnitt des Speicherzellenfeldes 10 der 5 in vergrößerter Darstellung. Zwischen den Bitleitungen eines Bitleitungspaares sind parasitäre Koppelkapazitäten Cbb vorhanden. Ebenso sind zwischen benachbarten Bitleitungspaaren parasitäre Koppelkapazitäten Cbb vorhanden. Die Größe der parasitären Koppelkapazitäten ist dabei unabhängig davon, ob die Koppelkapazität zwischen Bitleitungen eines Bitleitungspaares oder zwischen benachbarten Bitleitungspaaren angeordnet ist. Die Ursache hierfür liegt darin begründet, dass alle Bitleitungen auf einem Speicherchip im Allgemeinen auf die gleiche Weise hergestellt werden, die gleichen Materialien verwendet werden, die Bitleitungen die gleichen Dimensionen haben und die Abstände zwischen den Bitleitungen eines Bitleitungspaares und zwischen verschiedenen Bitleitungspaaren gleich sind.

Die parasitären Koppelkapazitäten beeinflussen bei einem Lesezugriff die Potenzialzustände auf den Bitleitungen eines Bitleitungspaares. Zu unterscheiden sind dabei Koppeleffekte vor dem Bewertungsvorgang durch den Leseverstärker ("Presense coupling") und Koppeleffekte nach der Aktivierung eines Leseverstärkers ("Post-sense coupling"). Die Kopplungseffekte vor und nach Aktivierung eines Leseverstärkers sind von Zaid Al-Ars, Martin Herzog, Ivo Schanstra und Ad. J. van de Goor in der Druckschrift "Influence of Bit Line Twisting on the Faulty Behavior of DRAMS" Records of the 2004 International Workshop on Memory Technology, Design and Testing (MTDT'04), 1087-4852/04 © 2004 IEEE beschrieben.

"Pre-sense coupling"-Effekte treten auf, nachdem die Wortleitungsspannung VWH zum Aktivieren von Speicherzellen auf die Wortleitung eingespeist wird, aber bevor die angeschlossenen Leseverstärker aktiviert werden. Auf den Bitleitungen BTm und BCm tritt eine Rauschspannung auf, die von dem Potenzialzustand der Bitleitung BCt und dem Potenzialzustand der Bitleitung BTb oberhalb und unterhalb des Bitleitungspaares BTm/BCm herrührt. Der Betrag der Rauschspannung hängt dabei von den Speicherzuständen, die in den Speicherzellen SZ1 und SZ3 abgespeichert sind, ab.

"Post-sense coupling"-Effekte treten auf, nachdem die Leseverstärker durch das Aktivierungssignal ACT aktiviert werden und ihre angeschlossenen Bitleitungen auf das hohe Spannungspotenzial VBH oder das niedrige Spannungspotenzial VBL ziehen. Dabei entsteht auf den Bitleitungen des angeschlossenen Leseverstärkers eine weitere Rauschspannung, deren Ursache in der Zeitdifferenz zwischen dem Zeitpunkt der Aktivierung des Leseverstärkers und dem Zeitpunkt, zu dem der Leseverstärker nach Detektierung der Potenzialverschiebung auf den Bitleitungen den hohen oder niedrigen Spannungspegel verstärkt, liegt.

Durch die Rauschspannung infolge von „Post-sense coupling"-Effekten kommt es durch die parasitären kapazitiven Kopplungseffekte zwischen benachbarten Bitleitungspaaren auch zu einer Potenzialverschiebung auf den benachbarten Bitleitungen. Die Potenzialverschiebung ist dabei von dem Speicherzustand der Speicherzellen abhängig, die an das benachbarte Bitleitungspaar angeschlossen sind.

2 zeigt die Beeinflussung von Potenzialzuständen von benachbarten Bitleitungen bei einem Lesezugriff auf die Speicherzellen entlang der Wortleitung WL, wenn in der Speicherzelle SZ1, die an die Bitleitung BTt angeschlossen ist, und in der Speicherzelle SZ3, die an die Bitleitung BTb angeschlossen ist, jeweils eine „1"-Information abgespeichert ist. Nachdem die Speicherzellen SZ1, SZ2 und SZ3 durch die Steuerspannung VWH auf der Wortleitung WL aktiviert worden sind, werden zuerst die Leseverstärker SA1 und SA3 auf der rechten Seite des Speicherzellenfeldes aktiviert. Infolge des hohen Spannungspegels auf der Bitleitung BTt kommt es auf der Komplement-Bitleitung BCt zu einer Potenzialabsenkung um einen Betrag Vf. Durch die parasitäre Kopplung zu der True-Bitleitung BTm wird das Potenzial auf der True-Bitleitung BTm um den Betrag Vg abgesenkt. Auf der True-Bitleitung BTb kommt es nach Aktivierung des Leseverstärkers SA3 zu einer Potenzialanhebung um den Betrag Vh. Durch die parasitäre Kopplung wird auch das Potenzial auf der benachbarten Komplement-Bitleitung BCm um den Betrag Vi angehoben.

Die ursprünglich Potenzialveränderung, die sich unmittelbar nach Aktivierung der Speicherzelle SZ2 auf den Bitleitungen BTm und BCm eingestellt hat, wird somit durch die Rauschspannungen Vg und Vi beeinflusst. Bei einer fehlerhaften Speicherzelle SZ2, wenn beispielsweise der abgespeicherte Ladungszustand infolge von Leckeffekten bei Aktivierung der Speicherzelle nicht mehr ausreichend hoch war, wird der ursprüngliche Potenzialhub auf den Bitleitungen BTm und BCm durch die Rauschspannungen derart verändert, dass nach Aktivierung des Leseverstärkers SA2 der Speicherzustand der Speicherzelle SZ2 falsch bewertet wird.

Erfindungsgemäß wird vorgeschlagen die Beeinflussung einer Potenzialveränderung auf einem Bitleitungspaar infolge der Aktivierung einer angeschlossenen Speicherzelle durch die parasitäre Kopplung zu benachbarten Bitleitungen nachzubilden. 3 zeigt dazu eine erste Ausführungsform eines integrierten Halbleiterspeichers 100. Der integrierte Halbleiterspeicher 100 umfasst das bereits in 5 dargestellte Speicherzellenfeld mit den Speicherzellen SZ1, SZ2 und SZ3, die an die gemeinsame Wortleitung WL angeschlossen sind. Der Speicherzustand der Speicherzelle SZ1 wird durch Bewertung der Potenzialzustände auf den Bitleitungen BTt und BCt, die an den Leseverstärker SA1 angeschlossen sind, bewertet. Der Speicherzustand der Speicherzelle SZ2 wird nach Bewertung der Potenzialzustände auf der True-Bitleitung BTm und der Komplement-Bitleitung BCm durch den Leseverstärker SA2 bewertet. Der Leseverstärker SA3 bewertet die Potenzialzustände auf der True-Bitleitung BTb und der Komplement-Bitleitung BCb beim Auslesen der Speicherzelle SZ3.

Im Gegensatz zur 5 werden die Leseverstärker auf der rechten Seite des Speicherzellenfeldes und die Leseverstärker auf der linken Seite des Speicherzellenfeldes nicht von einem gemeinsamen Aktivierungssignal ACT angesteuert sondern über zwei verschiedene Aktivierungssignale. Die Leseverstärker SA1 und SA3 werden an ihren Steueranschlüssen S1 und S3 von einem Aktivierungssignal ACTR' angesteuert. Der Leseverstärker SA2 auf der linken Seite des Speicherzellenfeldes wird an seinem Steueranschluss S2 von einem Aktivierungssignal ACTL' angesteuert.

Das Aktivierungssignal ACTL' wird von einer Verzögerungseinrichtung 40 nach Verzögerung eines Aktivierungssignals ACTL, das an einem Ausgangsanschluss A20a der Steuerschaltung 20 bereit gestellt wird, erzeugt. Die Verzögerungseinrichtung 40 umfasst einen steuerbaren Schalter 44 mit einem Steueranschluss S40. In Abhängigkeit von einem Steuersignal MS1, das von der Steuerschaltung 20 erzeugt wird, wird das Aktivierungssignal ACTL dem Steueranschluss S2 des Leseverstärkers SA2 auf der linken Seite des Speicherzellenfeldes direkt oder aber über ein Verzögerungsglied 41, ein Verzögerungsglied 42 oder ein Verzögerungsglied 43 als zeitverzögertes Aktivierungssignal ACTL' zugeführt. Die Verzögerungsglieder 41, 42 und 43 enthalten beispielsweise Inverterketten INV unterschiedlicher Länge. Die Verzögerungsglieder haben dadurch unterschiedliche Verzögerungszeiten. Nach Ansteuerung des steuerbaren Schalters 44 tritt somit das Aktivierungssignal ACTL' nach unterschiedlichen Zeiten an dem Steueranschluss S2 des Leseverstärkers SA2 auf.

Das Aktivierungssignal ACTR' wird von einer Verzögerungseinrichtung 50 aus einem Aktivierungssignal ACTR, das an einem Ausgangsanschluss A20b der Steuerschaltung 20 bereit gestellt wird, erzeugt. Die Verzögerungseinrichtung 50 weist die gleiche Struktur wie die Verzögerungseinrichtung 40 auf. Sie umfasst einen steuerbaren Schalter 54 mit einem Steueranschluss S50 zum Anlegen eines Steuersignals MS2, das von der Steuerschaltung 20 erzeugt wird. In Abhängigkeit von dem Zustand des Steuersignals MS2 wird das Aktivierungssignal ACTR zur Aktivierung der Leseverstärker auf der rechten Seite des Speicherzellenfeldes den Steueranschlüssen S1 und S3 über eine direkte Verbindung oder aber über eines der Verzögerungsglieder 51, 52 oder 53 zugeführt. Die Verzögerungsglieder weisen unterschiedliche Signallaufzeiten auf. Somit lässt sich das zeitverzögerte Aktivierungssignal ACTR' nach Ansteuerung der Verzögerungseinrichtung 30 mit dem Aktivierungssignal ACTR zu unterschiedlichen Zeiten erzeugen.

Die Zustände der Steuersignale MS1 und MS2 sind abhängig von beispielsweise einer Bitfolge eines Testmode-Steuersignals TMS, das von extern einem Steueranschluss T20 der Steuerschaltung 20 zugeführt wird. Somit lässt sich über das Testmode-Steuersignal TMS auswählen, ob das Aktivierungssignal ACTL zur Aktivierung der Leseverstärker auf der linken Seite des Speicherzellenfeldes über die direkte Verbindung, also ohne Verzögerung, oder über eines der Verzögerungsglieder 41, 42 oder 43 den Leseverstärkern auf der linke Seite des Speicherzellenfeldes zugeführt wird. Ebenso lässt sich über den Zustand des Testmode-Steuersignals auswählen, ob das Aktivierungssignal ACTR den Leseverstärkern auf der rechten Seite des Speicherzellenfeldes über die direkte Verbindung, also ohne Verzögerung, oder aber über eines der Verzögerungsglieder 51, 52 oder 53 zugeführt wird.

4 zeigt eine weitere Ausführungsform des integrierten Halbleiterspeichers zur Durchführung eines Funktionstests, mit dem sich die Beeinflussung des Potenzialzustandes von Bitleitung infolge von Kopplungseinflüssen benachbarter Bitleitungen nachbilden lässt. Im Gegensatz zur 3 werden die Aktivierungssignale ACTL zur Aktivierung der Leseverstärker auf der linken Seite des Speicherzellenfeldes und das Aktivierungssignal ACTR zur Aktivierung der Leseverstärker auf der rechten Seite des Speicherzellenfeldes den jeweiligen Leseverstärkern von einer Steuerschaltung 20 direkt zugeführt. Die Steuerschaltung 20 weist einen Steueranschluss S20a zum Anlegen eines Steuersignals ZS1 und einen Steueranschluss S20b zum Anlegen eines Steuersignals ZS2 auf.

Über das Steuersignale ZS1 lässt sich das Aktivierungssignal ACTL zeitlich steuern. Mit dem Steuersignal ZS2 lässt sich das Aktivierungssignal ACTR zeitlich steuern. Eine Zustandsänderung des Steuersignals ZS1 von einem niedrigen in einen hohen Pegel bewirkt beispielsweise, dass die Steuerschaltung 20 den Leseverstärker SA2 mit dem Aktivierungssignal ACTL ansteuert. Eine Zustandsänderung des Steuersignals ZS2 von einem niedrigen in einen hohen Pegel bewirkt, dass die Steuerschaltung 20 die Leseverstärker SA1 und SA3 mit dem Aktivierungssignal ACTR ansteuert. Durch das Anlegen der Steuersignale ZS1 und ZS2 mit einer zeitlichen Verzögerung lässt sich somit die Verzögerungszeit, mit der die Leseverstärker SA1 und SA3 im Unterschied zur Aktivierung des Leseverstärker SA2 aktiviert werden, von extern einstellen.

Durch die Ausbildung des integrierten Halbleiterspeichers gemäß den 3 und 4 lassen sich die Leseverstärker auf der linken und rechten Seite des Speicherzellenfeldes gleichzeitig oder aber zeitlich verzögert aktivieren. Insbesondere zur Durchführung eines Funktionstests zur Nachbildung von Kopplungseinflüssen zwischen benachbarten Bitleitungen werden die Leseverstärker auf der linken und rechten Seite des Speicherzellenfeldes zeitlich verzögert aktiviert. Da sich mit dem erfindungsgemäßen integrierten Halbleiterspeicher Kopplungseinflüsse zwischen benachbarten Bitleitungen nachbilden lassen, lässt sich die Prüfschärfe im Test auf Waferebene verbessern und somit die Testqualität erhöhen. Durch Variieren der Verzögerungszeiten zwischen der Aktivierung der Leseverstärker auf der linken und rechten Seite des Speicherzellenfeldes wird es ermöglicht, bereits in einem frühzeitigen Teststadium fehlerhafte Speicherzellen zu selektieren und durch redundante Speicherzellen zu ersetzen, sodass bisher notwendige weitere Tests eingespart werden können. Dadurch lässt sich die Testzeit verringern.

10Speicherzellenfeld 20Steuerschaltung 30Adressregister 40, 50Verzögerungseinrichtung 31, 32, 33Verzögerungsglieder 34steuerbarer Schalter 41, 42, 43Verzögerungsglieder 44steuerbarer Schalter ACTAktivierungssignal ACTL, ACTRAktivierungssignale ATAuswahltransistor BCKomplement-Bitleitung BTTrue-Bitleitung Cbbparasitäre Koppelkapazität DDatum DQDatenanschluss KSKommandosignal MSSteuersignale SALeseverstärker SCSpeicherkondensator SZSpeicherzelle SZrredundante Speicherzelle TSteueranschluss TMSTestmode-Steuersignal VBHhoher Spannungspegel VBLniedriger Spannungspegel VEQVorladespannung Vf, Vg, Vi, VhRauschspannungen VWHSteuerspannung WLWortleitung WLrredundante Wortleitung ZSexternes Aktivierungssignal

Anspruch[de]
  1. Integrierter Halbleiterspeicher mit Aktivierung von Leseverstärkern

    – mit einem Speicherzellenfeld (10) mit Speicherzellen (SZ1, SZ2, SZ3),

    – mit einem ersten aktivierbaren Leseverstärker (SA1) und einem zweiten aktivierbaren Leseverstärker (SA2), wobei der erste und zweite aktivierbare Leseverstärker auf verschiedenen Seiten des Speicherzellenfeldes angeordnet sind,

    – bei dem eine erste der Speicherzellen (SZ1) über eine erste Bitleitung (BTt) an den ersten Leseverstärker (SA1) angeschlossen ist,

    – bei dem eine zweite der Speicherzellen (SZ2) über eine zweite Bitleitung (BTm) an den zweiten Leseverstärker (SA2) angeschlossen ist,

    – bei dem die erste und zweite der Speicherzellen (SZ1, SZ2) an eine gemeinsame Wortleitung (WL) angeschlossen sind,

    – bei dem der erste und zweite Leseverstärker (SA1, SA2) zeitlich nacheinander für einen Lesezugriff auf die an sie jeweils angeschlossene Speicherzelle (SZ1, SZ2) aktivierbar sind.
  2. Integrierter Halbleiterspeicher nach Anspruch 1,

    – mit einer Steuerschaltung (20) zur Aktivierung des ersten und zweiten Leseverstärkers (SA1, SA2),

    – bei dem der erste Leseverstärker (SA1) einen Steueranschluss (S1) zum Anlegen eines ersten Aktivierungssignals (ACTL, ACTL') und der zweite Leseverstärker (SA2) einen Steueranschluss (S2) zum Anlegen eines zweiten Aktivierungssignals (ACTA, ACTA') aufweist,

    – bei dem die Steuerschaltung (20) ausgangsseitig (A20a, A20b) das erste Aktivierungssignal (ACTL) und das zweite Aktivierungssignal (ACTA) erzeugt.
  3. Integrierter Halbleiterspeicher nach einem der Ansprüche 1 oder 2,

    – bei dem die Steuerschaltung (20) einen ersten Steueranschluss (S20a) zum Anlegen eines ersten Steuersignals (ZS1) und einen zweiten Steueranschluss (S20b) zum Anlegen eines zweiten Steuersignals (ZS2) umfasst,

    – bei dem die Steuerschaltung (20) derart ausgebildet ist, dass sie bei einer Ansteuerung ihres ersten Steueranschlusses (S20a) mit dem ersten Steuersignal (ZS1) das erste Aktivierungssignal (ACTL) zur Aktivierung des ersten Leseverstärkers (SA1) erzeugt und dem Steueranschluss (S1) des ersten Leseverstärkers (SA1) zuführt,

    – bei dem die Steuerschaltung (20) derart ausgebildet ist, dass sie bei einer Ansteuerung ihres zweiten Steueranschlusses (S20b) mit dem zweiten Steuersignal (ZS2) das zweite Aktivierungssignal (ACTA) zur Aktivierung des zweiten Leseverstärkers (SA2) erzeugt und dem Steueranschluss (S2) des zweiten Leseverstärkers zuführt.
  4. Integrierter Halbleiterspeicher nach einem der Ansprüche 1 oder 2,

    – bei dem die Steuerschaltung (20) einen Steueranschluss (T20) zum Anlegen eines Testmode-Steuersignals (TMS) aufweist,

    – mit einer ersten Verzögerungseinrichtung (40) zur Verzögerung des ersten Aktivierungssignals (ACTL) und einer zweiten Verzögerungseinrichtung (50) zur Verzögerung des zweiten Aktivierungssignals (ACTA),

    – bei dem der ersten Verzögerungseinrichtung (40) das erste Aktivierungssignal (ACTL) und der zweiten Verzögerungseinrichtung (50) das zweite Aktivierungssignal (ACTR) von der Steuerschaltung (20) zugeführt wird,

    – bei dem die erste Verzögerungseinrichtung (40) derart ausgebildet ist, dass sie das erste Aktivierungssignal (ACTL) in Abhängigkeit von einem Zustand des Testmode-Steuersignals (TMS) um eine Zeitdauer verzögert und dem Steueranschluss (S1) des ersten aktivierbaren Leseverstärkers (SA1) zuführt,

    – bei dem die zweite Verzögerungseinrichtung (50) derart ausgebildet ist, dass sie das zweite Aktivierungssignal (ACTR) in Abhängigkeit von dem Zustand des Testmode-Steuersignals (TMS) um eine Zeitdauer verzögert und dem Steueranschluss (S2) des zweiten aktivierbaren Leseverstärkers (SA2) zuführt.
  5. Integrierter Halbleiterspeicher nach Anspruch 4,

    – bei dem die erste Verzögerungseinrichtung (40) mindestens ein erstes Verzögerungsglied (41) und ein zweites Verzögerungsglied (42) aufweist, wobei das erste Verzögerungsglied (41) der ersten Verzögerungseinrichtung (40) das erste Aktivierungssignal (ACTL) um eine erste Zeitdauer verzögert und das zweite Verzögerungsglied (42) der ersten Verzögerungseinrichtung (40) das erste Aktivierungssignal (ACTL) um eine zweite Zeitdauer verzögert,

    – bei dem die zweite Verzögerungseinrichtung (50) mindestens ein erstes Verzögerungsglied (51) und ein zweites Verzögerungsglied (52) aufweist, wobei das erste Verzögerungsglied (51) der zweiten Verzögerungseinrichtung (50) das zweite Aktivierungssignal (ACTR) um eine erste Zeitdauer verzögert und das zweite Verzögerungsglied (52) der zweiten Verzögerungseinrichtung (50) das zweite Aktivierungssignal (ACTR) um eine zweite Zeitdauer verzögert.
  6. Integrierter Halbleiterspeicher nach Anspruch 5,

    – bei dem die erste Verzögerungseinrichtung (40) und die zweite Verzögerungseinrichtung (50) jeweils einen steuerbaren Schalter (44, 54) umfassen,

    – bei dem der steuerbare Schalter (44) der ersten Verzögerungseinrichtung (40) derart ausgebildet ist, dass er in Abhängigkeit von dem Zustand des Testmode-Steuersignals (TMS) das erste Aktivierungssignal (ACTL) dem ersten oder zweiten Verzögerungsglied (41, 42) der ersten Verzögerungseinrichtung (40) zuführt,

    – bei dem der steuerbare Schalter (54) der zweiten Verzögerungseinrichtung (50) derart ausgebildet ist, dass er in Abhängigkeit von dem Zustand des Testmode-Steuersignals (TMS) das zweite Aktivierungssignal (ACTR) dem ersten oder zweiten Verzögerungsglied (51, 52) der zweiten Verzögerungseinrichtung (50) zuführt.
  7. Integrierter Halbleiterspeicher nach Anspruch 6,

    – bei dem die Steuerschaltung (20) ein erstes Steuersignal (MS1) zur Steuerung des steuerbaren Schalters (44) der ersten Verzögerungseinrichtung (40) und ein zweites Steuersignal (MS2) zur Steuerung des steuerbaren Schalters (54) der zweiten Verzögerungseinrichtung (50) erzeugt,

    – bei dem das von der Steuerschaltung (20) erzeugte erste und zweite Steuersignal (MS1, MS2) von dem Zustand des Testmode-Steuersignals (TMS) abhängig ist.
  8. Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis 7,

    – der in einem Normalbetriebszustand und in einem Testbetriebszustand betreibbar ist,

    – bei dem der erste und zweite aktivierbare Leseverstärker (SA1, SA2) im Normalbetriebszustand von der Steuerschaltung (20) gleichzeitig mit dem ersten und zweiten Aktivierungssignal (ACTL, ACTR) angesteuert werden,

    – bei dem der erste und zweite Leseverstärker (SA1, SA2) im Testbetriebszustand zeitlich nacheinander von dem ersten und zweiten Aktivierungssignal (ACTL, ACTR) angesteuert werden.
  9. Integrierter Halbleiterspeicher nach Anspruch 8,

    – bei dem im Normalbetriebszustand der steuerbare Schalter (44) der ersten Verzögerungseinrichtung ausgangsseitig mit dem Steueranschluss (S1) des ersten aktivierbaren Leseverstärkers (SA1) und der steuerbare Schalter (54) der zweiten Verzögerungseinrichtung ausgangsseitig mit dem zweiten aktivierbaren Leseverstärker (SA2) verbunden ist,

    – bei dem im Testbetriebszustand der steuerbare Schalter (44) der ersten Verzögerungseinrichtung (40) über eines der ersten oder zweiten Verzögerungsglieder (41, 42) der ersten Verzögerungseinrichtung mit dem Steueranschluss (S1) des ersten aktivierbaren Leseverstärkers (SA1) verbunden ist und der steuerbare Schalter (54) der zweiten Verzögerungseinrichtung über eines der ersten oder zweiten Verzögerungsglieder (51, 52) der zweiten Verzögerungseinrichtung mit dem Steueranschluss (S2) des zweiten aktivierbaren Leseverstärkers (SA2) verbunden ist.
  10. Integrierter Halbleiterspeicher nach einem der Ansprüche 5 bis 9, bei dem die Verzögerungsglieder (41, 42, 51, 52) der ersten und zweiten Verzögerungseinrichtung (40, 50) jeweils Inverterketten (INV) aufweisen.
  11. Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis 10, bei dem die erste und zweite Speicherzelle (SZ1, SZ2) entlang der gemeinsamen Wortleitung (WL) benachbart angeordnet sind.
  12. Verfahren zum Testen eines integrierten Halbleiterspeichers, umfassend die folgenden Schritte:

    – Vorsehen eines integrierten Halbleiterspeichers mit einem Speicherzellenfeld (10) mit Speicherzellen (SZ1, SZ2), wobei eine erste der Speicherzellen (SZ1) über eine erste Bitleitung (BTt) an einen ersten aktivierbaren Leseverstärker (SA1) und eine zweite der Speicherzellen (SZ2) über eine zweite Bitleitung (BTm) an einen zweiten aktivierbaren Leseverstärker (SA2) angeschlossen ist,

    wobei der erste und zweite aktivierbare Leseverstärker auf zwei verschiedenen Seiten des Speicherzellenfeldes angeordnet sind und wobei die erste und zweite der Speicherzellen (SZ1, SZ2) zur Aktivierung eines Lese- oder Schreibzugriffs an eine gemeinsame Wortleitung (WL) angeschlossen sind,

    – Einschreiben jeweils eines Speicherzustandes in die erste und zweite der Speicherzellen (SZ1, SZ2),

    – nachfolgend Aktivieren der ersten und zweiten der Speicherzellen (SZ1, SZ2) durch Ansteuerung der gemeinsamen Wortleitung (WL) mit einer Steuerspannung (VWH),

    – nachfolgend Erzeugen einer Potenzialveränderung auf der ersten und zweiten Bitleitung (BTt, BTm) infolge der Aktivierung der ersten und zweiten der Speicherzellen,

    – nachfolgend Aktivieren des ersten aktivierbaren Leseverstärkers (SA1) zur Durchführung eines Lesezugriffs auf die erste der Speicherzellen (SZ1),

    – nachfolgend, nach Ablauf einer Verzögerungszeit nach dem Aktivieren des ersten aktivierbaren Leseverstärkers (SA1), Aktivieren des zweiten aktivierbaren Leseverstärkers (SA2) zur Durchführung eines Lesezugriffs auf die zweite der Speicherzellen (SZ2),

    – nachfolgend Auslesen eines infolge des Lesezugriffs auf die zweite der Speicherzellen (SZ2) an einem Datenanschluss (DQ) erzeugten Datums.
  13. Verfahren zum Testen eines integrierten Halbleiterspeichers nach Anspruch 12, umfassend die folgenden Schritte:

    Ersetzen der zweiten der Speicherzellen (SZ2) durch eine redundante zweite der Speicherzellen (SZ2r), wenn das an dem Datenanschluss (DQ) erzeugte Datum sich von dem zuvor in die zweite der Speicherzellen (SZ2) eingeschriebenen Speicherzustand unterscheidet.
Es folgen 5 Blatt Zeichnungen






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