PatentDe  


Dokumentenidentifikation DE102005011892A1 21.09.2006
Titel Halbleiterspeicherbauelement und Verfahren zum Prüfen von Halbleiterspeicherbauelementen mit eingeschränktem Speicherbereich (Partial-Good-Memorys)
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Hartmann, Udo, 82061 Neuried, DE
Vertreter Müller - Hoffmann & Partner Patentanwälte, 81667 München
DE-Anmeldedatum 15.03.2005
DE-Aktenzeichen 102005011892
Offenlegungstag 21.09.2006
Veröffentlichungstag im Patentblatt 21.09.2006
IPC-Hauptklasse G11C 8/00(2006.01)A, F, I, 20051017, B, H, DE
IPC-Nebenklasse G11C 29/18(2006.01)A, L, I, 20051017, B, H, DE   
Zusammenfassung Die Erfindung bezieht sich auf die parallele Prüfung von als All-Good-Memory klassifizierten Halbleiterspeicherbauelementen (1) mit voll funktionsfähigem Speicherbereich und von gleichartigen, als Partial-Good-Memory klassifizierten Halbleiterspeicherbauelementen (1) mit eingeschränktem Speicherbereich. Zur Prüfung der Halbleiterspeicherbauelemente (1) werden Test-Datenwörter in das Speicherzellenfeld (22) eingeschrieben, ausgelesen und mit einem Vergleichs-Datenwort verglichen. Für als Partial-Good-Memory klassifizierte Halbleiterspeicherbauelemente (1) werden Zugriffe auf Adressen innerhalb eines nicht-funktionalen Adressenabschnitts (97), der einem als nicht-reparabel erkannten Speicherbereich zugeordnet ist, auf Adressen innerhalb eines funktionalen Adressenabschnitts (96), der einem reparierten Speicherbereich zugeordnet ist, umkodiert und so ein als All-Good-Memory klassifiziertes Halbleiterspeicherbauelement (1) simuliert. Die Prüfung von als Partial-Good-Memory klassifizierten Halbleiterspeicherbauelementen (1) wird beschleunigt und vereinfacht.

Beschreibung[de]

Die Erfindung bezieht sich auf ein Halbleiterspeicherbauelement mit einem Speicherzellenfeld mit Datenwortgruppen mit jeweils einer Sollzahl von Speicherzellen, einer Mehrzahl von internen Adressenleitungen, wobei durch eine auf den internen Adressenleitungen übertragene binär kodierten Speicheradresse jeweils eine der Datenwortgruppen im Speicherzellenfeld adressierbar ist, und einem Adressendekoder mit jeweils einer der internen Adressenleitungen zugeordneten Dekodereingängen zur Auswahl jeweils einer der Datenwortgruppen in Abhängigkeit der jeweiligen Speicheradresse. Die Erfindung bezieht sich ferner auf ein Verfahren zur Prüfung von Halbleiterwafern mit Halbleiterspeicherbauelementen mit Speicherzellenfeldern, die in unterschiedlichem Umfang funktional sind.

Ein Halbleiterspeicherbauelement nach dem Oberbegriff des Patentanspruchs 1 ist in der Patentschrift US 6,546,503 beschrieben.

Marktübliche Halbleiterspeicherbauelemente wie SRAMs, DRAMs und MRAMs sind bezüglich des Adressenraums und des Umfangs der kleinsten adressierbaren Speichereinheit, der Datenwortbreite, konfektioniert. Ein 512 MBit DRAM in 32 MBit × 16-Organisation umfasst einen Adressenraum von 225 Bit bzw. 32 MBit, wobei jeweils Datenwörter mit einer Länge von 16 Datenbits adressiert werden. Das DRAM weist dann 16 I/O-Datenleitungsanschlüsse sowie 225 einzeln selektierbare Adressierungsleitungen auf. Die Selektion der Adressierungsleitungen erfolgt im einfachsten Fall mittels zweier binärer Adressendekoder mit jeweils 13 Eingängen. Die beiden Adressendekoder werden über einen internen Adressenbus mit 13 internen Adressenleitungen angesteuert und nacheinander aus einem Adressenregister geladen. Das Adressenregister ist mit 13 externen Adressenanschlüsse des DRAMs verbunden, über die nacheinander jeweils zwei Adressenwörter mit jeweils 13 Adressenbits in das Adressenregister eingelesen werden.

Die Halbleiterspeicherbauelemente werden mit überzähligen, redundanten Speicherzellen vorgesehen. In Abhängigkeit des Ergebnisses einer Funktionsprüfung der Speicherzellen werden funktionstüchtige Speicherzellen aktiviert bzw. funktionsuntüchtige Speicherzellen deaktiviert, so dass sich bei ausreichenden Ressourcen ein fehlerfreies Speicherzellenfeld der jeweils konfektionierten Größe ergibt.

Umfasst der funktionsfähige Speicherbereich den durch die internen Adressierungs- und Datenleitungen vollständig adressier- und auswertbaren Bereich, so ist das jeweilige Halbleiterspeicherbauelement voll funktionstüchtig. Das Halbleiterspeicherbauelement wird in der Folge als "All-Good-Memory" klassifiziert und als solches sortiert und weiter behandelt.

Reicht die im Halbleiterspeicherbauelement vorgesehene Redundanz nicht aus, um ein im obigen Sinne voll funktionsfähiges Speicherzellenfeld zu klassifizieren, so kann das jeweilige Halbleiterspeicherbauelement als solches mit eingeschränktem Speicherbereich konfiguriert werden. Der funktionale Speicherbereich eines solchen Halbleiterspeicherbauelements ist kleiner als durch die internen Adressierungsleitungen bzw. Datenleitungen verfügbar, d.h. adressierbar und auswertbar, wäre. Ein Halbleiterspeicherbauelement mit einem funktionalen Speicherbereich, der kleiner ist als durch die Adressierungsleitungen und Datenleitungen zur Verfügung gestellt werden könnte, wird allgemein als "Partial-Good-Memory" klassifiziert und in der Folge als solches sortiert und weiter behandelt.

Bei einem als einem "Half-Good-Memory" klassifizierten 512 MBit DRAM ist lediglich die Hälfte des gemäß Design verfügbaren Speicherbereichs funktional und entweder die Hälfte der Datenleitungen oder eines der Einzelregister eines der des Adressendekoder außer Funktion. Von einem als All-Good-Memory klassifizierten 256 MBit DRAM gleicher Technologie unterscheidet sich ein solches Half-Good-Memory durch die Gesamtzahl von Speicherzellen.

Ein zu einem Half-Good-Memory abgestuftes 512 MBit DRAM (downgraded DRAM) kann bei entsprechender Verdrahtung der Adressen- und Datenleitungsanschlüsse funktional ein 256 MBit DRAM ersetzen.

In der Patentschrift US 6,810,492 sind Speichermodule beschrieben, auf denen jeweils eine Mehrzahl von Partial-Good-RDRAMs ein oder mehrere voll funktionsfähige RDRAMs simulieren und ersetzen.

Die Patentschrift US 5,841,957 beschreibt eine programmierbare Dekodiereinrichtung zur Anschaltung von als Partial-Good-Memory klassifizierten Halbleiterspeicherbauelementen mit eingeschränktem I/O-Datenbereich an einen Standardspeicherbus.

Die Patentschrift US 5,668,763 bezieht sich auf eine interne Schaltungsergänzung für DRAMs zur Erhöhung der Ausbeute von jeweils als Partial-Good-Memory klassifizierbaren Halbleiterspeicherbauelementen.

Als Partial-Good-Memory klassifizierte Bauelemente finden in einer Vielzahl von Anwendungen Verwendung, für die etwa die Abmessungen oder die volle Funktionalität des Halbleiterspeicherbauelements unerheblich sind.

Als Partial-Good-Memorys sind Half-Good-Memorys mit dem halben Speicherumfang eines baugleichen All-Good-Memory, "Quarter-Good-Memorys" und "Three-Quarter-Good-Memorys" mit einem bzw. drei Viertel des ursprünglichen Speicherbereichs sowie Audio-DRAMs (ADRAMs) für Audio-Anwendungen erhältlich.

Partial-Good-Memorys werden bereits auf dem unzerschnittenen Wafer als solche erkannt und unterliegen denselben Testzyklen wie All-Good-Memorys.

In der 1 ist der Testzyklus für einen Wafer mit Halbleiterspeicherbauelementen als Flussdiagramm vereinfacht dargestellt.

Ein Wafer 10 mit einer Vielzahl gleichartiger Halbleiterspeicherbauelemente, etwa DRAMs, wird einer Prüfvorrichtung zum Test der Halbleiterspeicherbauelemente zugeführt. Nach Beginn der Prüfung 11 werden in einem ersten Speichertest 12 (Prefuse-Speichertest) fehlerhafte Speicherzellen ermittelt. Aus der Anzahl und der Lokalisation der defekten Speicherzellen ergibt sich, ob eine hinlängliche, mindestens teilweise Reparatur des jeweiligen Halbleiterspeicherbauelements möglich ist. Im Zuge einer Reparatur 13 wird durch das Brennen von Sicherungen in geeigneten Daten- und Adressierungsleitungen innerhalb des Speicherzellenfeldes jeweils ein funktionaler Speicherbereich konfiguriert und dabei das Halbleiterspeicherbauelement als All-Good-Memory oder Partial-Good-Memory klassifiziert. Der funktionale Speicherbereich entspricht für den Fall eines All-Good-Memorys dem durch den internen Aufbau vorgegebenen maximal verfügbaren Speicherbereich und ist für den Fall eines Partial-Good-Memorys gegenüber dem funktionalen Speicherbereich eines All-Good-Memorys im Umfang eingeschränkt Speicherbereich.

Der Reparatur 13 folgt ein zweiter Speichertest 14 (Postfuse-Speichertest) an derselben oder an einer anderen Prüfvorrichtung. Während des Postfuse-Speichertests wird zunächst nicht zwischen All-Good-Memory und Partial-Good-Memorys unterschieden. Jedes Halbleiterspeicherbauelement auf dem Wafer wird demselben Speichertest unterzogen.

Entsprechend ist das Ergebnis des Postfuse-Speichertests 14 zunächst lediglich für die als All-Good-Memorys 16 klassifizierten Halbleiterspeicherbauelemente, für die während des zweiten Speichertests 14 im gesamten nominellen Speicherbereich kein Fehler festgestellt wurde, abschließend. Für als Partial-Good-Memory klassifizierte Halbleiterspeicherbauelemente ist im Zuge einer Auswertung 15 festzustellen, ob die während des Postfuse-Speichertests 14 festgestellten Speicherzellenfehler innerhalb des funktionalen Speicherzellenbereichs des Partial-Good-Memory oder außerhalb des funktionalen Speicherbereichs des Partial-Good-Memory aufgefunden wurden.

Der Postfuse-Speichertest 14 wird ähnlich dem Prefuse-Speichertest 12 durchgeführt. Eine Verknüpfung des Ergebnisses des Prefuse-Speichertests 12 hinsichtlich der Konfiguration des funktionalen Speicherbereichs von Partial-Good-Memorys mit dem Ablauf des Postfuse-Speichertests 14 erweist sich im Prüffeld für die Massenfertigung als wenig praktikabel. Zur Vereinfachung der Abläufe im Prüffeld werden bevorzugt zunächst alle Halbleiterspeicherbauelemente auf demselben Wafer demselben Postfuse-Speichertest 14 unterzogen. Im Zuge des Postfuse-Speichertests 14 wird für eine Vielzahl von Halbleiterspeicherbauelementen simultan eine in der Regel komprimierte Pass/Fail-Information in einen Fehlerdatenspeicher (fail memory) der Prüfvorrichtung geschrieben.

Im Anschluss wird für als Partial-Good-Memory klassifizierte Halbleiterspeicherbauelemente der Fehlerdatenspeicher dahingehend überprüft, ob die im Postfuse-Speichertest 14 erkannten fehlerhaften Speicherzellen innerhalb oder außerhalb des funktionalen Speicherbereichs des Partial-Good-Memorys sind. Sind die erkannten Fehler lediglich dem abgehängten, funktionslosen Speicherbereich außerhalb des funktionalen Speicherbereichs zugeordnet, so ist das jeweilige Halbleiterspeicherbauelement im Rahmen der Einordnung bzw. Sortierung als Partial-Good-Memory fehlerfrei.

Üblicherweise werden basierend auf der Prefuse-Sortierung für die jeweils parallel geprüften Halbleiterspeicherbauelemente die Fehlerdatenspeicher der Prüfvorrichtung im Zuge der Auswertung nacheinander teilweise überschrieben, wobei für die jeweiligen nichtfunktionalen Speicherbereiche der als Partial-Good-Memory klassifizierten Halbleiterspeicherbauelemente jeweils eine Fehlerfrei-Information in den Fehlerdatenspeicher eingetragen wird.

Wird ein Fehler innerhalb des nach der Reparatur als funktional erwarteten Speicherbereichs des Partial-Good-Memorys festgestellt, so ist das jeweilige Halbleiterspeicherbauelement fehlerhaft.

Eine solche nachträgliche Auswertung der fehlerhaften Speicherbereiche von Partial-Good-Memorys ist zeitaufwändig.

Wird andererseits zur Zeitersparnis auf den Postfuse-Speichertest verzichtet, so sind alle Halbleiterspeicherbauelemente auf dem Halbleiterwafer geringwertiger eingestuft bzw. klassifiziert, da eine hochwertige Einstufung bzw. Klassifikation einen Test der Speicherzellen nach der Reparatur voraussetzt.

Ferner entstehen höhere Kosten, da nach der Reparatur noch fehlerhafte Halbleiterspeicherbauelemente zunächst in aufwendiger Weise zu kompletten, marktfähigen Speicherbauelementen aufgebaut werden, bevor sie im Abschlusstest ausfallen und verworfen werden.

Der Erfindung liegt die Aufgabe zugrunde, Halbleiterspeicherbauelemente zur Verfügung zu stellen, deren Prüfung im Postfuse-Speichertest sowohl bei einer Einstufung als All-Good-Memory als auch bei einer Einstufung als Partial-Good-Memory ohne Einschränkung der Prüfschärfe keinen Mehraufwand erfordert. Von der Aufgabe wird die Angabe eines entsprechenden Verfahrens zur Prüfung von Halbleiterwafern, die sowohl als All-Good-Memorys als auch als Partial-Good-Memorys klassifizierte Halbleiterspeicherbauelemente aufweisen, umfasst.

Die Erfindung wird bei einem Halbleiterspeicherbauelement der eingangs genannten Art durch die im kennzeichnenden Teil des Patentanspruchs 1 genannten Merkmale gelöst. Ein die Aufgabe lösendes Verfahren ist im Patentanspruch 13 angegeben. Vorteilhafte Weiterbildungen ergeben sich aus den jeweiligen Unteransprüchen.

Erfindungsgemäß werden Halbleiterspeicherbauelemente mit einem Soll-Adressenraum um eine Schaltung ergänzt, durch die in einem nicht reparablen und in der Folge nicht funktionalen Adressenabschnitt eines lediglich als Partial-Good-Memory klassifizierbaren Halbleiterspeicherbauelements ein funktionsfähiger Adressenabschnitt und damit insgesamt ein als All-Good-Memory klassifiziertes Bauelement simuliert wird.

Die Erfindung bezieht sich dabei auf ein Halbleiterspeicherbauelement mit einem Speicherzellenfeld, in dem jeweils eine Sollzahl von Speicherzellen zu Datenwortgruppen zusammengefasst sind. Die Sollzahl von Speicherzellen entspricht einer Datenwortlänge.

Auf einer Mehrzahl von internen Adressenleitungen wird eine binär kodierte Speicheradresse übertragen, anhand der jeweils eine der Datenwortgruppen im Speicherzellenfeld adressierbar ist. Bevorzugt ist durch n interne Adressenleitungen ein Adressenraum von 2n Datenwortgruppen selektierbar.

Ein Adressendekoder, dessen Dekodereingänge jeweils einer der internen Adressenleitungen zugeordnet sind, selektiert anhand der binären Speicheradresse eine Adressierungsleitung, die genau einer der Datenwortgruppen zugeordnet ist.

Erfindungsgemäß ist funktional zwischen den internen Adressenleitungen und den Eingängen des Adressendekoders ein programmierbarer Adressenspiegelschalter (address mirror switch) vorgesehen. In einem ersten programmierbaren Zustand des Adressenspiegelschalters ist jede der internen Adressenleitungen ausschließlich mit dem jeweils zugeordneten Dekodereingang verbunden. In einem zweiten programmierbaren Zustand des Adressenspiegelschalters ist mindestens einer der Dekodereingänge mindestens bei einem Lesezugriff auf das Speicherzellenfeld an ein durch die Programmierung festgelegtes Fixpotential angeschlossen. Der betreffende Dekodereingang ist von den internen Adressenleitungen entkoppelt. Wird etwa genau ein Dekodereingang auf ein fixes Potential gelegt, so wird unabhängig von der auf den internen Adressenleitungen anliegenden binären Speicheradresse immer dieselbe Speicherhälfte adressiert.

Fällt etwa bei einem als Half-Good-Memory klassifizierten Halbleiterspeicherbauelement der gesamte nicht reparable Speicherbereich in einen Adressenabschnitt, der sich einem logischen "1"- oder "0"-Signalpegel an einer der internen Adressenleitung zuordnen lässt, so wird der jeweilige Dekodereingang fix auf den jeweils anderen Signalpegel gesetzt. Wird im Zuge eines Speichertests von außen eine Speicheradresse angelegt, die in den nicht reparablen Adressenabschnitt fällt, so wird diese vor dem Zugriff auf das Speicherzellenfeld umkodiert und dadurch auf eine Adresse im fehlerfreien Adressenabschnitt zugegriffen.

In als All-Good-Memory klassifizierten Halbleiterspeicherbauelementen bleibt die Ankopplung der internen Adressenleitungen bzw. der Speicheradresse an den Adressendekoder unverändert.

Es ergibt sich in vorteilhafter Weise für als All-Good-Memory klassifizierte Halbleiterspeicherbauelemente ein vollständiger Postfuse-Speichertest, während für als Partial-Good-Memory klassifizierte Halbleiterspeicherbauelemente anstelle des nicht reparablen Adressenabschnitts zweimal bzw. mehrfach ein reparabler Adressenabschnitt geprüft wird. Für den Postfuse-Speichertest ist an der Prüfvorrichtung keine Information über die Prefuse-Sortierung erforderlich. Alle Halbleiterspeicherbauelemente sind in gleicher Weise hochwertig klassifiziert. Die Anzahl der Ausfälle komplett aufgebauter Halbleiterspeicherbauelemente ist reduziert. Die Prüfzeit von als Partial-Good-Memory klassifizierten Halbleiterspeicherbauelementen im Postfuse-Speichertest ist reduziert und entspricht der der als All-Good-Memory klassifizierten Halbleiterspeicherbauelemente.

In bevorzugter Weise umfasst der Adressenspiegelschalter gleichartige und jeweils mit einem der Dekodereingänge verbundene, programmierbare Spiegelelemente. Im ersten programmierbaren Zustand verbinden die Spiegelelemente die internen Adressenleitungen jeweils mit dem zugeordneten Dekodereingang. Im zweiten programmierbaren Zustand schaltet das Spiegelelement den jeweiligen Dekodereingang an ein Fixpotential entsprechend einem logischen "0"- bzw. "1"-Signalpegel.

Bevorzugt ist ein erstes Klassifikations-Speicherelement vorgesehen, das eine Klassifikationsinformation zur Unterscheidung von als All-Good-Memory klassifizierten Halbleiterspeicherbauelementen und als Partial-Good-Memory mit eingeschränktem Adressenraum klassifizierten Halbleiterspeicherbauelementen. Bei ersteren erscheint ein Soll-Adressenraum, der durch die Anzahl der Datenwortgruppen vorgegeben ist, nach dem Prefuse-Test als reparabel, während bei letzteren der Soll-Adressenraum nicht vollständig reparabel ist. Die Klassifikationsinformation kann in vorteilhafter Weise in der weiteren Verwendung des Halbleiterspeicherbauelements etwa über ein Testregister ausgelesen werden.

Vorzugsweise ist der Adressenspiegelschalter durch das erste Klassifikations-Speicherelement aktivierbar, wobei im deaktivierten Zustand des Adressenspiegelschalters die internen Adressenleitungen jeweils einzeln mit dem jeweils zugeordneten Dekodereingang verbunden sind. Die Prüfung von als All-Good-Memory klassifizierten Halbleiterspeicherbauelementen ist dann in vorteilhafter Weise von der beschriebenen Schaltungsergänzung entkoppelt.

Die Halbleiterspeicherbauelemente sind sowohl durch den auf die Adressen bezogenen Soll-Adressenraum als auch durch einen Soll-I/O-Bereich charakterisiert, der durch die Datenwortlänge vorgegeben ist. Neben oder alternativ zu einem ersten nicht-reparablen Speicherbereich, der einem nicht reparablen und in der Folge nicht funktionalen Adressenabschnitt zugeordnet ist, kann ein zweiter nicht-reparabler Speicherbereich vorliegen, der einem I/O-Abschnitt des Soll-I/O-Bereichs zugeordnet ist.

Dann werden über erste, einem funktionalen I/O-Abschnitt des Soll-I/O-Bereichs zugeordnete Datenleitungen übertragene Datensignale auf zweite Datenleitungen, die dem nichtfunktionalen I/O-Abschnitt des Soll-I/O-Bereichs zugeordnet sind, eingespiegelt. Gegenüber einer internen oder externen Prüfvorrichtung wird auch bezüglich des fehlerhaften I/O-Abschnitts ein als All-Good-Memory klassifizierbares Halbleiterspeicherbauelements simuliert.

Zur Adressierung der Datenwortgruppen weist das Halbleiterspeicherbauelement Adressierungsleitungen auf, die jeweils mit den Speicherzellen genau einer Datenwortgruppe verbunden und zur selektiven Auswahl jeweils einer Datenwortgruppe geeignet sind. Die Übertragung von Datenbits, die in den Speicherzellen gespeichert sind, in das bzw. aus dem Speicherzellenfeld erfolgt über Datenleitungen, die jeweils genau einer der Speicherzellen der Datenwortgruppen zugeordnet sind. Den Datenleitungen ist jeweils ein Datenanschluss zugeordnet.

Eine programmierbare Router-Einheit oder Schaltbox (switching box) ist jeweils mindestens mit einem Teil der Datenleitungen und der Datenanschlüsse verbunden ist. Durch die Router-Einheit kann bei entsprechender Programmierung mindestens eine der Datenleitungen mit mehr als einem der Datenanschlüsse verbunden werden.

Die Anzahl der Prüfmuster (test patterns) zur Prüfung der Halbleiterspeicherbauelemente ist zur Verkürzung der Prüfdauer minimiert. Abhängig vom jeweiligen Typ des Halbleiterspeicherbauelement umfasst der jeweilige Soll-I/O-Bereich voneinander weitgehend unabhängige I/O-Abschnitte, die durch ihre weitgehende bauliche Trennung gleichzeitig und mit jeweils dem selben Datenbitmuster geprüft werden können. Jedes in das Speicherzellenfeld eingelesene Test-Datenwort umfasst mindestens zwei einander identische Wortabschnitte, die jeweils einem der I/O-Abschnitte zugeordnet sind.

Für als solche Partial-Good-Memory klassifizierbare Halbleiterspeicherbauelemente spiegelt die Router-Einheit bei entsprechender Programmierung einen reparablen, dem Grunde nach funktionsfähigen I/O-Abschnitt des Soll-I/O-Bereichs auf einen nicht reparablen und dauerhaft nicht funktionsfähigen I/O-Abschnitt. Dazu werden erste Datenleitungen, die einem funktionsfähigen I/O-Abschnitt des Soll-I/O-Bereichs zugeordnet sind, mit Datenanschlüssen, die einem nicht funktionsfähigen I/O-Abschnitt zugeordnet sind, verbunden.

Die Speicherzellen, die dem nicht reparablen, bzw. nicht funktionalen I/O-Abschnitt des als Partial-Good-Memory mit eingeschränktem I/O-Bereich klassifizierten Halbleiterspeicherbauelements zugeordnet sind, erscheinen gegenüber einer externen Prüfvorrichtung oder internen Auswerteeinheit als fehlerfrei.

In anders klassifizierten Halbleiterspeicherbauelementen bleibt jede Datenleitung mit dem jeweils zugeordneten Datenanschluss verbunden, so dass diese weiterhin vollständig geprüft werden.

Bevorzugt sind bei entsprechender Programmierung der Router-Einheit die Datenleitungen abschaltbar. Bei als Partial-Good-Memory klassifizierten Halbleiterspeicherbauelementen sind dann in vorteilhafter Weise Treiber, die dem nicht funktionsfähigen I/O-Abschnitt des Soll-I/O-Bereichs zugeordneten zweiten Datenleitungen zugeordnet sind, abschaltbar.

Die Router-Einheit ist bevorzugt aus einander gleichartigen und jeweils mit einem der Datenanschlüsse verbundenen Schalteinheiten aufgebaut. Die Anzahl der Schalteinheiten entspricht der Datenwortlänge bzw. der Sollzahl von Speicherzellen.

Die Anzahl der Datenleitungen, die auf die jeweilige Schalteinheit geführt sind, ist abhängig von der oben beschriebenen Gliederung des Speicherzellenfeldes des jeweiligen Typs von Halbleiterspeicherbauelement und entspricht der Anzahl von voneinander unabhängig prüfbaren und parallel geprüften I/O-Abschnitten des Soll-I/O-Bereichs. Bevorzugt ist jede Schalteinheit der Router-Einheit mit einer geradzahligen Anzahl von Datenleitungen verbunden.

In einer ersten bevorzugten Ausführungsform ist jede Schalteinheit mit genau zwei Datenleitungen verbunden. Der Aufwand zur Realisierung ist gering und ermöglicht bereits die Klassifizierung von Half-Good-Memorys und Three-Quarter-Good-Memorys.

In einer alternativen bevorzugten Ausführungsform sind die Schalteinheiten jeweils mit allen Datenleitungen verbunden. In vorteilhafter Weise ist die das Halbleiterspeicherbauelement ergänzende Schaltung ohne Änderung auf verschiedene Designs übertragbar. Die Ausbeute an als Partial-Good-Memory klassifizierbaren Halbleiterspeicherbauelementen wird gesteigert.

Die Router-Einheit ist in unterschiedlicher Form realisierbar. Bevorzugt weisen die Schalteinheiten jeweils programmierbare Schaltelemente auf, die jeweils genau einer der Datenleitungen zugeordnet sind. In einem ersten programmierbaren Zustand des jeweiligen Schaltelements verbindet das Schaltelement die jeweilige Datenleitung mit dem dem Schaltelement zugeordneten Datenanschluss. In einem zweiten programmierbaren Zustand isoliert das Schaltelement die jeweilige Datenleitung vom jeweiligen Datenanschluss.

In bevorzugter Weise weist das Halbleiterspeicherbauelement ein weiteres Klassifikations-Speicherelement auf, das zur nicht-flüchtigen Speicherung einer weiteren Klassifikationsinformation oder -kennung geeignet ist. Anhand der weiteren Klassifikationskennung sind als Partial-Good-Memory mit eingeschränktem I/O-Bereich klassifizierte Halbleiterspeicherbauelementen von andern Partial-Good-Memorys sowie von All-Good-Memorys unterscheidbar.

Die weitere Klassifikationskennung wird etwa im Zuge der Reparatur des Halbleiterspeicherbauelements gesetzt, wenn lediglich ein Teilbereich des Soll-I/O-Bereichs funktional ist. Anhand der Klassifikationskennung ist die Klassifikationsstufe des Halbleiterspeicherbauelements mit dem Halbleiterspeicherbauelement fest verknüpft und jederzeit von außen automatisiert auslesbar. Beispielsweise kann die Klassifikationskennung in der Anwendung oder im Prüffeld etwa über ein Test-Register in üblicher Form ausgelesen werden.

In weiter bevorzugter Weise ist die Router-Einheit durch das weitere Klassifikations-Speicherelement aktivierbar. Im deaktivierten Zustand der Router-Einheit sind die Datenleitungen jeweils einzeln mit dem jeweils zugeordneten Datenanschluss verbunden. Die Prüfung von als All-Good-Memory klassifizierten Halbleiterspeicherbauelementen ist dann in vorteilhafter Weise unabhängig von solchen Schaltungsteilen im Halbleiterspeicherbauelement, die zur Prüfung von als Partial-Good-Memory klassifizierten Halbleiterspeicherbauelementen ergänzt sind.

Das erfindungsgemäße Halbleiterspeicherbauelement ermöglicht ein neues und vorteilhaftes Verfahren zur Prüfung von Halbleiterwafern, die sowohl als All-Good-Memory als auch als Partial-Good-Memory klassifizierbare Halbleiterspeicherbauelemente umfassen. Die Halbleiterspeicherbauelemente umfassen dabei jeweils ein Speicherzellenfeld, das einen durch eine Sollzahl von Adressierungsleitungen vorgegebenen Soll-Adressenraum und einen durch eine Sollzahl von Datenleitungen vorgegebenen Soll-I/O-Bereich aufweist. Der Soll-I/O-Bereich umfasst mehrere I/O-Abschnitte, die jeweils voneinander weitgehend unabhängigen und unabhängig voneinander prüfbaren Teilbereichen des Speicherbereichs zugeordnet sind.

Bei als All-Good-Memory klassifizierten Halbleiterspeicherbauelementen sind die Speicherzellenfelder jeweils über den gesamten Soll-I/O-Bereich und den gesamten Soll-Adressenraum funktional. Bei als Partial-Good-Memory klassifizierten Halbleiterspeicherbauelementen sind lediglich ein Teilbereich des Soll-Adressenraums und/oder ein Teilbereich des Soll-I/O-Bereichs funktional.

Das Verfahren umfasst in einem ersten Schritt ein erstes funktionales Prüfen der Speicherbereiche der Halbleiterspeicherbauelemente (Prefuse-Speichertest). Durch Aktivieren redundanter Speicherzellen werden nicht funktionale Speicherzellen innerhalb des Soll-Adressenraums mindestes teilweise ersetzt.

Sofern ein nicht reparabler erster Adressenabschnitt innerhalb des Soll-Adressenraums erkannt wird, wird eine Information zur Identifikation des ersten Adressenabschnitts, der dem nicht reparablen Bereich des Speicherzellenfeldes zugeordnet ist, im jeweiligen Halbleiterspeicherbauelement abgelegt.

In einem Postfuse-Speichertest werden die Speicherzellenfelder der Halbleiterspeicherbauelemente erneut geprüft, wobei jeweils der gesamte Soll-Adressenraum adressiert und der gesamte Soll-I/O-Bereich ausgewertet wird.

Dazu werden Test-Datenwörter in die Speicherzellenfelder eingeschrieben und ausgelesen. Liegt der Fall eines nicht reparablen ersten Adressenabschnitts innerhalb des Soll-Adressenraums vor, so wird anhand der abgelegten Information anstelle des ersten Adressenabschnitts, der dem nicht reparablen Bereich des Speicherzellenfeldes zugeordnet ist, ein zweiter Adressenabschnitt außerhalb des ersten Adressenabschnitts ausgewertet.

Sowohl als All-Good-Memory klassifizierte, vollständig funktionsfähige Halbleiterspeicherbauelemente als auch als Partial-Good-Memory klassifizierte, eingeschränkt funktionsfähige Halbleiterspeicherbauelemente werden in vorteilhafter Weise in gleicher Weise geprüft. Die Ausgabe von Speicherfehlern, die nicht reparablen und daher nicht funktionalen Abschnitten des Soll-Adressenraums von eingeschränkt funktionsfähigen Halbleiterspeicherbauelementen zugeordnet sind, wird unterdrückt.

Übliche und effektive Testmuster, die bei der Prüfung von Speicherbausteinen Verwendung finden, sind sog. "march patterns". Dabei wird zunächst das komplette Speicherzellenfeld mit einem ersten Test-Datenwort gefüllt. In einem zweiten Schritt wird mit binär hochzählenden Prüfadressen das Speicherzellenfeld ausgelesen, das ausgelesene Datenwort an der jeweiligen Prüfadresse mit dem ersten Test-Datenwort verglichen und an der selben Prüfadresse ein zweites Test-Datenwort eingeschrieben. Danach ist an allen Adressen des Speicherzellenfelds das zweite Test-Datenwort eingeschrieben. In einem dritten Schritt wird das Speicherzellenfeld auf die gleiche Weise ein zweites Mal ausgelesen, wobei das an der jeweiligen Prüfadresse ausgelesene Datenwort mit dem zweiten Test-Datenwort verglichen und an der selben Prüfadresse wieder das erste Test-Datenwort eingeschrieben wird.

Dieser Vorgang ist beliebig fortsetzbar, wobei die Adressierungsrichtung geändert werden kann.

Im Fall eines als Partial-Good-Memory klassifizierten Halbleiterspeicherbauelements wird ein oder mehrmals hintereinander auf den selben Adressenabschnitt zugegriffen und beim zweiten Zugriff bereits das zweite Test-Datenwort ausgelesen, während die Auswertung analog der Prüfung des All-Good-Memory noch das erste Test-Datenwort erwartet. Ohne weitere Maßnahmen fällt ein Partial-Good-Memory bei diesem Test zwangsläufig aus.

Zur Abhilfe wird gemäß einer ersten bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens das Prüfprogramm so modifiziert, dass zunächst z.B. der funktionale erste Adressenabschnitt und anschließend der nicht funktionale zweite Adressenabschnitt adressiert wird. Als All-Good-Memory klassifizierte Halbleiterspeicherbauelemente werden vollständig geprüft. Zum Beginn der zweiten Prüfung des funktionalen Adressenabschnitts eines als Partial-Good-Memory klassifizierten Halbleiterspeicherbauelements ist wieder das erste Test-Datenwort in das Speicherzellenfeld eingeschrieben und einem zwangsläufigen Ausfall des Partial-Good-Memory bei einer March-Pattern-Prüfung vorgebeugt.

Gemäß einer zweiten bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens wird eine ergänzende March-Pattern-Steuerung vorgesehen. Beim Auslesen von einer Prüfadresse innerhalb des nichtfunktionalen zweiten Adressenabschnitts wird durch die March-Pattern-Steuerung das jeweils ausgelesene Datenwort vor dem Vergleich mit dem jeweiligen Test-Datenwort invertiert und der folgende Schreibzugriff unterdrückt.

Eine weitere bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens bezieht sich auf Speicherzellenfelder mit einem durch eine Sollzahl von Datenleitungen vorgegebenen Soll-I/O-Bereich, der mindestens zwei jeweils gleichartigen und unabhängig voneinander prüfbaren Bereichen des Speicherzellenfeldes zugeordnete I/O-Abschnitte umfasst.

Dazu wird bei oder im Anschluss an den Prefuse-Speichertest – eine weitere Information zur Identifikation eines einem nicht reparablen I/O-Bereich des Speicherzellenfeldes zugeordneten I/O-Abschnitts im jeweiligen Halbleiterspeicherbauelement (1) abgelegt, sofern ein solcher nicht reparabler I/O-Bereich erkannt wird.

Bei der funktionalen Prüfung der Speicherzellenfelder im Postfuse-Speichertest wird, sofern ein nicht reparabler I/O-Bereich vorliegt, anhand der abgelegten weiteren Information anstelle des I/O-Abschnitts, der dem nicht reparablen I/O-Bereich des Speicherzellenfeldes zugeordnet ist, der andere I/O-Abschnitt ausgewertet.

Der nicht funktionale I/O-Abschnitt des dann als Partial-Good-Memory klassifizierbaren Halbleiterspeicherbauelements wird zur Prüfung ausgeblendet.

Die Ausbeute an als Partial-Good-Memory klassifizierbaren Halbleiterspeicherbauelementen wird weiter erhöht.

Im Folgenden werden die Erfindung und ihre Vorteile anhand von Figuren näher erläutert. Einander entsprechende Bauteile und Komponenten sind jeweils denselben Bezugszeichen zugeordnet. Es zeigen:

1: ein vereinfachtes Flussdiagramm zur Prüfung von Halbleiterwafern mit als All-Good-Memory sowie mit als Partial-Good-Memory zu klassifizierenden Halbleiterspeicherbauelementen gemäß dem Stand der Technik;

2: ein vereinfachtes Blockschaltbild eines Ausschnitts eines Halbleiterspeicherbauelements mit den relevanten Schaltungsteilen gemäß einem ersten Ausführungsbeispiel der Erfindung;

3: ein vereinfachtes Blockschaltbild eines Ausschnitts eines Halbleiterspeicherbauelements mit Option zur Datenspiegelung gemäß einem zweiten Ausführungsbeispiel der Erfindung;

4: ein vereinfachtes Blockschaltbild eines Ausschnitts eines Halbleiterspeicherbauelements mit Option zur Datenspiegelung und March-Pattern-Steuerung gemäß einem dritten Ausführungsbeispiel der Erfindung;

5: ein vereinfachtes Schema des Adressenraums eines Halbleiterspeicherbauelements zur Erläuterung des erfindungsgemäßen Verfahrens;

6: ein vereinfachtes Schema einer March-Pattern-Prüfung nach dem Stand der Technik;

7: ein vereinfachtes Schema einer March-Pattern-Prüfung mit einem angepassten Prüfprogramm nach einem ersten Ausführungsbeispiel des erfindungsgemäßen Verfahrens; und

8: ein vereinfachtes Schema einer March-Pattern-Prüfung mit interner March-Pattern-Steuerung nach einem zweiten Ausführungsbeispiel des erfindungsgemäßen Verfahrens;

Die 1 wurde bereits eingangs beschrieben.

Die 2 zeigt die zur Erläuterung der Erfindung notwendigen Schaltungsteile eines Halbleiterspeicherbauelements gemäß einem ersten vereinfachten Ausführungsbeispiel.

Das Halbleiterspeicherbauelement 1 umfasst ein Speicherzellenfeld 22 mit einer Vielzahl von Speicherzellen 24. Die Speicherzellen 24 im Speicherzellenfeld 22 sind zu Datenwortgruppen 23 organisiert, die jeweils durch eine der Adressierungsleitungen A0 bis A(2n – 1) einzeln selektierbar sind. Die Adressierungsleitungen A0 bis A(2n – 1) werden mittels eines Adressendekoders 21 aus einer binär kodierten Adresse, die über interne Adressenleitungen Ai0 bis Ai(n – 1) an den Adressendekoder 21a, 21b geführt ist, selektiert. Üblicherweise umfasst der Adressendekoder 21a, 21b jeweils einen Spaltendekoder 21a sowie einen Zeilendekoder 21b.

Der Spaltendekoder 21a sowie der Zeilendekoder 21b weisen jeweils n Einzelregister auf und werden über die internen Adressenleitungen Ai0 bis Ai(n – 1) nacheinander entsprechend zweier über externe Adressenleitungen A0 bis A(n/2 – 1) in ein Adressenregister 20 geladener Adressenwörter geladen. Die Anzahl der Adressierungsleitungen A0 bis A(2n – 1) gibt den maximal verfügbaren Soll-Adressenraum des Halbleiterspeicherbauelements vor.

Die auf den internen Adressenleitungen Ai0 bis Ai(n – 1) anliegenden binären Adressen werden für den Fall eines als Partial-Good-Memory klassifizierten Halbleiterspeicherbauelements 1 in Abhängigkeit der Programmierung eines Adressenspiegelschalters 52a vor der Ansteuerung der Adressendekoder 21a, 21b binär umkodiert. Die Programmierung des Adressenspiegelschalters 52a ist abhängig davon, welcher Adresse derjenige Speicherbereich des Halbleiterspeicherbauelements 1 zugeordnet ist, zu dessen Reparatur die internen Ressourcen nicht ausreichen und der für das jeweilige Partial-Good-Memory nicht zur Verfügung stehen soll.

Reichen z.B. die Ressourcen eines Halbleiterspeicherbauelements aus, um innerhalb des Soll-Adressenraums einen zusammenhängenden Speicherbereich lediglich in der unteren Hälfte des Adressenabschnittes zu schaffen, während in der oberen Hälfte des Adressenabschnitts nicht reparable Speicherbereiche verbleiben, so wird der Adressenspiegelschalter 52a derart programmiert, dass das Adressensignal auf der höchstwertigen internen Adressenleitung Ai0, Ai1, .. bei Zugriff auf die obere Hälfte des Adressenraums invertiert oder an ein entsprechenden fixes Potential gelegt wird.

Ist lediglich die obere, nicht aber die untere Hälfte des Adressenraums reparabel, wird entsprechend ein Zugriff auf die untere Hälfte in die obere Hälfte des Adressenraums umkodiert.

Gleiches gilt für alle anderen internen Adressenleitungen Ai0, Ai1, .. entsprechend.

Durch die Umkodierung von zwei jeweils unterschiedlichen internen Adressenleitungen Ai0, Ai1, .. zugeordneten Adressensignalen ist in analoger Weise das Umschalten eines Speicherviertels möglich.

Im nicht programmierten Zustand des Adressenspiegelschalters 52a erfolgt keine Umkodierung der auf den internen Adressenleitungen Ai0, Ai1, .. übertragenen Adressen. Als All-Good-Memory klassifizierte Halbleiterspeicherbauelemente werden im gesamten Soll-Adressenraum geprüft.

In der Anwendung werden in der Regel zumindest schreibende Zugriffe in den nicht funktionalen, ausgeblendeten Adressenabschnitt von als Partial-Good-Memory klassifizierten Halbleiterspeicherbauelementen ausgeschlossen.

Jede Speicherzelle 24 einer Datenwortgruppe 23 ist auf eine Datenleitung D0, .. D(m-1) geführt. Die Anzahl m der an das Speicherzellenfeld 22 geführten Datenleitungen D0 .. D(m – 1) definiert einen Soll-I/O-Bereich des Halbleiterspeicherbauelements 1.

Üblicherweise ist das Speicherzellenfeld 22 in Form mehrerer Speicherbänke organisiert, auf deren Darstellung zur Vereinfachung verzichtet wird.

Eine interne Testlogik 7 umfasst eine Ablaufsteuerung 71, die einen Adressenzähler 72, einen Datengenerator 73 sowie zwei Register 74, 75 steuert. Zur Prüfung des Speicherzellenfelds 22 werden im Datengenerator 73 Prüfdatenwörter erzeugt, die mit Hilfe der durch den Adressenzähler 72 ausgegebenen Prüfadressen nacheinander in das Speicherzellenfeld 22 eingeschrieben und wieder ausgelesen werden. Das jeweilige in das Speicherzellenfeld 22 eingelesene Prüfdatenwort wird im ersten Register 74 entsprechend einem Testschreibregister zwischengespeichert. Das aus dem Speicherzellenfeld 22 zurück gelesene Datenwort wird im zweiten Register 75 entsprechend einem Testleseregister zwischengespeichert.

Der Inhalt der beiden Register 74, 75 wird in Komparatoreinheiten 40, 41, .. bitweise verglichen. Die Ausgänge der Komparatoreinheiten 40, 41, .. sind auf PF-Signalleitungen PF0, PF1, .. geführt. Über die PF-Signalleitungen PF0, PF1, .. werden Fehler- bzw. Fehlersignale zur weiteren Auswertung beispielsweise in üblicher Weise außerhalb des dargestellten Abschnitts auf den Datenbus D gekoppelt und über den Datenbus D zu einer Prüfvorrichtung übertragen.

Durch eine Kompressionsstufe 76 wird das Ergebnis der Auswertung komprimiert und auf einer kleineren Anzahl von Kompressions-Signalleitungen PFC0, PFC1, .. ausgegeben.

Das Halbleiterspeicherbauelement der 3 unterscheidet sich von dem der 2 durch eine zusätzliche Router-Einheit 51a zwischen den Datenleitungen D0, D1, .. und Datenanschlüssen Da0, Da1, .., über die der aus den Datenleitungen D0, .. D(m – 1) zusammengesetzte Datenbus D über nicht dargestellte Register- und Treibereinrichtungen nach außen geführt wird. Die Adressenspiegelschalter 52a sowie die Router-Einheit sind jeweils getrennt oder gemeinsam über ein jeweiliges Klassifikations-Speicherelement 95-1, 95-2 aktivierbar.

Die Router-Einheit 51a ermöglicht alternativ oder zusätzlich zum Ausblenden von Adressenabschnitten innerhalb des Soll-Adressenraums das Ausblenden von IO-Bereichen innerhalb des Soll-IO-Bereichs.

Der Soll-I/O-Bereich umfasst zwei I/O-Abschnitte. Den beiden I/O-Abschnitten sind jeweils Speicherbereiche zugeordnet, die gleichartig und baulich voneinander getrennt, sowie unterschiedlichen Sätzen von Datenleitungen D0, D1, .. zugeordnet sind. Die Sätze von Datenleitungen D0, D1, .. sind so geführt, dass Kurzschlüsse zwischen Datenleitungen D0, D1, .. aus unterschiedlichen Sätzen praktisch ausgeschlossen sind. Die den beiden I/O-Abschnitten zugeordneten Speicherbereiche sind unabhängig voneinander prüfbar und können ohne Verlust an Prüfschärfe gleichzeitig und mit dem selben Datenbitmuster geprüft werden.

Die Router-Einheit 51a umfasst bei einer Datenwortlänge von 16 insgesamt 16 einander identische Schalteinheiten 5-0, 5-1, .., die jeweils mit einem Datenanschluss Da0, Da1, .. verbunden sind.

Im modifizierten Adressenspiegelschalter 52a' der 4 ist eine March-Pattern-Steuerung implementiert. Bei Übereinstimmung der jeweiligen binären Speicheradresse auf den internen Adressenleitungen Ai0, Ai1, .. mit einer den nicht funktionalen Speicherbereich bezeichnenden Fehleradresse FA, die in einem nichtflüchtigen Fehleradressenspeicher ... abgelegt ist, wird ein Steuersignal NRNOW erzeugt. Das Steuersignal NRNOW greift in der oben beschriebenen Weise bei einer March-Pattern-Tests ein.

Die 5 bezieht sich auf ein 512MBit DRAM mit einem Soll-I/O-Bereich von 16 Datenbits D0 bis D15 und einem zu vier Speicherbänken BK organisierten Speicherzellenfeld. Die jeweils 16 Speicherzellen umfassenden Datenwörter innerhalb jeder Speicherbank sind mittels 1k Bitleitungen BL und 8k Wortleitungen WL selektierbar.

Im oberen Bilddrittel ist das Speicherzellenfeld eines als All-Good-Memory klassifizierbaren Halbleiterspeicherbauelements dargestellt.

Im mittleren Bilddrittel ist der funktionale Speicherbereich des Speicherzellenfeldes eines dem internen Aufbau nach identischem, aber lediglich als Half-Good-Memory klassifizierbaren Halbleiterspeicherbauelements dargestellt, der durch die externe Prüfvorrichtung zu prüfen ist, und bei dessen Prüfung etwaige Fehler in der unteren Hälfte des adressierbaren Speicherbereichs den Prüfablauf einerseits verzögern und andererseits irrelevant sind.

Im unteren Bilddrittel ist die Wirkung der Adressen bezogenen Speicherspiegelung dargestellt. Das Ergebnis des Speichertests für die untere, schraffierte Speicherhälfte wird durch das Ergebnis für die obere Speicherhälfte überschrieben.

Die 6 stellte den Ablauf eines Speichertests mit einem March-Pattern in der oberen Bildhälfte für ein als All-Good-Memory klassifiziertes Halbleiterspeicherbauelement dar.

In einem ersten Durchgang W0 wird das komplette Speicherzellenfeld mit einem ersten Test-Datenwort gefüllt. Im Anschluss wird in einem zweiten Durchgang R0-W1 das Speicherzellenfeld mit binär hochzählenden Prüfadressen ausgelesen, das ausgelesene Datenwort an der jeweiligen Prüfadresse mit dem ersten Test-Datenwort verglichen und an der selben Prüfadresse ein zweites Test-Datenwort eingeschrieben. Danach ist an allen Adressen des Speicherzellenfelds das zweite Test-Datenwort eingeschrieben. In einem dritten Durchgang R1-W0 wird das Speicherzellenfeld auf die gleiche Weise ein zweites Mal ausgelesen, wobei das an der jeweiligen Prüfadresse ausgelesene Datenwort mit dem zweiten Test-Datenwort verglichen und an der selben Prüfadresse wieder das erste Test-Datenwort eingelesen wird.

Im Fall eines als Partial-Good-Memory klassifizierten Halbleiterspeicherbauelements wird wie in der unteren Bildhälfte dargestellt, in jedem Durchgang R0-W1, R1-W0 zweimal hintereinander auf den selben Adressenabschnitt 96 zugegriffen. Beim zweiten Zugriff auf den Adressenabschnitt 96 wird bereits das zweite Test-Datenwort ausgelesen, während die Auswertung analog der Prüfung des All-Good-Memory noch das erste Test-Datenwort erwartet. Ohne weitere Maßnahmen fällt ein Partial-Good-Memory bei diesem Test zwangsläufig aus.

Zur Abhilfe wird gemäß dem in der 7 dargestellten Ausführungsbeispiel des erfindungsgemäßen Verfahrens das Prüfprogramm so modifiziert, dass zunächst z.B. der funktionale erste Adressenabschnitt 96 vollständig und anschließend der nicht funktionale zweite vollständig Adressenabschnitt 97 adressiert wird. Als All-Good-Memory klassifizierte Halbleiterspeicherbauelemente werden vollständig geprüft. Zum Beginn der zweiten Prüfung des funktionalen Adressenabschnitts 96 eines als Partial-Good-Memory klassifizierten Halbleiterspeicherbauelements ist wieder das erste Test-Datenwort in das Speicherzellenfeld eingeschrieben und damit einem ansonsten zwangsläufigen Ausfall des Partial-Good-Memory bei einer March-Pattern-Prüfung vorgebeugt.

Gemäß einem in der 8 dargestellten zweiten bevorzugten Ausführungsbeispiel des erfindungsgemäßen Verfahrens wird eine ergänzende March-Pattern-Steuerung vorgesehen. Beim Auslesen von einer Speicheradresse, die einem nichtfunktionalen zweiten Adressenabschnitt 97 zugeordnet ist und auf den funktionalen ersten Adressenabschnitt 96 umkodiert wird, wird durch die March-Pattern-Steuerung das jeweils ausgelesene Datenwort vor dem Vergleich mit dem jeweiligen Test-Datenwort invertiert und zugleich der folgende Schreibzugriff unterdrückt.

1Halbleiterspeicherbauelement 10Wafer 11Prüfungsbeginn 12Prefuse-Speichertest 13Reparatur 14Postfuse-Speichertest 15Auswertung 16All-Good-Klassifikation 17Partial-Good-Klassifikation 18Verwurf 19Prüfungsende 20Adressenregister 21aSpaltendekoder 21bZeilendekoder 22Speicherzellenfeld 23Datenwortgruppe 24Speicherzelle 40, .. 4(m – 1)Komparatoreinheit 52aAdressenspiegelschalter 52a'Adressenspiegelschalter 5-0, 5-1, ..Schalteinheit 7Testlogik 71Ablaufsteuerung 72Adressenzähler 73Datengenerator 74Testschreibregister 75Testleseregister 76Kompressionseinheit 9Soll-I/O-Bereich 91funktionale Datenleitung 92nicht funktionale Datenleitung 95-1Klassifikations-Speicherelement 95-2Klassifikations-Speicherelement 96Adressenbereich 97Adressenbereich A0, .. A(n/2 – 1)externe Adressenleitung Ai0, .. Ai(n – 1)interne Adressenleitung Ad0, .. Ad(2n – 1)Adressierungsleitung DDatenbus D0, .. D(m-1)Datenleitungen Da0, .. Da(m – 1)Datenanschlüsse FAFehleradresse mSollzahl nSollzahl PF0, .. PF(m – 1)PF-Signalleitung PFC0, ..Kompressions-Signalleitung

Anspruch[de]
  1. Halbleiterspeicherbauelement mit

    – einem Speicherzellenfeld (22) mit Datenwortgruppen (23) mit jeweils einer Sollzahl (m) von Speicherzellen (24),

    – einer Mehrzahl von internen Adressenleitungen (Ai0, Ai1, ..), wobei durch eine auf den internen Adressenleitungen (Ai0, Ai1, ..) übertragene binär kodierten Speicheradresse jeweils eine der Datenwortgruppen (23) im Speicherzellenfeld (22) adressierbar ist, und

    – einem Adressendekoder (21a, 21b) mit jeweils einer der internen Adressenleitungen (Ai0, Ai1, ..) zugeordneten Dekodereingängen (Ac0, Ac1, ..) zur Auswahl jeweils einer der Datenwortgruppen (23) in Abhängigkeit der jeweiligen Speicheradresse,

    gekennzeichnet durch einen programmierbaren Adressenspiegelschalter (52a), wobei

    – in einem ersten programmierbaren Zustand des Adressenspiegelschalters (52a) jede der internen Adressenleitungen (Ai0, Ai1, ..) mit dem jeweils zugeordneten Dekodereingang (Ac0, Ac1, ..) verbunden ist und

    – in einem zweiten programmierbaren Zustand des Adressenspiegelschalters (52a) mindestens einer der Dekodereingänge (Ac0, Ac1, ..) mindestens bei einem Lesezugriff auf das Speicherzellenfeld (22) an ein durch die Programmierung festgelegtes Fixpotential angeschlossen ist.
  2. Halbleiterspeicherbauelement nach Anspruch 1,

    dadurch gekennzeichnet,

    dass der Adressenspiegelschalter (52a) gleichartige und jeweils mit einem der Dekodereingänge (Ac0, Ac1, ..) verbundene programmierbare Spiegelelemente aufweist, wobei

    – im ersten programmierbaren Zustand die jeweilige interne Adressenleitung (Ai0, Ai1 ..) über das Spiegelelement mit dem zugeordneten Dekodereingang (Ac0, Ac1, ..) verbunden sind und

    – im zweiten programmierbaren Zustand das Spiegelelement den jeweiligen Dekodereingang (Ac0, Ac1, ..) an ein Fixpotential entsprechend logisch "0" oder logisch "1" schaltet.
  3. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 2, gekennzeichnet durch ein erstes Klassifikations-Speicherelement (95-1) zur Speicherung einer Klassifikationsinformation zur Unterscheidung von als All-Good-Memory klassifizierten Halbleiterspeicherbauelementen (1), bei welchen ein durch die Anzahl der Datenwortgruppen vorgegebener Soll-Adressenraum vollständig funktional ist, und als Partial-Good-Memory klassifizierten Halbleiterspeicherbauelementen (1), bei welchen der Soll-Adressenraum nicht vollständig funktional ist.
  4. Halbleiterspeicherbauelement nach Anspruch 3, dadurch gekennzeichnet, dass der Adressenspiegelschalter (52a) durch das erste Klassifikations-Speicherelement (95-1) aktivierbar ist und im deaktivierten Zustand des Adressenspiegelschalters (52a) die internen Adressenleitungen (Ai0, Ai1, ..) jeweils einzeln mit dem jeweils zugeordneten Dekodereingang (Ac0, Ac1, ..) verbunden sind.
  5. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 4, gekennzeichnet durch

    – Datenleitungen (D0, D1, ..), die mit jeweils einer der Speicherzellen (24) der Datenwortgruppen (23) verbunden und zur Übertragung von in den Speicherzellen (22) gespeicherten Datenbits geeignet sind, wobei durch die Sollzahl (m) von Speicherzellen (24) pro Datenwortgruppe (23) ein Soll-I/O-Bereich vorgegeben ist, der mindestens zwei I/O-Abschnitte (93, 94) umfasst, die gleichartigen und unabhängig voneinander prüfbaren Bereichen des Speicherzellenfeldes (22) zugeordnet sind,

    – Datenanschlüssen (Da0, Da1, ..), die jeweils einer der Datenleitungen (D0, D1, ..) zugeordnet sind, sowie

    – einer mit den Datenanschlüssen (Da0, Da1, ..) und den Datenleitungen (D0, D1, ..) verbundenen, programmierbare Router-Einheit (51a), wobei

    – in einem ersten programmierbaren Zustand der Router-Einheit (51a) jede Datenleitung (D0, D1, ..) mit dem jeweils zugeordneten Datenanschluss (Da0, Da1, ..) verbunden ist und

    – in einem zweiten programmierbaren Zustand der Router-Einheit (51a) mindestens eine Datenleitung (D0, D1, ..), die einem ersten der I/O-Abschnitte (93) zugeordnet ist, mit einem Datenanschluss (Da0, Da1, ..), der einem zweiten der I/O-Abschnitte (94) zugeordnet ist, und die weiteren Datenleitungen (D0, D1, ..) mit den jeweils zugeordneten Datenanschlüssen (Da0, Da1, ..) verbunden sind.
  6. Halbleiterspeicherbauelement nach Anspruch 5, dadurch gekennzeichnet, dass durch die Router-Einheit (51a) mindestens eine der Datenleitungen (D0, D1, ..) abschaltbar ist.
  7. Halbleiterspeicherbauelement nach einem der Ansprüche 5 oder 6, dadurch gekennzeichnet, dass die Router-Einheit (51a) gleichartige und jeweils mit einem der Datenanschlüsse (Da0, Da1, ..) verbundene Schalteinheiten (5-0, 5-1, ..) aufweist.
  8. Halbleiterspeicherbauelement nach Anspruch 7, dadurch gekennzeichnet, dass die Schalteinheiten (5-0, 5-1, ..) jeweils mit genau zwei Datenleitungen (D0, D1, ..) verbunden sind.
  9. Halbleiterspeicherbauelement nach Anspruch 7, dadurch gekennzeichnet, dass die Schalteinheiten (5-0, 5-1, ..) jeweils mit jeder der Datenleitungen (D0, D1, ..) verbunden sind.
  10. Halbleiterspeicherbauelement nach einem der Ansprüche 7 bis 9, dadurch gekennzeichnet, dass die Schalteinheiten (5-0, 5-1, ..) jeweils programmierbare Schaltelemente aufweisen, die jeweils genau einer der mit der jeweiligen Schalteinheit (5-0, 5-1, ..) verbundenen Datenleitungen (D0, D1, ..) zugeordnet sind,

    – im ersten programmierbaren Zustand die jeweilige Datenleitung (D0, D1 ..) mit dem der jeweiligen Schalteinheit (5-0, 5-1, ..) zugeordneten Datenanschluss (Da0, Da1, ..) verbinden und

    – im zweiten programmierbaren Zustand die jeweilige Datenleitung (D0, D1, ..) vom jeweiligen Datenanschluss (Da0, Da1, ..) isolieren.
  11. Halbleiterspeicherbauelement nach einem der Ansprüche 5 bis 10, gekennzeichnet durch ein zweites Klassifikations-Speicherelement (95-2) zur Speicherung einer Klassifikationsinformation zur Unterscheidung von Halbleiterspeicherbauelementen (1), bei welchen der Soll-I/O-Bereich vollständig funktional ist, und als Partial-Good-Memory klassifizierten Halbleiterspeicherbauelementen (1), bei welchen der Soll-I/O-Bereich nicht vollständig funktional ist.
  12. Halbleiterspeicherbauelement nach Anspruch 11, dadurch gekennzeichnet, dass die Router-Einheit (51a) durch das zweite Klassifikations-Speicherelement (95-2) aktivierbar ist und im deaktivierten Zustand der Router-Einheit (51a) die Datenleitungen (D0, D1, ..) jeweils einzeln mit dem jeweils zugeordneten Datenanschluss (Da0, Da1, ..) verbunden sind.
  13. Verfahren zur Prüfung von Halbleiterwafern (10) mit Halbleiterspeicherbauelementen (1) mit jeweils einem Speicherzellenfeld (22) mit einem durch eine Sollzahl (n) von internen Adressenleitungen (Ai0, Ai1, ...) vorgegebenen Soll-Adressenraum, mit den Schritten:

    – funktionales Prüfen der Speicherzellenfelder (22) der Halbleiterspeicherbauelemente (1) in einem Prefuse-Speichertest;

    – Reparieren nicht funktionaler Bereiche der Speicherzellenfelder (22) durch Aktivieren redundanter Speicherzellen;

    – nichtflüchtiges Ablegen einer Information zur Identifikation eines einem nicht reparablen Bereich des Speicherzellenfeldes (22) zugeordneten ersten Adressenabschnitts (96) im jeweiligen Halbleiterspeicherbauelement (1), sofern ein nicht reparabler Bereich vorliegt; und

    – funktionales Prüfen der Speicherzellenfelder (22) der Halbleiterspeicherbauelemente (1) in einem Postfuse-Speichertest durch Einschreiben und Auslesen von Test-Datenwörtern in die Speicherzellenfelder (22) an Prüfadressen, wobei beim Auslesen von einer primären Prüfadresse innerhalb des ersten Adressenabschnitts (96) auf eine sekundäre Prüfadresse in einem zweiten Adressenabschnitt (97) außerhalb des ersten Adressenabschnitts (96) umkodiert wird, sofern ein nicht reparabler Bereich vorliegt.
  14. Verfahren nach Anspruch 13,

    dadurch gekennzeichnet,

    dass beim funktionalen Prüfen im Postfuse-Speichertest

    – das Speicherzellenfeld (22) mit jeweils einem ersten Test-Datenwort beschrieben wird,

    – das Speicherzellenfeld (22) in einer festgelegten Reihenfolge der Prüfdressen ausgelesen wird, wobei nach dem Auslesen eines Datenworts von der jeweiligen Prüfadresse an der gleichen Prüfadresse ein vom ersten Test-Datenwort unterscheidbares zweites Test-Datenwort eingeschrieben und das jeweils ausgelesene Datenwort mit dem ersten Test-Datenwort verglichen wird,

    – das Speicherzellenfeld (22) in der festgelegten Reihenfolge ausgelesen wird, wobei nach dem Auslesen eines Datenworts von der jeweiligen Prüfadresse an der gleichen Prüfadresse das erste Test-Datenwort eingeschrieben und das jeweils ausgelesene Datenwort mit dem zweiten Test-Datenwort verglichen wird, wobei

    – die Reihenfolge so festgelegt wird, dass zunächst der funktionale erste Adressenabschnitt (96) und anschließend der nicht funktionale zweite Adressenabschnitt (97) adressiert wird.
  15. Verfahren nach Anspruch 13,

    dadurch gekennzeichnet, dass beim funktionalen Prüfen im Postfuse-Speichertest

    – das Speicherzellenfeld (22) mit einem ersten Test-Datenwort beschrieben wird,

    – das Speicherzellenfeld (22) in einer binär geordneten Reihenfolge der Prüfdressen ausgelesen wird, wobei nach dem Auslesen eines Datenworts von der jeweiligen Prüfadresse an der gleichen Prüfadresse ein vom ersten Test-Datenwort unterscheidbares zweites Test-Datenwort eingeschrieben und das jeweils ausgelesenes Datenwort mit dem ersten Test-Datenwort verglichen wird,

    – das Speicherzellenfeld (22) in der binär geordneten Reihenfolge der Prüfadressen ausgelesen wird, wobei nach dem Auslesen eines Datenworts von der jeweiligen Prüfadresse and der gleichen Prüfadresse das erste Test-Datenwort eingeschrieben und das jeweils ausgelesenes Datenwort mit dem zweiten Test-Datenwort verglichen wird, und wobei

    – bei Vorliegen eines nicht reparablen Bereichs beim Auslesen von einer Prüfadresse innerhalb des nichtfunktionalen zweiten Adressenabschnitts (97) jeweils das ausgelesene Datenwort vor dem Vergleich mit dem jeweiligen Test-Datenwort invertiert und der Schreibzugriff unterdrückt wird.
  16. Verfahren nach einem der Ansprüche 13 bis 15,

    dadurch gekennzeichnet,

    dass nach dem funktionalen Prüfen von Speicherzellenfeldern (22) mit einem durch eine Sollzahl (m) von Datenleitungen vorgegebenen Soll-I/O-Bereich, der mindestens zwei jeweils gleichartigen und unabhängig voneinander prüfbaren Bereichen des Speicherzellenfeldes (22) zugeordnete I/O-Abschnitte (93, 94) umfasst,

    – eine weitere Information zur Identifikation eines einem nicht reparablen I/O-Bereich des Speicherzellenfeldes (22) zugeordneten I/O-Abschnitts (93, 94) im jeweiligen Halbleiterspeicherbauelement (1) abgelegt wird, sofern ein nicht reparabler I/O-Bereich vorliegt; und

    – beim funktionalen Prüfen der Speicherzellenfelder (22) der Halbleiterspeicherbauelemente (1) im Postfuse-Speichertest durch Einschreiben und Auslesen von Test-Datenwörtern in die Speicherzellenfelder (22) und beim Vorliegen eines nicht reparablen I/O-Bereichs anhand der abgelegten weiteren Information anstelle des I/O-Abschnitts (93, 94), der dem nicht reparablen I/O-Bereich des Speicherzellenfeldes (22) zugeordnet ist, der andere I/O-Abschnitt (93, 94) ausgewertet wird.
Es folgen 7 Blatt Zeichnungen






IPC
A Täglicher Lebensbedarf
B Arbeitsverfahren; Transportieren
C Chemie; Hüttenwesen
D Textilien; Papier
E Bauwesen; Erdbohren; Bergbau
F Maschinenbau; Beleuchtung; Heizung; Waffen; Sprengen
G Physik
H Elektrotechnik

Anmelder
Datum

Patentrecherche

Patent Zeichnungen (PDF)

Copyright © 2008 Patent-De Alle Rechte vorbehalten. eMail: info@patent-de.com