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Dokumentenidentifikation DE60303721T2 21.09.2006
EP-Veröffentlichungsnummer 0001398787
Titel Speichervorrichtung mit Speicherzelleinheiten aus einer Speicherzelle und einer komplementären Speicherzelle, und ein Leseverfahren
Anmelder Samsung Electronics Co., Ltd., Suwon, Kyonggi, KR
Erfinder Jeon, Byung Gil, Kwonsun-kuSuwon-shiGyeonggi-do, KR;
Choi, Mun Kyu, Paldal-guSuwon-shiGyeonggi-do, KR;
Kim, Ki Nam, Dongan-guAnyang-shiGyeonggi-do, KR
Vertreter Patentanwälte Ruff, Wilhelm, Beier, Dauster & Partner, 70174 Stuttgart
DE-Aktenzeichen 60303721
Vertragsstaaten DE, FR, GB
Sprache des Dokument EN
EP-Anmeldetag 19.08.2003
EP-Aktenzeichen 030188213
EP-Offenlegungsdatum 17.03.2004
EP date of grant 01.03.2006
Veröffentlichungstag im Patentblatt 21.09.2006
IPC-Hauptklasse G11C 7/18(2006.01)A, F, I, 20051017, B, H, EP
IPC-Nebenklasse G11C 7/12(2006.01)A, L, I, 20051017, B, H, EP   

Beschreibung[de]

Die vorliegende Erfindung bezieht sich auf ein Speicherbauelement, in dem Speicherzellen mit komplementären Daten angeordnet sind, sowie auf ein zugehöriges Verfahren zum Lesen von Speicherzellen.

Typischerweise wurden DRAMs vom 1T-1C-Typ (ein Transistor und ein Kondensator) verwendet. Anstelle der DRAMs vom 1T-1C-Typ können DRAMs vom 2T-2C-Typ (zwei Transistoren und zwei Kondensatoren) verwendet werden. Das DRAM vom 2T-2C-Typ weist den Nachteil auf, dass seine Speicherzellenfläche groß ist, während es den Vorteil aufweist, dass seine Speicherzellenabtasttoleranz nahezu doppelt so groß wie die Speicherzellenabtasttoleranz der DRAM-Zelle vom 1T-1C-Typ ist, da komplementäre Daten in einer DRAM-Zelle gespeichert werden und eine Referenzspannung für einen Bitleitungs-Abtastverstärker nicht notwendig ist.

Nunmehr wird nachstehend unter Bezugnahme auf 1 und 2 eine DRAM-Einheitszelle vom 2T-2C-Typ beschrieben.

Bezugnehmend auf 1 ist eine herkömmliche DRAM-Einheitszelle 100 vom 2T-2C-Typ dargestellt. Ein erster Zellentransistor 101 weist eine Gateelektrode, die mit einer Wortleitung WL gekoppelt ist, eine Drainelektrode, die mit einer Bitleitung BL gekoppelt ist, und eine Sourceelektrode auf, die mit einer Elektrode eines ersten Zellenkondensators 102 gekoppelt ist. Die andere Elektrode des ersten Zellenkondensators 102 ist mit einer Plattenleitung PL gekoppelt. Ein zweiter Zellentransistor 103 weist eine Gateelektrode, die mit der Wortleitung WL gekoppelt ist, eine Drainelektrode, die mit einer komplementären Bitleitung BLB gekoppelt ist, und eine Sourceelektrode auf, die mit einer Elektrode eines zweiten Zellenkondensators 104 gekoppelt ist. Die andere Elektrode des zweiten Zellenkondensators 104 ist mit der Plattenleitung PL gekoppelt. Der erste Zellentransistor 101 und der erste Zellenkondensator 102 bilden eine Speicherzelle CELL, und der zweite Zellentransistor 103 und der zweite Zellenkondensator 104 bilden eine komplementäre Speicherzelle CELLB. Demgemäß sind in dem ersten Zellenkondensator 102 gespeicherte Daten komplementär zu in dem zweiten Zellenkondensator 104 gespeicherten Daten.

Bezugnehmend auf 2 ist eine weitere herkömmliche DRAM-Einheitszelle 200 vom 2T-2C-Typ dargestellt. Ein erster Zellentransistor 201 und ein erster Zellenkondensator 202 sowie ein zweiter Zellentransistor 203 und ein zweiter Zellenkondensator 204 sind bezüglich einer Plattenleitung PL gespiegelt.

Die DRAM-Zellen 100 und 200 sind für eine Anordnung in einem Speicherzellenblock in der Zeilenrichtung (oder Wortleitungsrichtung) und/oder der Spaltenrichtung (oder Bitleitungsrichtung) kopiert oder gespiegelt.

Ferroelektrische Speicher mit wahlfreiem Zugriff (FRAM) können verschiedentlich mit Speicherzellen konfiguriert sein. 3 und 4 stellen FRAM-Zellen 300 und 400 vom 2T-2C-Typ dar, die den DRAM-Zellen 100 beziehungsweise 200 vom 2T-2C-Typ ähnlich sind. Ein erster ferroelektrischer Kondensator 302, der mit einem ersten Zellentransistor 301 gekoppelt ist, und ein zweiter ferroelektrischer Kondensator 304, der mit einem zweiten Zellentransistor 303 gekoppelt ist, werden mit entgegengesetzter Polarität magnetisiert. Die FRAM-Zellenverbindungsstrukturen von 1 und 2 sind mit jenen von 3 beziehungsweise 4 identisch.

5 stellt ein Speicherfeld 500 dar, das die gleichen Einheitszellen beinhaltet, wie in 2 oder 4 gezeigt. Erste bis achte Speicherzellen, die mit einer ersten Wortleitung WL0 gekoppelt sind, sowie neunte bis sechzehnte Speicherzellen, die mit einer zweiten Wortleitung WL1 gekoppelt sind, sind mit Abtastverstärkern (S/A) 501, 502, 503 und 504 durch Bitleitungen BLi (i = 0, 1, 2, 3) und komplementäre Bitleitungen BLiB (i = 0, 1, 2, 3) verbunden. Erste und dritte Paare von Bitleitung und komplementärer Bitleitung BL0/BL0B und BL2/BL2B sind über dem Speicherzellenfeld mit den Abtastverstärkern 501 beziehungsweise 503 verbunden. Zweite und vierte Paare von Bitleitung und komplementärer Bitleitung BL1/BL1B und BL3/BL3B sind mit den Abtastverstärkern 502 beziehungsweise 504 verbunden, die unter dem Speicherzellenfeld angeordnet sind.

Mit zunehmender Speicherkapazität nimmt die Anzahl angeordneter Speicherzellen und Abtastverstärker zu. So nimmt die Layoutfläche zu, die von den Abtastverstärkern belegt wird, und die Abtastverstärker sind dicht angesiedelt, was es schwierig macht, einen Integrationsprozess durchzuführen. Außerdem nimmt der Leistungsverbrauch zusammen mit der Erhöhung der Anzahl der angeordneten Abtastverstärker zu, da sie gleichzeitig arbeiten. Demgemäß besteht ein Bedarf für ein Speicherbauelement mit einer Speicherblockanordnung, welche die Chipabmessung und den Leistungsverbrauch reduzieren kann.

Ein Speicherbauelement, das die Merkmale des Oberbegriffs von Anspruch 1 zeigt, ist in EP 1 081 714 A1 offenbart.

Das durch die vorliegende Erfindung zu lösende technische Problem besteht in der Bereitstellung eines Speicherbauelements mit Speicherzellen und komplementären Speicherzellen und in der Bereitstellung eines zugehörigen Verfahrens zum Lesen einer jeweiligen Speicherzelle, wobei das Bauelement und das Verfahren geeignet sind, durch Reduzieren der Chipabmessung hohe Integrationsdichten zu erreichen und mit recht geringem Leistungsverbrauch auszukommen.

Die vorliegende Erfindung löst dieses Problem durch Bereitstellen eines Speicherbauelements nach Anspruch 1 und ein Zellenleseverfahren nach Anspruch 5. Weitere bevorzugte Ausführungsformen der Erfindung sind in den Unteransprüchen angegeben. Die Inhalte aller Ansprüche werden durch Verweis vollständig in die vorliegende Beschreibung aufgenommen, um unnötige Textwiederholungen zu vermeiden.

Gemäß einer Ausführungsform der Erfindung beinhaltet ein Speicherbauelement einen Speicherzellenfeldblock, einen ersten Abtastverstärker, einen zweiten Abtastverstärker, einen ersten Schalter und einen zweiten Schalter. Ein Speicherzellenfeldblock weist Paare von Speicherzellen auf, die jeweils aus einer Speicherzelle und einer komplementären Speicherzelle bestehen und an Schnittpunkten von Zeilen und Spalten angeordnet sind. In dem Speicherzellenfeldblock sind eine erste und eine zweite Speicherzelle und eine erste und eine zweite komplementäre Speicherzelle mit einer ersten Wortleitung verbunden, die in der Zeilenrichtung angeordnet ist, eine dritte und eine vierte Speicherzelle und eine dritte und eine vierte komplementäre Speicherzelle sind mit einer zweiten Wortleitung verbunden, die erste und die dritte Speicherzelle sind benachbart zwischen der ersten und der zweiten Wortleitung angeordnet, die zweite und die vierte Speicherzelle sind benachbart dazwischen angeordnet, die erste und die zweite komplementäre Speicherzelle sind benachbart dazwischen angeordnet, und die dritte und die vierte komplementäre Speicherzelle sind benachbart dazwischen angeordnet. Der erste Abtastverstärker ist über dem Speicherzellenfeldblock angeordnet, und der zweite Abtastverstärker ist unter dem Speicherzellenfeldblock angeordnet. Der erste Schalter verbindet Bitleitungen, die mit der ersten Speicherzelle und der ersten komplementären Speicherzelle gekoppelt sind, mit dem ersten Abtastverstärker und verbindet Bitleitungen, die mit der zweiten Speicherzelle und der zweiten komplementären Speicherzelle gekoppelt sind, mit dem zweiten Abtastverstärker. Der zweite Schalter verbindet Bitleitungen, die mit der dritten Speicherzelle und der dritten komplementären Speicherzelle gekoppelt sind, mit dem ersten Abtastverstärker und verbindet Bitleitungen, die mit der vierten Speicherzelle und der vierten komplementären Speicherzelle gekoppelt sind, mit dem zweiten Abtastverstärker.

Das Paar der Speicherzellen ist zudem vorzugsweise derart angeordnet, dass die erste und die zweite Speicherzelle und die erste und die zweite komplementäre Speicherzelle verschachtelt sind und die dritte und die vierte Speicherzelle und die dritte und die vierte komplementäre Speicherzelle verschachtelt sind.

Ausführungsformen der Erfindung, wie nachstehend detailliert beschrieben, und die vorstehend beschriebenen herkömmlichen Ausführungsformen sind in den Zeichnungen dargestellt, in denen zeigen:

1 ein Schaltbild einer herkömmlichen DRAM-Zelle vom 2T-2C-Typ,

2 ein Schaltbild einer weiteren herkömmlichen DRAM-Zelle vom 2T-2C-Typ,

3 ein Schaltbild einer herkömmlichen FRAM-Zelle vom 2T-2C-Typ,

4 ein Schaltbild einer weiteren herkömmlichen FRAM-Zelle vom 2T-2C-Typ,

5 ein Blockdiagramm eines herkömmlichen Speicherblocks mit den gleichen Speicherzellen, wie in den 2 oder 4 gezeigt, und

6 ein Blockdiagramm eines Speicherbauelements mit einer Speicherzellenanordnung gemäß der vorliegenden Erfindung.

Bezugnehmend auf 6 beinhaltet ein Speicherbauelement 600 einen Speicherzellenfeldblock 610, einen ersten Schalter 620, einen zweiten Schalter 630, einen ersten Abtastverstärker (S/A) 640 und einen zweiten Abtastverstärker (S/A) 650. In dem Speicherzellenfeldblock 610 sind eine Mehrzahl von Speicherzellen MCi (i = 0, ..., 7) und eine Mehrzahl von komplementären Speicherzellen MCiB (i = 1, ..., 7) an Schnittpunkten von Zeilen und Spalten angeordnet. Erste bis vierte Wortleitungen WL0, WL1, WL2 und WL3 sind in der Zeilenrichtung angeordnet, und erste bis vierte Bitleitungen BLi (i = 0, 1, 2, 3) sowie erste bis vierte komplementäre Bitleitungen BLiB (i = 0, 1, 2, 3) sind in der Spaltenrichtung angeordnet. Die Speicherzellen MCi und die komplementären Speicherzellen MCiB, die mit der ersten und der zweiten Wortleitung WL0 und WL1 gekoppelt sind, arbeiten gleich wie die Speicherzellen MCi und die komplementären Speicherzellen MCiB, die mit der dritten und der vierten Wortleitung WL2 und WL3 gekoppelt sind. Daher werden lediglich die Speicherzellen MCi und die komplementären Speicherzellen MCiB, die mit der ersten und der zweiten Wortleitung WL0 und WL1 gekoppelt sind, repräsentativ detailliert erläutert. Von den Speicherzellen MCi und den komplementären Speicherzellen MCiB bilden zum Beispiel die Speicherzellen MC0 und MC0B eine Einheitsspeicherzelle (100 von 1 oder 300 von 3).

Die ersten und die zweiten Speicherzellen und komplementären Speicherzellen MC0, MC1, MC0B und MC1B sind mit der ersten Wortleitung WL0 gekoppelt. Die dritten und die vierten Speicherzellen und komplementären Speicherzellen MC2, MC3, MC2B und MC3B sind mit der zweiten Wortleitung WL1 gekoppelt. Die erste Speicherzelle MC0 und die dritte Speicherzelle MC2, die zweite Speicherzelle MC1 und die vierte Speicherzelle MC3, die erste komplementäre Speicherzelle MC0B und die dritte komplementäre Speicherzelle MC2B sowie die zweite komplementäre Speicherzelle MC1B und die vierte komplementäre Speicherzelle MC3B sind jeweils benachbart zwischen der ersten Wortleitung WL0 und der zweiten Wortleitung WL1 angeordnet. Die erste Speicherzelle MC0 ist mit der ersten Bitleitung BL0 gekoppelt, und die dritte Speicherzelle MC2 ist mit der zweiten Bitleitung BL1 gekoppelt. Die zweite Speicherzelle MC1 ist mit der dritten Bitleitung BL2 gekoppelt, und die vierte Speicherzelle MC3 ist mit der vierten Bitleitung BL3 gekoppelt. Die erste komplementäre Speicherzelle MC0B ist mit der ersten komplementären Bitleitung BL0B gekoppelt, und die dritte komplementäre Speicherzelle MC2B ist mit der zweiten komplementären Bitleitung BL1B gekoppelt. Die zweite komplementäre Speicherzelle MC1B ist mit der dritten komplementären Bitleitung BL2B gekoppelt, und die vierte komplementäre Speicherzelle MC3B ist mit der vierten komplementären Bitleitung BL3B gekoppelt.

Der erste Abtastverstärker 640 ist über dem Speicherzellenfeldblock 610 angeordnet. Der erste Abtastverstärker 640 ist mit der ersten Bitleitung BL0 und der ersten komplementären Bitleitung BL0B durch den ersten Schalter 620 verbunden und ist mit der zweiten Bitleitung BL1 und der zweiten komplementären Bitleitung BL1B durch den zweiten Schalter 630 gekoppelt. Der zweite Abtastverstärker 650 ist unter dem Speicherzellenfeldblock 610 angeordnet. Der zweite Abtastverstärker 650 ist mit der dritten Bitleitung BL2 und der dritten komplementären Bitleitung BL2B durch den ersten Schalter 620 verbunden und ist mit der vierten Bitleitung BL3 und der vierten komplementären Bitleitung BL3B durch den zweiten Schalter 630 verbunden. Wenn der erste Schalter 620 eingeschaltet ist, sind die erste Bitleitung BL0 und die erste komplementäre Bitleitung BL0B mit dem ersten Abtastverstärker 640 verbunden, und die dritte Bitleitung BL2 und die dritte komplementäre Bitleitung BL2B sind mit dem zweiten Verstärker 650 verbunden. Wenn der zweite Schalter 630 eingeschaltet ist, sind die zweite Bitleitung BL1 und die zweite komplementäre Bitleitung BL1B mit dem ersten Abtastverstärker 640 verbunden, und die vierte Bitleitung BL3 und die vierte komplementäre Bitleitung BL3B sind mit dem zweiten Abtastverstärker 650 verbunden.

Nunmehr wird der Lesebetrieb des Speicherbauelements 600 detailliert erläutert. Wenn die erste Wortleitung WL0 freigegeben ist und der erste Schalter 620 eingeschaltet ist, werden Daten von der ersten Speicherzelle MC0 und Daten von der ersten komplementären Speicherzelle MC0B zu dem ersten Abtastverstärker 640 transmittiert, um abgetastet und verstärkt zu werden, und Daten von der zweiten Speicherzelle MC1 und Daten von der zweiten komplementären Speicherzelle MC1B werden zu dem zweiten Abtastverstärker 650 transmittiert, um abgetastet und verstärkt zu werden. Da der zweite Schalter 630 zu diesem Zeitpunkt ausgeschaltet ist, sind die zweite Bitleitung BL1 und die zweite komplementäre Bitleitung BL1B nicht mit dem ersten Abtastverstärker 640 verbunden, um auf einen Massespannungs(VSS)-Pegel gesetzt zu werden, und die vierte Bitleitung BL3 und die vierte komplementäre Bitleitung BL3B sind nicht mit dem zweiten Abtastverstärker 650 verbunden, um auf den Massespannungs(VSS)-Pegel gesetzt zu werden.

Ein Paar aus einer Speicherzelle CELL und einer komplementären Speicherzelle CELLB kann eine Einheitsspeicherzelle beinhalten. Die eine Einheitsspeicherzelle ist durch das Paar aus der Speicherzelle CELL und der komplementären Speicherzelle CELLB selektiv mit den Abtastverstärkern 640 und 650 verbunden. Somit entspricht bei der Anordnung der gleichen Anzahl von Speicherzellen die Anzahl der Abtastverstärker 640 und 650 der Hälfte der Anzahl der Abtastverstärker 501, 502, 503 und 504, die in dem in 5 gezeigten herkömmlichen Speicherbauelement 500 angeordnet sind. Demgemäß ist die Strukturdichte vermindert, um einen Layout- und einen Integrationsprozess leicht durchzuführen. Des Weiteren nimmt die Anzahl an Abtastverstärkern, die zur gleichen Zeit arbeiten, um die Hälfte ab, was den Leistungsverbrauch reduziert.

Die erste und die zweite Speicherzelle sind mit der ersten und der zweiten komplementären Speicherzelle verschachtelt, wie in 6 gezeigt. In jenem Beispiel folgt von BL0 in Richtung BL3B die erste Speicherzelle, dann die zweite Speicherzelle, dann die erste komplementäre Speicherzelle und die zweite komplementäre Zelle. Auf diese Weise ist das erste Paar von Speicherzellen oder die erste Einheitsspeicherzelle mit dem zweiten Paar von Speicherzellen oder der zweiten Einheitsspeicherzelle verschachtelt. Eine gleichartige Anordnung tritt für die dritte und die vierte Einheitsspeicherzelle auf.

Wenngleich die vorliegende Erfindung bezüglich der speziellen Ausführungsformen beschrieben wurde, ist es für den Fachmann offensichtlich, dass verschiedene Modifikationen und Substitutionen durchgeführt werden können, ohne vom Umfang der Erfindung abzuweichen, wie er in den folgenden Ansprüchen definiert ist.


Anspruch[de]
  1. Speicherbauelement mit

    – einem Feld von Einheitsspeicherzellen, wobei jede Einheitsspeicherzelle eine Speicherzelle (MC0, ..., MC7) und eine komplementäre Speicherzelle (MC01B, ..., MC7B) beinhaltet;

    – Wortleitungen (WL0, ... WL3), die derart angeordnet sind, dass eine erste (MC0) und eine zweite (MC1) Speicherzelle sowie die erste (MC0B) und die zweite (MC1B) komplementäre Speicherzelle mit einer ersten Wortleitung (WO0) verbunden sind und eine dritte (MC2) und eine vierte (MC3) Speicherzelle sowie die dritte (MC2B) und vierte (MC3B) komplementäre Speicherzelle mit einer zweiten Wortleitung (WL1) verbunden sind;

    – Bitleitungen (BL0, ..., BL3), die derart angeordnet sind, dass die erste und eine fünfte Speicherzelle (MC0, MC4) mit einer ersten Bitleitung (BL0) verbunden sind, die dritte und eine siebte Speicherzelle (MC2, MC6) mit einer zweiten Bitleitung (BL1) verbunden sind, die zweite und eine sechste Speicherzelle (MC1, MC5) mit einer dritten Bitleitung (BL2) verbunden sind sowie die vierte und eine achte Speicherzelle (MC3, MC7) mit einer vierten Bitleitung (BL3) verbunden sind, wobei die komplementäre Zelle jeder Einheitsspeicherzelle mit einer zu der Bitleitung, die mit der korrespondierenden Speicherzelle verbunden ist, komplementären Bitleitung (BL0B, ..., BL3B) verbunden ist;

    – Abtastverstärkern, die dem Feld benachbart angeordnet sind und einen ersten und zweiten Abtastverstärker (640, 650) umfassen; und

    – Schalter (620, 630), die einen ersten Schalter (620) und einen zweiten Schalter (630) umfassen, um die Bitleitungen selektiv mit den Abtastverstärkern zu verbinden;

    dadurch gekennzeichnet, dass

    – der erste und zweite Schalter (620, 630) derart angeordnet sind, dass die erste und dritte Bitleitung (BL0, BL2) durch den ersten Schalter (620) steuerbar mit dem ersten bzw. zweiten Abtastverstärker (640, 650) verbunden sind und die zweite und vierte Bitleitung (BL1, BL3) durch den zweiten Schalter (630) steuerbar mit dem ersten bzw. zweiten Abtastverstärker (640, 650) verbunden sind.
  2. Speicherbauelement nach Anspruch 1, dadurch gekennzeichnet, dass die Speicherzellen und die komplementären Speicherzellen verschachtelt angeordnet sind.
  3. Speicherbauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass

    – das Speicherzellenfeld in Form eines oder mehrerer Blöcke angeordnet ist, welche die Einheitsspeicherzellen enthalten, wobei jede Zelle an Schnittpunkten von Zeilen und Spalten positioniert ist, in denen die Wortleitungen in einer Zeilenrichtung angeordnet sind, die erste und dritte Speicherzelle benachbart zwischen der ersten und zweiten Wortleitung positioniert sind, die zweite und vierte Speicherzelle benachbart dazwischen positioniert sind, die erste und dritte komplementäre Speicherzelle benachbart dazwischen positioniert sind und die zweite und vierte komplementäre Speicherzelle benachbart dazwischen positioniert sind;

    – der erste Abtastverstärker über dem Speicherzellenfeldblock positioniert ist; und

    – der zweite Abtastverstärker unter dem Speicherzellenfeldblock positioniert ist.
  4. Speicherbauelement nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die dritte und vierte Speicherzelle sowie die dritte und vierte komplementäre Speicherzelle, die mit der zweiten Wortleitung gekoppelt sind, auf einen Massespannungspegel gesetzt sind, wenn die erste Wortleitung zur Verbindung der ersten Speicherzelle und der ersten komplementären Speicherzelle mit dem ersten Abtastverstärker und zur Verbindung der zweiten Speicherzelle und der zweiten komplementären Speicherzelle mit dem zweiten Abtastverstärker freigegeben ist.
  5. Verfahren zum Lesen von Speicherzellen in einem Speicherbauelement mit den Merkmalen eines der Ansprüche 1 bis 4, umfassend:

    – Freigeben der ersten Wortleitung (WO0);

    – Anschalten des ersten Schalters (620);

    – Übertragen von Daten von der ersten Speicherzelle (MC0) zum ersten Abtastverstärker (640) unter Verwendung der ersten Bitleitung (BL0); und

    – Übertragen von Daten von der zweiten Speicherzeile (MC1) zum zweiten Abtastverstärker (650) unter Verwendung der dritten Bitleitung (BL2).
  6. Verfahren nach Anspruch 5, das des weiteren das Setzen der zweiten Bitleitung (BL1) und der vierten Bitleitung (BL3) auf eine Massespannung umfasst.
Es folgen 4 Blatt Zeichnungen






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