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Dokumentenidentifikation DE60305736T2 21.09.2006
EP-Veröffentlichungsnummer 0001576610
Titel Speicherleseverstärker mit mindestens zwei bestimmten Widerständen
Anmelder Freescale Semiconductors, Inc., Austin, Tex., US
Erfinder NAHAS, J., Joseph, Austin, TX 78731, US;
ANDRE, W., Thomas, Austin, TX 78732, US;
GARNI, J., Bradley, Austin, TX 78735, US;
SUBRAMANIAN, K., Chitra, Austin, TX 78750, US
Vertreter SCHUMACHER & WILLSAU, Patentanwaltssozietät, 80335 München
DE-Aktenzeichen 60305736
Vertragsstaaten AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LI, LU, MC, NL, PT, RO, SE, SI, SK, TR
Sprache des Dokument EN
EP-Anmeldetag 01.05.2003
EP-Aktenzeichen 037244886
WO-Anmeldetag 01.05.2003
PCT-Aktenzeichen PCT/US03/14261
WO-Veröffentlichungsnummer 2004003925
WO-Veröffentlichungsdatum 08.01.2004
EP-Offenlegungsdatum 21.09.2005
EP date of grant 31.05.2006
Veröffentlichungstag im Patentblatt 21.09.2006
IPC-Hauptklasse G11C 11/16(2006.01)A, F, I, 20051017, B, H, EP
IPC-Nebenklasse G11C 7/06(2006.01)A, L, I, 20051017, B, H, EP   

Beschreibung[de]
Gebiet der Erfindung

Die Erfindung bezieht sich auf magnetoresistive Random-Access-Speicher (MRAM) und andere Speicher, bei denen das Speicherbit zumindest zwei verschiedene Widerstandszustände hat, und insbesondere auf Leseverstärkerschaltungen für solche Speicher.

Hintergrund der Erfindung

Permanentspeichergeräte, wie zum Beispiel FLASH-Speicher, sind extrem bedeutende Komponenten in elektronischen Systemen. FLASH ist eines der wichtigsten Permanentspeichergeräte im heutigen Gebrauch. Nachteile von FLASH-Speichern schließen hohe Spannungsanforderungen und langsame Programmier- und Löschzeiten ein. Ebenso hat der FLASH-Speicher eine dürftige Beschreibungs-Lebensdauer von 104–106 Zyklen vor dem Speicherversagen. Zusätzlich wird zum Aufrechterhalten einer angemessenen Datenerhaltung das Verkleinern des Gate-Oxids durch die Tunnel-Sperrschicht beschränkt, die von den Elektronen gesehen wird. Folglich kann der FLASH-Speicher nur bis zu begrenzten Dimensionen verkleinert werden kann.

Zum Bewältigen dieser Defizite werden andere Arten von Permanentspeichern ausgewertet. Ein solches Gerät ist ein magnetoresistiver RAM (nachstehend als "MRAM" bezeichnet). Um kommerziell geeignet zu sein, muss jedoch der MRAM eine vergleichbare Speicherdichte zu derzeitigen Speichertechnologien haben, verkleinerbar für zukünftige Generationen sein, bei niedrigen Spannungen arbeiten, eine niedrige Leistungsaufnahme haben und konkurrenzfähige Lese/Schreibgeschwindigkeiten haben.

Der Widerstand der Tunnel-Sperrschicht (TJ = "tunnel junction") ändert seinen Wert in Abhängigkeit eines Polarisationszustands der magnetischen Schichten über und unter der Tunnel-Sperrschicht. Der Widerstand ändert sich von einem niedrigeren Widerstandswert, wenn die Magnetfelder in der gleichen Richtung ausgerichtet sind, zu einem höheren Widerstandswert, wenn sie in entgegengesetzten Richtungen ausgerichtet sind. Die Wertänderung kann in der Größenordnung von 30% sein. Deshalb könnte für einen niedrigen Widerstandswert von 10 kOhm der hohe Widerstandswert über 13 kOhm betragen. Ein Leseverstärker für einen MRAM muss diesen Wertunterschied erfassen. Da der Nennwert des Widerstands aufgrund der Verarbeitung eine Abweichung hat, ist es hilfreich, den Zustand eines Bits durch Vergleichen des Widerstands der TJ in einem Bit mit einem nahen Mittelpunktbezug zu erfassen, der als ein Mittelpunkt eines Bezugsbits bei dem „high"-Zustand und eines Bezugsbits bei dem „low"-Zustand ausgebildet sein kann. Es ist ebenso bedeutend, eine Symmetrie zum Ausgleichen der Belastung von dem Parasitär-Widerstand und der Parasitär-Kapazität der Bitleitungen und des Spalten-Multiplexings aufrechtzuerhalten. In dem U.S. Patent 6,269,040 von Reohr et al., das den Titel "Interconnection network for connecting memory cells to Sense Amplifiers" trägt, wird ein Widerstand einer Zelle mit dem eines Durchschnittswiderstands zwischen einem "high"- und einem "low"-Bezug verglichen. In der Schaltung von Reohr et al. ist die Belastung nahezu, aber nicht vollständig, durch Teilen des Bezugs von zwei unterschiedlichen Subarrays zum Ausbilden des Mittelpunktbezugs ausgeglichen. Bedauerlicherweise erfordert diese Lösung ebenso zwei Leseverstärker zum Umsetzen. Zusätzlich kann für Speicherarrays, die einen beträchtlichen Strom zum Laden der Bitleitungskapazität relativ zu den Stromsignalen im stationären Zustand erfordern, wie z. B. in einem MRAM, ein bedeutender Prozentsatz der Lesezeit für eine Bitleitungsladung und -ausgleichung verbraucht werden.

Die meistbekannten Leseverstärker haben Ausgangsanschlüsse, die ein sehr großes Ansprechvermögen auf eine Bewegung an den Eingangsknoten des Leseverstärkers haben. Dieses Ansprechvermögen verursacht Schwingungen an den Ausgangsknoten, wie die Eingangsknoten auf ihre Stationärzustandspegel geladen werden. Während Spannungsschwingungen kann ein kapazitives Ungleichgewicht das Übergangssignal beherrschen, was zu einem Verlust des Differenzsignals und der Betriebsgeschwindigkeit führt.

MRAMs bieten die Aussicht auf einen universellen Speicher, der von der Hochgeschwindigkeits- und Permanentbauart sein kann. Ein Realisieren dieser Aussicht erfordert weitere Verbesserungen der Geschwindigkeit und der Speicherbereichseffizienz, insbesondere im Hinblick auf die Lesegeschwindigkeit der gespeicherten Datenwerte.

Kurze Beschreibung der Zeichnungen

Die vorangehenden, weitere und spezifischere Aufgaben und Vorteile der Erfindung werden für jene, die mit der Technik vertraut sind, leicht aus der folgenden ausführlichen Beschreibung der Erfindung im Zusammenhang mit den folgenden Zeichnungen ersichtlich:

1 ist eine schematische Darstellung eines Leseverstärkers mit einer Bias-Schaltung;

2 ist eine schematische Darstellung eines anderen Leseverstärkers mit einer Bias-Schaltung;

3 ist eine schematische Darstellung eines anderen Leseverstärkers mit einer Bias-Schaltung;

4 ist eine schematische Darstellung eines anderen Leseverstärkers mit einer Bias-Schaltung;

5 ist eine schematische Darstellung eines anderen Leseverstärkers mit einer Bias-Schaltung;

6 ist eine schematische Darstellung noch eines anderen Leseverstärkers mit einer Bias-Schaltung;

7 ist eine schematische Darstellung einer Verstärkungsstufe, die einem Leseverstärker zur Verwendung mit irgendeinem der veranschaulichten Leseverstärker der 1, 3 und 5 zugeordnet ist;

8 ist eine schematische Darstellung einer anderen Verstärkungsstufe, die einem Leseverstärker zur Verwendung mit irgendeinem der veranschaulichten Leseverstärker der 2, 4 und 6 zugeordnet ist;

9 ist eine schematische Darstellung einer anderen Verstärkungsstufe eines Leseverstärkers zur Verwendung mit irgendeinem der veranschaulichten Leseverstärker der 1, 3 und 5;

10 ist eine schematische Darstellung einer anderen Verstärkungsstufe eines Leseverstärkers zur Verwendung mit irgendeinem der veranschaulichten Leseverstärker der 2, 4 und 6; und

11 ist eine schematische Darstellung einer alternativen Bias-Schaltung zur Verwendung an Stelle der Bias-Schaltung von irgendeiner der 1, 2, 3, 4, 5 oder 6.

Ausführliche Beschreibung der Erfindung

In 1 ist ein Speicher 10 veranschaulicht, der im Allgemeinen einen Spannungs-Bias-Abschnitt 12, einen Leseverstärker 14 und einen Array-Abschnitt 16 hat. Der Spannungs-Bias-Abschnitt 12 hat einen P-Kanal-Transistor 22, der eine erste Stromelektrode oder eine Source hat, die mit einem Versorgungsspannungsanschluss VDD verbunden ist. Eine Steuerelektrode oder Gate des Transistors 22 ist mit einer zweiten Stromelektrode oder einem Drain an einem Knoten 24 verbunden. Ein N-Kanal-Transistor 26 hat einen Drain, der mit dem Drain des Transistors 22 verbunden ist, ein Gate, das mit dem Ausgang eines Operationsverstärkers 20 verbunden ist, und eine Source, die mit einem Knoten 28 verbunden ist. Der Operationsverstärker 20 hat einen ersten oder positiven (nicht invertierenden) Eingang, der mit einer Bezugsspannung VREF verbunden ist. Ein zweiter oder negativer (invertierender) Eingang des Operationsverstärkers 20 ist mit einem Knoten 28 verbunden. Ein erster Anschluss eines Widerstands 30 ist mit dem Knoten 28 gekoppelt. Der Widerstand 30 hat einen Widerstandswert RH1. Ein zweiter Anschluss des Widerstands ist mit einem VSS-Bezugsspannungsanschluss gekoppelt. Ein P-Kanal-Transistor 32 hat eine Source, die mit dem VDD-Anschluss verbunden ist, und ein Gate und ein Drain, die miteinander und mit dem Knoten 24 verbunden sind. Ein N-Kanal-Transistor 34 hat einen Drain, der mit dem Knoten 24 verbunden ist, ein Gate, das mit dem Ausgang des Operationsverstärkers 20 verbunden ist, und eine Source, die mit einem ersten Anschluss eines Widerstands 36 gekoppelt ist. Der Widerstand 36 hat einen Widerstandswert RL1. Ein zweiter Anschluss des Widerstands 36 ist mit dem VSS-Anschluss gekoppelt. Die Verbindung mit dem Widerstand 30 und dem Widerstand 36 kann Kopplungsvorrichtungen (nicht gezeigt) haben, um an die Verbindungen der nachfolgend zu beschreibenden Array-Widerstände 77 bis 79 angepasst zu sein. Ein Operationsverstärker 40 hat einen positiven Eingang, der mit dem Gate und Drain des Transistors 32 verbunden ist, einen negativen Eingang, der mit einem Ausgang davon verbunden ist, zum Bereitstellen einer Lesevorladespannung VB1. Ein Operationsverstärker 42 hat einen positiven Eingang, der mit der Source des Transistors 34 verbunden ist, und einen negativen Eingang, der mit einem Ausgang davon verbunden ist, zum Bereitstellen einer Bit-Vorladespannung VB3. Der Ausgang des Operationsverstärkers 20 stellt eine gemeinsame Gate-Bias-Spannung VB2 bereit.

In dem Leseverstärker 14 hat ein P-Kanal-Transistor 44 eine Source, die mit dem VDD-Spannungsanschluss verbunden ist. Ein Drain des Transistors 44 ist mit einem Drain eines N-Kanal-Transistors 52 bei einem Ausgangsknoten 48 verbunden. Ein Gate des Transistors 52 ist mit der VB2-Bias-Spannung verbunden. Eine Source des Transistors 52 ist mit einem Knoten 54 und über ein oder mehrere Kopplungsvorrichtungen (nicht gezeigt) mit einem ersten Anschluss eines Bit-Widerstands 77 gekoppelt, der einen Widerstand RB hat. Ein zweiter Anschluss des Bit-Widerstands 77 ist über ein oder mehrere Kopplungsvorrichtungen (nicht gezeigt) mit dem VSS-Spannungsanschluss gekoppelt. Ein P-Kanal-Transistor 60 hat eine Source, die mit dem VDD-Spannungsanschluss verbunden ist, und ein Gate, das mit einem Drain davon und mit einem Gate des Transistors 44 verbunden ist. Ein Schalter 50 hat einen ersten Anschluss, der mit dem Drain des Transistors 44 verbunden ist, und einen zweiten Anschluss, der mit dem Drain des Transistors 60 bei dem Knoten 46 verbunden ist. Der Schalter 50 wird durch ein Ausgleichungssteuersignal EQ gesteuert. Ein Drain eines N-Kanal-Transistors 62 ist mit einem Knoten 46 verbunden. Der Transistor 62 hat ein Gate, das mit der VCG-Bias-Spannung verbunden ist, und eine Source, die mit einem Knoten 64 verbunden ist. Ein erster Anschluss eines „high"-Bezugswiderstands 78 RH2 ist über ein oder mehrere Kopplungsvorrichtungen (nicht gezeigt) mit dem Knoten 64 gekoppelt. Ein zweiter Anschluss des Widerstands 78 ist über ein oder mehrere Kopplungsvorrichtungen (nicht gezeigt) mit dem VSS-Spannungsanschluss gekoppelt. Ein P-Kanal-Transistor 66 hat eine Source, die mit dem VDD-Spannunganschluss verbunden ist. Ein Gate des Transistors 66 ist mit einem Drain davon bei dem Knoten 46 und mit dem Gate des Transistors 60 verbunden. Der Knoten 46 bildet einen Bezugsausgangsanschluss OUTREF aus. Ein Drain eines N-Kanal-Transistors 68 ist mit dem Knoten 46 verbunden. Der Transistor 68 hat ein Gate, das mit der Bias-Spannung VB2 verbunden ist. Eine Source des Transistors 68 ist mit Knoten 75 verbunden und über ein oder mehrere Kopplungsvorrichtungen (nicht gezeigt) mit einem ersten Anschluss eines „low"-Bezugswiderstands 79 RL2 gekoppelt. Ein zweiter Anschluss des Widerstands 79 ist über ein oder mehrere Kopplungsvorrichtungen (nicht gezeigt) mit dem VSS-Spannungsanschluss gekoppelt. Ein Schalter 80 hat einen ersten Anschluss, der mit dem Ausgang des Operationsverstärkers 40 verbunden ist. Der Schalter 80 hat einen zweiten Anschluss, der mit dem Knoten 46 verbunden ist, und hat einen Steueranschluss, der mit einem Vorladesteuersignal PRECHARGE-S verbunden ist. Ein Schalter 81 hat einen ersten Anschluss, der mit dem Ausgang des Operationsverstärkers 42 verbunden ist, einen zweiten Anschluss, der mit dem Knoten 54 verbunden ist, und einen Steueranschluss zum Empfangen eines Vorladesteuersignals PRECHARGE-B. Ein Schalter 82 hat einen ersten Anschluss, der mit dem Ausgang des Operationsverstärkers 42 verbunden ist, einen zweiten Anschluss, der mit Knoten 64 verbunden ist, und einen Steueranschluss zum Empfangen des PRECHARGE-B-Signals. Ein Schalter 83 hat einen ersten Anschluss, der mit dem Ausgang des Operationsverstärkers 42 verbunden ist, einen zweiten Anschluss, der mit dem Knoten 75 verbunden ist, und einen Steueranschluss zum Empfangen des PRECHARGE-B-Signals.

Im Betrieb liest der Leseverstärker 14 einen Zustand einer Speicherzelle, der durch den Widerstand 77 repräsentiert wird, der entweder auf einen „high"-Zustand oder einen „low"-Zustand programmierbar ist. Ein Bit (B), ein „high"-Bezug (H) und ein „low"-Bezug (L) werden bei dem Leseverstärker 14 durch eine Adresse und einen Decoder (nicht gezeigt) abgerufen. Für Speicher, wie z. B. einen MRAM, ist der „high"-Bezug eine Zelle, die auf einen speziellen „high"-Widerstandsspeicherzustand RH2 programmiert ist, wie er durch den Widerstand 78 dargestellt wird. Ähnlich ist der „low"-Bezug eine Zelle, die auf einen speziellen „low"-Widerstandsspeicherzustand RL2 programmiert ist, wie er durch den Widerstand 79 dargestellt wird. Das Bit ist eine adressierte Zelle, deren Speicherzustand RB, der durch den Widerstand 77 repräsentiert wird, entweder „high" (repräsentiert durch einen „high"-Widerstandszustand) oder „low" (repräsentiert durch einen „low"-Widerstandszustand) sein könnte. Es sollte erkannt werden, dass Durchgangstransistoren (nicht gezeigt) zwischen jedem der Transistoren 52, 62 und 68 und der zugehörig gekoppelten Speicherzelle bestehen können, so dass die Widerstände 77, 78 und 79 jeweils einen kumulativen Widerstand repräsentieren, der dem Abrufen der zugehörigen Speicherzelle zugeordnet ist. Ähnlich können Durchgangstransistoren zwischen den Widerständen 77, 78 und 79 und dem VSS-Spannungsanschluss bestehen.

Eine Bias-Schaltung 12 wird drei spezifische Bias-Spannungen zum Steuern des Leseverstärkers 14 erzeugen. Der Leseverstärker 14 verwendet eine gemeinsame Gate-Spannung VB2 zum Vorspannen der Transistoren 52, 62 und 68. Das Vorspannen der Transistoren 52, 62 und 68 legt eine im Wesentlichen gleiche Bias-Spannung über die Widerstände RB, RH2 und RL2a an, die nahe einem Transistorschwellwert unter VB2 ist. Diese Vorspannung bildet gesättigte Strompegel für jeden der Transistoren 52, 62 und 68, die durch IB, IH und IL repräsentiert werden. Die Werte IB, IH und IL sind nahe der im Wesentlichen gleichen Bias-Spannung, die an ihnen angelegt ist, geteilt durch den Gesamteffektivwiderstand, der dem Abrufen von RB, RH2 und RL2 zugeordnet ist. Bei der veranschaulichten Ausbildung sind die Transistoren 60 und 66 auf eine Weise verbunden, welche IH und IL mittelt, wodurch ein Strom gleich (IH + IL)/(2) durch jeden der Transistoren 60 und 66 hergestellt wird. Das Vorspannen der Transistoren 60 und 66 bildet eine Bezugsspannung OUTREF bei dem Knoten 46. Das Verbinden des Gates des Transistors 44 bei dem Knoten 46 mit dem Gate der Transistoren 60 und 66 bildet als ein Stromspiegel einen gesättigten Strompegel für den Transistor 44, der ebenso gleich (IH + IL)/(2) ist. Die Spannung bei Knoten 48, der Ausgang (OUT), wird dann die Differenz zwischen dem gesättigten Strom (IH + IL)/(2), der durch den Transistor 44 geleitet wird, und dem gesättigten Strom IB, der durch den Transistor 52 geleitet wird, reflektieren. Für einen RB mit einem „low"-Widerstandszustand wird der Spannungswert im stationären Zustand des Out-Signals bei Knoten 48 niedriger im Potential als die Bezugsspannung OUTREF. Für einen RB mit einem „high"-Widerstandszustand wird der Spannungswert im stationären Zustand des Out-Signals bei Knoten 48 höher im Potential als die Bezugsspannung OUTREF.

Die Verwendung von Vorlade- und Ausgleichungstechniken steigert die Geschwindigkeit des Leseverstärkers 14. Durch Verwenden von Vorlade-Schaltern 8083 in Verbindung mit einem Ausgleichungs-Schalter 50 wird die Zeit, die zum Laden einer den Knoten 54, 64, 75, 48 und 46 zugehörigen Kapazität erforderlich ist, bedeutend verringert. Durch Aufrechterhalten einer Leitfähigkeit des Ausgleichungs-Schalters 50, nachdem der Vorlade-Schalter 80 durch das PRECHARGE-S-Signal nicht leitfähig gemacht wird, werden die Knoten 46 und 48 bei gleichem Potential zum Erreichen von ihren Potentialen im stationären Zustand und zum Vermindern des Effekts der kapazitiven Ungleichgewichte, die dem Schaltschema zugeordnet sind, gehalten.

Der Spannungs-Bias-Abschnitt 12 empfängt eine Bezugseingangsspannung VREF und verwendet RH1 und RL1, um dem Leseverstärker 14 Vorlade- und Bias-Spannungen zur Verfügung zu stallen. Im Betrieb wird VB2 durch den Operationsverstärker 20 zum Aufrechterhalten einer Spannung gleich der VREF-Eingangsspannung an dem Knoten 28 gesteuert. Zwei Bezugsspeicherzellen RH1 und RL1 sind mit dem Knoten 28 gekoppelt. Der RH1-Widerstand ist eine Speicherzelle, die einen in „high"-Widerstandszustand hat, und der RL1-Widerstand ist eine Speicherzelle, die einen „low"-Widerstandszustand hat. Die Verbindung von RH1 und RL1 mit dem invertierenden Eingang des Operationsverstärkers 20 zusammen mit den Transistoren 26 und 34, die in ihrer Größe im Wesentlichen gleich der Größe der Transistoren 52, 62 und 68 festgelegt sind, führt zu der Bildung einer Spannung VB2, die Spannungen im stationären Zustand in dem Leseverstärker 14 schafft, die im Wesentlichen gleich dem VREF-Wert sind. Im Speziellen sind die Spannungen im stationären Zustand die Spannungen bei den Knoten 54, 64 und 75.

Die Spannung VB3, die durch den Operationsverstärker 42 bereitgestellt wird, wird zum Vorladen der Knoten 54, 64 und 75 auf einen Wert nahe ihrer Werte im stationären Zustand verwendet. Durch Verwendung der Transistoren 22 und 32, die im Wesentlichen von der gleichen Größe wie die Transistoren 44, 60 und 66 sind, stellt der Operationsverstärker 40 eine Spannung VB1 bereit, die zum Vorladen der Knoten 48 und 46 in dem Leseverstärker 14 auf einen Wert nahe ihres Wertes im stationären Zustand verwendet wird.

Der Bias-Abschnitt 12 ist derart gestaltet, dass er die Spannungen VB1, VB2 und VB3 über die Temperatur, Versorgungsspannung und Prozessvariationen einstellt. Das Tracking der Spannungswerte zwischen dem Bias-Abschnitt 12 und dem Leseverstärker 14 erfolgt zum Teil aufgrund der angestrebten Anpassung der Vorrichtungsgröße von Transistoren in dem Spannungs-Bias-Abschnitt 12 mit Transistoren in dem Leseverstärker 14 und der Verwendung der Bezugswiderstände RH1 und RL1.

In 2 ist ein Speicher 11 veranschaulicht, der gegenüber dem Speicher 10 verändert ist. Der Einfachheit der Erläuterung halber werden die gleichen Bezugszeichen bei den gleichen Elementen, die gemeinsam in den hier beschriebenen Figuren erläutert werden, verwendet. Der Speicher 11 unterscheidet sich von dem Speicher 10 darin, dass der Ausgang des Operationsverstärkers 40 nun eine Bias-Spannung zum Spiegeln eines Stroms VB1 bereitstellt, der mit den Gates der P-Kanal-Transistoren 44, 60 und 66 verbunden ist. Die Gates der Transistoren 44, 60 und 66 sind nicht mehr mit dem Knoten 46 verbunden. Der Ausgang des Operationsverstärkers 20 stellt nun eine Lese-Vorladespannung VB2 bereit, die mit dem ersten Anschluss des Schalters 80 verbunden ist. Das Gate des Transistors 52 ist nun lediglich mit den Gates der Transistoren 62 und 68 und dem Drain des Transistors 62 bei Knoten 46 verbunden. Mit anderen Worten wurden die Gates der Transistoren 52, 62 und 68 von der Spannung VB2 getrennt und mit dem Knoten 46 verbunden.

Im Betrieb liest der Leseverstärker 14' einen Zustand einer Speicherzelle, die durch den Widerstand 77 repräsentiert wird, der entweder auf einen „high"-Zustand oder einen „low"-Zustand programmierbar ist. Eine Spannung VB1 wird auf die gleiche Weise wie die Spannung VB1 von 1 durch einen Bias-Schaltungs-Abschnitt 12 bereitgestellt. Die Spannung VB2 wird ebenso auf die gleiche Weise wie VB2 in 1 bereitgestellt, wobei VB3 auf die gleiche Weise wie in 1 bereitgestellt wird. Die Spannung VB1 legt einen gemeinsam gesättigten Strompegel für die Transistoren 44, 60, 66 fest, der als (IH1 + IL1)/(2) gezeigt ist. Der Strom (IH1 + IL1)/(2), der durch jeden der Transistoren 60 und 66 geleitet wird, wird bei dem Knoten 46 summiert und durch die Transistoren 62 und 68 verteilt, um IH2 und IL2 den Widerständen 78 bzw. 79 zur Verfügung zu stellen. Die Ströme IH2 und IL2 setzen die Widerstände 78 bzw. 79 auf eine Weise unter Vorspannung, die im Wesentlichen gleich den Spannungen bei den Knoten 64 bzw. 75 ist. Die Transistoren 62 und 68 sind auf eine Weise verbunden, die eine Spannung OUTREF bei dem Knoten 46 bereitstellt, die näherungsweise einen Transistorschwellwert über der ähnlichen Spannung bei den Knoten 64 bzw. 75 liegt. Die Spannung bei dem Knoten 46, die an das Gate des Transistors 52 angelegt wird, stellt eine Spannung bei dem Knoten 54 bereit, die ähnlich zu der Spannung bei den Knoten 64 und 75 ist. Ein gesättigter Strompegel IB wird für den Transistor 52 gebildet. Der Strom IB ist im Wesentlichen gleich der Spannung bei dem Knoten 54, die durch den Widerstand des Widerstands 77 geteilt wird. Es sollte angemerkt werden, dass die Bias-Spannung VB1 der P-Kanal-Transistoren 44, 60 und 66 dazu verwendet wird, die Größe einer im Wesentlichen gleichen Spannung bei den Knoten 54, 64 und 75 zu bilden, im Gegensatz zu dem Vorspannen durch VB2 der N-Kanal-Transistoren 52, 62 und 68 von 1.

Die Spannung bei dem Knoten 48, der Ausgang (Out), wird dann die Differenz zwischen dem gesättigten Strom (IH1 + IL1)/(2), der durch den Transistor 44 geleitet wird, und dem gesättigten Strom IB, der durch den Transistor 52 geleitet wird, reflektieren. Für einen RB mit einem „low"-Widerstandszustand wird der Spannungswert im stationären Zustand des Out-Signals bei dem Knoten 48 niedriger im Potential als die Bezugsspannung OUTREF sein. Für einen RB mit einem „high"-Widerstandszustand wird der Spannungswert im stationären Zustand des Out-Signals bei Knoten 48 höher im Potential als die Bezugsspannung OUTREF sein.

Der Betrieb der Vorlade- und Ausgleichungsfunktion des Speichers 11 ist analog zu dem oben in Verbindung mit dem Speicher 10 Beschriebenen. Deshalb wird eine überflüssige Beschreibung nicht bereitgestellt.

In 3 ist ein Speicher 13 veranschaulicht, der gegenüber dem Speicher 10 von 1 verändert ist. Der Einfachheit der Erläuterungen halber werden die gleichen Bezugszeichen bei den gleichen Elementen angewandt, die gemeinsam in den hier beschriebenen Figuren veranschaulicht werden. Der Speicher 13 unterscheidet sich von dem Speicher 10 darin, dass der OUTREF-Ausgangsanschluss nicht mehr bei dem Knoten 46 vorgesehen ist, wodurch beseitigt wird, dass die Gate-Kapazität, die den Transistoren 60 und 66 zugeordnet ist, direkt an dem Ausgangsanschluss verbunden ist. Die Drains der Transistoren 66 und 68 sind nicht mehr mit dem Knoten 46 verbunden, sondern mit einem Knoten 84, welcher der Ausgangsanschluss OUTREF ist. Ein Ausgleichungsschalter 85 hat einen ersten Anschluss, der mit dem Knoten 46 verbunden ist, und hat einen zweiten Anschluss, der mit dem OUTREF-Ausgangsanschluss bei dem Knoten 84 verbunden ist. Ein Steueranschluss des Ausgleichungsschalters 85 ist mit dem Ausgleichungssignal (EQ-Signal) verbunden. Zusätzlich sind die Sources der Transistoren 62 und 68 direkt bei dem Knoten 64 verbunden und Knoten 75 ist beseitigt. Der Vorlade-Schalter 83 ist ebenso beseitigt.

Der Betrieb des Speichers 13 ist sehr ähnlich zu dem Betrieb des Speichers 10, wobei ähnliche Merkmale zum Zwecke der Kürze nicht wiederholt werden. Während die Ausgleichungsschalters 50 und 85 leitfähig sind, ist das Verhalten im stationären Zustand des Leseverstärkers 14'' im Wesentlichen das Gleiche wie des Leseverstärkers 14 mit dem leitfähigen Ausgleichungsschalters 50. Nachdem das Ausgleichungssignal (EQ-Signal) inaktiv gemacht ist, arbeiten die Transistoren 60 und 66 in Verbindung mit den Transistoren 62 bzw. 68 und die Verbindung zwischen den Sources der Transistoren 62 und 68 zum Aufrechterhalten der Mittelung der Ströme IH und IL und zum Vorspannen der Transistoren 60, 66, 62 und 68 gänzlich mit einem gemittelten Strom von (IH + IL)/(2). Im Gegensatz dazu wird die Strommittelung in dem Speicher 10 von 1 zum Teil durch die Verbindung der Drains der Transistoren 60 und 66 bewerkstelligt, wie oben beschrieben ist. Ein Nutzen des Speichers 13, verglichen mit dem Speicher 10, besteht darin, dass die Ausgangsknoten OUT und OUTREF derart gestaltet sind, dass sie die gleiche gesamte Kopplungskapazität haben. Auf diese Weise werden die Ausgangsknotenspannungen einen ähnlichen Verlauf zeigen, wenn gemeinsame Strom-Offsets auf die Eingänge aufgebracht werden. Der Betrieb der Vorlade- und Ausgleichungsfunktion des Speichers 13 ist ähnlich zu dem oben in Verbindung mit dem Speicher 10 Beschriebenen. Deshalb wird eine überflüssige Beschreibung nicht bereitgestellt.

In 4 ist ein Speicher 15 veranschaulicht, der gegenüber dem Speicher 11 von 2 verändert ist. Der Einfachheit der Erläuterung halber werden die gleichen Bezugszeichen bei den gleichen Elementen angewandt, die gemeinsam in den hier beschriebenen Figuren veranschaulicht werden. Der Speicher 15 unterscheidet sich von dem Speicher 11 darin, dass der OUTREF-Ausgangsanschluss nicht mehr bei dem Knoten 46 vorgesehen ist, wodurch beseitigt wird, dass die den Transistoren 62 und 68 zugeordnete Gate-Kapazität direkt an dem Ausgangsanschluss verbunden ist. Die Drains der Transistoren 66 und 68 sind nicht mehr mit dem Knoten 46 verbunden, sondern mit einem Knoten 84, welcher der Ausgangsanschluss OUTREF ist. Ein Ausgleichungsschalter 85 hat einen ersten Anschluss, der mit dem Knoten 46 verbunden ist, und hat einen zweiten Anschluss, der mit dem OUTREF-Ausgangsanschluss bei dem Knoten 84 verbunden ist. Ein Steueranschluss des Ausgleichungsschalters 85 ist mit dem Ausgleichungssignal (EQ-Signal) verbunden. Zusätzlich sind die Sources der Transistoren 62 und 68 direkt bei dem Knoten 64 verbunden, und Knoten 75 ist beseitigt. Der Vorlade-Schalter 83 ist ebenso beseitigt.

Der Betrieb des Speichers 15 ist sehr ähnlich zu dem Betrieb des Speichers 11, wobei gleiche Merkmale zum Zwecke der Kürze nicht wiederholt werden. Während in 2 die Drains der Transistoren 62 und 68 miteinander elektrisch kurzgeschlossen und die Sources der Transistoren 62 und 68 isoliert sind, sind in 4 bei den Transistoren 62 und 68 ihre Sources elektrisch kurzgeschlossen, und die Drains sind isoliert. Sowohl im Speicher 11 als auch im Speicher 15 wird die Spannung bei dem Knoten 46 auf eine ähnliche Weise hergestellt und auf das Gate des Transistors 52 aufgebracht. Der Speicher 15 hat den gleichen Nutzen verglichen mit dem Speicher 11, wie ihn der Speicher 13 über Speicher 10 hatte. Dieser Nutzen besteht darin, dass die Ausgangsknoten OUT und OUTREF derart gestaltet sind, dass sie die gleiche gesamte Kopplungskapazität haben. Auf diese Weise werden die Ausgangsknotenspannungen einen ähnlichen Verlauf haben, wenn gemeinsame Strom-Offsets an den Eingängen angelegt werden. Der Betrieb der Vorlade- und Ausgleichungsfunktion des Speichers 15 ist ähnlich zu dem oben in Verbindung mit dem Speicher 10 Beschriebenen. Deshalb wird eine überflüssige Beschreibung nicht bereitgestellt.

In 5 ist ein Speicher 89 veranschaulicht, der gegenüber dem Speicher 13 von 3 verändert ist. Der Einfachheit der Erläuterung halber werden gleiche Bezugszeichen bei den gleichen Elementen angewandt, die gemeinsam in den hier beschriebenen Figuren veranschaulicht werden. Der Speicher 89 unterscheidet sich vom Speicher 13 darin, dass das Gate des Transistors 44 nun mit dem Knoten 84 verbunden ist, wobei das Gate des Transistors 66 mit dem Knoten 48 verbunden ist. Im Gegensatz dazu sind in dem Speicher 13 die Gates von sowohl dem Transistor 44 als auch 66 mit dem Gate des Transistors 60 bei dem Knoten 46 verbunden. Zusätzlich wird ein Ausgleichungsschalter 87 zu dem Speicher 89 hinzugefügt. Ein erster Anschluss des Ausgleichungsschalters 87 ist mit dem Ausgangsknoten 48 (Ausgang OUT bei Knoten 48) verbunden, wobei ein zweiter Anschluss des Ausgleichungsschalters 87 mit dem Ausgangsknoten 84 (Ausgang OUTREF bei Knoten 84) verbunden ist. Ein Steueranschluss des Ausgleichungsschalters 87 ist mit dem Ausgleichungssignal (EQ2) verbunden.

Der Betrieb des Speichers 89 ist sehr ähnlich zu dem Betrieb des Speichers 13, wobei ähnliche Merkmale zum Zwecke der Kürze nicht wiederholt werden. Im Betrieb, während die Ausgleichungsschalters 50 und 85 leitfähig sind, ist das Verhalten im stationären Zustand des Leseverstärkers 14'''' im Wesentlichen das Gleiche wie das Verhalten im stationären Zustand des Lesefühlers 14'' von 3. Bei keiner Festlegung von EQ und EQ2 auf einen Pegel bewegt sich der Ausgangsanschluss OUT bei Knoten 48 zu einer Spannung auf eine ähnliche Weise, wie für den Speicher 13 von 3 im Ansprechen auf die Differenz zwischen IB und (IH1 + IL1)/(2) beschrieben ist. In einer Ausbildung kann das Signal EQ2 für eine kurze Zeitspanne länger als das Signal EQ auf einem Pegel festgelegt verbleiben, um den Einfluss von irgendeinem Kapazitätsungleichgewicht zwischen dem Schalter 50 und dem Schalter 85 zu verringern. In Reaktion auf die Bewegung an den Knoten 48 veranlasst die Kreuzkopplung des Knotens 48 mit dem Gate des Transistors 66 die Ausgangsspannung OUTREF bei Knoten 84, sich in die entgegengesetzte Richtung von dem Knoten 48 zu bewegen. Eine Rückkopplung von dem Knoten 84 zu dem Gate des Transistors 44 fügt eine weitere Verstärkung zu der Bewegung in den Knoten 48 und 84 hinzu. Der Betrieb der Vorladefunktion des Speichers 89 ist ähnlich zu dem oben in Verbindung mit dem Speicher 10 Beschriebenen. Deshalb wird eine überflüssige Beschreibung nicht bereitgestellt.

In 6 ist ein Speicher 88 veranschaulicht, der ähnlich zu dem Speicher 15 von 4 ist. Der Einfachheit der Erläuterungen halber werden gleiche Bezugszeichen bei gleichen Elementen angewandt, die gemeinsam in den hier beschriebenen Figuren veranschaulicht werden. Der Speicher 88 unterscheidet sich von dem Speicher 15 darin, dass das Gate des Transistors 52 nun mit dem Knoten 84 verbunden und das Gate des Transistors 68 mit dem Knoten 48 verbunden ist. Im Gegensatz dazu sind bei dem Speicher 15 die Gates von sowohl dem Transistor 52 als auch 68 mit dem Gate des Transistors 62 bei dem Knoten 46 verbunden. Zusätzlich ist ein Ausgleichungsschalter 87 zu dem Speicher 88 hinzugefügt. Ein erster Anschluss des Ausgleichungsschalters 87 ist mit dem Ausgangsknoten 48 (Ausgang OUT bei Knoten 48) verbunden, wobei ein zweiter Anschluss des Ausgleichungsschalters 87 mit dem Ausgangsknoten 84 (Ausgang OUTREF bei Knoten 84) verbunden ist. Ein Steueranschluss des Ausgleichungsschalters 87 ist mit dem Ausgleichungssignal (EQ2) verbunden.

Der Betrieb des Speichers 88 ist sehr ähnlich zu dem Betrieb des Speichers 15, wobei ähnliche Merkmale zum Zwecke der Kürze nicht wiederholt werden. Im Betrieb, während die Ausgleichungsschalter 50 und 85 leitfähig sind, ist das Verhalten im stationären Zustand des Leseverstärkers 14''''' im Wesentlichen das Gleiche wie das Verhalten im stationären Zustand des Leseverstärkers 14''' von 4. Bei keiner Festlegung von EQ und EQ2 auf einen Pegel bewegt sich der Ausgangsanschluss OUT bei dem Knoten 48 zu einer Spannung auf eine ähnliche Weise, wie für den Speicher 15 von 4 beschrieben ist, in Reaktion auf die Differenz zwischen IB und (IH1 + IL1)/(2). In einer Ausbildung kann das Signal EQ2 für eine kurze Zeitspanne länger als das Signal EQ zum Verringern des Einflusses von irgendeinem kapazitiven Ungleichgewicht zwischen dem Schalter 50 und dem Schalter 85 auf einem Pegel festgelegt verbleiben. In Reaktion auf die Bewegung bei dem Knoten 48 veranlasst die Kreuzkopplung von dem Knoten 48 mit dem Gate des Transistors 68, dass die Ausgangsspannung OUTREF bei Knoten 84 in der entgegengesetzten Richtung von Knoten 48 bewegt wird. Eine Rückkopplung vom Knoten 84 zu dem Gate des Transistors 52 fügt eine weitere Verstärkung zu der Bewegung bei den Knoten 48 und 84 hinzu. Der Betrieb der Vorladefunktion des Speichers 88 ist ähnlich zu dem oben in Verbindung mit dem Speicher 10 Beschriebenen. Deshalb wird eine überflüssige Beschreibung nicht bereitgestellt.

In 7 ist eine Verstärkungsstufe 90 veranschaulicht, die in Verbindung mit irgendeinem vorher beschriebenen Leseverstärker der 1, 3 oder 5 verwendet werden kann. Zum Beispiel ist das OUT-Signal von Knoten 48 mit dem IN-Eingangsanschluss verbunden, der mit einem Gate von jedem Element aus einem P-Kanal-Transistor 92 und einem P-Kanal-Transistor 96 verbunden ist. Das OUTREF-Signal von entweder dem Knoten 46 (1) oder dem Knoten 84 (3 oder 5) ist mit dem IN_REF-Eingangsanschluss verbunden, der mit einem Gate von jedem Element aus einem P-Kanal-Transistor 102 und einem P-Kanal-Transistor 104 verbunden ist. Der Transistor 92 hat eine Source, die mit dem VDD-Versorgungsspannungsanschluss verbunden ist, ein Gate zum Empfangen des IN-Signals, und ein Drain, das mit einem Drain eines N-Kanal-Transistors 94 bei einem Ausgangsanschluss OUT-B verbunden ist. Der Transistor 94 hat ein Gate, das mit dem Knoten 95 verbunden ist, und eine Source, die mit dem VSS-Versorgungsspannungsanschluss verbunden ist. Der Transistor 96 hat eine Source, die mit dem VDD-Versorgungsspannungsanschluss verbunden ist, ein Gate zum Empfangen des IN-Signals und einen Drain, der mit einem Drain eines N-Kanal-Transistors 100 bei einem Knoten 98 verbunden ist. Ein Gate des Transistors 100 ist mit dessen Drain verbunden, wobei eine Source des Transistors 100 mit dem VSS-Versorgungsspannungsanschluss verbunden ist. Der P-Kanal-Transistor 102 hat eine Source, die mit dem VDD-Versorgungsspannungsanschluss verbunden ist, ein Gate zum Empfangen des IN_REF-Signals und einen Drain, der mit einem Drain eines N-Kanal-Transistors 103 bei einem Knoten 95 verbunden ist. Der Drain des Transistors 103 ist mit einem Gate davon verbunden. Der Transistor 103 hat eine Source, die mit dem VSS-Versorgungsspannungsanschluss verbunden ist. Der P-Kanal-Transistor 109 hat eine Source, die mit dem VDD-Versorgungsspannungsanschluss verbunden ist, ein Gate, das mit dem IN_REF-Signal verbunden ist, und einen Drain, der mit dem Drain eines N-Kanal-Transistors 106 bei einem Ausgangsanschluss OUT verbunden ist. Ein Gate des Transistors 106 ist mit dem Knoten 98 verbunden. Eine Source des Transistors 106 ist mit dem VSS-Versorgungsspannungsanschluss verbunden.

Im Betrieb erzeugt die Spannung des IN-Signals, die auf die Gates der Transistoren 92 und 96 aufgebracht wird, einen gesättigten Strompegel für diese zwei Transistoren, der proportional zu [(VDD – IN) + Vthp]2 ist, wobei Vthp die Schwellspannung eines P-Kanal-Transistors ist, wie z B. Transistor 92. Ähnlich erzeugt die Spannung des Signals IN_REF, die auf das Gate der Transistoren 102 und 104 aufgebracht wird, einen gesättigten Strompegel für diese zwei Transistoren, der proportional zu [(VDD – IN_REF) + Vthp]2 ist. Die Transistoren 96 und 100 bilden eine erste Eingangsstufe der Verstärkungsstufe 90, die einen Ausgang bei dem Knoten 98 hat. Der Strom, der durch den Transistor 96 geleitet wird, wird durch den diodenkonfigurierten Transistor 100 zum Erzeugen eines gesättigten Stromzustands innerhalb des Transistors 106 gleich zu [(VDD – IN) + Vthp]2 gespiegelt. Ähnlich bilden die Transistoren 102 und 103 eine zweite Eingangsstufe, die einen Ausgang bei dem Knoten 95 hat. Der Strom, der durch den Transistor 102 geleitet wird, wird durch einen diodenkonfigurierten Transistor 103 zum Erzeugen eines gesättigten Stromzustands innerhalb des Transistors 94 gleich zu [(VDD – IN_REF) + Vthp]2 gespiegelt. Die Transistoren 92 und 94 bilden eine erste Ausgangsstufe aus, wobei die Transistoren 104 und 106 eine zweite Ausgangsstufe ausbilden. Im Ansprechen auf den gesättigten Stromzustand der Transistoren 92 und 94 hat der Ausgang der zweiten Ausgangsstufe eine Spannung bei OUT_B, die sich in Richtung entweder eines logischen "high"- oder „low"- Zustands bewegt. Ähnlich hat im Ansprechen auf den gesättigten Stromzustand der Transistoren 104 und 106 der Ausgang der ersten Ausgangsstufe eine Spannung bei OUT, die sich in Richtung eines entgegengesetzten logischen Zustands zu dem von OUT_B bewegt. Es sollte angemerkt werden, dass der Betrag der Differenzverstärkung des Eingangssignals abhängig von den Größen von all den Transistoren in der Verstärkungsstufe 90 und der Gleichstrom-Bias-Spannung (D.C. bias) der Differenzeingänge IN und IN_REF ist.

In 8 ist eine Verstärkungsstufe 150 veranschaulicht, die in Verbindung mit den Leseverstärkern von den 2, 4 oder 6 verwendet werden kann. Ein IN-Eingangssignal ist mit einem Gate eines N-Kanal-Transistors 156 und mit einem Gate eines N-Kanal-Transistors 164 verbunden. Ein IN_REF-Signal ist mit den Gates der N-Kanal-Transistoren 170 und 174 verbunden. Ein P-Kanal-Transistor 152 hat eine Source, die mit einem VDD-Versorgungsspannungsanschluss verbunden ist, ein Gate, das mit einem Knoten 154 verbunden ist, und einen Drain, der mit einem Drain des N-Kanal-Transistors 156 bei einem Ausgangsanschluss OUT_B verbunden ist. Ein Gate des Transistors 156 ist mit dem Eingangssignal IN verbunden. Eine Source des Transistors 156 ist mit einem VSS-Versorgungsspannungsanschluss verbunden. Eine Source des P-Kanal-Transistors 160 ist mit dem VDD-Versorgungsspannungsanschluss verbunden. Ein Gate des Transistors 160 ist mit dessen Drain verbunden und bei einem Knoten 162 mit einem Drain des N-Kanal-Transistors 164 verbunden. Ein Gate des Transistors 164 ist mit dem Signal des Eingangs IN verbunden. Eine Source des Transistors 164 ist mit dem VSS-Versorgungsspannungsanschluss verbunden. Eine Source des P-Kanal-Transistors 168 ist mit dem VSS-Versorgungsspannungsanschluss verbunden. Ein Gate des Transistors 168 ist mit einem Drain davon und mit einem Drain des N-Kanal-Transistors 170 bei dem Knoten 154 verbunden. Das Gate des Transistors 170 ist mit dem Eingang IN_REF verbunden. Der Transistor 170 hat eine Source, die mit dem VSS-Versorgungsspannungsanschluss verbunden ist. Eine Source des P-Kanal-Transistors 172 ist mit dem VDD-Versorgungsspannungsanschluss verbunden. Ein Gate des Transistors 172 ist mit dem Knoten 162 verbunden. Ein Drain des Transistors 172 ist mit einem Ausgangsanschluss OUT und mit einem Drain des N-Kanal-Transistors 174 verbunden. Ein Gate des Transistors 174 ist mit dem Eingangssignal IN_REF verbunden. Eine Source des Transistors 174 ist mit dem VSS-Versorgungsspannungsanschluss verbunden.

Im Betrieb erzeugt die Spannung des IN-Signals, die auf die Gates der Transistoren 156 und 164 aufgebracht wird, einen gesättigten Strompegel für diese zwei Transistoren, der proportional zu [IN – VSS – Vthn]2 ist, wobei Vthn die Schwellspannung eines N-Kanal-Transistors ist, wie z. B. Transistor 156. Ähnlich erzeugt die Spannung des Signals IN_Ref, die auf die Gates der Transistoren 170 und 174 aufgebracht wird, einen gesättigten Strompegel für diese zwei Transistoren, der proportional zu [IN_Ref – VSS – Vthn]2 ist. Der Strom, der durch den Transistor 164 geleitet wird, wird durch den diodenkonfigurierten Transistor 160 zum Erzeugen eines gesättigten Stromzustands innerhalb des Transistors 172 gleich zu [IN – VSS – Vthn]2 gespiegelt. Ähnlich wird der Strom, der durch den Transistor 170 geleitet wird, durch den diodenkonfigurierten Transistor 168 zum Erzeugen eines gesättigten Stromzustands innerhalb des Transistors 152 gleich zu [IN_Ref – VSS – Vthn]2 gespiegelt. In Reaktion auf den gesättigten Stromzustand der Transistoren 152 und 156 bewegt sich die Spannung bei OUT_B in Richtung entweder eines logischen "high"- oder „low"-Zustands. Ähnlich bewegt sich im Ansprechen auf den gesättigten Stromzustand der Transistoren 172 und 174 die Spannung bei OUT in Richtung eines entgegengesetzten logischen Zustands zu dem von OUT_B. Es sollte angemerkt werden, dass der Betrag der Differenzverstärkung der Eingangssignale von den Größen von allen der Transistoren in der Verstärkungsstufe 150 und der Gleichstrom-Bias-Spannung („D.C. bias") der Differenzeingänge IN und IN_REF abhängig ist.

In 9 ist eine Verstärkungsstufe 110 zur Verwendung mit irgendeinem der vorher beschriebenen Leseverstärker von den 1, 3 oder 5 veranschaulicht. Ein P-Kanal-Transistor 112 hat eine Source, die mit einem VDD-Leistungsversorgungsanschluss verbunden ist, ein Gate, das mit einem Eingangssignal IN verbunden ist, und einen Drain, der mit einem Knoten 113 verbunden ist, der ein Ausgangssignal OUT_B zu einem Drain eines N-Kanal-Transistors 114 bereitstellt. Der Transistor 114 hat eine Source, die mit einem VSS-Versorgungsspannungsanschluss verbunden ist, und ein Gate, das mit dem Knoten 116 verbunden ist. Ein P-Kanal-Transistor 118 hat eine Source, die mit dem VDD-Versorgungsspannungsanschluss verbunden ist, ein Gate, das zum Empfangen einer Bias-Spannung von dem Knoten 46 der Leseverstärker 1, 3 oder 5 verbunden ist, und einen Drain, der bei einem Knoten 116 mit dem Gate des Transistors 114 und einem Drain eines N-Kanal-Transistors 120 verbunden ist. Ein Gate des Transistors 120 ist mit dessen Drain verbunden und eine Source ist mit dem VSS-Versorgungsspannungsanschluss verbunden. Ein P-Kanal-Transistor 122 hat eine Source, die mit dem VDD-Versorgungsspannungsanschluss verbunden ist, ein Gate, das das IN_REF-Signal empfängt, und einen Drain, welcher das OUT_REF-Signal bereitstellt und mit einem Drain eines N-Kanal-Transistors 124 verbunden ist. Ein Gate des Transistors 124 ist mit einem Knoten 116 verbunden. Eine Source des Transistors 124 ist mit einem VSS-Versorgungsspannungsanschluss verbunden.

Im Betrieb erzeugt die Spannung des IN-Signals, die an das Gate des Transistors 112 angelegt wird, einen gesättigten Strompegel für diesen Transistor, der proportional zu [(VDD – IN) + Vthp] 2 ist, wobei Vthp die Schwellspannung eines P-Kanal-Transistors ist, solch einen wie Transistor 112. Die Spannung des IN_REF-Signals, die an das Gate des Transistors 122 angelegt wird, erzeugt einen gesättigten Strompegel für diesen Transistor, der proportional zu [(VDD-IN_REF) + Vthp]2 ist. Der Transistor 118 wird durch den Knoten 46 unter Vorspannung auf eine Weise gesetzt, die einen gesättigten Strompegel für diesen Transistor erzeugt, der proportional zu [(VDD – Bias-Spannung von Knoten 48) + Vthp]2 ist. Der Strom, der durch den Transistor 118 geleitet wird, wird durch den Transistor 120 zum Erzeugen eines gesättigten Strompegels für die Transistoren 114 und 124 gleich zu [(VDD – Bias-Spannung von Knoten 46) + Vthp]2 gespiegelt. Der Ausgang bei Knoten 113 bewegt sich in einer Richtung, die durch eine Differenz des gesättigten Stroms [(VDD – IN) + Vthp]2, der durch den Transistor 112 geleitet wird, und des gesättigten Stroms [(VDD – Bias-Spannung von Knoten 46) + Vthp]2, der durch den Transistor 114 geleitet wird, definiert wird. Durch Verknüpfen der Bias-Spannung des Transistors 118 mit einer Spannung von einem der Leseverstärker 1, 3 oder 5 ist die Bias-Spannung im stationären Zustand von Knoten 46 im Wesentlichen gleich der Spannung im stationären Zustand IN_REF. Wegen der gleichen Bias-Spannungen wird sich die Spannung, die bei OUT_B bereitgestellt wird, in einer positiven Richtung bewegen, wenn die Bias-Spannung IN des Transistors 112 kleiner ist als die Spannung IN_REF. Ähnlich wird sich die Spannung, die bei OUT_B bereitgestellt wird, in einer negativen Richtung bewegen, wenn die Bias-Spannung IN des Transistors 112 größer ist als die Spannung IN_REF.

Die Spannung bei dem Ausgang OUT_REF ist durch eine Differenz des gesättigten Stroms [(VDD – IN_REF) + Vthp]2, der durch den Transistor 122 geleitet wird, und des gesättigten Stroms [(VDD – Bias-Spannung von Knoten 46) + Vthp] 2, der durch den Transistor 124 geleitet wird, definiert. Durch Verknüpfen der Bias-Spannung des Transistors 118 mit einer Spannung von einem der Leseverstärker 1, 3 oder 5 wird die Bias-Spannung im stationären Zustand des Knotens 46 im Wesentlichen gleich der Spannung im stationären Zustand IN_REF. Wegen der gleichen Bias-Spannungen wird der gesättigte Strom, der durch den Transistor 122 geleitet wird, im Wesentlichen gleich dem gesättigten Strom, der durch den Transistor 124 geleitet wird, wobei OUT_REF ein statischer Spannungsbezug verbleibt. Während die Spannungen in dem Leseverstärker übergangsartig sind, kann die Bias-Spannung von dem Knoten 46 nicht gleich IN_REF sein. Während dieser Zeitspanne werden die Knoten OUT_B und OUT_REF auf eine ähnliche Weise auf die Differenz zwischen der Spannung des Knotens 46 und der Spannung des IN_REF-Eingangs ansprechen. Die Differenzverstärkung ist deshalb während der Übergangsspannungen immer eingehalten.

In 10 ist eine Verstärkungsstufe 113 zur Verwendung mit irgendeinem der vorher beschriebenen Leseverstärker in den 2, 4 oder 6 veranschaulicht. Ein P-Kanal-Transistor 132 hat eine Source, die mit einem VDD-Versorgungsspannungsanschluss verbunden ist. Ein Gate des Transistors 132 ist mit einem Knoten 138 verbunden. Ein Drain des Transistors 132 stellt ein Ausgangssignal OUT_B bei einem Knoten 133 bereit und ist mit einem Drain eines N-Kanal-Transistors 134 verbunden. Ein Gate des Transistors 134 ist mit einem Eingangssignal IN verbunden. Eine Source des Transistors 134 ist mit einem VSS-Versorgungsspannungsanschluss verbunden. Eine Source eines P-Kanal-Transistors 136 ist mit dem VDD-Versorgungsspannungsanschluss verbunden. Ein Gate des Transistors 136 ist mit einem Drain davon bei einem Knoten 138 verbunden. Der Drain des Transistors 136 ist ebenso mit einem Drain eines N-Kanal-Transistors 140 verbunden. Ein Gate des Transistors 140 ist mit einer Bias-Spannung von dem Knoten 46 der Leseverstärker 2, 4 oder 6 verbunden. Eine Source des Transistors 140 ist mit einem VSS-Versorgungsspannungsanschluss verbunden. Ein P-Kanal-Transistor 144 hat eine Source, die mit dem VDD-Versorgungsspannungsanschluss verbunden ist. Ein Gate des Transistors 144 ist mit einem Knoten 138 verbunden. Ein Drain des Transistors 144 ist mit einem Ausgangsanschluss OUT_REF und einem Drain eines N-Kanal-Transistors 146 verbunden. Ein Gate des Transistors 146 empfängt das Eingangssignal IN_REF. Eine Source des Transistors 146 ist mit dem VSS-Versorgungsspannungsanschluss verbunden.

Im Betrieb erzeugt die Spannung des IN-Signals, die an das Gate des Transistors 134 angelegt wird, einen gesättigten Strompegel für diesen Transistor, der proportional zu [IN – VSS – Vthn]2 ist, wobei Vthn die Schwellspannung eines N-Kanal-Transistors ist, wie z. B. Transistor 134. Die Spannung des IN_REF-Signals, die an das Gate des Transistors 146 angelegt wird, erzeugt einen gesättigten Strompegel für diesen Transistor, der proportional zu [IN_REF – VSS – Vthn]2 ist. Der Transistor 140 wird durch den Knoten 46 von den 2, 4 oder 6 auf eine Weise vorgespannt, die einen gesättigten Strompegel für diesen Transistor erzeugt, der proportional zu [Bias-Spannung von Knoten 46 – VSS – Vthn]2 ist. Die Transistoren 140 und 136 fungieren als eine Bias-Stufe. Der Strom, der durch den Transistor 140 geleitet wird, wird durch den Transistor 136 zum Erzeugen eines gesättigten Strompegels für die Transistoren 132 und 144 gleich zu [Bias-Spannung von Knoten 46 – VSS – Vthn]2 gespiegelt. Der Ausgang bei dem Knoten 133 bewegt sich in einer Richtung, die durch eine Differenz des gesättigten Stroms [IN – VSS – Vthn]2, der durch den Transistor 134 geleitet wird, und des gesättigten Stroms [Bias-Spannung von Knoten 46 – VSS – Vthn]2, der durch den Transistor 132 geleitet wird, definiert wird. Die Transistoren 132 und 134 fungieren als eine erste Ausgangsstufe, und die Transistoren 144 und 146 fungieren als eine zweite Ausgangsstufe. Durch Verknüpfen der Bias-Spannung des Transistors 140 mit einer Spannung von einem der Leseverstärker 2, 4 oder 6 wird die Bias-Spannung im stationären Zustand des Knotens 46 im Wesentlichen gleich der Spannung im stationären Zustand IN_REF. Wegen der gleichen Bias-Spannungen wird sich die Spannung, die bei OUT_B bereitgestellt wird, in einer positiven Richtung bewegen, wenn die Bias-Spannung IN des Transistors 134 kleiner ist als die Spannung IN_REF. Ähnlich wird sich die Spannung, die bei OUT_B bereitgestellt wird, in eine negative Richtung bewegen, wenn die Bias-Spannung IN des Transistors 134 größer ist als die Spannung IN_REF.

Die Spannung bei dem Ausgang OUT_REF ist durch eine Differenz des gesättigten Stroms [IN_REF – VSS – Vthn]2, der durch den Transistor 146 geleitet wird, und des gesättigten Stroms [Bias-Spannung von Knoten 46 – VSS – Vthn]2, der durch den Transistor 144 geleitet wird, definiert. Durch Verknüpfen der Bias-Spannung des Transistors 140 mit einer Spannung von einem der Leseverstärker 2, 4 oder 6 wird die Bias-Spannung im stationären Zustand des Knotens 46 im Wesentlichen gleich der Spannung im stationären Zustand IN_REF. Wegen der gleichen Bias-Spannungen ist der gesättigte Strom, der durch den Transistor 146 geleitet wird, im Wesentlichen gleich dem gesättigten Strom, der durch den Transistor 144 geleitet wird, wobei OUT_REF ein statischer Spannungsbezug verbleibt. Während die Spannungen in dem Leseverstärker übergangsartig sind, kann die Bias-Spannung des Knoten 46 nicht gleich IN_REF sein. Während dieser Zeitspanne werden die Knoten OUT_B und OUT_REF auf eine ähnliche Weise auf die Differenz zwischen der Spannung des Knotens 46 und der Spannung des IN_REF-Eingangs ansprechen. Die Differenzverstärkung ist deshalb während der Übergangsspannungen immer eingehalten.

In 11 ist ein zu dem Bias-Abschnitt 12 alternativer Bias-Abschnitt 12' veranschaulicht, der in den 1, 2, 3, 4, 5 oder 6 veranschaulicht ist. Der Spannungs-Bias-Abschnitt 12' hat einen P-Kanal-Transistor, der eine erste Stromelektrode oder Source, die mit einem Leistungsversorgungsspannungsanschluss VDD verbunden ist, eine erste Steuerelektrode oder ein Gate, das mit dem Ausgang eines Operationsverstärkers 40 verbunden ist, und einen Drain, der mit einem Knoten 24 und dem Drain eines N-Kanal-Transistors 26 verbunden ist, hat. Der Transistor 26 hat ein Gate, das mit dem Drain davon verbunden ist, und eine Source, die mit einem Knoten 28 verbunden ist. Der Operationsverstärker 40 hat einen ersten oder positiven (nicht invertierenden) Eingang, der mit einem Knoten 28 verbunden ist, und einen zweiten oder negativen (invertierenden) Eingang, der mit einer Bezugsspannung VREF verbunden ist. Ein Widerstand 30 hat einen ersten Anschluss, der durch ein oder mehrere Kopplungsvorrichtungen mit dem Knoten 28 gekoppelt ist, und einen zweiten Anschluss, der durch ein oder mehrere Kopplungsvorrichtungen mit einem VSS-Bezugsspannungsanschluss gekoppelt ist. Der Widerstand 30 hat einen Wert RH1. Ein P-Kanal-Transistor 32 hat eine Source, die mit dem VDD-Spannunganschluss verbunden ist, ein Gate, das mit dem Ausgang des Operationsverstärkers 40 verbunden ist, und einen Drain, der mit dem Knoten 24 und einem Drain des N-Kanal-Transistors 34 verbunden ist. Der Transistor 34 hat ein Gate, das mit dessen Drain verbunden ist, und eine Source, die mit dem Knoten 28 verbunden ist. Ein Widerstand 36 hat einen ersten Anschluss, der durch ein oder mehrere Kopplungsvorrichtungen mit dem Knoten 28 gekoppelt ist, und einen zweiten Anschluss, der durch ein oder mehrere Kopplungsvorrichtungen mit einem VSS-Bezugsspannungsanschluss gekoppelt ist. Der Widerstand 30 hat einen Wert von RL1. Ein Operationsverstärker hat einen ersten oder positiven (nicht invertierenden) Eingang, der mit dem Knoten 24 verbunden ist, und einen zweiten oder negativen (invertierenden) Eingang, der mit dem Ausgang davon zum Bereitstellen einer Spannung VB1 verbunden ist. Ein Operationsverstärker 42 hat einen ersten oder positiven (nicht invertierenden) Eingang, der mit dem Knoten 28 verbunden ist, und einen zweiten oder negativen (invertierenden) Eingang, der mit dessen Ausgang zum Bereitstellen einer Lese-Vorladespannung VB3 verbunden ist. Der Ausgang des Operationsverstärkers 20 stellt eine Strom-Source-Gate-Bias-Spannung VB2 bereit.

Der Spannungs-Bias-Abschnitt 12' empfängt eine Bezugseingangsspannung VREF und verwendet RH1 und RL1 zum Bereitstellen von Vorlade- und Bias-Spannungen zu den Leseverstärkern 14, 14', 14'', 14''', 14'''' und 14''''' in den

1, 2, 3, 4, 5 bzw. 6. Im Betrieb wird VB1 durch den Operationsverstärker 40 zum Aufrechterhalten einer Spannung gleich der VRAF-Eingangsspannung bei dem Knoten 28 gesteuert. Zwei Bezugsspeicherzellen RH1 und RL1 sind mit dem Knoten 28 gekoppelt. Der RH1-Widerstand ist eine Speicherzelle, die einen „high"-Widerstandszustand hat, und RL1 ist eine Speicherzelle, die einen „low"-Widerstandszustand hat. Die Verbindung von RH1 und RL1 mit dem nicht invertierenden Eingang des Operationsverstärkers entlang der Transistoren 26 und 34, die im Wesentlichen gleich in ihrer Größe zu der Größe der Transistoren 52, 62 und 68 in den 1, 2, 3, 4, 5 und 6 festgelegt sind, und der Transistoren 22 und 32, die im Wesentlichen gleich in ihrer Größe zu der Größe der Transistoren 44, 60 und 66 in den 1, 2, 3, 4, 5 und 6 festgelegt sind, führt zu der Bildung einer Spannung VCB, die die Spannungen im stationären Zustand in den Leseverstärkern 14, 14', 14'', 14''', 14'''' und 14''''' jeweils in den 1, 2, 3, 4, 5 und 6 erzeugt, die im Wesentlichen gleich dem VREF-Wert sind. Insbesondere sind die Spannungen im stationären Zustand die Spannungen bei den Knoten 54, 64 und 75 in den 1 und 2 und bei den Knoten 54 und 64 in den 3, 4, 5 und 6.

Der Bias-Abschnitt 12' ist derart gestaltet, dass er die Spannungen VB1, VB2 und VB3 über die Temperatur, die Versorgungsspannung und Prozessvariation einstellt. Das Tracking der Spannungswerte zwischen dem Bias-Abschnitt 12' und den Leseverstärkern 14, 14', 14'', 14''', 14'''' und 14''''' in den 1, 2, 3, 4, 5 bzw. 6 erfolgt zum Teil aufgrund der beabsichtigten Abstimmung der Gerätegröße der Transistoren in dem Spannungs-Bias-Abschnitt 12' mit den Transistoren in den Leseverstärkern 14, 14', 14'', 14''', 14'''' und 14''''' in den 1, 2, 3, 4, 5 bzw. 6 und der Verwendung der Bezüge RH1 und RL1.

Nun sollte es ersichtlich sein, dass die MRAM-Leseverstärkerschaltungen bereitgestellt wurden, die einen schnellen und effizienten Lesebetrieb der Speicherbitzellen ermöglichen. Ein einziger Leseverstärker kann einen Durchschnittsbezugstrom aus einem „high"-Bezugsbit und einem „low"-Bezugsbit entwickeln, mit welchem sich ein Differenzsignal im Vergleich zu einem Bitzellenstrom entwickelt. Innerhalb des Leseverstärkers lässt eine vorsichtige Verteilung der kapazitiven Belastung eine gleiche kapazitive Belastung an den Bit- und Bezugssignalen zu, wodurch das Differenzsignal optimiert wird. Ein effektives Vorladen und Ausgleichen, das in die Leseverstärker aufgenommen ist, minimiert den Effekt der parasitären kapazitiven Ungleichgewichte und verbessert weiter die Betriebsgeschwindigkeit.

Verschiedene Änderungen und Modifikationen der Ausführungsbeispiele, die hier zum Zwecke der Erläuterung ausgewählt sind, werden leicht von jenen, die mit dem Stand der Technik vertraut sind, erkannt. Diese Leseverstärker- und Verstärkungsstufenverbesserungen sind bei anderen Speicherbauarten anwendbar, deren Zustand als eine Änderung des Widerstandswerts des Bits greifbar ist. Obwohl ein MRAM für einige Anwendungen diskutiert ist, sollte es ersichtlich sein, dass andere Bauarten von Speicherzellen die hier offenbarten Merkmale anwenden können. Veränderungen der Leitfähigkeitstypen der Transistoren, der Bauarten der Transistoren, etc. können leicht bewerkstelligt werden. In dem Ausmaß, in dem solche Modifikationen und Veränderungen nicht das Wesen der Erfindung verlassen, sind sie beabsichtigt, in deren Bereich eingeschlossen zu sein, der lediglich durch eine ordentliche Interpretation der folgenden Ansprüche festgelegt ist.

Nutzen, andere Vorteile und Lösungen von Problemen wurden oben im Hinblick auf spezifische Ausführungsbeispiele beschrieben. Jedoch sind die Nutzen, Vorteile und Lösungen von Problemen und jegliche(s) Element(e), die verursachen, dass irgendein Nutzen, Vorteil oder eine Lösung bewirkt wird oder noch deutlicher hervortritt, nicht als entscheidendes, erforderliches oder wesentliches Merkmal oder Element von einem oder allen der Ansprüche auszulegen. Die hier verwendeten Ausdrücke "aufweisen, aufweisend" oder irgendeine andere Variation davon beabsichtigen, einen nicht ausschließenden Einbezug zu erfassen, so dass ein Prozess, ein Verfahren, ein Gegenstand oder eine Vorrichtung, die eine Liste von Elementen aufweist, nicht lediglich jene Elemente einschließt, sondern andere Elemente einschließen kann, die nicht explizit aufgezählt sind, oder solch einem Prozess, Verfahren, Artikel oder solch einer Vorrichtung innewohnend sind. Die hier verwendeten Ausdrücke "ein" oder "eine" sind als Eins oder mehr als Eins definiert. Der hier verwendete Ausdruck "Vielzahl" ist als zwei oder mehr als zwei definiert. Der hier verwendete Ausdruck "ein anderes Element" ist definiert als zumindest ein zweites Element oder mehrere. Die hier verwendeten Ausdrücke "mit" und/oder "haben" sind als aufweisend (d. h. offen lassende Sprachbedeutung (nicht abschließend)) definiert. Der hier verwendete Ausdruck "gekoppelt" ist definiert als verbunden, wenngleich nicht notwendigerweise direkt und nicht notwendigerweise mechanisch.


Anspruch[de]
  1. Leseverstärker zum Lesen eines Zustands einer Speicherzelle, der entweder auf einen "high"-Zustand oder einen „low"-Zustand programmierbar ist, umfassend:

    eine erste "high"-Bezugsspeicherzelle (78), die auf den "high"-Zustand programmiert ist;

    eine erste "low"-Bezugsspeicherzelle (79), die auf den „low"-Zustand programmiert ist;

    gekennzeichnet durch

    einen ersten Transistor (52) eines ersten Leitungstyps mit einer an die Speicherzelle gekoppelten ersten Stromelektrode, einer Steuerelektrode zum Empfangen einer Bias-Spannung und einer zweiten Stromelektrode zum Bereitstellen eines Ausgangssignals;

    einen zweiten Transistor (44) eines zweiten Leitungstyps mit einer an die zweite Stromelektrode des ersten Transistors gekoppelten ersten Stromelektrode, einer an einen ersten Spannungsanschluss gekoppelten zweiten Stromelektrode und einer Steuerelektrode;

    einen dritten Transistor (62) des ersten Leitungstyps mit einer an die erste "high"-Bezugsspeicherzelle gekoppelten ersten Stromelektrode, einer an die Steuerelektrode des ersten Transistors gekoppelten Steuerelektrode und einer zweiten Stromelektrode;

    einen vierten Transistor (60) des zweiten Leitungstyps mit einer an die zweite Stromelektrode des dritten Transistors gekoppelten ersten Stromelektrode, einer an die erste Stromelektrode des vierten Transistors und an die Steuerelektrode des zweiten Transistors gekoppelte erste Stromelektrode und einer an den ersten Spannungsanschluss gekoppelten zweiten Stromelektrode;

    einen fünften Transistor (68) des ersten Leitungstyps mit einer an die erste "low"-Bezugsspeicherzelle gekoppelten ersten Stromelektrode, einer an die Steuerelektrode des ersten Transistors gekoppelten Steuerelektrode und einer zweiten Stromelektrode zum Bereitstellen eines Bezugsausgangssignals; und

    einen sechsten Transistor (66) des ersten Leitungstyps mit einer an die zweite Stromelektrode des fünften Transistors gekoppelten ersten Stromelektrode, einer direkt an die erste Stromelektrode des sechsten Transistors und an die Steuerelektrode des vierten Transistors gekoppelten Steuerelektrode und einer an den ersten Spannungsanschluss gekoppelten zweiten Stromelektrode.
  2. Leseverstärker nach Anspruch 1, der weiterhin ein Biasmittel (12) zum Bereitstellen der Bias-Spannung aufweist.
  3. Leseverstärker nach Anspruch 2, wobei die Lesemittel umfassen:

    eine zweite "high"-Bezugsspeicherzelle (30), die auf den "high"-Zustand programmiert ist;

    eine zweite "low"-Bezugsspeicherzelle (36), die auf den „low"-Zustand programmiert ist;

    einen siebten Transistor (26) des ersten Leitungstyps mit einer an die zweite Hochbezugsspeicherzelle gekoppelte erste Stromelektrode, einer Steuerelektrode und einer zweiten Stromelektrode;

    einen Operationsverstärker (20) mit einem nicht invertierenden Eingang zum Empfangen einer Bezugsspannung, einem an die erste Stromelektrode des siebten Transistors gekoppelten invertierenden Eingang und einen an die Steuerelektrode des siebten Transistors gekoppelten Ausgang;

    einen achten Transistor (22) des zweiten Leitungstyps mit einer an die zweite Stromelektrode des siebten Transistors gekoppelten ersten Stromelektrode, einer an die erste Stromelektrode des achten Transistors gekoppelten Steuerelektrode und einer an den ersten Spannungsanschluss gekoppelten zweiten Stromelektrode;

    einen neunten Transistor (36) des ersten Leitungstyps mit einer an die zweite "low"-Bezugsspeicherzelle und an die erste Stromelektrode des siebten Transistors gekoppelten ersten Stromelektrode, einer an den Ausgang des Operationsverstärkers gekoppelten Steuerelektrode und einer an die erste Stromelektrode des achten Transistors gekoppelten zweiten Stromelektrode; und

    einen zehnten Transistor (32) des zweiten Leitungstyps mit einer an die zweite Stromelektrode des neunten Transistors gekoppelten ersten Stromelektrode, einer an die erste Stromelektrode des zehnten Transistors gekoppelten Steuerelektrode und einer an den ersten Spannungsanschluss gekoppelten zweiten Stromelektrode;

    wobei der erste, dritte, fünfte, siebte und neunte Transistor eine erste Größe und der zweite, vierte, sechste, achte und zehnte Transistor eine zweite Größe aufweisen.
  4. Leseverstärker nach Anspruch 2, wobei die Biasmittel umfassen:

    eine zweite "high"-Bezugsspeicherzelle (30), die auf den "high"-Zustand programmiert ist;

    eine zweite "low"-Bezugsspeicherzelle (36), die auf den „low"-Zustand programmiert ist;

    einen siebten Transistor (26) des erste Leitungstyps mit einer an die zweite "high"-Bezugsspeicherzelle gekoppelten ersten Stromelektrode, einer Steuerelektrode und einer an dessen Steuerelektrode gekoppelten zweiten Stromelektrode;

    einen achten Transistor (22) des zweiten Leitungstyps mit einer an die zweite Stromelektrode des siebten Transistors gekoppelten ersten Stromelektrode, einer Steuerelektrode und einer an den Spannungsanschluss gekoppelten zweiten Stromelektrode;

    einen Operationsverstärker (20) mit einem invertierenden Eingang zum Empfangen einer Bezugsspannung, einem an die erste Stromelektrode des siebten Transistors gekoppelten nicht invertierenden Eingang und einem an die Steuerelektrode des achten Transistors gekoppelten Ausgang;

    einen neunten Transistor (36) des ersten Leitungstyps mit einer an die zweite "low"-Bezugsspeicherzelle und an die erste Stromelektrode des siebten Transistors gekoppelten ersten Stromelektrode einer an die Steuerelektrode des siebten Transistors gekoppelten Steuerelektrode und einer an die erste Stromelektrode des achten Transistors gekoppelten zweiten Stromelektrode; und

    einen zehnten Transistor (32) des zweiten Leitungstyps mit einer an die zweite Stromelektrode des neunten Transistors gekoppelten ersten Stromelektrode, einer an den Ausgang des Operationsverstärkers gekoppelten Steuerelektrode und einer an den ersten Spannungsanschluss gekoppelten zweiten Stromelektrode;

    wobei der erste, dritte, fünfte, siebte und neunte Transistor eine erste Größe und der zweite, vierte, sechste, achte und zehnte Transistor eine zweite Größe aufweisen.
  5. Leseverstärker nach Anspruch 1, weiterhin umfassend:

    Ausgleichsmittel (50) zum Ausgleichen einer Spannung an der zweiten Stromelektrode des ersten Transistors, des dritten Transistors und des fünften Transistors;

    erste Vorlademittel (81, 82, 83) zum Vorladen der ersten Spannungselektrode des ersten Transistors, des dritten Transistors und des fünften Transistors; und

    zweite Vorlademittel (80) zum Vorladen der zweiten Stromelektrode des ersten Transistors, des dritten Transistors und des fünften Transistors.
  6. Lesesystem mit dem Leseverstärker nach Anspruch 1, wobei das Lesesystem weiterhin eine Verstärkungsstufe aufweist, wobei die Verstärkungsstufe umfasst:

    eine erste Eingangsstufe mit einem Eingang zum Empfangen des Ausgangssignals und einen Ausgang;

    eine zweite Eingangsstufe mit einem Eingang zum Empfangen des Bezugsausgangssignals und einen Ausgang;

    eine erste Ausgangsstufe mit einem ersten Eingang zum Empfangen des Ausgangssignals, einen an den Ausgang der zweiten Eingangsstufe gekoppelten zweiten Eingang und einen Ausgang; und

    eine zweite Ausgangsstufe mit einem ersten Eingang zum Empfangen des Bezugsausgangssignals und einem an den Ausgang der ersten Eingangsstufe gekoppelten zweiten Eingang und einem Ausgang.
  7. Lesesystem mit dem Leseverstärker nach Anspruch 1, wobei das Lesesystem weiterhin eine Verstärkungsstufe aufweist, wobei die Verstärkungsstufe umfasst:

    eine Biasstufe mit einem an die erste Stromelektrode des vierten Transistors gekoppelten Eingang und einem Ausgang;

    eine erste Ausgangsstufe mit einem ersten Eingang zum Empfangen des Ausgangssignals, einem an den Ausgang der Biasstufe gekoppelten zweiten Eingang und einem Ausgang; und

    einer zweiten Ausgangsstufe mit einem ersten Eingang zum Empfangen des Bezugsausgangssignals, einem an den Ausgang der Biasstufe gekoppelten zweiten Eingang und einem Ausgang.
Es folgen 9 Blatt Zeichnungen






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