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Dokumentenidentifikation DE69833326T2 28.09.2006
EP-Veröffentlichungsnummer 0000928005
Titel SPEICHER MIT VERARBEITUNGSFUNKTION
Anmelder Rohm Co., Ltd., Kyoto, Kyoto, JP
Erfinder TAMARU, Keikichi, Uji-city, Kyoto 611-0011, JP;
NOZAWA, Hiroshi, Uji-city, Kyoto 611-0011, JP;
FUJII, Yoshiro, Kyoto 621-0815, JP;
KAMISAWA, Rohm Co., Akira, Kyoto-shi, Kyoto 615-8585, JP
Vertreter Arth, Bucher & Kollegen, 85521 Ottobrunn
DE-Aktenzeichen 69833326
Vertragsstaaten DE, GB, NL
Sprache des Dokument EN
EP-Anmeldetag 17.07.1998
EP-Aktenzeichen 989325683
WO-Anmeldetag 17.07.1998
PCT-Aktenzeichen PCT/JP98/03220
WO-Veröffentlichungsnummer 1999004398
WO-Veröffentlichungsdatum 28.01.1999
EP-Offenlegungsdatum 07.07.1999
EP date of grant 25.01.2006
Veröffentlichungstag im Patentblatt 28.09.2006
IPC-Hauptklasse G11C 11/22(2006.01)A, F, I, 20051017, B, H, EP
IPC-Nebenklasse G11C 7/10(2006.01)A, L, I, 20051017, B, H, EP   

Beschreibung[de]

Auf die Offenbarung der japanischen Patentanmeldung Nr. Hei9-193828, angemeldet am 18. Juli 1997, wird Bezug genommen.

Gebiet der Erfindung

Diese Erfindung betrifft eine Speichervorrichtung, insbesondere eine Speichervorrichtung, die Speicherelemente, wovon jedes Daten speichert, und interne Datenverarbeitungsmittel beinhaltet, die vorbestimmte Verarbeitungen der gespeicherten Daten verrichten.

Hintergrund der Erfindung

Eine Speichervorrichtung mit Verarbeitungsfunktion wird zum Verrichten einer Verarbeitung von Bildern und anderen Daten genutzt. Die Speichervorrichtung mit Verarbeitungsfunktion führt nicht nur eine Datenspeicherung, sondern auch das Verrichten einer kurzen Verarbeitung der gespeicherten Daten aus. Beispielsweise besitzen einige Speichervorrichtungen mit Verarbeitungsfunktion Speicherzellen, wovon jede Daten für eine Vielzahl von Worten speichert, und Verarbeitungsschaltkreise für jedes der gespeicherten Worte. Durch benutzen der Speichervorrichtung mit Verarbeitungsfunktion können die gespeicherten Daten, welche die Worte bilden, auf eine parallele Art verarbeitet werden, mit den Verarbeitungsschaltkreisen, die darin installiert sind, ohne Benutzung eines Eingabe-/Ausgabeschaltkreises (E-/A-Schaltkreis) sowie des außerhalb existierenden Hauptprozessors. Auf diesem Weg kann eine große Menge von darin gespeicherten Daten bei einer hohen Geschwindigkeit verarbeitet werden. Als Ergebnis werden im Hauptprozessor keine strengen Restriktionen von anderen Verarbeitungen durch Ausführen einer Verarbeitung von Bilddaten beobachtet, da die Arbeitsbelastung des Hauptprozessors beachtlich verringert wird.

EP-A-0 667 621 offenbart einen Speicher, in welchen der Inhalt komplementiert ist, um seine Lebensdauer zu verlängern. Die Speichervorrichtung beinhaltet mehrere Speicherzellen zum Speichern von Daten. Eine Rückwärts- und Neuschreibe-Vorrichtung kehrt die Daten um und schreibt sie neu in die Zellen. Der Speicher speichert ein Signal, das anzeigt, ob die Daten umgekehrt sind. Eine „Beurteilungsvorrichtung" bestimmt, ob die Daten umgekehrt werden sollen, wenn sie ausgegeben werden, basierend auf dem gespeicherten Signal. Jede Speicherzelle beinhaltet eine Zellenkapazität (Ferroelektrischer Typ) und einen Transistor. Mehrere Dummiezellen sind ebenfalls beinhaltet. Die Speicherzellen sind in Blöcke eingeteilt, die zur selben Zeit aktiviert werden.

Aus EP-A-0 627 741 ist ein ferroelektrischer Speicher (nicht-flüchtiges DRAM) mit zwei Kapazitäten und zwei Transistoren pro Zelle bekannt. Bitleitungseinstellungskapazitäten sind zwischen jede Bitleitung und entweder die Versorgungsspannung oder Erde geschaltet. Normale oder ferroelektrische Kapazitäten können benutzt werden. Dies erhöht die Spannung, die während des Lesens übertragen wird und macht den Leseprozess zuverlässiger.

EP-A-0 631 287 beschreibt eine ferroelektrische Speicherzelle, wo ein „Zellplattenimpuls" kurz angewandt wird, bevor die Inhalte der Zelle gelesen werden. Dies erhöht die Spannungsdifferenz zwischen den zwei Bitleitungen, welche die Speicherzelle bilden, um sicherzustellen, dass die Schwellspannung des Leseverstärkers überschritten wird. Zusätzlich wird die Zellplattenleitung zu der selben Zeit, zu der der Leseverstärker aktiviert ist, um die Zelleninhalte zu lesen, wieder geltend gemacht.

Ein Speicher mit integrierten Datenverarbeitungsmitteln, beispielsweise ein Addierer, ist aus US-A-5,379,257 bekannt. Dieses Dokument behandelt ein RAM-Zellenfeld mit Speicherzellengruppen, jede mit mehreren Bitfeldern mit einer Matrix von Speicherzellen mit Spalten und einer Anzahl von Leitungen. Jedes Bitfeld ist benachbart zu einem Bitfeld einer anderen Speicherzellengruppe. Eine Anzahl von Selektoren, korrespondierend zu den Speicherzellengruppen, reagiert auf Adresssignale, unabhängig angelegt an die Gruppen, um jeweilige Speicherzellen von relevanten Gruppen auszuwählen. Ähnlich zur vorliegenden Anmeldung antwortet eine Betriebseinheit auf Signale, die von den Speicherzellen von wenigstens einer Gruppe ausgelesen wurden, um eine voreingestellte Operation auszuführen. Die Betriebseinheit besitzt eine Anzahl von Betriebsschaltkreisen (welche als Addierer dienen), korrespondierend zu den Bitfeldern. Der Schaltkreis besitzt als Hauptmerkmale einen kleinen Oberflächenbereich und eine hohe Betriebsgeschwindigkeit.

Die Speichervorrichtungen mit Verarbeitungsfunktion des Standes der Technik besitzen jedoch die folgenden Probleme, die gelöst werden sollen. Eine Vielzahl von dynamischen Speichern mit wahlfreiem Zugriff (hierin nachfolgend als DRAMs erwähnt) werden als die Speicherzellen in den Speichervorrichtungen des Standes der Technik benutzt, um ihre Fläche zu reduzieren. Viele Transistoren, dazwischen verbindende Leitungen sowie ein komplizierter Betrieb sind erforderlich bei Benutzung der DRAMs, erfordernd einen bestimmten als „Auffrischen" bezeichneten Betrieb und dazu verwandte. Weiterhin könnten alle die unter Verarbeitung befindlichen Daten unerwünscht gelöscht werden, wenn die Stromversorgung verloren geht, da die DRAMs flüchtige Speicher sind.

Zusammenfassung der Erfindung

Es ist ein Ziel der vorliegenden Erfindung, die oben erwähnten Nachteile der Speichervorrichtung mit Verarbeitungsfunktion zugehörig zum Stand der Technik zu überwinden, und eine Speichervorrichtung mit Verarbeitungsfunktion vorzusehen, welche weniger Transistoren benutzt, fähig ist, mit einem viel einfacheren Betrieb zu arbeiten, und ihren Betrieb mit weniger Schwierigkeiten erlaubt.

Gemäß Merkmalen der vorliegenden Erfindung ist eine Speichervorrichtung wie in den Ansprüchen definiert vorgesehen, die gegen EP-A-0 667 621 abgegrenzt sind.

Während die neuen Merkmale der Erfindung auf eine allgemeine Art und Weise vorgestellt sind, beides wie zu Organisation und Inhalt, wird die Erfindung besser verstanden und gewürdigt werden zusammen mit anderen Zielen und Merkmalen davon auf Grund der folgenden detaillierten Beschreibung, in Zusammenhang mit den Zeichnungen.

Kurze Beschreibung der Zeichnungen

1 ist ein Diagramm, das eine Gesamtstruktur eines funktionalen Speichers 10 als ein Beispiel einer Speichervorrichtung mit Verarbeitungsfunktion gemäß der vorliegenden Erfindung zeigt.

2 ist ein detailliertes Diagramm, das ein Teil des funktionalen Speichers 10 zeigt.

3 ist ein Diagramm, das die Struktur einer W-Zelle 34 zeigt.

4 ist ein Diagramm, das ein Beispiel der Struktur eines Leseverstärkers 30 zeigt.

5 ist ein Diagramm, das ein Beispiel der Struktur eines Pufferschaltkreises 32 zeigt.

6A ist ein Zeitdiagramm, das die Zustände von Signalleitungen zeigt, wenn ein Datum, von der Außenseite vorgesehen, geschrieben wird.

6B ist ein Zeitdiagramm, das die Zustände der Signalleitungen zeigt, wenn ein Datum zur Außenseite ausgelesen wird.

7A ist Zeitdiagramm, das die Zustände von Signalleitungen zeigt, wenn ein Datum von der W-Zelle 34 ausgelesen wird in dem Fall des Ausführens einer internen Addition.

7B ist ein Zeitdiagramm, das die Zustände von Signalleitungen zeigt, wenn ein Datum von einer Q-Zelle 36 ausgelesen wird in dem Fall des Ausführens einer internen Addition.

8 ist ein Zeitdiagramm, das die Zustände von Signalleitungen zeigt, wenn ein resultierendes Datum der Addition in die Q-Zelle 36 geschrieben wird in dem Fall des Ausführens der internen Addition.

9 ist ein Graph, der eine Beziehung zwischen Spannungen, die in einer ferroelektrischen Kapazität erzeugt werden, und elektrischen Ladungen Q, darin geladen, d.h. Polarisationszustände davon, zeigt.

10 ist ein Diagramm, das einen Feldeffekttransistor (nachfolgend als FET bezeichnet) 50 zeigt, der als ein Speicherelement gemäß einem anderen Ausführungsbeispiel der vorliegenden Erfindung benutzt wird.

Detaillierte Beschreibung der bevorzugten Ausführungsform

1 stellt ein Diagramm dar, das eine gesamte Struktur eines funktionalen Speichers 10 als ein Ausführungsbeispiel einer Speichervorrichtung mit Verarbeitungsfunktion gemäß der vorliegenden Erfindung zeigt. Der funktionale Speicher 10 beinhaltet einen Zellmatrixabschnitt 12, einen Wortdekodierer 14, einen Treiberschaltkreis 16, einen Datendekodierer 18, einen Leseverstärkerteil 20, einen Bitdekodierer 22, eine Vielzahl von Transistoren 24 zum Bilden von Lese-/Schreibzustandsschaltmitteln, einen Lese-/Schreibsteuerteil 26 und eine Vielzahl von Addierern 28, die interne Datenverarbeitungsmittel bilden.

Innerhalb des Zellmatrixabschnitts 12 sind W-Zellen 34, die erste Speicherelemente bilden, und Q-Zellen 36, die als zweite Speicherelemente funktionieren, in einem Matrixformat angeordnet. Zeilen bestehen aus den W-Zellen 34 und den Q-Zellen 36, die wechselweise angeordnet sind.

Wie in 2 gezeigt bestehen die Zeilen aus den W-Zellen 34, die W Wortabschnitte LW1, LW2, ... bilden, wobei jeder der W Wortabschnitte als ein erster Wortabschnitt funktionsfähig ist. Ähnlich bestehen die Zeilen aus den Q-Zellen 36, die Q Wortabschnitte LQ1, LQ2, ... bilden, wobei jeder der Q-Wortabschnitte als ein zweiter Wortabschnitt funktionsfähig ist. Einer der W Wortabschnitte und einer der Q Wortabschnitte, angrenzend positioniert, bilden ein Wortabschnittspaar L. Beispielsweise besteht ein Wortabschnittspaar L1 aus dem W Wortabschnitt LW1 und dem Q Wortabschnitt LQ1.

Ein Zellenpaar 38, das ein Speicherelementpaar bildet, besteht aus der W-Zelle 34 und der Q-Zelle 36 zueinander korrespondierend positioniert.

3 stellt ein Diagramm dar, das die Struktur von einer der W-Zellen 34 zeigt. Die W-Zelle 34 beinhaltet eine ferroelektrische Kapazität CF. Die ferroelektrische Kapazität CF ist gebildet durch Zwischenschalten einer ferroelektrischen Schicht, die aus einem ferroelektrischen Material (beispielsweise PZT(PbZrxTi1-xO3)) hergestellt ist, zwischen zwei Teile von Elektroden. Eine Ende 40 der ferroelektrischen Kapazität CF, demzufolge gebildet, ist mit einer von Datenleitungen D durch einen Transistor T1 verbunden, der als externes Schaltmittel funktionsfähig ist. Eine Lastkapazität CB1 ist zwischen der Datenleitung D und der Erde G gebildet. Die Lastkapazität CB1 ist als eine parasitäre Kapazität vorgesehen, die auf der Datenleitung D in diesem Ausführungsbeispiel gebildet ist. Das Gate des Transistors T1 ist mit einer Wortleitung WW verbunden.

Das eine Ende 40 der ferroelektrischen Kapazität CF ist ebenso verbunden mit einer inneren Datenleitung MW durch einen Transistor T2, der als interne Schaltmittel funktionsfähig ist. Eine andere Lastkapazität CB2 ist als eine parasitäre Kapazität vorgesehen, gebildet auf der inneren Datenleitung MW in diesem Ausführungsbeispiel. Das Gate des Transistors G2 ist mit einer Bitleitung Bit verbunden.

Das andere Ende 42 der ferroelektrischen Kapazität CF ist mit einer Treiberleitung Drive verbunden.

Die Struktur der Q-Zelle 36 ist ähnlich der der W-Zelle 34 außer dass das Gate des Transistors T1 mit einer Wortleitung WQ in der Q-Zelle 36 verbunden ist. Das eine Ende 40 der ferroelektrischen Kapazität CF ist ebenso verbunden mit einer anderen inneren Datenleitung MQ durch den Transistor T2.

Nun zurückkommend zu 1 wird ein gewünschter Wortabschnitt aus allen den W-Wortabschnitten und den Q-Wortabschnitten ausgewählt durch Auswählen einer der Wortleitungen WW und der Wortleitungen WQ mit dem Wortdekodierer 14. Ein gewünschtes Bit B wird ausgewählt durch Auswählen einer der Datenleitungen D mit einem Datendekodierer 18. In anderen Worten wird ein Datum, empfangen von der Außenseite und das dafür vorgesehen ist, geschrieben in und Ausgelesen aus einer gewünschten Zelle der W-Zellen 34 und der Q-Zelle 36, ausgewählt durch den Wortdekodierer 14 und den Datendekodierer 18. Zu dieser Zeit versorgt der Treiberschaltkreis 16 die treibende Leitung Drive mit einer vorbestimmten Spannung. Der Leseverstärkerteil 20 wird als Verstärkungsmittel und Neuschreibemittel zum Auslesen eines Datums von einer gewünschten Zelle der W-Zellen 34 und der Q-Zellen 36 benutzt.

Ein gewünschtes Bit B wird ausgewählt durch Auswählen einer der Bitleitungen Bit mit dem Bitdekodierer 22. In anderen Worten wird eine Datenverarbeitung intern mit den Bits ausgeführt, die zu all den Wortabschnitten L1, L2, ... gehören, ausgewählt vom Bitdekodierer 22 (die Datenverarbeitung wird nachfolgend als interne Datenverarbeitung bezeichnet). Zu dieser Zeit versorgt der Treiberschaltkreis 16 die treibende Leitung Drive mit einer vorbestimmten Spannung, ähnlich zum oben erwähnten Fall, in welchem ein Datum, empfangen von der Außenseite und das dazu vorgesehen ist, geschrieben und ausgelesen wird.

Die inneren Datenleitungen MW, MQ sind mit dem Addierer 28 durch den Transistor 24 und Leseverstärkern 30, wie in 2 gezeigt, verbunden. Während der inneren Datenverarbeitung werden die ausgelesenen Daten auf die inneren Datenleitungen MW, MQ ausgegeben. Der Leseverstärkerteil 30 wird als Verstärkungsmittel und Neuschreibemittel zum Auslesen eines Datums von entweder der W-Zelle 34 oder der Q-Zelle 36 benutzt. Der Ausgang des Addierers 28 ist mit der inneren Datenleitung Q durch den Pufferschaltkreis 32 verbunden. Ein paar von Leseverstärkern 30 und ein Pufferschaltkreis 32 sind für jedes Wortabschnittspaar vorgesehen. Der Lese-/Schreibsteuerteil 26 (Siehe 1) besteht aus den Addierern 28 und den Pufferschaltkreisen 32, die beide für alle die Wortabschnitte benutzt werden. Die Gates der Transistoren 24 sind mit einer Lese-/Schreibsteuerleitung R/W verbunden.

Die Ausgänge der W-Zelle 34 und der Q-Zelle 36 werden zum Addierer 28 durch die Leseverstärker 30 gesandt, durch Wechseln eines Zustands der Transistoren 24 in einen Ein-Zustand mit der Lese-/Schreibsteuerleitung R/W während einem Auslesebetrieb der internen Datenverarbeitung. Der Zustand der Transistoren 24 wird in einen Aus-Zustand geändert durch Benutzen der Lese-/Schreibsteuerleitung R/W während einem Schreibbetrieb der internen Datenverarbeitung. Der Ausgang des Addierers 28 wird zu der Q-Zelle 36 durch den Pufferschaltkreis 32 und die innere Datenleitung MQ geschrieben.

4 stellt ein Beispiel der Struktur des Leseverstärkers 30 dar. Der Leseverstärker 30 besteht aus vier Transistoren. Der Verstärker ist auch mit der Außenseite insgesamt an vier Punkten verbunden. Einer der vier Punkte ist mit der inneren Datenleitung MW verbunden. Ein anderer Punkt ist mit einer Referenzspannungsleitung MWBar (ein Balken ist über einer Referenz „MW" in der Fig. platziert) verbunden. Die Referenzspannungsleitung MWBar ist mit einer Dummiezelle (nicht gezeigt) verbunden, die eine Referenzspannung erzeugt. Die verbleibenden zwei Punkte des Leseverstärkers 30 sind jeweils mit einer Leitung SAP und einer Leitung SANBar (ein Balken ist über einer Referenz „SAN" in der Fig. platziert) verbunden. Der Leseverstärker 30 kann durch Anlegen einer geeigneten Spannung an die Leitungen SAP, SANBar aktiviert werden.

5 stellt die Struktur des Pufferschaltkreises 32 dar. Der Pufferschaltkreis 32 besteht aus vier Transistoren und ist mit dem Ausgangsanschluss des Addierers 28 und der inneren Datenleitung MQ verbunden. Eine Lese-/Schreibsteuerumkehrsignalleitung R/WBar (ein Balken ist über einer Referenz „R/W" in der Fig. platziert), die einen Steuereingang bildet, ist mit dem Schaltkreis verbunden.

Die innere Datenleitung MQ befindet sich in einem Hoch-Impedanzzustand, wenn die Signale auf der Lese-/Schreibsteuerumkehrsignalleitung R/WBar „0" sind (in anderen Worten, während des Auslesebetriebs der internen Datenverarbeitung). Umgekehrt wird der Ausgang des Addierers 28 umgekehrt und der inneren Datenleitung MQ zur Verfügung gestellt, wenn die Signale auf der Lese-/Schreibsteuerumkehrsignalleitung R/WBar „1" sind (in anderen Worten, während des Schreibbetriebs der internen Datenverarbeitung). Der Addierer 28 ist konstruiert, um eine Addition auszuführen, sowie, um sich nach einer Erhöhung von Zahlen zu richten, und gibt das resultierende Datum mit einer umgekehrten Form aus.

Als nächstes werden hierin Auslese-/Schreiboperationen von Daten von/zum funktionalen Speicher 10 zu/von der Außenseite beschrieben werden. 6A ist ein Zeitdiagramm, das die Zustände von Signalleitungen zeigt, wenn ein von der Außenseite vorgesehenes Datum geschrieben wird. 6B ist ein Zeitdiagramm, das die Zustände der Signalleitungen zeigt, wenn ein Datum zur Außenseite ausgelesen wird.

Die Schreiboperation des Datums, das von der Außenseite vorgesehen ist, wird mit Bezug auf 2 und 6A beschrieben werden. Um das Datum, vorgesehen von der Außenseite, zu schreiben, werden die Zustände von all den Bitleitungen Bit und all den Lese-/Schreibsteuerleitungen R/W in „0" geändert. Auf diesem Weg sind die inneren Datenleitungen MW, MQ im Hoch-Impedanzzustand, da die Zustände von all den Transistoren T2 und all den Transistoren 24 in einen Aus-Zustand geändert sind.

Unter den Umständen wird die Wortleitung WW und die Wortleitung WQ, welche mit einer gewünschten Zelle zum Schreiben des Datums darin verbunden ist, in „1" geändert (Siehe 6A, (a)). Im Folgenden wird angenommen, dass die gewünschte Zelle zum Schreiben des Datums darin (im Folgenden als gewünschte Zelle bezeichnet) die W-Zelle 34, gezeigt in 2, der Einfachheit halber ist. Der Transistor T1, verbunden mit der Wortleitung WW, wird in einen An-Zustand geändert durch Ändern des Zustands der Wortleitung WW in „1". Auf diesem Weg wird das eine Ende 40 der ferroelektrischen Kapazität CF, beinhaltet in der gewünschten Zelle, verbunden mit der Datenleitung D durch den Transistor T1. Zu dieser Zeit haben beide Enden der ferroelektrischen Kapazität CF das selbe elektrische Potenzial, da der Zustand der treibenden Leitung Drive und der Datenleitung D beide „0" sind (Siehe 6A, (b)). Daher wird keine Änderung in der Polarisation der ferroelektrischen Kapazität CF unter den Umständen beobachtet.

Als nächstes wird der Zustand der treibenden Leitung Drive in „1" geändert (Siehe 6A, (c)). Ein elektrisches Potenzial des anderen Endes 42 der ferroelektrischen Kapazität CF wird „1" durch Ändern des Zustands der treibenden Leitung Drive in „1". Zu dieser Zeit bleibt das elektrische Potenzial des einen Endes 40 der ferroelektrischen Kapazität CF „0". Daher wird eine positive Spannung relativ zu der Spannung, angelegt an das eine Ende 40, an das andere Ende 42 der ferroelektrischen Kapazität CF angelegt.

9 stellt einen Graph dar, der eine Beziehung zeigt zwischen Spannungen, die in einer ferroelektrischen Kapazität CF erzeugt werden (Spannungen angelegt an das andere Ende 42, die Spannungen sind in der Fig. gezeigt, wenn die Spannungen, angelegt an das eine Ende 40, als Referenzspannungen definiert sind) und elektrischen Ladungen, darin geladen (elektrische Ladungen, die in der ferroelektrischen Kapazität CF geladen sind, wenn positive Spannungen an das andere Ende 42 angelegt sind, werden als positive elektrische Ladungen definiert), d.h. Polarisationszustände davon. Durch Anlegen einer positiven Spannung an das andere Ende 42 der ferroelektrischen Kapazität CF befindet sich der Polarisationszustand davon in einem Punkt P1, wie in 9 gezeigt.

Um ein Datum „0" zu schreiben, muss die Datenleitung D ihren Zustand als „0" aufrecht erhalten (siehe 6A, (d)).

Als nächstes wird der Zustand der treibenden Leitung Drive in „0" geändert (siehe 6A, (e)). Als Ergebnis kommt das elektrische Potenzial von beiden Enden der ferroelektrischen Kapazität CF wieder zum selben Wert. Daher bewegt sich der Polarisationszustand der ferroelektrischen Kapazität CF zu einem Punkt P2 (wo er einem Datum „0" entspricht), gezeigt in 9.

Auf der anderen Hand muss, um ein Datum „1" zu schreiben, die Datenleitung D ihren Zustand in „1" ändern (Siehe 6A, (f)). Auf diesem Weg kommt das elektrische Potenzial von beiden Enden der ferroelektrischen Kapazität CF zum selben Wert. Als Ergebnis bewegt sich der Polarisationszustand der ferroelektrischen Kapazität CF einmal zum Punkt P2, gezeigt in 9.

Weiterhin wird der Zustand der treibenden Leitung Drive in „0" geändert, während der Zustand der Datenleitungen D als „1" aufrecht erhalten wird (Siehe 6A, (e)). Auf diesem Weg wird eine negative Spannung relativ zu der an das eine Ende 40 angelegten Spannung an das andere Ende 42 der ferroelektrischen Kapazität CF angelegt. Als Ergebnis bewegt sich der Polarisationszustand der ferroelektrischen Kapazität CF zu einem Punkt P3, gezeigt in 9.

Als nächstes wird der Zustand der Datenleitung D in „0" geändert (siehe 6A, (g)). Als Ergebnis kommt das elektrische Potenzial von beiden Enden der ferroelektrischen Kapazität CF wieder zum selben Wert. Daher bewegt sich der Polarisationszustand der ferroelektrischen Kapazität CF zu einem Punkt P4 (wo er einem Datum „1" entspricht), gezeigt in 9.

Der Transistor T1 wird in einen Aus-Zustand geändert durch Ändern des Zustands der Wortleitung WW in „0" (siehe 6A, (o)) nach Schreiben des gewünschten Datums. Auf diesem Weg wird die Schreiboperation durch Ändern des einen Endes 40 der ferroelektrischen Kapazität CF in einen Hoch-Impedanzzustand vervollständigt.

Ein gewünschtes Datum, entweder „0" oder „1", kann in eine gewünschte Zelle (in die W-Zelle oder die Q-Zelle 36) geschrieben werden, d.h. in ein gewünschtes Bit in einem gewünschten Wortabschnitt (in den W-Wortabschnitt oder den Q-Wortabschnitt).

Als nächstes wird mit Bezug auf die 2 und 6B die Ausleseoperation eines Datums von der gewünschten Zelle zur Außenseite beschrieben werden. Um das Datum zu der Außenseite auszulesen, werden die Zustände von all den Bitleitungen Bit und all den Lese-/Schreibsteuerleitungen R/W zu „0" geändert ähnlich der Schreiboperation. Auf diesem Weg sind die Zustände der inneren Datenleitungen MW, MQ im Hoch-Impedanzzustand, da die Zustände von all den Transistoren T2 und all den Transistoren 24 in einen Aus-Zustand geändert sind.

Unter den Umständen wird der Zustand der Datenleitung D, die mit einer gewünschten Zelle zum Auslesen des Datums davon verbunden ist, in „0" geändert (siehe 6B, (h)). Durch Ändern des Zustands der Datenleitung D in „0" wird die Lastkapazität CB1, dazu verbunden, vorgeladen. Beim Vervollständigen des Vorladens wird die Datenleitung D in einem Hochimpedanz-Zustand aufrecht erhalten.

Danach wird einer der Zustände der Wortleitung WW und der Wortleitung WQ, die mit einer gewünschten Zelle verbunden ist, zum Schreiben des Datums darin in „1" geändert (siehe 6B, (i)). Im Folgenden wird angenommen, dass die ausgelesene gewünschte Zelle die W-Zelle 34, gezeigt in 2, der Einfachheit halber ist. Der Transistor T1, verbunden mit der Wortleitung WW, wird in einen Ein-Zustand geändert, durch Ändern des Zustands der Wortleitung WW in „1". Auf diesem Weg werden die Lastkapazität CB1, demzufolge vorgeladen, und die ferroelektrische Kapazität CF in der ausgelesenen gewünschten Zelle in Serie verbunden durch den Transistor T1.

Als nächstes wird der Zustand der treibenden Leitung Drive in „1" geändert (siehe 6B, (j)). Durch Ändern des Zustands der treibenden Leitung Drive in „1" wird eine vorbestimmte Spannung an beide Enden der Lastkapazität C1 und der ferroelektrischen Kapazität CF angelegt, die beide in Reihe geschaltet sind. Ein elektrisches Potenzial auf der Datenleitung D, die eine Vielzahl von Kontakten mit der Lastkapazität CB und der ferroelektrischen Kapazität CF besitzt, wird variiert, wenn die vorbestimmte Spannung an die Enden angelegt wird. Das elektrische Potenzial auf der Datenleitung D variiert entsprechend mit dem Datum, das in die ferroelektrische Kapazität CF geschrieben ist.

Es wird nicht viel Variation des elektrischen Potenzials auf der Datenleitung D erkannt, wenn das Datum, geschrieben in die ferroelektrische Kapazität CF, „0" ist (korrespondierend zum Polarisationszustand, gezeigt als der Punkt P2 in 9)(Siehe 6B, (k)).

Dann wird ein Leseverstärker (nicht gezeigt) im Leseverstärkerteil 20 (siehe 1) aktiviert. Der Leseverstärker macht die Spannung, angelegt an die Datenleitung D, obligatorisch zu „0" als ein Ergebnis einer Beurteilung einer Variation der detektierten Spannung auf der Datenleitung D, sodass das in der Zelle gespeicherte Datum „0" ist. Das Datum „0", geschrieben in die Zelle, kann durch Auslesen des resultierenden Datums der Beurteilung erkannt werden.

Der Polarisationszustand der ferroelektrischen Kapazität CF bewegt sich zum Punkt P1, gezeigt in 9, indem obligatorisch die Spannung, angewandt auf die Datenleitung D, zu „0" gemacht wird. Dann bewegt sich der Polarisationszustand der ferroelektrischen Kapazität CF zum Punkt P2 durch Zurückändern des Zustands der treibenden Leitung Drive in „0" (siehe 6B, (m)). Demzufolge wird ein Datum „0" äquivalent zu dem einmal aus der Zelle ausgelesenen Datum wieder dazu geschrieben. Diese Schritte werden als Neuschreibebetrieb bezeichnet.

Auf der anderen Hand wird eine leichte Variation des elektrischen Potenzials auf der Datenleitung D erkannt, wenn die vorbestimmte Spannung an die Lastkapazität CB1 und die ferroelektrische Kapazität CF, die ein Datum „1" darin speichert (korrespondierend zum Polarisationszustand, gezeigt als der Punkt P4 in 9), die beide in Reihe geschaltet sind (siehe 6B, (n)), angelegt wird.

Daher macht der Leseverstärker im Leseverstärkerteil 20 (Siehe 1) die an die Datenleitung D angelegte Spannung obligatorisch zu „1" als ein Ergebnis einer Beurteilung einer Variation der detektierten Spannung auf der Datenleitung D, sodass das in der Zelle gespeicherte Datum „1" ist (siehe (1) in 6B). Das Datum „1", geschrieben in die Zelle, kann durch Auslesen des Ergebnisses der Beurteilung erkannt werden.

Der Polarisationszustand der ferroelektrischen Kapazität CF bewegt sich zum Punkt P3 durch Umkehren des Zustands der treibenden Leitung Drive in „0" während eines obligatorischen Aufrechterhaltens der Spannung, angelegt an die Datenleitung D, zu „1" (siehe 6B, (m)). Demzufolge wird das Datum „1", äquivalent zum einmal von der Zelle ausgelesenen Datum, wieder dazu geschrieben.

Bei Vervollständigung der Ausleseoperation und der Neuschreibeoperation, wird der Transistor T1 in einen Aus-Zustand geändert durch Ändern des Zustands der Wortleitung WW in „0" (siehe 6B, (p)). Auf diesem Weg wird die Ausleseoperation vervollständigt durch Ändern des einen Endes 40 der ferroelektrischen Kapazität CF in einen Hoch-Impedanzzustand.

Als nächstes wird eine Addition, ausgeführt innerhalb des funktionalen Speichers 10, beschrieben werden. 7A ist ein Zeitdiagramm, das die Zustände von Signalleitungen zeigt, wenn ein Datum aus der W-Zelle 34 ausgelesen wird in dem Fall des Ausführens einer internen Addition. 7B ist ein Zeitdiagramm, das die Zustände von Signalleitungen zeigt, wenn ein Datum von einer Q-Zelle ausgelesen wird, in dem Fall des Ausführens einer internen Addition. 8 ist ein Zeitdiagramm, das Zustände von Signalleitungen zeigt, wenn ein resultierendes Datum der Addition in die Q-Zelle 36 geschrieben wird, in dem Fall des Ausführens einer internen Addition.

Schritte zum Ausführen der Addition innerhalb des funktionalen Speichers 10 können als zwei separate Gruppen betrachtet werden, wovon eine aus Schritten zum Auslesen eines Datums von der W-Zelle 34 und der Q-Zelle 36, sowie zum Ausführen der Addition für beide demzufolge ausgelesenen Daten umfasst, und wovon die andere Schritte zum Schreiben des resultierenden Datums der Addition in die Q-Zelle 36 umfasst.

Details der Schritte zum Auslesen eines Datums von der W-Zelle 34 und der Q-Zelle 36, sowie zum Ausführen der Addition, werden mit Bezug auf die 2, 7A und 7B beschrieben werden. Um die Addition intern auszuführen werden die Zustände von all den Wortleitungen WW, WQ in „0" geändert. Auf diesem Weg sind alle die Datenleitungen D elektrisch isoliert von den Zellen, da die Zustände von all den Transistoren T1 in einen Aus-Zustand geändert sind.

Die Schritte zum Auslesen eines Datums von der W-Zelle 34 und des von der Q-Zelle 36 werden auf eine parallele Art ausgeführt. Zuerst wird der Zustand der Lese-/Schreibsteuerleitung R/W in „1" geändert (siehe 7A, 7B(a)). Auf diesem Weg werden alle die inneren Datenleitungen MW, MQ mit den Leseverstärkern 30 und den Addierern 28 durch die Transistoren 24 verbunden, da die Zustände von all den Transistoren 24 in einen An-Zustand geändert sind.

Als nächstes wird der Zustand von all den inneren Datenleitungen MW, MQ in „0" geändert (siehe 7A, 7B(b)). Durch Ändern des Zustands von all den inneren Datenleitungen MW, MQ in „0" werden all die Lastkapazitäten CB2, verbunden mit den inneren Datenleitungen MW, MQ, vorgeladen. Bei Vervollständigen des Vorladens werden die Zustände der inneren Datenleitung MW, MQ in einem Hoch-Impedanzzustand aufrecht erhalten.

Danach wird der Zustand der Bitleitung Bit, verbunden mit einer Zelle, die ein gewünschtes Bit zum Ausführen einer Addition (im Folgenden als für eine Addition gewünschtes Bit bezeichnet) bildet, in „1" geändert (siehe 7A, 7B(c)).

Im Folgenden wird angenommen, dass das für die Addition gewünschte Bit das B1, gezeigt in 2, der Einfachheit halber ist. Obwohl eine simultane Addition über eine Vielzahl der Wortabschnitte L1, L2 ... ausgeführt wird, wird nur die Addition, ausgeführt beim ersten Wortabschnitt L1, hierin beschrieben werden.

Durch Ändern des Zustands der Bitleitung Bit in „1" werden die Transistoren T2, damit verbunden, in einen Ein-Zustand geändert. Auf diesem Weg werden die Lastkapazitäten CB2 demzufolge vorgeladen und die ferroelektrischen Kapazität CF in der Zelle, die das für die Addition gewünschte Bit bildet, jeweils in Serie durch den Transistor T2 verbunden.

Als nächstes wird der Zustand der treibenden Leitung Drive in „1" geändert (siehe 7A, 7B, (d)). Durch Ändern des Zustands der treibenden Leitung Drive in „1" wird eine vorgestimmte Spannung am beide Ende der Lastkapazität CB2 und der ferroelektrischen Kapazität CF, beide in Reihe geschaltet, angelegt. Bei Anlegen der vorbestimmten Spannung werden elektrische Potenziale auf den inneren Datenleitungen MW, MQ, wovon jede Kontakte mit der Lastkapazität CB2 und der ferroelektrischen Kapazität CF haben, jeweils variiert. Die elektrischen Potenziale auf den inneren Datenleitungen MW, MQ variieren entsprechend mit den Daten, geschrieben in die ferroelektrische Kapazität CF.

Nicht viel Variation der elektrischen Potenziale auf der inneren Datenleitung MW (MQ) wird erkannt, wenn das Datum, geschrieben in die ferroelektrische Kapazität CF (entsprechend dem Polarisationszustand, gezeigt als der Punkt P2 in 9) „0" ist (siehe 7A, 7B(e)).

Danach wird der Leseverstärker 30 aktiviert. Der Leseverstärker 30 macht die Spannung, angelegt an die innere Datenleitung MW (MQ), obligatorisch zu „0" als ein Ergebnis einer Beurteilung einer Variation von elektrischen Potenzialen auf der inneren Datenleitung MW (MQ), sodass das geschriebene Datum „0" ist. Der Addierer 28 erhält das resultierende Datum der Beurteilung von einem Paar der Leseverstärker 30.

Der Polarisationszustand der ferroelektrischen Kapazität CF bewegt sich zum Punkt P1, gezeigt in 9, indem obligatorisch die Spannung, angelegt an die innere Datenleitung MW (MQ), zu „0" gemacht wird. Dann bewegt sich der Polarisationszustand der ferroelektrischen Kapazitäten CF zum Punkt P2 durch Umkehren des Zustands der treibenden Leitung Drive in „0" (siehe 7A, 7B, (g)). Demzufolge wird wieder ein Datum „0" äquivalent zu dem Datum, das einmal von der Zelle ausgelesen wurde, dazu geschrieben.

Auf der anderen Hand wird eine leichte Variation des elektrischen Potenzials auf der inneren Datenleitung MW (MQ) erkannt, wenn die vorbestimmte Spannung an beide Enden der Lastkapazität CB2 und der ferroelektrischen Kapazität CF angelegt wird, die ein Datum „1" darin speichert (korrespondierend zum Polarisationszustand, gezeigt als der Punkt P4 in 9), von welchen beide in Reihe geschaltet sind (siehe 7A, 7B, (h)).

Daher macht der Leseverstärker 30 die Spannung, angelegt an die innere Datenleitung MW (MQ) obligatorisch zu „1" als ein Ergebnis einer Beurteilung einer Variation eines elektrischen Potenzials auf der inneren Datenleitung MW (MQ), sodass das Datum, das geschrieben wird, „1" ist (siehe 7A, 7B, (f)). Der Addierer 28 erhält das resultierende Datum der Beurteilung von einem Paar der Leseverstärker 30.

Der Polarisationszustand der ferroelektrischen Kapazität CF bewegt sich zum Punkt P3 durch Ändern des Zustands der treibenden Leitung Drive in „0", während der Zustand der inneren Datenleitung MW (MQ) obligatorisch zu „1" aufrecht erhalten wird (siehe 7A, 7B, (g)). Demzufolge wird ein Datum „1 ", äquivalent zum einmal aus der Zelle ausgelesenen Datum, wieder dazu geschrieben.

Bei Vervollständigung der Ausleseoperation und der Neuschreibeoperation werden die Transistoren T2 in einen Aus-Zustand geändert durch Ändern des Zustands der Bitleitung Bit in „0" (siehe 7A, 7B, (i)). Als Ergebnis werden die einen Enden 40 der ferroelektrischen Kapazitäten CF in einen Hoch-Impedanzzustand geändert.

Als nächstes wird der Zustand der Lese-Schreibsteuerleitung R/W zu „0" umgekehrt (siehe 7A, 7B, (j)). Auf diesem Weg wird die innere Datenleitung MW in einen Hoch-Impedanzzustand geändert, da der Transistor 24 in einen Aus-Zustand geändert wird. Zusätzlich wird das resultierende Datum der Addition, ausgegeben vom Addierer 28, auf die innere Datenleitung MQ durch den Pufferschaltkreis 32 wie oben beschrieben geliefert, da der Zustand der Lese-/Schreibsteuerumkehrsignalleitung R/WBar in „1" geändert wird (siehe 7A, 7B, (k)).

Danach wird eine Schreiboperation des resultierenden Datums, geliefert zur inneren Datenleitung MQ innerhalb der Q-Zelle 36, mit Bezug auf 2 und 8 beschrieben werden. Nachfolgend den Schritten zum Auslesen eines Datums von der W-Zelle 34 und der Q-Zelle 36, sowie eines Ausführens der Addition der Daten bleiben die Zustände der Wortleitungen WW, WQ und der Lese-/Schreibsteuerleitung R/W „0". Das resultierende Datum der Addition, ausgegeben vom Addierer 28, wird auch auf die innere Datenleitung MQ, wie oben beschrieben, geliefert. Umgekehrt kommt der Zustand der inneren Datenleitung MW in einem Hoch-Impedanzzustand.

Der Zustand der Bitleitung Bit wird in „1" geändert unter den unten beschriebenen Umständen (siehe 6(1)). Durch Ändern des Zustands der Bitleitung Bit in „1" werden die damit verbundenen Transistoren T2 in einen Ein-Zustand geändert. Auf diesem Weg werden die einen Enden 40 der ferroelektrischen Kapazitäten CF mit den inneren Datenleitungen MW, MQ durch die Transistoren T2 verbunden. Zu dieser Zeit bleibt das Datum, das in der W-Zelle 34, verbunden mit der inneren Datenleitung MW, gespeichert ist, unverändert ungeachtet des Zustands der treibenden Leitung, da die innere Datenleitung MW in einem Hoch-Impedanzzustand ist.

Umgekehrt wird das Datum, das in der Q-Zelle 36, verbunden mit der inneren Datenleitung MQ, gespeichert ist, revidiert korrespondierend mit dem resultierenden Datum der Addition, da das resultierende Datum, ausgegeben vom Addierer 28, auf die innere Datenleitung MQ geliefert wird.

Die Schreiboperation des resultierenden Datums, dessen Wert zu „0" ist, wird beschrieben werden. In dieser Operation kommt ein elektrisches Potenzial von beiden Enden der ferroelektrischen Kapazität CF in der Q-Zelle 36 auf den selben Wert, da der Zustand der treibenden Leitung Drive und der von der inneren Datenleitung MQ „0" sind (siehe 8, (m), (n)). Auf diesem Weg ist ein Polarisationszustand der ferroelektrischen Kapazität CF unter den Umständen unverändert.

Als nächstes wird er Zustand der treibenden Leitung Drive in "1" geändert (siehe 8, (o)). Durch Ändern der treibenden Leitung Drive in „1" wird der Zustand des anderen Endes 42 der ferroelektrischen Kapazität CF in „1" geändert. Zu dieser Zeit behält das eine Ende 40 der ferroelektrischen Kapazität CF seinen Zustand „0". Daher wird eine positive Spannung relativ zu der an das eine Ende 40 angelegten Spannung an das andere Ende 42 der ferroelektrischen Kapazität CF angelegt.

Durch Anlegen der positiven Spannung an das andere Ende 42 der ferroelektrischen Kapazität CF bewegt sich ein Polarisationszustand davon zum Punkt P1, wie in 9 gezeigt. Dann wird der Zustand der treibenden Leitung Drive in „0" geändert (siehe 8, (p)). Als Ergebnis kommt das elektrische Potenzial von beiden Enden der ferroelektrischen Kapazität CF wieder zum selben Wert. Daher bewegt sich ein Polarisationszustand der ferroelektrischen Kapazität CF zu einem Punkt P2 (wo er zum Datum „0" korrespondiert), gezeigt in 9.

Auf der anderen Hand werden der Zustand der treibenden Leitung Drive und der von der inneren Datenleitung MQ zu „0" bzw. „1", wenn das resultierende Datum „1" ist (siehe 8, (m), (q)). Daher wird eine negative Spannung relativ zu der an das eine Ende 40 angelegten Spannung an das andere Ende 42 der ferroelektrischen Kapazität CF angelegt. Als Ergebnis bewegt sich ein Polarisationszustand der ferroelektrischen Kapazität CF zum Punkt P3, gezeigt in 9.

Als nächstes wird der Zustand der treibenden Leitung Drive zu „1" geändert (siehe 8, (o)). Auf diesem Weg kommt das elektrische Potenzial von beiden Enden der ferroelektrischen Kapazität CF wieder zum selben Wert. Daher bewegt sich ein Polarisationszustand der ferroelektrischen Kapazität CF zum Punkt P4 (wo er zum Datum „1" korrespondiert), gezeigt in 9.

Weiterhin bewegt sich ein Polarisationszustand wieder zum Punkt P3 durch Ändern des Zustands der treibenden Leitung Drive zu „0" (siehe 8, (p)). Jedoch wird mit fortschreitender Zeit der Polarisationszustand der ferroelektrischen Kapazität CF sich zum Punkt P4, gezeigt in 9, bewegen als ein Ergebnis eines Entladens eines Teils der elektrischen Ladung davon, durch Verbleiben der ferroelektrischen Kapazität CF unter dem Hoch-Impedanzzustand.

Der Zustand des Transistors T2 wird in einen Aus-Zustand geändert durch Ändern des Zustands der Bitleitung Bit zu „0" (siehe 8, (r)) nach Schreiben des resultierenden Datums, vorgesehen auf der inneren Datenleitung MQ, in die Q-Zelle 36. Auf diesem Weg kann das eine Ende 40 der ferroelektrischen Kapazität CF in einen Hoch-Impedanzzustand geändert werden.

Demzufolge kann eine simultane Addition zu einem gewünschten Bit über eine Vielzahl von Wortabschnitten L1, L2, ... auf eine parallele Art ausgeführt werden. Um die Addition auszuführen für alle die Bits, sind eine sequenzielle Addition und ein gründliches Schieben über die Bits erforderlich.

Ein Addierer ist für jedes Wortabschnittspaar in den oben beschriebenen Ausführungsbeispielen vorgesehen, wobei die Anzahl und/oder Anordnung der Addierer nicht auf diese Ausführungsbeispiele beschränkt ist. Beispielsweise ist es möglich, einen Addierer für jedes Bit vorzusehen. Es kann auch ein Addierer für jedes Speicherelementpaar vorgesehen sein. Weiterhin kann gerade ein Addierer für den gesamten funktionalen Speicher vorgesehen sein.

Obwohl Addierer als die internen Datenverarbeitungsmittel in den oben beschriebenen Ausführungsbeispielen benutzt werden, sind die internen Datenverarbeitungsmittel nicht auf die Addierer beschränkt. Andere Mittel zum Durchführen mathematischer Berechnungen wie (ein) Multiplizierer oder (eine) logische Einheit(en) oder Schiebemittel und dergleichen können für die internen Datenverarbeitungsmittel benutzt werden.

Obwohl ein resultierendes Datum von einer vorbestimmten Verarbeitung in das zweite Speicherelement nach Ausführen der vorbestimmten Verarbeitung mit dem ausgelesenen Datum von dem ersten Element und dem zweiten Element in den früher beschriebenen Ausführungsbeispielen geschrieben wird, ist es nicht darauf beschränkt, dem oben beschriebenen Weg zu folgen. Beispielsweise kann die vorliegende Erfindung durch Schreiben des resultierenden Datums zu einem dritten Speicherelement nach Ausführen der vorbestimmten Verarbeitung mit dem ausgelesenen Datum von dem ersten Element und dem zweiten Element realisiert werden. Alternativ kann die vorliegende Erfindung auch realisiert werden durch Schreiben des resultierenden Datums zum zweiten Speicherelement durch Ausführen einer vorbestimmten Verarbeitung, in welcher das im ersten Speicherelement gespeicherte Datum quadriert wird. Die vorliegende Erfindung kann ferner realisiert werden durch Schreiben eines resultierenden Datums zurück zum ersten Speicherelement durch Ausführen einer vorbestimmten Verarbeitung, in welcher das in dem ersten Speicherelement gespeicherte Datum quadriert wird.

Obwohl die Speicherelemente, wovon jedes eine ferroelektrische Kapazität und eine Lastkapazität, verbunden mit der ferroelektrischen Kapazität in Reihe, besitzt, in den früher beschriebenen Ausführungsbeispielen benutzt werden, sind die Speicherelemente nicht auf die Struktur beschränkt. Feldeffekttransistoren (FET's), die eine ferroelektrische Schicht benutzen, von dem ein Beispiel in 10 gezeigt ist, können als die Speicherelemente benutzt werden. Der FET 50, gezeigt in 10, wird als FET bezeichnet, der die Struktur von Metall-ferroelektrisches Metall-Isolator-Silizium (MFMIS) besitzt, und der durch Bilden einer Gate-Oxidationsschicht 54, eines schwebenden Gates 56, einer ferroelektrischen Schicht 58 und eines Steuergates 60 auf einem Kanalbildungsgebiet CH eines Halbleitersubstrats 52 in dieser Reihenfolge hergestellt wird.

Die ferroelektrische Schicht 58 verursacht eine Polarisationsumkehr, wenn eine positive Spannung +V an das Steuergate 60 angelegt wird, während das Substrat 52 (N-Kanal) des FET 50 geerdet wird. Negative elektrische Ladungen werden in dem Kanalbildungsgebiet CH erzeugt, auch wenn keine Spannung mehr an das Steuergate 60 angelegt ist, aufgrund einer remanenten Polarisation in der ferroelektrischen Schicht 58. Der oben beschriebene Zustand wird als „1"-Zustand definiert.

Umgekehrt verursacht die ferroelektrische Schicht 58 eine Polarisationsumkehr in der entgegengesetzten Polarität, wenn eine negative Spannung –V an das Steuergate 60 angelegt wird. Positive elektrische Ladungen werden in dem Kanalbildungsgebiet CH erzeugt, auch wenn keine Spannung mehr an das Steuergate 60 angelegt ist, aufgrund der remanenten Polarisation in der ferroelektrischen Schicht 58. Der oben beschriebene Zustand wird als „0" definiert. Demzufolge wird ein Datum (entweder „1" oder „0") zum FET 50 geschrieben.

Um das Datum, demzufolge darin geschrieben, auszulesen, wird eine Auslesespannung Vr an das Steuergate 60 angelegt. Die Auslesespannung Vr wird auf einen Wert eingestellt zwischen einer Schwellspannung Vth1 des FET 50 und einer anderen Schwellspannung Vth0 des FET 50 korrespondierend jeweils zum „1"-Zustand und zum „0"-Zustand. Auf diesem Weg kann eine Unterscheidung des geschriebenen Datums, entweder „1" oder „0", gemacht werden durch Detektieren, ob oder ob nicht ein vorbestimmter Drainstrom fließt, wenn die Auslesespannung Vr an das Steuergate 60 angelegt wird. Zusätzlich gibt es da keine Wahrscheinlichkeit, das Datum zu löschen, das während dem Auslesen geschrieben wurde.

Wie oben beschrieben, kann eine Ausleseoperation, ein sogenanntes nicht zerstörendes Auslesen, ausgeführt werden durch Benutzen des FET, der die ferroelektrische Schicht beinhaltet. In Folge dessen gibt es da keine Wahrscheinlichkeit, das Datum, das einmal geschrieben wurde, während der Ausleseoperation zu zerstören. Daher kann die Ausleseoperation mit einer hohen Geschwindigkeit ausgeführt werden. Weiterhin kann der Stromverbrauch gesenkt werden. Zusätzlich kann die Zuverlässigkeit der Datenspeicherung weiter erhöht werden, da keine große Degradation der ferroelektrischen Schicht beobachtet wird.

Da ein ferroelektrisches Speicherelement, das ein Datum durch Benutzen von Hysteresecharakteristiken von Ferroelektrika speichert, als das Speicherelement benutzt wird, ist es nicht notwendig, die Auffrischoperation sowie darauf bezogene Operationen auszuführen, da das ferroelektrische Speicherelement ein nicht flüchtiges Speicherelement ist. In diesem Zusammenhang kann die Anzahl von Transistoren sowie Leitungen dazwischen verbindend, beide für die Vorrichtung genutzt, verringert werden. Weiterhin können die Auslese-/Schreiboperationen und die Neuschreibeoperation sowie das vorbestimmte Verarbeiten mit einfachen Operationen ausgeführt werden. Zusätzlich gibt es keine Wahrscheinlichkeit, das Datum unter Verarbeitung unerwünschterweise zu löschen, auch wenn die Stromversorgung in Schwierigkeiten gerät.

Die Vorrichtung umfasst auch externe Schaltmittel und interne Schaltmittel.

Daher kann ein Datum zum/vom Speicherelement geschrieben und ausgelesen werden durch Ändern der externen Schaltmittel in einen „An"-Zustand und der internen Schaltmittel in einen „Aus"-Zustand. Weiterhin kann ein vorbestimmtes Verarbeiten des Datums, das im Speicherelement gespeichert ist, unter Benutzung der internen Verarbeitungsmittel ausgeführt werden durch Ändern der externen Schaltmittel in einen „Aus"-Zustand und der internen Schaltmittel in einen „An"-Zustand.

Weiterhin schreiben die internen Datenverarbeitungsmittel ein resultierendes Datum von einer vorbestimmten ausgeführten Verarbeitung in das Speicherelement nach Ausführen der vorbestimmten Verarbeitung eines Datums, ausgelesen vom Speicherelement, wenn die internen Schaltmittel im An-Zustand sind.

Auf diesem Weg kann das resultierende Datum des vorbestimmten Verarbeitens in dem Speicherelement gespeichert werden, nach dem Ausführen des vorbestimmten Verarbeitens auf das Datum, gespeichert in dem Speicherelement, ohne einen Zugriff auf das Speicherelement von der Außenseite der Vorrichtung zu machen. Als ein Ergebnis kann das resultierende Datum gespeichert werden, während die vorbestimmte Datenverarbeitung innerhalb der Speichervorrichtung ausgeführt wird.

Die Vorrichtung umfasst Lese-/Schreibzustandsschaltmittel und einen Pufferschaltkreis, wobei die internen Schaltmittel und die Lese-/Schreibzustandsschaltmittel in einen An-Zustand geändert werden, wenn ein in dem Speicherelement gespeichertes Datum ausgelesen und zu den internen Datenverarbeitungsmitteln gesendet wird, und wobei die internen Schaltmittel in einen An-Zustand geändert werden, während die Lese-/Schreibzustandsschaltmittel in einen Aus-Zustand geändert werden, wenn das resultierende Datum in das Speicherelement geschrieben wird, und wobei das resultierende Datum in das Speicherelement durch Benutzen des Pufferschaltkreises geschrieben wird.

In Folge dessen kann das in dem Speicherelement gespeicherte Datum zuverlässig zu den internen Datenverarbeitungsmitteln durch die internen Schaltmittel und die Lese-/Schreibzustandsschaltmittel ausgelesen werden, und das resultierende Datum kann zuverlässig in das Speicherelement durch den Pufferschaltkreis und die internen Schaltmittel geschrieben werden.

Das erste Speicherelement und das zweite Speicherelement sind auch als das Speicherelement vorgesehen, und wobei die internen Datenverarbeitungsmittel ein im ersten Speicherelement und im zweiten Speicherelement gespeichertes Datum auslesen, und wobei die Verarbeitungsmittel eine vorbestimmte Verarbeitung ausführen, und wobei die Verarbeitungsmittel ein resultierendes Datum der Verarbeitung in das zweite Speicherelement schreiben.

Auf diesem Weg wird die Vorrichtung, gebildet unter der vorliegenden Erfindung, bevorzugt, da die Anzahl der Speicherelemente reduziert werden kann, wenn eine Erzeugung eines neuen Datums als ein Ergebnis des Ausführens einer Datenverarbeitung von zwei unterschiedlichen Daten benötigt wird, während wenigstens eines der Original-Daten unnötig ist.

Weiterhin ist eine Vielzahl der ersten Speicherelemente als ein erster Wortabschnitt angeordnet, und wobei eine Vielzahl der zweiten Speicherelemente als ein zweiter Wortabschnitt angeordnet sind, und wobei ein internes Datenverarbeitungsmittel für jedes Wortabschnittspaar, gebildet aus dem ersten Wortabschnitt und dem zweiten Wortabschnitt, vorgesehen ist, und wobei die Verarbeitung ausgeführt wird unter einer Speicherelement-Paarbasis, die gebildet ist aus einem Paar von Speicherelementen, gehörend zum Wortabschnittspaar, den Speicherelementen, die korrespondierend zueinander positioniert sind, und wobei die Verarbeitung einer Vielzahl von Wortabschnittspaaren simultan ausgeführt wird auf eine parallele Art.

Auf diese Art wird das Verarbeiten einer Vielzahl der Wortabschnittspaare ausgeführt unter einer seriellen Art in der Bitrichtung, sowie einer parallelen Art in der Wortrichtung. Als ein Ergebnis kann eine groß-skalierte Datenverarbeitung bei einer hohen Geschwindigkeit ausgeführt werden.

Die internen Datenverarbeitungsmittel sind ein Addierer.

Daher wird es insbesondere bevorzugt für eine Bilddatenverarbeitung, welche eine einfache Verarbeitung in einer großen Skala unter der Echtzeitbasis erfordert.

Das Speicherelement beinhaltet auch eine ferroelektrische Kapazität und eine Lastkapazität, verbunden in Serie mit der ferroelektrischen Kapazität.

Auf diesem Weg kann die Struktur des Speicherelements vereinfacht werden. Als ein Ergebnis kann das Profil des Speicherelements herabgesetzt werden.


Anspruch[de]
  1. Eine Speichervorrichtung mit einer Verarbeitungsfunktion, wobei die Speichervorrichtung umfasst:

    erste und zweite Speicherelemente (34, 36) zum Speichern von Daten;

    Datendekodierermittel (14, 18) zum Schreiben von Daten in und Auslesen von Daten aus den ersten und zweiten Speicherelementen; und

    Datenverarbeitungsmittel (28), angeordnet, um Daten zu empfangen und zu verarbeiten, die aus beiden ersten und zweiten Speicherelementen (34, 36) auf jeweils erste und zweite Datenleitungen (MW, MQ) ausgelesen wurden;

    Weiterleitungsmittel (Bit, T2, MQ, R/W, 22, 32), um das Ergebnis des Verarbeitens von Daten, die von beiden ersten und zweiten Speicherelementen (34, 36) ausgelesen wurden, durch die Datenverarbeitungsmittel (28) an das zweite Speicherelement (36) direkt über die zweite Datenleitung (MQ) weiterzuleiten;

    und wobei eine Vielzahl der ersten Speicherelemente (34) als ein erster Wortabschnitt (LW1; LW2 ...) angeordnet ist,

    eine Vielzahl der zweiten Speicherelemente (36) als ein zweiter Wortabschnitt (LQ1; LQ2; ...) angeordnet ist,

    dadurch gekennzeichnet, dass

    ein jeweiliges Datenverarbeitungsmittel (28) für jedes Wortabschnittspaar (LW1 & LQ1; LW2 & LQ2; ...), zusammengesetzt aus dem ersten Wortabschnitt und dem zweiten Wortabschnitt, vorgesehen ist,

    wobei die Verarbeitungsmittel konfiguriert sind,

    um das Verarbeiten durchzuführen auf einer Speicherelement-Paarbasis, die aus einem Paar von Speicherelementen (34, 36), die zum Wortabschnittspaar gehören, zusammengesetzt ist, wobei die Speicherelemente (34, 36) in Übereinstimmung mit jedem anderen positioniert sind, und

    um das Verarbeiten einer Vielzahl von Wortabschnittspaaren simultan auf eine parallele Weise durchzuführen.
  2. Speichervorrichtung gemäß Anspruch 1, wobei jedes der jeweiligen Datenverarbeitungsmittel (28) ein Addierer ist.
  3. Speichervorrichtung gemäß einem der vorhergehenden Ansprüche, wobei jedes Speicherelement (34, 36) einen ferroelektrischen Kondensator (CF) und einen mit dem ferroelektrischen Kondensator in Reihe geschalteten Lastkondensator (CB1) beinhaltet.
Es folgen 10 Blatt Zeichnungen






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