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Dokumentenidentifikation DE102004014970B4 21.12.2006
Titel Mitgekoppelte Einrichtung zur Rückgewinnung von Takt und Daten
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Gregorius, Peter, 81476 München, DE
Vertreter PAe Reinhard, Skuhra, Weise & Partner GbR, 80801 München
DE-Anmeldedatum 26.03.2004
DE-Aktenzeichen 102004014970
Offenlegungstag 16.12.2004
Veröffentlichungstag der Patenterteilung 21.12.2006
Veröffentlichungstag im Patentblatt 21.12.2006
IPC-Hauptklasse H04L 7/02(2006.01)A, F, I, 20051017, B, H, DE

Beschreibung[de]

Die Erfindung betrifft eine mitgekoppelte Einrichtung zur Rückgewinnung von Takt und Daten und ein Verfahren zum Rückgewinnen von Takt- und Daten, welches zum Rückgewinnen von Datenimpulsen vorgesehen ist, die schweren Störungen auf einer Datenübertragungsleitung/-kanal ausgesetzt waren.

Die US 2002/146084 A1 beschreibt eine Einrichtung zur Takt- und Datenrückgewinnung für einen empfangenen seriellen Datenstrom. Ein Detektor erkennt dabei eine Flanke eines Bits in dem Datenstrom, wobei ein Generator ein Anzeigesignal erzeugt, falls die erkannte Flanke nicht an der erwarteten Stelle liegt und ein Signal an eine Phasenrotationssteuereinheit sendet, welche die Anzeigesignale des Detektors verarbeitet und Phaseneinstellungen einer Phasenrotationseinrichtung entsprechend steuert.

Die Bandbegrenzung des Übertragungskanals resultiert darin, dass das Datensignal am Empfänger einer durch Intersymbolinterferenz (ISI) verursachten Verzerrung ausgesetzt ist. Das empfangene Signal selbst enthält sowohl deterministisches als auch stochastisches Flankenrauschen.

Die Takt- und Datenrückgewinnungseinrichtung gemäß der vorliegenden Erfindung sieht eine verlässliche Rückgewinnung der Daten in einer Störumgebung vor und kann in einer Mehrfachkanalanwendung (Mehrweganwendung) zur Anwendung kommen. Die erreichte BER ist sehr niedrig (Fehlerrate BER < 10^-15), auch wenn das empfangene Datensignal nur eine geringe Augenöffnung aufweist.

Für Hochgeschwindigkeits-Datenübertragung werden die Anforderungen an die Übertragungsbausteine, nämlich hohe Geschwindigkeiten, niedrige Bitfehlerraten (Bitfehlerrate BER) und einen großen Frequenzbereich aufzuweisen, zunehmend strenger. Es ist in Abhängigkeit von dem Kanal und Übertragungsmedium erforderlich, Daten im Gigahertzbereich bei möglichst wenigen Bitfehlern zu übertragen, zum Beispiel bei 2488 Gbit/s bis 10 Gbit/s.

Die Schaltkreise zur Datenrückgewinnung innerhalb der Übertragungsbausteine werden als Takt- und Datenrückgewinnungseinrichtungen (CDR) bezeichnet. Es gibt zwei grundlegende Konzepte für die Datenrückgewinnung nach dem Stand der Technik, das heißt Phasenausrichtung und Phasepicking.

1 zeigt eine Takt- und Datenrückgewinnungseinrichtung nach dem Stand der Technik, wie sie in einem digitalen Empfänger eingesetzt wird.

Verursacht durch Taktimpulsschwankungen bzw. Jitter, Bandbegrenzung der Datenkanäle, Intersymbolinterferenzen (ISI) als auch Reflexionen und Übersprechen zwischen den Kanälen, beträgt die wirksam verwendbare Signal-Augenöffnung nur ungefähr 35% oder weniger als die jeweilige Datenbitzelle, so dass in einem realen 3,125 Gbits/s Bitdatenstrom (NRZ = kein Rückgang auf Null) -modulierte Daten nur eine Augenöffnung für jedes Einheitsintervall (UI) mit einer Länge von 112 ps aufweisen, während der Rest der Bitzelle durch Taktimpulsschwankungen, Intersymbolinterferenzen (ISI) und Reflexionen Störungen aufweist.

Bei der Methode der Phaseneinstellung (Phasenausrichtung) gemäß dem Stand der Technik wird ein Phasenregelkreis (PLL) verwendet, um die Sample-Zeit auf die Mitte der Augenöffnung des empfangenen Signals (Bitzelle) einzustellen. Ein flankengesteuertes D-Flipflop, das im Allgemeinen zum Rückgewinnen und Synchronisieren benutzt wird, sampelt die an dem D-Eingang anliegenden Daten mittels der ansteigenden Flanke am Takteingang.

2 zeigt ein Taktrückgewinnungssystem gemäß dem Stand der Technik, welches auf PLL basiert.

Bei der Methode des Phasepicking nach dem Stand der Technik wird das Eingangssignal in einfacher Hinsicht dadurch oversampelt, indem zwei oder mehr D-Flipflops parallel geschaltet werden, die mit abgestuften Taktphasen getaktet werden. Zur Datenrückgewinnung wählt dann eine Steuerschaltung den Ausgang desjenigen D-Flipflops aus, dessen Taktphase die optimale Sample-Zeit in der Augenöffnung darstellt.

Beide herkömmlichen Verfahren können auf viele verschiedene Weisen verwirklicht werden. Unterschiedliche Arten von Mehrphasenschaltungen oder Phasenregelkreisen (PLL) können zur Ausführung der Phasenausrichtungsmethode und der Phasepickingmethode benutzt werden.

Beide herkömmliche Verfahren nach dem Stand der Technik erfordern einen Phasendetektor bzw. Phasenabtaster PD, welcher den Phasenwinkel &phgr; des Eingangsdatensignals mit Bezug auf die Taktphase &phgr;CLK innerhalb der Takt- und Datenrückgewinnungseinrichtung bewertet. Ein digitaler Phasendetektor PD kann als eine flankengesteuerte Schalteinrichtung betrachtet werden, der einerseits das empfangene Signal und andererseits eine Taktphase zugeleitet werden, und welche den Phasenwinkel &phgr; mittels internationaler Phasenübergänge abtastet. Ein fundamentaler Nachteil eines solchen digitalen Phasendetektors PD ist die Tatsache, dass das empfangene Signal normalerweise mit verschiedenen unvermeidbaren Auswirkungen in dem Übertragungskanal verzerrt und überlagert ist, wie zum Beispiel Reflexionen, Abschwächung, Kanalübersprechen und Intersymbolinterferenz (ISI).

Bei der herkömmlichen Phasenausrichtungsmethode nach dem Stand der Technik ist ein digitaler Phasendetektor vorgesehen, in welchem das empfangene Datensignal direkt auf flankensensitive Eingänge einwirkt, so dass die oben erwähnten Signalstörungen im Allgemeinen zu falschen Bewertungen des Phasenwinkels &phgr; führen. Vorausgesetzt, dass sie nicht übermäßig häufig auftreten, können diese falschen Bewertungen durch die Verwendung eines sehr inerten Steuersystems unterdrückt werden, so dass die Signalstörungen nicht sofort zum Entriegeln des Phasenregelkreises PLL führen. Eine falsche Bewertung des Phasenwinkels &phgr; führt jedoch zu einer Reduzierung des Impulsschwankungsbudgets, auch wenn ein inertes Steuersystem benutzt wird, so dass das empfangene Datensignal für die gleiche Bitfehlerrate BER eine größere Signal-Augenöffnung benötigt, als es mit einem Phasendetektor der Fall sein würde, der den oben genannten Signalstörungen gegenüber weniger sensitiv ist. Ein weiterer Nachteil eines inerten Steuersystems liegt darin, dass der Phasenregelkreis PLL eine längere Zeit benötigt um synchronisiert zu werden.

Mit der üblichen Phasenausrichtungsmethode wird die Datenabtastung (Rückgewinnung) auf der Datenrate DR ausgeführt. Die Steuerschleife zur Phasenausrichtung muss nicht die BER 10^-15 erreichen, aber das regenerierende Flipflop muss geeignete Stabilität aufweisen. Metastabilität des Flipflops führt zu falschen Entscheidungen bei der Datenrückgewinnung.

Zur Vermeidung dieser Nachteile von Phasenausrichtungsmethoden wird beim Phasepicking CDR gemäß dem Stand der Technik die Phaseninformation nicht direkt von dem empfangenen Dateneingangssignal erhalten, sondern das empfangene Datensignal wird oversampelt und der Phasenwinkel &phgr; wird von dem oversampelten Signal abgeleitet.

3a, 3b zeigt ein Phasepicking-Datenrückgewinnungssystem nach dem Stand der Technik.

Bei einem wie in 3a gezeigten Phasepicking-Datenrückgewinnungssystem sampeln mehrfache Taktphasen jedes Datenbit von dem empfangenen seriellen Datenstrom an mehrfachen Positionen. Das Phasepicking-Datenrückgewinnungssystem tastet Datenübergänge ab und nimmt das Datensample auf, welches am weitesten von dem abgetasteten Datenübergang entfernt ist. Indem es die Datensamples verzögert, während die Entscheidung getroffen wird, verwendet das in 3a dargestellte Phasepicking-Datenrückgewinnungssystem eine Mitkopplungsschleife. Da es keine Stabilitätseinschränkungen gibt, erzielt das Phasepicking-Datenrückgewinnungssystem eine sehr große Bandbreite und Trackphase-Bewegungen auf einer Cycle-Cycle-Basis. Das Tracking kann jedoch nur auf quantisierten Stufen auftreten, welche vom Grad des Oversammpling abhängig sind. Die Phasepicking-Entscheidung verursacht einige Verzögerungszeit.

Ein prinzipieller Nachteil von Phasenausrichtungsmethoden und Phasepickingmethoden gemäß dem Stand der Technik ist der, dass nur ein kleiner Abschnitt des empfangenen Datensignals wirkungsvoll für die Entscheidung genutzt wird, wobei der nutzbare Signalabschnitt durch die Position der Taktflanke und der Einrichtungs- und Haltezeiten der Entscheidungsschaltung festgelegt ist. Um Verletzungen der Einrichtungs- und Haltezeiten der Entscheidungsschaltung zu vermeiden, welche eine Metastabilität und somit einen nicht definierten logischen Wert erzeugt, wird die Entscheidungsschaltung so realisiert, dass ihre Einrichtungs- und Haltezeiten so klein wie möglich sind. Entsprechend ist der Signalabschnitt im Bereich der tatsächlich ausgewerteten Taktflanke sehr kurz, und entsprechend ist die ausgewertete Signalenergie sehr gering. Hochfrequente Störungen, wie zum Beispiel hochfrequentes Rauschen führt bei besonders kleinen Signalaugen zu einer erhöhten Bitfehlerrate (BER). Unerwünschtes hochfrequentes Rauschen kann auf der Versorgungsspannung der Takt- und Datenrückgewinnungseinrichtung vorhanden sein oder kann zusammen mit dem empfangenen Datensignal aufgebracht werden.

Um die Empfindlichkeit der Takt- und Datenrückgewinnungseinrichtung zu vermeiden, ist es wegen der kleinen Signalleistung des gesampelten Signals bekannt, Stromintegrationsempfänger zu verwenden. In diesen Stromintegrationsempfängern wird das differentielle Dateneingangssignal während eines Zeitabschnitts integriert, der dem Einheitsintervall UI einer Bitzelle entspricht. Am Ende der Bitzelle wird ausgewertet, ob das Stromintegral positiv oder negativ zum Rückgewinnen des Datenbits ist. In einem Kommunikationssystem jedoch, in welchem die nutzbare Signal-Augenöffnung nur im Bereich von 35% oder auch weniger von der empfangenen Bitzelle liegt, kann ein Stromintegrationsempfänger nicht realisiert werden, da die verzerrten und gestörten Signalabschnitte außerhalb der nutzbaren Signal-Augenöffnung liegen.

Eine herkömmliche Takt- und Datenrückgewinnungseinrichtung nach dem Stand der Technik weist den Nachteil auf, dass sie Rückkopplungsschleifen aufweisen. Dies führt zu Bandbegrenzungen, so dass die Takt- und Datenrückgewinnungseinrichtung weniger tolerant gegenüber Phasenjitter ist.

Ein weiterer Nachteil von Takt- und Datenrückgewinnungseinrichtungen nach dem Stand der Technik mit Rückkopplungsschleifen ist der, dass Selbstschwingen auf Grund von Zeitverzögerung in der Rückkopplungsschleife auftreten kann. Dementsprechend sind herkömmliche Takt- und Datenrückgewinnungseinrichtungen mit Rückkopplungsschleifen für einen seriellen Datenstrom mit einer Datenrate von mehr als einem Gigabit pro Sekunden nicht geeignet.

Demgemäß ist es die Aufgabe der vorliegenden Erfindung, eine Takt- und Datenrückgewinnungseinrichtung und ein Verfahren zum Rückgewinnen eines empfangenen hochfrequenten seriellen Datenstroms zu schaffen, welche unempfindlich gegenüber Phasenjitter eines empfangenen seriellen Datenbitstroms sind.

Diese Aufgabe wird durch eine Einrichtung zur Takt- und Datenrückgewinnung mit den Merkmalen des Hauptanspruchs 1 gelöst.

6b zeigt den Phasendetektorgewinn bzw. -verstärkung der Einrichtung zur Takt- und Datenrückgewinnung einer bevorzugten erfindungsgemäßen Ausführungsform.

Die Erfindung schafft eine Einrichtung zur Takt- und Datenrückgewinnung zur Rückgewinnung eines empfangenen seriellen Datenstroms mit

  • (a) einer Mitkopplungs-Nachführeinrichtung zur Nachführung einer Sampling-Zeit zu dem Zentrum einer Intervalleinheit (UI) des empfangenen Datenstroms, wobei die Mitkopplungs-Nachführeinrichtung Folgendes aufweist:

    (a1) eine Erzeugungseinrichtung für eine Sampling-Phase zur Erzeugung von äquidistanten Sample-Phasensignalen, die mit einer vorher festgelegten Körnung ausgegeben werden;

    (a2) eine Oversampling-Einheit (OSU) zum Oversampling des empfangenen Datenstroms mit den Sample-Phasensignalen gemäß einer vorher festgelegten Oversampling-Rate (OSR);

    (a3) eine Serien-/Parallelumsetzereinheit, welche den oversampelten Datenstrom in einen entserialisierten Datenstrom mit einem vorher festgelegten Dezimierungsfaktor (DF) umsetzt;

    (a4) eine binäre Phasenabtasteinheit (BPD) zum Abtasten eines Mittelwerts einer Phasendifferenz (APD) zwischen dem empfangenen seriellen Datenstrom und den Phasensignalen, indem eine von der aktuellen Datendichte (DD) des entserialisierten Datenstroms abhängige Einstellung einer Phasenabtastverstärkung (PDG) so erfolgt, dass die Abweichung des Mittelwerts der Phasenabtastverstärkung (PDG) minimiert wird; und

    (a5) eine Filterschleife zur Nachführung eines Phasenoffsets des abgetasteten Mittelwerts der Phasendifferenz zu einer ungefähren Sampling-Zeit im Zentrum des Einheitsintervalls (UI), um ein präzises Nachführungs-Steuersignal zu erhalten;

    (a6) einen endlichen Automat (FSM), welcher ein Grobverschiebungs-Steuersignal erzeugt, wenn der Mittelwert der Phasendifferenz (APD) einen vorher festgelegten Schwellwert überschreitet;

    (a7) einen Binärrotierer, welcher den entserialisierten Datenstrom in Abhängigkeit von dem Grobverschiebungs-Steuersignal und dem präzisen Nachführungs-Steuersignal rotiert;
  • (b) einer Datenerkennungseinrichtung (DRM) zur Rückgewinnung der empfangenen Datenströme, welche eine Zahl von parallelen FIR-Filtern aufweist, wobei jedes Erkennungs-FIR-Filter Folgendes aufweist:

    (b1) eine Gewichtungseinheit zur Gewichtung von Datensamples des parallelisierten Datenstroms zur Sample-Zeit, die durch die Phaseneinstelleinrichtung eingestellt ist;

    (b2) eine Summenbildungseinheit zur Summenbildung der gewichteten Datensamples; und

    (b3) eine Vergleichseinheit zum Vergleich der aufsummierten Datensamples mit einem Schwellwert zum Abtasten des logischen Werts eines Datenbits innerhalb des empfangenen seriellen Datenstroms.

Ein Vorteil der erfindungsgemäßen Einrichtung zur Takt- und Datenrückgewinnung liegt darin, dass die technische Realisierung vollständig im digitalen Bereich durchgeführt ist.

Da es keine Rückkopplungsschleife gibt, kann kein Schwingen auftreten, auch nicht bei hohen Datenbitraten mit einer Datenrate von mehr als einem Gigabit pro Sekunde.

Da keine Rückkopplungsschleifen verwirklicht sind, ist die technische Komplexität der Einrichtung zur Takt- und Datenrückgewinnung gemäß der vorliegenden Erfindung vergleichsweise gering.

Ein weiterer Vorteil der erfindungsgemäßen Einrichtung zur Takt- und Datenrückgewinnung ist der, dass redundante Dateninformationen, die zur Phasensynchronisation benutzt werden, zur gleichen Zeit zur Rückgewinnung des seriellen Datenbitstroms verwendet werden. Demgemäß ist die Datenrückgewinnungseinrichtung in einer Störumgebung sehr robust.

Die Einrichtung zur Takt- und Datenrückgewinnung gemäß der vorliegenden Erfindung ist mit Bezug auf Abweichungen oder Jitter der Sampling-Phase sehr robust.

Ein weiterer Vorteil der erfindungsgemäßen Einrichtung zur Takt- und Datenrückgewinnung besteht darin, dass derselbe Schaltungsaufbau gleichzeitig für zwei unterschiedliche Funktionen benutzt wird, das heißt für die Nachführung der Phase bzw. Phase-Tracking und für Datenerkennung.

In einer bevorzugten Ausführungsform der Einrichtung zur Takt- und Datenrückgewinnung gemäß der vorliegenden Erfindung ist eine Bitausrichtungseinheit vorgesehen, welche von der Oversampling-Einheit erzeugte Datensamples innerhalb eines Einheitsintervalls (UI) simultan an die Serien-/Parallelumsetzereinheit anlegt.

In einer bevorzugten Ausführungsform der Einrichtung zur Takt- und Datenrückgewinnung gemäß der vorliegenden Erfindung weist der endliche Automat bzw. die „Finite State Machine" einen ersten Speicher zum Speichern von mindestens einem Phasenschwellwert und einen zweiten Speicher zum Speichern eines zu jedem Phasenhalteschwellwert gehörenden Koeffizienten zur Grobverschiebung auf.

In einer bevorzugten Ausführungsform der erfindungsgemäßen Einrichtung zur Takt- und Datenrückgewinnung weist der endliche Automat einen Komparator zum Vergleich des Mittelwerts der Phasendifferenz mit dem mindestens einen Phasenschwellwert auf und gibt einen zugehörigen Koeffizienten zur Grobverschiebung aus.

In einer bevorzugten Ausführungsform sind die Phasenschwellwerte programmierbar.

In einer bevorzugten Ausführungsform sind die Koeffizienten zur Grobverschiebung auch programmierbar.

In einer bevorzugten Ausführungsform der erfindungsgemäßen Einrichtung zur Takt- und Datenrückgewinnung weist der endliche Automat einen Multiplikator zur Multiplikation eines von dem Komparator ausgegebenen Koeffizienten zur Grobverschiebung mit einem Vorzeichenwert des Mittelwerts einer Phasendifferenz auf.

In einer bevorzugten Ausführungsform der erfindungsgemäßen Einrichtung zur Takt- und Datenrückgewinnung weist der binäre Rotierer ein Schieberegister zum Speichern von Datensamples des entserialisierten Datenstroms von mehr als einem Einheitsintervall (UI) und

einen Trommelverschieber auf, welcher alle Datensamples eines Einheitsintervalls (UI) und einige der benachbarten Datensamples des vorhergehenden Einheitsintervalls und eines folgenden Einheitsintervalls in Abhängigkeit von dem Signal zur Grobverschiebung und von dem präzisen Nachführungs-Steuersignal rotiert.

In einer bevorzugten Ausführungsform weist die Einrichtung zur Takt- und Datenrückgewinnung gemäß der vorliegenden Erfindung eine Einrichtung zur Abtastung der aktuellen Datendichte (DD) des entserialisierten Datenbitstroms und eine Einrichtung zur Einstellung der Phasenabtastverstärkung (PDG) in Abhängigkeit von der abgetasteten aktuellen Datendichte (DD) auf.

In einer bevorzugten Ausführungsform der Einrichtung zur Takt- und Datenrückgewinnung gemäß der vorliegenden Erfindung weist die Einrichtung zur Abtastung der aktuellen Datendichte eine Vielzahl von EXOR-Gattern auf, wobei jedes EXOR-Gatter zwei von der Oversampling-Einheit erzeugte benachbarte Datensamples vergleicht, um zu entscheiden, ob ein Datenübergang stattgefunden hat.

In einer bevorzugten Ausführungsform der erfindungsgemäßen Einrichtung zur Takt- und Datenrückgewinnung weist die Einrichtung zur Abtastung der aktuellen Datendichte weiterhin eine Summiereinrichtung zur Aufsummierung der Zahl von von den EXOR-Gattern abgetasteten Datenübergängen auf.

In einer bevorzugten Ausführungsform der Einrichtung zur Takt- und Datenrückgewinnung gemäß der vorliegenden Erfindung berechnet die Einrichtung zur Einstellung der Phasenabtastverstärkung die Phasenabtastverstärkung durch Multiplikation der aufsummierten Zahl von Datenübergängen mit einem Multiplikationsfaktor (MF).

In einer bevorzugten Ausführungsform der erfindungsgemäßen Einrichtung zur Takt- und Datenrückgewinnung wird der Multiplikationsfaktor (MF) erhöht, wenn die abgetastete Zahl von Datenübergängen abgenommen hat.

In einer bevorzugten Ausführungsform der Einrichtung zur Takt- und Datenrückgewinnung gemäß der vorliegenden Erfindung ist die Zahl (N) von EXOR-Gattern zur Abtastung der aktuellen Datendichte durch das Produkt aus dem Dezimierungsfaktor (DF) der Serien-/Parallelumsetzereinheit und der Oversampling-Rate (OSR) der Oversampling-Einheit gegeben: N = DF × OSR

In einer bevorzugten Ausführungsform der Einrichtung zur Takt- und Datenrückgewinnung gemäß der vorliegenden Erfindung beträgt der Dezimierungsfaktor (DF) der Serien-/Parallelumsetzereinheit acht (DF = 8).

In einer bevorzugten Ausführungsform der erfindungsgemäßen Einrichtung zur Takt- und Datenrückgewinnung beträgt die Oversampling-Rate (OSR) der Oversampling-Einheit vier (OSR = 4).

In einer bevorzugten Ausführungsform der Einrichtung zur Takt- und Datenrückgewinnung gemäß der vorliegenden Erfindung beträgt die Datenübertragungsrate (DR) des seriellen Datenbitstroms mehr als ein Gigabit pro Sekunde. DR ≥ 1 Gbit/s

In einer bevorzugten Ausführungsform der erfindungsgemäßen Einrichtung zur Takt- und Datenrückgewinnung weist die Gewichtungseinheit der Datenerkennungseinrichtung Signalverstärker auf, wobei jeder Signalverstärker ein jeweiliges Datensample mit einer programmierbaren Verstärkung verstärkt.

In einer bevorzugten Ausführungsform der Einrichtung zur Takt- und Datenrückgewinnung gemäß der vorliegenden Erfindung sind die FIR-Filter zur Datenerkennung der Datenerkennungseinrichtung mit einem FIFO-Register verbunden.

In einer bevorzugten Ausführungsform der erfindungsgemäßen Einrichtung zur Takt- und Datenrückgewinnung korrespondiert die Zahl von FIR-Filtern zur Datenerkennung zu dem Dezimierungsfaktor (DF) der Serien-/Parallel-Low-Umsetzereinheit.

In einer bevorzugten Ausführungsform der Einrichtung zur Takt- und Datenrückgewinnung gemäß der vorliegenden Erfindung weist die Oversampling-Einheit eine vorher festgelegte Zahl von taktgetriggerten Sampling-Elementen auf.

In einer bevorzugten Ausführung sind die Sampling-Elemente als D-Flipflops ausgebildet.

In einer alternativen Ausführung sind die Sampling-Elemente als D-Latches ausgebildet.

In einer bevorzugten Ausführungsform der Einrichtung zur Takt- und Datenrückgewinnung gemäß der vorliegenden Erfindung wird jedes Sampling-Element durch ein von der Phaseninterpolationseinheit erzeugtes korrespondierendes Referenzphasensignal getaktet.

In einer bevorzugten Ausführungsform der erfindungsgemäßen Einrichtung zur Takt- und Datenrückgewinnung empfängt die Einrichtung zur Erzeugung von äquidistanten Sampling-Phasensignalen ein Referenztaktsignal von einem Referenztaktgenerator.

In einer bevorzugten Ausführungsform der Einrichtung zur Takt- und Datenrückgewinnung gemäß der vorliegenden Erfindung wird der Referenztaktgenerator durch einen Phasenregelkreis (PLL) gebildet.

In einer bevorzugten Ausführungsform der erfindungsgemäßen Einrichtung zur Takt- und Datenrückgewinnung ist eine Verriegelungsabtasteinheit vorgesehen, welche abtastet, ob die Einrichtung zur Takt- und -Datenrückgewinnung mit dem empfangenen seriellen Datenbitstrom verriegelt ist.

In einer bevorzugten Ausführungsform der Einrichtung zur Takt- und Datenrückgewinnung gemäß der vorliegenden Erfindung ist eine Übergangsverlustabtasteinheit vorgesehen, welche abtastet, wann der serielle Datenbitstrom aufgehört hat.

In einer bevorzugten Ausführungsform der erfindungsgemäßen Einrichtung zur Takt- und Datenrückgewinnung weist die digitale Steuereinheit weiterhin die Verriegelungsabtasteinheit und die Übergangsverlustabtasteinheit auf.

In einer bevorzugten Ausführungsform der Einrichtung zur Takt- und Datenrückgewinnung gemäß der vorliegenden Erfindung weisen die äquidistanten Referenzphasensignale eine Phasendifferenz &Dgr;&phgr; von 45° auf um acht Phasensegmente festzulegen.

In einer bevorzugten Ausführungsform der erfindungsgemäßen Einrichtung zur Takt- und Datenrückgewinnung interpoliert die Phaseninterpolationseinheit Phasensignale in jedem Phasensegment auf der Basis der äquidistanten Referenzphasensignale.

Die Erfindung sieht außerdem ein Verfahren zur Rückgewinnung von Takt- und Daten eines empfangenen seriellen Datenstroms vor, welches die folgenden Verfahrensschritte aufweist:

  • (a1) Oversampeln des empfangenen Datenbitstroms mit Sampling-Phasensignalen mit einer vorher festgelegten Körnung;
  • (a2) Umsetzen des oversampelten Datenbitstroms in einen entserialisierten Datenstrom;
  • (a3) Abtasten eines Mittelwerts einer Phasendifferenz (AVG_PH) zwischen dem empfangenen seriellen Datenbitstrom und den Sampling-Phasensignalen, indem eine Phasenabtastverstärkung (PDG) in Abhängigkeit von der Datendichte (DD) des parallelisierten Datenstroms eingestellt wird, um die Abweichung des entserialisierten Mittelwerts der Phasenabtastverstärkung zu minimieren;
  • (a4) Filtern des abgetasteten Mittelwerts der Phasendifferenz zum Erzeugen eines präzisen Nachführungs-Steuersignals, das zum Nachführen eines kleinen Phasenoffsets des des Mittelwerts des Phasensignals an einem idealen Sampling-Punkt in dem Zentrum des Einheitsintervalls (UI) vorgesehen ist;
  • (a5) Vergleichen des abgetasteten Mittelwerts der Phasendifferenz mit mindestens einem Schwellwert, um ein Steuersignal zur Grobverschiebung zu erzeugen;
  • (a6) Rotieren des entserialisierten Datenstroms in Abhängigkeit von dem Steuersignal zur Grobverschiebung und dem präzisen Nachführungs-Steuersignal mittels eines binären Rotierers;
  • (b1) Gewichten von Datensamples des entserialisierten Datenstroms zur idealen Sampling-Zeit;
  • (b2) Aufsummieren der gewichteten Datensamples;
  • (b3) Vergleichen der aufsummierten gewichteten Datensamples mit einem Schwellwert, um den logischen Wert eines Datenbits innerhalb des seriellen Datenbitstroms abzutasten.

Im Folgenden werden bevorzugte Ausführungsformen der Einrichtung zur Takt- und Datenrückgewinnung gemäß der vorliegenden Erfindung und des Verfahrens zum Rückgewinnen von Takt und Daten mit Bezug auf die beigefügten Zeichnungen beschrieben.

1 zeigt eine Takt- und Datenrückgewinnungseinrichtung nach dem Stand der Technik.

2 zeigt ein PLL-basiertes Taktrückgewinnungssystem nach dem Stand der Technik.

3a, 3b zeigt ein Phasepicking-Datenrückgewinnungssystem nach dem Stand der Technik.

4 zeigt eine bevorzugte Ausführungsform der mitgekoppelten Einrichtung zur Takt- und Datenrückgewinnung gemäß der vorliegenden Erfindung.

5 zeigt ein Impulssignaldiagramm zur Darstellung der Funktionalität der Bitausrichtungseinheit, die in einer bevorzugten Ausgestaltung der mitgekoppelten Einrichtung zur Rückgewinnung von Takt und Daten gemäß der vorliegenden Erfindung vorgesehen ist.

6 zeigt ein Blockdiagramm einer in einer bevorzugten Ausgestaltung der erfindungsgemäßen Einrichtung zur Takt- und Datenrückgewinnung vorgesehenen digitalen Steuereinheit.

7a, 7b zeigen eine bevorzugte Ausführung der binären Phasenabtasteinheit gemäß der vorliegenden Erfindung.

8a zeigt eine Phasenabtastverstärkung einer konventionellen binären Phasenabtasteinheit.

8b zeigt die Phasenabtastverstärkung der erfindungsgemäßen Phasenabtasteinheit nach den 7a, 7b.

9 zeigt eine bevorzugte Ausgestaltung des endlichen Automaten, wie er innerhalb der erfindungsgemäßen Takt- und Datenrückgewinnungseinrichtung vorgesehen ist.

10 zeigt eine bevorzugte Ausführung eines Trackingschleifenfilters, wie er innerhalb einer bevorzugten Ausgestaltung der erfindungsgemäßen Takt- und Datenrückgewinnungseinrichtung vorgesehen ist.

11 zeigt ein Zeitdiagramm zur Darstellung der Funktionalität einer Modulus-Berechnung, wie sie in dem Trackingschleifenfilter gemäß der in 10 gezeigten vorliegenden Erfindung vorgesehen ist.

12 zeigt eine bevorzugte Ausgestaltung des binären Rotierers, wie er innerhalb einer bevorzugten Ausgestaltung der erfindungsgemäßen Takt- und Datenrückgewinnungseinrichtung vorgesehen ist.

13 zeigt eine bevorzugte Ausführungsform der Datenerkennungseinheit gemäß der vorliegenden Erfindung.

14 zeigt ein Zeitdiagramm zur Darstellung der Funktionalität der Datenerkennungseinheit gemäß der vorliegenden Erfindung.

15a zeigt eine Übertragungsfunktion eines FIR-Filters zur Datenerkennung gemäß der vorliegenden Erfindung.

15b zeigt eine korrespondierende Impulsantwort eines FIR-Filters zur Datenerkennung gemäß der vorliegenden Erfindung.

15c zeigt eine Impulsantwort eines FIR-Filters, wie er in der erfindungsgemäßen Datenerkennungseinheit verwirklicht ist.

16 zeigt eine zweite Ausführungsform der mitgekoppelten Einrichtung zur Rückgewinnung von Takt und Daten gemäß der vorliegenden Erfindung.

17 zeigt eine dritte Ausführungsform der mitgekoppelten Einrichtung zur Rückgewinnung von Takt und Daten gemäß der vorliegenden Erfindung.

Wie aus 4 ersichtlich ist, weist die der mitgekoppelten Einrichtung 1 zur Rückgewinnung von Takt und Daten einen Dateneingang 2 zum Empfang des seriellen Datenbitstroms über einen Datenübertragungskanal auf. Die rückgewonnenen Datenströme werden von der Takt- und Datenrückgewinnungseinrichtung 1 über einen Datenausgabeanschluss 3 ausgegeben.

Die mitgekoppelte Einrichtung 1 zur Rückgewinnung von Takt und Daten umfasst weiterhin einen Anschluss 4 für einen Referenztakteingang zum Empfang eines Referenztaktsignals von einem Taktsignalgenerator oder einem Systemtaktsignal. Das rückgewonnene Taktsignal des empfangenen seriellen Bitstroms wird von der Takt- und Datenrückgewinnungseinrichtung 1 über einen Taktausgabeanschluss 5 ausgegeben. Weiterhin ist ein Ausgabeanschluss 7 zum Anzeigen bzw. Melden vorgesehen, dass die Takt- und Datenrückgewinnungseinrichtung 1 mit dem seriellen Datenbitstrom verriegelt bzw. synchronisiert ist. Falls der empfangene serielle Datenbitstrom unterbrochen oder angehalten wird, wird dieses von dem Ausgabeanschluss 6 der Takt- und Datenrückgewinnungseinrichtung 1 angezeigt bzw. gemeldet.

Die erfindungsgemäße mitgekoppelte Einrichtung 1 zur Rückgewinnung von Takt und Daten weist einen Verzögerungsregelkreis 8 auf, welcher äquidistante Referenzphasensignale Pi auf der Basis des empfangenen Referenztaktsignals erzeugt, das am Anschluss 4 für den Takteingang angelegt ist.

Die Referenzphasensignale Pi sind äquidistante Referenzphasensignale, das heißt die Phasendifferenz &Dgr;&phgr; zwischen den Referenzphasensignalen ist konstant.

Die in 4 dargestellte Einrichtung 1 zur Rückgewinnung von Takt und Daten weist weiterhin eine Phaseninterpolationseinheit 9 auf, welche die erzeugten Referenzphasensignale Pi interpoliert und das Phasensignal mit einer vorher festgelegten Körnung ausgibt.

Das Phasensignal Sxy, welches eine Phase zwischen einer ersten Referenzphase von zum Beispiel 0° und einer zweiten Referenzphase von zum Beispiel 45° aufweist, wird erzeugt, indem die Verstärkungskoeffizienten der jeweiligen Signalverstärker in der Phaseninterpolationseinheit 9 eingestellt werden und indem eine Aufsummierung der gewichteten Signale ausgeführt wird. Je mehr Referenzphasensignale Pi von dem Verzögerungsregelkreis 8 erzeugt werden, je höher ist die Genauigkeit der Phaseninterpolation, die durch die Phaseninterpolationseinheit 9 ausgeführt wird.

Die interpolierten Phasensignale Si werden von der Phaseninterpolationseinheit 9 an eine Oversampling-Einheit 10 der mitgekoppelten Einrichtung 1 zur Rückgewinnung von Takt und Daten geleitet. Die Oversampling-Einheit 10 empfängt den gelieferten seriellen Datenbitstrom über Puffer. Der empfangene Datenbitstrom wird mittels der interpolierten Referenzphasensignale Si gemäß einer vorher festgelegten Oversampling-Rate (OSR) oversampelt.

Der Ausgang der Oversampling-Einheit 10 ist über eine Bitausrichtungseinheit 11 mit einer Serien-/Parallelumsetzereinheit 12 verbunden, welche den oversampelten Datenstrom in einen entserialisierten Datenstrom mit einem vorher festgelegten Dezimierungsfaktor (DF) umsetzt. Die Weite des entserialisierten Datenstroms ist definiert durch das Produkt aus der Oversampling-Rate (OSR) und dem Dezimierungsfaktor (DF).

5 zeigt ein Impulsdiagramm zur Darstellung der Funktionalität der Ausrichtungseinheit 11. Die von der Oversampling-Einheit 10 erzeugten Datensamples, die zu demselben Signal-Auge oder Einheitsintervall (UI) gehören, weisen eine bestimmte relative Zeitverzögerung auf. Die Bitausrichtungseinheit 11 führt alle Datensamples, die zu demselben Einheitsintervall (UI) gehören, gleichzeitig der Serien-/Parallelumsetzereinheit 12 zu.

Der von der Serien-/Parallelumsetzereinheit 12 erzeugte entserialisierte Datenstrom wird einer digitalen Steuereinheit 13 innerhalb der mitgekoppelten Einrichtung 1 zur Rückgewinnung von Takt und Daten zugeleitet.

6 zeigt eine bevorzugte Ausgestaltung der digitalen Steuereinheit 13. Die digitale Steuereinheit 13 weist ein erstes Register 14 zum Speichern des empfangenen parallelisierten Datenstroms von der Serien-/Parallelumsetzereinheit 12 auf. Die digitale Steuereinheit 13 weist weiterhin Register 15, 16 auf, um entserialisierte Datensamples zu unterschiedlichen Zeiten zu speichern, das heißt Datensamples von benachbarten Einheitsintervallen (UI). Die Register 14, 15, 16 werden alle von einer internen Taktleitung 17 getaktet, welche ein Taktsignal mit einer Taktfrequenz liefert, die ein Bruchteil der Taktfrequenz des an dem Anschluss 4 für den Referenztakteingang anliegenden Referenztaktsignals ist. Der Bruchteil korrespondiert zu dem Dezimierungsfaktor (DF) der Serien-/Parallelumsetzereinheit 12. Die im Register 14 gespeicherten entserialisierten Datensamples werden an eine binäre Phasenabtasteinheit 18 innerhalb der digitalen Steuereinheit 13 geleitet. Die binäre Phasenabtasteinheit 18 ist zum Abtasten eines Mittelwerts einer Phasendifferenz zwischen dem empfangenen seriellen Datenbitstrom und dem Referenzphasensignal vorgesehen, indem eine Phasenabtastverstärkung in Abhängigkeit von der aktuellen Datendichte (DD) des entserialisierten Datenstroms so eingestellt wird, dass die Abweichung des Mittelwerts der Phasenabtastverstärkung (PDG) minimiert wird.

Der von dem binären Phasenabtaster 18 berechnete Mittelwert der Phasendifferenz (AVG-PH) wird über einen Puffer 19 an ein Trackingschleifenfilter 20 und einen endlichen Automat innerhalb der digitalen Steuereinheit 13 geführt. Das nichtlineare Trackingschleifenfilter 20 ist vorgesehen, um einen kleinen Phasenoffset des abgetasteten Mittelwerts des Phasensignals um einen idealen Sampling-Punkt herum im Zentrum des Einheitsintervalls (UI) nachzuführen, um ein korrespondierendes präzises Nachführungs-Steuersignal zu erzeugen.

Der endliche Automat 21 tastet ab, ob der Mittelwert der Phasendifferenz einen vorher festgelegten Phasenschwellwert überschritten hat und erzeugt ein korrespondierendes Steuersignal zu Grobverschiebung.

Das von dem Trackingschleifenfilter 20 erzeugte präzise Nachführungs-Steuersignal und das von dem endlichen Automat 21 erzeugte Steuersignal zur Grobverschiebung wird an einen binären Rotierer 22 innerhalb der digitalen Steuereinheit 13 geleitet.

Der binäre Rotierer 22 rotiert den im Register 16 gespeicherten entserialisierten Datenstrom in Abhängigkeit von dem Steuersignal zur Grobverschiebung und in Abhängigkeit von den präzisen Nachführungs-Steuersignal.

Die digitale Steuereinheit 13 der mitgekoppelten Takt- und Datenrückgewinnungseinrichtung 1 gemäß der vorliegenden Erfindung weist weiterhin eine Datenerkennungseinheit 23 zum Rückgewinnen des empfangenen Datenbitstroms auf. Die Datenerkennungseinheit 23 empfängt den rotierten entserialisierten Datenstrom von dem binären Rotierer 22. Der Ausgang der Datenerkennungseinheit 23 ist über ein FIFO-Register 24 an den Ausgangsdatenanschluss 3 der erfindungsgemäßen mitgekoppelten Takt- und Datenrückgewinnungseinrichtung 1 angeschlossen.

In einer bevorzugten Ausführungsform der mitgekoppelten Takt- und Datenrückgewinnungseinrichtung 1 beinhaltet die digitale Steuereinheit 13 eine Übergangsverlustabtasteinheit 25 und eine Verriegelungsabtasteinheit 26.

Die Übergangsverlustabtasteinheit 25 tastet ab, wann der am Eingangsanschluss 2 eingebrachte serielle Datenbitstrom aufgehört hat und zeigt die Unterbrechung der empfangenen seriellen Daten an, indem er ein CDR-Verlust-Signal über den Anschluss 6 ausgibt.

Die Verriegelungsabtasteinheit 26 tastet ab, ob die Takt- und Datenrückgewinnungseinrichtung 1 mit dem empfangenen Datenbitstrom verriegelt bzw. synchronisiert ist und zeigt eine solche Verriegelung mittels eines CDR-Verriegelungs-Signals über den Anschluss 7 an.

7a, 7b zeigen eine bevorzugte Ausführungsform des binären Phasenabtasters 18 gemäß der vorliegenden Erfindung. Die binäre Phasenabtasteinheit 18 innerhalb der digitalen Steuereinheit 13 ist zum Abtasten eines Mittelwerts der Phasendifferenz (APD) zwischen dem empfangenen Datenbitstrom und dem Referenzphasensignal Si vorgesehen, indem eine Phasenabtastverstärkung (PDG) in Abhängigkeit von den aktuellen Datendichte (DD) des entserialisierten Datenstroms so eingestellt wird, dass die Abweichung des Mittelwerts der Phasenabtastverstärkung (PDG) minimiert wird.

Die binäre Phasenabtasteinheit 18 weist Einrichtungen 18a zum Abtasten der aktuellen Datendichte DD des parallelisierten Datenbitstroms und Einrichtungen 18b zum Einstellen der Phasenabtastverstärkung in Abhängigkeit von der abgetasteten aktuellen Datendichte DD auf. Die aktuelle Datendichte DD wird von einer Vielzahl von EXOR-Gattern abgetastet, wobei jedes EXOR-Gatter zwei benachbarte Datensamples vergleicht, um zu entscheiden, ob ein Datenübergang stattgefunden hat. Aufsummiereinrichtungen sind vorgesehen, um die Zahl der von den EXOR-Gattern abgetasteten Datenübergänge zu addieren. Der Ausgang der Aufsummiereinrichtungen 18a ist an die Verstärkungseinstelleinheit 18b zur Einstellung der Phasenabtastverstärkung (PDG) angeschlossen.

8a zeigt ein Diagramm der Phasenabtastverstärkung einer üblichen binären Phasenabtasteinheit.

8b zeigt ein Diagramm zur Darstellung der Funktionalität der Einrichtungen 18b zur Einstellung der Phasenabtastverstärkung (PDG) in Abhängigkeit von der abgetasteten aktuellen Datendichte DD innerhalb der binären Phasenabtasteinheit 18 gemäß der vorliegenden Erfindung, wie in 7 dargestellt. Die Einrichtungen 18b zur Einstellung der Phasenabtastverstärkung PDG berechnen die Phasenabtastverstärkung (PDG) durch Multiplikation der aufsummierten Zahl von Datenübergängen mit einem Multiplikationsfaktor (MF). Der Multiplikationsfaktor (MF) wird von der PD-Verstärkungseinstelleinheit 18b erhöht, wenn die abgetastete Zahl von Datenübergängen innerhalb des empfangenen seriellen Datenbitstroms zugenommen hat.

Die Zahl von EXOR-Gattern, die zur Abtastung der aktuellen Datendichte (DD) zur Anwendung kommen, wird durch das Produkt aus dem Dezimierungsfaktor (DF) der Serien-/Parallelumsetzereinheit 12 und der Oversampling-Rate (OSR) der Oversampling-Einheit 10 gegeben: N = DF × OSR

In einer bevorzugten Ausführung der mitgekoppelten Einrichtung 1 zur Takt – und Datenrückgewinnung beträgt der Dezimierungsfaktor (DF) der Serien-/Parallelumsetzereinheit 12 acht (DF = 8), und die Oversampling-Rate (OSR) der Oversampling-Einheit beträgt vier (OSR = 4).

Die Zahl der EXOR-Gatter innerhalb des binären Phasenabtasters 18b beträgt demgemäß 32, um bis zu 32 Datenübergänge abzutasten, wie in 12 gezeigt.

Wenn die Zahl von Datenübergängen größer ist als 16, wird der Multiplikationsfaktor MF auf 1 gesetzt.

Wenn die Zahl von Übergängen zwischen 8 und 16 liegt, wird der Multiplikationsfaktor MF auf 2 gesetzt.

Wenn die Zahl von Datenübergängen zwischen 4 und 8 liegt, wird der Multiplikationsfaktor MF auf 4 gesetzt.

Wenn die Zahl von abgetasteten Datenübergängen zwischen 2 und 4 liegt, wird der Multiplikationsfaktor MF auf 8 gesetzt.

Wenn die Zahl von abgetasteten Übergängen 2 beträgt, wird der Multiplikationsfaktor MF auf 16 gesetzt und

Wenn die Zahl von abgetasteten Übergängen nur 1 beträgt, wird der Multiplikationsfaktor MF auf 32 gesetzt.

In einer alternativen Ausführungsform wird der Multiplikationsfaktor MF auf die möglichen größte Zahl von Übergängen normiert (NUM-Trmax = DF·OSR).

Der berechnete Mittelwert des Phasensignals (AVG-PH) ist durch das Produkt aus dem Multiplikationsfaktor MF und der Zahl von abgetasteten Datenübergängen (NUM-TR) gegeben.

Je geringer die Datendichte DD des empfangenen Datenbitstroms ist, je größer ist der gesetzte Multiplikationsfaktor MF der PD-Verstärkungseinstellungseinheit innerhalb des binären Phasenabtasters 18. Dementsprechend kompensiert der binäre Phasenabtaster 18 der Erfindung Änderungen der Datendichte DD des empfangenen seriellen Bitstroms so, dass die erfindungsgemäße Einrichtung 1 zur Takt- und Datenrückgewinnung unempfindlich gegenüber Änderungen der Datendichte DD wird.

9 zeigt eine bevorzugte Ausgestaltung des endlichen Automaten 21 innerhalb der digitalen Steuereinheit 13 wie in 6 gezeigt.

Der endliche Automat 21 weist einen ersten Speicher 21a zum Speichern von mindestens einem Phasenschwellwert und einen zweiten Speicher 21b zum Speichern von Koeffizienten Ai zur Grobverschiebung auf.

Ein Komparator 21c innerhalb des endlichen Automaten 21 vergleicht den von dem binären Phasenabtaster 18 erzeugten Mittelwert des Phasensignals AVG-PH mit den Phasenschwellwerten Vth, die in dem ersten Speicher 21a gespeichert sind. Die Phasenschwellwerte sind programmierbar. In einer Ausführungsform sind die Differenzen zwischen den Phasenschwellwerten konstant, wobei in einer alternativen Ausführungsform die Differenzen zwischen den Phasenschwellwerten binär gewichtet sind. Die Zahl von vorgesehenen Phasenschwellwerten Vth ist ebenfalls veränderbar. Wenn der ankommende Mittelwert des Phasensignals einen Phasenschwellwert Vth überschreitet, wird ein zugehöriger Koeffizient Ai zur Grobverschiebung von dem Komparator 21c aus dem zweiten Speicher 21b ausgelesen und über eine Leitung an einen Multiplizierer 21d in dem endlichen Automaten 21 geleitet.

Ein Berechnungsschaltkreis 21e berechnet das Vorzeichen des ankommenden Mittelwerts des Phasensignals und führt das abgetastete Vorzeichen dem Multiplizierer 21d zu. Der Multiplizierer 21d multipliziert das abgetastete Vorzeichen des Mittelwerts des Phasensignals mit dem aus dem Speicher 21b ausgelesenen Koeffizienten Ai zur Grobverschiebung, um ein Steuersignal zur Grobverschiebung zu berechnen. Das von dem endlichen Automat 21 berechnete Steuersignal zur Grobverschiebung wird dem binären Rotierer 22 zugeführt, wie aus 6 ersehen werden kann. Das Steuersignal zur Grobverschiebung ist vorgesehen, um große Phasenverschiebungen zu kompensieren, die in dem empfangenen seriellen Datenbitstrom von der binären Phasenabtasteinheit 18 abgetastet werden.

10 zeigt eine bevorzugte Ausführung des Trackingschleifenfilters 20 innerhalb der digitalen Steuereinheit 13, wie in 6 dargestellt. Das Trackingschleifenfilter 20 ist ein nichtlineares Schleifenfilter und dazu vorgesehen, einen kleinen Phasenoffset des abgetasteten Mittelwerts des Phasensignals zu einer idealen Sample-Zeit im Zentrum des Einheitsintervalls nachzuführen. Das Trackingschleifenfilter 20 berechnet ein präzises Nachführungs-Steuersignal für den binären Rotierer 22, das dazu vorgesehen ist, um sehr kleine Phasenverschiebungen zur idealen Sample-Zeit zu kompensieren. Das Trackingschleifenfilter 20 weist eine Summiereinrichtung 20a auf, deren Ausgang mit einer Subtraktionseinrichtung 20b und einer Modulusberechnungseinheit 20c verbunden ist. Die Summiereinrichtung 20a empfängt den Mittelwert des Phasensignals, welcher in einem internen Register 20f gespeichert und mittels eines internen Verstärkers 20g mit einer steuerbaren Verstärkung verstärkt ist. Die Modulusberechnungseinheit 20c erzeugt ein dreieckiges Ausgangssignal, wie in 11 dargestellt ist. Das Ausgangssignal der Modulusberechnungseinheit 20c wird über ein Verzögerungselement 20d auf die Summiereinrichtung 20a rückgekoppelt. Das Ausgangssignal der Modulusberechnungseinheit 20c wird außerdem von dem Ausgangssignal der Summiereinrichtung 20a mittels der Subtraktionseinrichtung 20b subtrahiert. Das Ausgangssignal der Subtraktionseinrichtung 20b wird an eine Vorzeichenberechnungseinrichtung 20e ausgegeben, welche den Vorzeichenwert als das präzise Nachführungs-Steuersignal über eine Steuerleitung an den binären Rotierer 22 leitet.

12 zeigt eine bevorzugten Ausführung des binären Rotierers 22 innerhalb der digitalen Steuereinheit 13 der mitgekoppelten Einrichtung 1 zur Rückgewinnung von Takt und Daten gemäß der vorliegenden Erfindung, wie in 6 dargestellt. In der in 12 dargestellten bevorzugten Ausführung weist der binäre Rotierer 22 verschiedene Register 22a, 22b, 22c zum Speichern von Datensamples des entserialisierten Datenstrom zu unterschiedlichen Zeiten auf. Wie aus 12 ersichtlich ist, speichert das erste Register 22a n Datensamples in der Zeit ti, Register 22b speichert n Datensamples in der Zeit ti+1 und Register 22b speichert n Datensamples in der Zeit ti+2. Alle Register werden von dem dezimierten Taktsignal getaktet, welches über eine interne Taktleitung anliegt. Die Schieberegister 22a, 22b, 22c sind zum Speichern von Datensamples des entserialisierten Datenstroms über mehr als ein Einheitsintervall (UI) vorgesehen. In der dargestellten Ausführung speichern die Schieberegister 22a, 22b, 22c Datensamples von drei benachbarten Einheitsintervallen. Alle Datensamples des Registers 22b werden über Auswahleinrichtungen 22d an einen Trommelverschieber 22e innerhalb des binären Rotierers 22 geleitet. Weiter werden einige der Datensamples in den benachbarten Signal-Augen oder Einheitsintervallen ebenfalls an den Trommelschieber 22e geleitet. Wie in 12 gezeigt, werden drei im Register 22 für ein vorhergehendes Signal-Auge gespeicherte Datensamples und drei im Register 22c in einem folgenden Signal-Auge gespeicherte Datensamples ebenfalls dem Trommelschieber 22e zugeführt. Der Trommelschieber 22e rotiert alle n Datensamples des zentralen Einheitsintervalls und die Datensamples der vorhergehenden und des folgenden Einheitsintervalls (UI) in Abhängigkeit von dem durch den endlichen Automat 21 erzeugten Steuersignal zur Grobverschiebung und in Abhängigkeit von dem durch das Trackingschleifenfilter 20 erzeugten präzisen Nachführungs-Steuersignal. Das rotierte Signal wird in einem internen Register 22f gespeichert und der Datenerkennungseinheit 23 zugeführt, wie in 6 dargestellt ist.

13 stellt eine bevorzugte Ausführungsform der Datenerkennungseinheit 23 innerhalb der digitalen Steuereinheit 13 dar.

Die Datenerkennungseinrichtung 23 ist zur Rückgewinnung des empfangenen Datenstroms vorgesehen und weist eine Zahl von parallelen FIR-Filtern DR-FIR zur Datenerkennung auf. Jedes Datenerkennungsfilter (DR-FIRi) weist eine Gewichtungseinheit zur Gewichtung der Datensamples des parallelisierten Datenstroms um die Sample-Zeit herum auf, die von der Phaseneinstellungseinrichtung eingestellt wird. Weiterhin weist jedes FIR-Filter eine Summiereinheit (SUM) zum Aufsummieren der gewichteten Datensamples und eine Komparatoreinheit (COMP) zum Vergleichen der aufsummierten Datensamples mit einem Schwellwert auf, um den logischen Wert eines Datenbits Di innerhalb des empfangenen seriellen Datenbitstroms abzutasten. Wenn das aufsummierte Datensample größer ist als ein programmierbarer erster Schwellwert Vth, wird entschieden, dass ein empfangenes Datenbit einen logischen „High-Wert" besitzt. Wenn die aufsummierten Datensamples kleiner sind als ein programmierbarer zweiter Schwellwert Vth0, wird entschieden, dass ein empfangenes Datenbit einen logischen „Low-Wert" besitzt. Die FIR-Filter DR-FIRi zur Datenerkennung sind mit einem FIFO-Register verbunden, welches den rückgewonnenen Datenbitstrom über einen Ausgangsanschluss 3 der Datenrückgewinnungseinheit 1 ausgibt. Die Zahl der FIR-Filter zur Datenerkennung korrespondiert zu dem Dezimierungsfaktor (DF) der Serien-/Parallelumsetzereinheit 12. Die Datensamples des entserialisierten Datenbitstroms um die Sample-Zeit herum werden von den FIR-Filtern zur Datenerkennung mittels Verstärkern mit programmierbaren Verstärkungen ai gewichtet. Die programmierbaren Verstärkungen ai werden auf die FIR-Filter zur Datenerkennung von einer Steuereinheit innerhalb der Datenerkennungseinheit 23 aufgebracht.

Die Verstärkung a5 des Datensamples, das am nächsten an dem idealen Sampling-Punkt in dem Zentrum eines Signal-Auges liegt, wird von der Steuereinheit innerhalb der Datenerkennungseinheit eingestellt, um den höchsten Wert aufzuweisen, wie aus der 14 ersichtlich ist. Das Band der gewichteten Datensamples breitet sich über verschiedene Signal-Augen aus, wie in 14 gesehen werden kann. Jedes Signal-Auge wird separat bewertet, basierend auf der Impulsantwort der FIR-Filter zur Datenerkennung.

Jedes FIR-Filter zur Datenerkennung bewertet ebenfalls Datensamples von mindestens einem vorhergehenden Signaldaten-Auge und von mindestens einem folgenden Signaldaten-Auge. Dergestalt, dass die Datenerkennung durch die FIR-Filter robust gegenüber zusätzlichen Störungen und Metastabilität von Sampling-Bausteinen in der Oversampling-Einheit 10 und in der Serien-/Parallelumsetzereinheit 12 ist.

15c zeigt die Impulsantwort für drei unterschiedliche Arten von FIR-Filtern zur Datenerkennung, wie sie in der erfindungsgemäßen Datenerkennungseinheit 23 zur Anwendung kommen. Die Filterkoeffizienten für bevorzugte Ausführungsformen der FIR-Filter A, B, C sind in 15 dargestellt.

15a zeigt die Übertragungsfunktion eines FIR-Filters zur Datenerkennung gemäß einer bevorzugten Ausführungsform.

15b zeigt die korrespondierende Impulsantwort einer bevorzugten Ausführungsform eines FIR-Filters zur Datenerkennung, wie er in der erfindungsgemäßen Datenerkennungseinheit 23 zur Anwendung kommt.

16 stellt eine zweite Ausführungsform der mitgekoppelten Einrichtung 1 zur Rückgewinnung von Takt und Daten gemäß der vorliegenden Erfindung dar. In der in der 16 gezeigten zweiten Ausführungsform ist keine Phaseninterpolationseinheit 9 vorgesehen. Die Sampling-Phasensignale Si werden direkt von dem Verzögerungsregelkreis 8 erzeugt, welcher eine höhere Körnung aufweist als der Verzögerungsregelkreis in der in der 4 dargestellten ersten Ausführungsform.

17 zeigt eine dritte Ausführungsform der mitgekoppelten Einrichtung 1 zur Rückgewinnung von Takt und Daten gemäß der vorliegenden Erfindung. In dieser Ausführungsform ist keine Serien-/Parallelumsetzereinheit 12 vorgesehen. Der Datenstrom wird der digitalen Steuereinheit 13 von der Bitausrichtungseinheit 11 zugeleitet. Die digitale Steuereinheit 13 empfängt ein Steuersignal CLK, welches nicht mit einem Dezimierungsfaktor DF dezimiert ist.

1
Mitgekoppelte Einrichtung zur Takt- und Datenrückgewin
nung
2
Dateneingang
3
Datenausgang
4
Referenztakteingang
5
Taktausgang
6
Ausgang Verlustanzeige
7
Ausgang Verriegelungsanzeige
8
Verzögerungsregelkreis
9
Phaseninterpolationseinheit
10
Oversampling-Einheit
11
Bitausrichtungseinheit
12
Serien-/Parallelumsetzereinheit
13
Digitale Steuereinheit
14
Register
15
Register
16
Register
17
Interne Taktleitung
18
Binärer Phasenabtaster
19
Puffer
20
Trackingschleifenfilter
21
Endlicher Automat
22
Binärer Rotierer
23
Datenerkennungseinheit
24
FIFO
25
Übergangsverlustabtasteinheit
26
Verriegelungsabtasteinheit


Anspruch[de]
Mitgekoppelte Einrichtung zur Takt- und Datenrückgewinnung zur Rückgewinnung eines empfangenen seriellen Datenstroms mit:

(a) einer Mitkopplungs-Nachführeinrichtung zur Nachführung einer Sampling-Zeit zu dem Zentrum einer Intervalleinheit (UI) des empfangenen Datenstroms, wobei die Mitkopplungs-Nachführeinrichtung Folgendes aufweist:

(a1) eine Erzeugungseinrichtung für eine Sampling-Phase zur Erzeugung von äquidistanten Sample-Phasensignalen, die mit einer vorher festgelegten Körnung ausgegeben werden;

(a2) eine Oversampling-Einheit (OSU) zum Oversampling des empfangenen Datenstroms mit den Sample-Phasensignalen gemäß einer vorher festgelegten Oversampling-Rate (OSR);

(a3) eine Serien-/Parallelumsetzereinheit, welche den oversampelten Datenstrom in einen entserialisierten Datenstrom mit einem vorher festgelegten Dezimierungsfaktor (DF) umsetzt;

(a4) eine binäre Phasenabtasteinheit (BPD) zum Abtasten eines Mittelwerts einer Phasendifferenz (AVG-PH) zwischen dem empfangenen seriellen Datenstrom und den Sample-Phasensignalen, indem eine von der aktuellen Datendichte (DD) des entserialisierten Datenstroms abhängige Einstellung einer Phasenabtastverstärkung (PDG) so erfolgt, dass die Abweichung des Mittelwerts der Phasenabtastverstärkung (PDG) minimiert wird; und

(a5) eine Filterschleife zur Nachführung eines kleinen Phasenoffsets des abgetasteten Mittelwerts der Phasendifferenz zu einer ungefähren Sampling-Zeit im Zentrum des Einheitsintervalls (UI), um ein präzises Nachführungs-Steuersignal zu erhalten;

(a6) einen endlichen Automaten (FSM), welcher abtastet, ob der Mittelwert des Phasensignals mindestens einen vorher festgelegten Phasenschwellwert überschreitet, und welcher ein korrespondierendes Steuersignal zur Grobverschiebung erzeugt;

(a7) einen Binärrotierer, welcher den entserialisierten Datenstrom in Abhängigkeit von dem Grobverschiebungs-Steuersignal und in Abhängigkeit von dem präzisen Nachführungs-Steuersignal rotiert;

(b) einer Datenerkennungseinrichtung (DRM) zur Rückgewinnung des empfangenen Datenstroms, welche eine Zahl von parallelen FIR-Filtern zur Datenerkennung aufweist, wobei jedes FIR-Filter zur Datenerkennung Folgendes aufweist:

(b1) eine Gewichtungseinheit zur Gewichtung von Datensamples des entserialisierten Datenstroms, welcher auf die ideale Sampling-Zeit durch den binären Rotierer eingestellt ist;

(b2) eine Summenbildungseinheit zur Aufsummierung der gewichteten Datensamples; und

(b3) eine Vergleichseinheit zum Vergleich der aufsummierten Datensamples mit einem Schwellwert zum Abtasten des logischen Werts eines Datenbits innerhalb des empfangenen seriellen Datenstroms.
Mitgekoppelte Einrichtung zur Takt- und Datenrückgewinnung nach Anspruch 1, wobei eine Bitausrichtungseinheit vorgesehen ist, welche von der Oversampling-Einheit erzeugte Datensamples innerhalb eines Einheitsintervalls (UI) simultan an die Serien-/Parallelumsetzereinheit anlegt. Mitgekoppelte Einrichtung zur Takt- und Datenrückgewinnung nach Anspruch 1, wobei der endliche Automat einen ersten Speicher zum Speichern von mindestens einem Phasenschwellwert und einen zweiten Speicher zum Speichern eines zu jedem Phasenhalteschwellwert gehörenden Koeffizienten (Ai) zur Grobverschiebung aufweist. Mitgekoppelte Einrichtung zur Takt- und Datenrückgewinnung nach Anspruch 3, wobei der endliche Automat einen Komparator zum Vergleich des Mittelwerts der Phasendifferenz mit dem mindestens einen Phasenschwellwert aufweist und einen zugehörigen Koeffizienten zur Grobverschiebung ausgibt. Mitgekoppelte Einrichtung zur Takt- und Datenrückgewinnung nach Anspruch 3, wobei die Phasenschwellwerte programmierbar sind. Mitgekoppelte Einrichtung zur Takt- und Datenrückgewinnung nach Anspruch 3, wobei die Koeffizienten zur Grobverschiebung programmierbar sind. Mitgekoppelte Einrichtung zur Takt- und Datenrückgewinnung nach Anspruch 3, wobei der endliche Automat einen Multiplikator zur Multiplikation eines von dem Komparator ausgegebenen Koeffizienten zur Grobverschiebung mit einem Vorzeichenwert des Mittelwerts einer Phasendifferenz (AVG-PH) aufweist. Mitgekoppelte Einrichtung zur Takt- und Datenrückgewinnung nach Anspruch 1, wobei der binäre Rotierer ein Schieberegister zum Speichern von Datensamples des entserialisierten Datenstroms über mehr als einem Einheitsintervall (UI) und einen Trommelverschieber aufweist, welcher alle Datensamples eines Einheitsintervalls (UI) und einige benachbarte Datensamples eines vorhergehenden Einheitsintervalls und eines folgenden Einheitsintervalls in Abhängigkeit von dem Signal zur Grobverschiebung und in Abhängigkeit von dem präzisen Nachführungs-Steuersignal rotiert. Einrichtung zur Takt- und Datenrückgewinnung nach Anspruch 1, wobei die binäre Phasenabtasteinheit (BPD) Folgendes aufweist:

Einrichtungen zur Abtastung der aktuellen Datendichte (DD) des entserialisierten Datenbitstroms; und

Einrichtungen zur Einstellung der Phasenabtastverstärkung (PDG) in Abhängigkeit von der abgetasteten aktuellen Datendichte (DD).
Einrichtung zur Takt- und Datenrückgewinnung nach Anspruch 9, wobei die Einrichtung zur Abtastung der aktuellen Datendichte eine Vielzahl von EXOR-Gattern aufweist, wobei jedes EXOR-Gatter zwei von der Oversampling-Einheit erzeugte benachbarte Datensamples vergleicht, um zu entscheiden, ob ein Datenübergang stattgefunden hat. Einrichtung zur Takt- und Datenrückgewinnung nach Anspruch 10, wobei die Einrichtung zur Abtastung der aktuellen Datendichte weiterhin eine Summiereinrichtung zur Aufsummierung der Zahl von von den EXOR-Gattern abgetasteten Übergängen aufweist. Einrichtung zur Takt- und Datenrückgewinnung nach Anspruch 9, wobei die Einrichtung zur Einstellung der Phasenabtastverstärkung die Phasenabtastverstärkung (PDG) durch Multiplikation der aufsummierten Zahl von Übergängen mit einem Multiplikationsfaktor (MF) berechnet. Einrichtung zur Takt- und Datenrückgewinnung nach Anspruch 12, wobei der Multiplikationsfaktor (MF) erhöht wird, wenn die abgetastete Zahl von Übergängen abgenommen hat. Einrichtung zur Takt- und Datenrückgewinnung nach Anspruch 10, wobei die Zahl (N) von EXOR-Gattern zur Abtastung der aktuellen Datendichte durch das Produkt aus dem Dezimierungsfaktor (DF) der Serien-/Parallelumsetzereinheit und der Oversampling-Rate (OSR) der Oversampling-Einheit gegeben ist (N = DF × OSR). Einrichtung zur Takt- und Datenrückgewinnung nach Anspruch 1, wobei der Dezimierungsfaktor (DF) der Serien-/Parallelumsetzereinheit acht (DF = 8) beträgt. Einrichtung zur Takt- und Datenrückgewinnung nach Anspruch 1, wobei die Oversampling-Rate (OSR) der Oversampling-Einheit vier (OSR = 4) beträgt. Einrichtung zur Takt- und Datenrückgewinnung nach Anspruch 1, wobei die Datenübertragungsrate (DR) des seriellen Datenbitstroms mehr als ein Gigabit pro Sekunde beträgt (DR ≥ 1 Gbit/s). Einrichtung zur Takt- und Datenrückgewinnung nach Anspruch 1, wobei die Gewichtungseinheit der Datenerkennungseinrichtung Signalverstärker aufweist, wobei jeder Signalverstärker ein jeweiliges Datensample mit einer programmierbaren Verstärkung verstärkt. Einrichtung zur Takt- und Datenrückgewinnung nach Anspruch 1, wobei die FIR-Filter zur Datenerkennung der Datenerkennungseinrichtung mit einem FIFO-Speicher verbunden sind. Einrichtung zur Takt- und Datenrückgewinnung nach Anspruch 1, wobei die Zahl von FIR-Filtern zur Datenerkennung zu dem Dezimierungsfaktor (DF) der Serien-/Parallel-Low-Umsetzereinheit korrespondiert. Einrichtung zur Takt- und Datenrückgewinnung nach Anspruch 1, wobei die Oversampling-Einheit (OSU) eine vorher festgelegte Zahl von taktgetriggerten Sampling-Elementen aufweist. Einrichtung zur Takt- und Datenrückgewinnung nach Anspruch 21, wobei die Sampling-Elemente als D-Flipflops ausgebildet sind. Einrichtung zur Takt- und Datenrückgewinnung nach Anspruch 21, wobei die Sampling-Elemente als D-Latches ausgebildet sind. Einrichtung zur Takt- und Datenrückgewinnung nach Anspruch 21, wobei jedes Sampling-Element durch ein von dem Sampling-Phasen-Erzeugungseinrichtung erzeugtes korrespondierendes Sampling-Phasensignal getaktet wird. Einrichtung zur Takt- und Datenrückgewinnung nach Anspruch 1, wobei die Sampling-Phasen-Erzeugungseinrichtung ein Referenztaktsignal von einem Referenztaktgenerator empfängt. Einrichtung zur Takt- und Datenrückgewinnung nach Anspruch 25, wobei der Referenztaktgenerator durch einen Phasenregelkreis (PLL) gebildet wird. Einrichtung zur Takt- und Datenrückgewinnung nach Anspruch 1, wobei die Sampling-Phasen-Erzeugungseinrichtung einen Verzögerungsregelkreis (DLL) zum Erzeugen von äquidistanten Phasensignalen aufweist. Einrichtung zur Takt- und Datenrückgewinnung nach Anspruch 27, wobei die Sampling-Phasen-Erzeugungseinrichtung weiterhin eine Phaseninterpolationseinheit aufweist. Einrichtung zur Takt- und Datenrückgewinnung nach Anspruch 27, wobei die äquidistanten Phasensignale eine Phasendifferenz &Dgr;&phgr; von 45° auf um acht Phasensegmente festzulegen. Einrichtung zur Takt- und Datenrückgewinnung nach Anspruch 28, wobei die Phaseninterpolationseinheit Sample-Phasensignale auf der Basis der von dem Verzögerungsregelkreis (DLL) erzeugten äquidistanten Referenzphasensignale interpoliert. Einrichtung zur Takt- und Datenrückgewinnung nach Anspruch 1, wobei eine Verriegelungsabtasteinheit vorgesehen ist, welche abtastet, ob die Einrichtung zur Takt- und -Datenrückgewinnung mit dem empfangenen seriellen Datenbitstrom verriegelt bzw. synchron ist. Einrichtung zur Takt- und Datenrückgewinnung nach Anspruch 1, wobei eine Übergangsverlustabtasteinheit vorgesehen ist, welche abtastet, wann der serielle Datenbitstrom angehalten hat. Einrichtung zur Takt- und Datenrückgewinnung nach Anspruch 1, wobei die mitgekoppelte Phasen-Nachführeinrichtungen und die Datenerkennungseinrichtungen in einer digitalen Steuereinrichtung integriert sind. Einrichtung zur Takt- und Datenrückgewinnung nach Anspruch 27, wobei die digitale Steuereinheit weiterhin die Verriegelungsabtasteinheit und die Übergangsverlustabtasteinheit aufweist. Mitgekoppelte Einrichtung zur Takt- und Datenrückgewinnung zur Rückgewinnung eines empfangenen seriellen Datenstroms mit:

(a) einer Mitkopplungs-Nachführeinrichtung zur Nachführung einer Sampling-Zeit zu dem Zentrum einer Intervalleinheit (UI) des empfangenen Datenstroms, wobei die Mitkopplungs-Nachführeinrichtung Folgendes aufweist:

(a1) eine Erzeugungseinrichtung für eine Sampling-Phase zur Erzeugung von äquidistanten Sample-Phasensignalen, die mit einer vorher festgelegten Körnung ausgegeben werden;

(a2) eine Oversampling-Einheit (OSU) zum Oversampling des empfangenen Datenstroms mit den Sample-Phasensignalen gemäß einer vorher festgelegten Oversampling-Rate (OSR);

(a3) eine binäre Phasenabtasteinheit (BPD) zum Abtasten eines Mittelwerts einer Phasendifferenz (AVG-PH) zwischen dem empfangenen seriellen Datenbitstrom und den Sample-Phasensignalen, indem eine von der aktuellen Datendichte (DD) des Datenstroms abhängige Einstellung einer Phasenabtastverstärkung (PDG) so erfolgt, dass die Abweichung des Mittelwerts der Phasenabtastverstärkung (PDG) minimiert wird; und

(a4) eine Filterschleife zur Nachführung eines kleinen Phasenoffsets des abgetasteten Mittelwerts der Phasendifferenz zu einer ungefähren Sampling-Zeit im Zentrum des Einheitsintervalls (UI), um ein präzises Nachführungs-Steuersignal zu erhalten;

(a5) einen endlichen Automaten (FSM), welcher abtastet, ob der Mittelwert des Phasensignals mindestens einen vorher festgelegten Phasenschwellwert überschreitet, und welcher ein korrespondierendes Steuersignal zur Grobverschiebung erzeugt;

(a6) einen Binärrotierer, welcher den entserialisierten Datenstrom in Abhängigkeit von dem Grobverschiebungs-Steuersignal und in Abhängigkeit von dem präzisen Nachführungs-Steuersignal rotiert;

(b) einer Datenerkennungseinrichtung (DRM) zur Rückgewinnung des empfangenen Datenstroms, welche eine Zahl von parallelen FIR-Filtern zur Datenerkennung aufweist, wobei jedes FIR-Filter zur Datenerkennung Folgendes aufweist:

(b1) eine Gewichtungseinheit zur Gewichtung von Datensamples des Datenstroms, welcher auf die ideale Sampling-Zeit durch den binären Rotierer eingestellt ist;

(b2) eine Summenbildungseinheit zur Aufsummierung der gewichteten Datensamples; und

(b3) eine Vergleichseinheit zum Vergleich der aufsummierten Datensamples mit einem Schwellwert zum Abtasten des logischen Werts eines Datenbits innerhalb des empfangenen seriellen Datenbitstroms.
Verfahren zur Rückgewinnung von Takt- und Daten eines empfangenen seriellen Datenstroms vor, welches die folgenden Verfahrensschritte aufweist:

(a1) Oversampeln des empfangenen Datenstroms mit Sampling-Phasensignalen mit einer vorher festgelegten Körnung;

(a2) Abtasten eines Mittelwerts einer Phasendifferenz (AVG_PH) zwischen dem empfangenen seriellen Datenstrom und den Sampling-Phasensignalen, indem eine Phasenabtastverstärkung (PDG) in Abhängigkeit von der Datendichte (DD) des Datenstroms eingestellt wird, um die Abweichung des Mittelwerts der Phasenabtastverstärkung zu minimieren;

(a3) Filtern des abgetasteten Mittelwerts der Phasendifferenz zum Erzeugen eines präzisen Nachführungs-Steuersignals, das zum Nachführen einer kleinen Phase des Mittelwerts des Phasensignals zu einer idealen Sampling-Zeit in dem Zentrum des Einheitsintervalls (UI) vorgesehen ist;

(a4) Vergleichen des abgetasteten Mittelwerts der Phasendifferenz mit mindestens einem Schwellwert, um ein Steuersignal zur Grobverschiebung zu erzeugen;

(a5) Rotieren des Datenstroms in Abhängigkeit von dem Steuersignal zur Grobverschiebung und in Abhängigkeit von dem präzisen Nachführungs-Steuersignal mittels eines binären Rotierers;

(b1) Gewichten von Datensamples des Datenstroms zur idealen Sampling-Zeit;

(b2) Aufsummieren der gewichteten Datensamples;

(b3) Vergleichen der aufsummierten gewichteten Datensamples mit einem Schwellwert, um den logischen Wert eines Datenbits innerhalb des seriellen Datenstroms abzutasten.






IPC
A Täglicher Lebensbedarf
B Arbeitsverfahren; Transportieren
C Chemie; Hüttenwesen
D Textilien; Papier
E Bauwesen; Erdbohren; Bergbau
F Maschinenbau; Beleuchtung; Heizung; Waffen; Sprengen
G Physik
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