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Dokumentenidentifikation DE102004047058B4 21.12.2006
Titel Integrierter Halbleiterspeicher mit Testschaltung
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Benzinger, Herbert, 81737 München, DE;
Pröll, Manfred, 84405 Dorfen, DE;
Schneider, Ralf, 81825 München, DE;
Schröder, Stephan, Dr., 81543 München, DE
Vertreter Epping Hermann Fischer, Patentanwaltsgesellschaft mbH, 80339 München
DE-Anmeldedatum 28.09.2004
DE-Aktenzeichen 102004047058
Offenlegungstag 06.04.2006
Veröffentlichungstag der Patenterteilung 21.12.2006
Veröffentlichungstag im Patentblatt 21.12.2006
IPC-Hauptklasse G11C 8/08(2006.01)A, F, I, 20051017, B, H, DE
IPC-Nebenklasse G11C 29/02(2006.01)A, L, I, 20051017, B, H, DE   

Beschreibung[de]

Die Erfindung betrifft einen integrierten Halbleiterspeicher mit einer Testschaltung zum Testen des integrierten Halbleiterspeichers.

1 zeigt einen integrierten Halbleiterspeicher 100, beispielsweise einem DRAM (dynamic random access memory)-Halbleiterspeicher, der ein Speicherzellenfeld 10, eine Steuerschaltung 20 mit einem Steueranschluss S20 und ein Adressregister 30 mit einem Adressanschluss A30 umfasst. Das Speicherzellenfeld 10 ist in verschiedene Speicherbänke 10a, 10b, 10c und 10d unterteilt. Jede Speicherbank enthält wiederum mehrere Speicherblöcke SB. Innerhalb der Speicherblöcke sind Speicherzellen entlang von Wort- und Bitleitungen angeordnet. Ein Datenanschluss DQ dient zum Ein- und Auslesen von Daten in die Speicherzellen.

Zur Steuerung der Betriebsweise des integrierten Halbleiterspeichers umfasst dieser eine Steuerschaltung 20 mit einem Steueranschluss S20. Je nach Steuersignal, das an den Steueranschluss S20 extern angelegt wird, werden von der Steuerschaltung 20 Schreib- und Leseoperationen überwacht und gesteuert. Die Steuerschaltung 20 erzeugt dazu interne Steuersignale S1, S2 und S3, mit denen sie weitere Komponenten des integrierten Halbleiterspeichers, beispielsweise das Speicherzellenfeld oder Spannungsgeneratoren, ansteuert.

2 zeigt vergrößert den in 1 dargestellten Speicherblock SB innerhalb der Speicherbank 10d. Der Speicherblock SB umfasst mehrere segmentierte Wortleitungstreiber die innerhalb des Speicherblocks SB in Streifen SW angeordnet sind. Zu beiden Seiten jedes segmentierten Wortleitungstreiberstreifens SW sind die Speicherzellen SZ auf Kreuzungspunkten von Wortleitungen WL und Bitleitungen BL angeordnet. Zum Zugriff auf eine der Speicherzellen SZ, die entlang der Wortleitung mit der Wortleitungsadresse X = 0 angeordnet ist, wird die Wortleitung WL von dem zugehörigen segmentierten Wortleitungstreiber aktiviert.

Neuere Speichergenerationen besitzen zur schnelleren Aktivierung einer Wortleitung keinen zentralen Wortleitungstreiber sondern zusätzliche Zwischenverstärker, welche eine große Wortleitungskapazität der an sie angeschlossenen Wortleitung treiben. Durch den Einsatz der Zwischenverstärker innerhalb des segmentierten Wortleitungstreiberstreifens SW wird eine schnellere Laufzeit für ein Wortleitungssignal und damit insgesamt eine schnellere Zugriffszeit erreicht.

3 zeigt in vergrößerter Darstellung den segmentierten Wortleitungstreiberstreifen SW der 2 mit einem ersten Zwischenverstärker, der die Schalttransistoren 11, 12 und 13 umfasst, und einen zweiten Zwischenverstärker, der die Schalttransistoren 11', 12' und 13' umfasst. Der erste Zwischenverstärker dient zur Aktivierung der Wortleitung WL, wohingegen der zweite Zwischenverstärker zur Aktivierung der Wortleitung WL' verwendet wird. An die Wortleitungen WL und WL' sind Speicherzellen SZ1 und SZ2 angeschlossen.

Im Falle eines DRAM-Halbleiterspeichers umfasst eine Speicherzelle SZ, wie exemplarisch für die Speicherzelle SZ1 dargestellt, einen Auswahltransistor AT und einen Speicherkondensator SC. Der Auswahltransistor AT ist durch ein Steuersignal auf der Wortleitung WL leitend steuerbar und verbindet in diesem Zustand den Speicherkondensator zum Ein- und Auslesen einer Information in die Speicherzelle mit der angeschlossenen Bitleitung. Über ein entsprechendes Wortleitungssignal auf den Wortleitungen WL und WL' lässt sich die Speicherzelle SZ1 sowie die Speicherzelle SZ2 mit der Bitleitung BL1 beziehungsweise der Bitleitung BL2 leitend verbinden.

Die beiden Zwischenverstärker der 3 sind von ihrem Aufbau her identisch, weshalb der Aufbau hier nur am ersten Zwischenverstärker beschrieben wird. Über den n-Kanal Transistor 11 ist die Wortleitung WL mit einem Anschluss D1 zum Anlegen eines Spannungspotenzials VWL verbindbar ist. Über den p-Kanal Transistor 12 ist sie mit einem Anschluss D2 zum Anlegen eines Spannungspotenzials VPP und zum Anlegen eines Massepotenzials GND verbindbar ist. Über den n-Kanal Transistor 13, der von Steuerspannungspotenzialen VWL und Vint an seinem Steueranschluss S13 steuerbar ist, ist die Wortleitung WL mit dem Anschluss D1 zum Anlegen des Spannungspotenzials VWL verbindbar. Die Schalttransistoren 11 und 12 lassen sich durch ein Steuersignal auf einer Masterwortleitung MWL leitend oder sperrend steuern. Zur Aktivierung der Wortleitung WL erzeugt die Steuerschaltung 20 auf der Masterwortleitung MWL das niedrige Spannungspotenzial VWL. Dadurch wird der p-Kanal Transistor 12 in den leitenden Zustand geschaltet und der n-Kanal Transistor 11 gesperrt.

Wenn ein Spannungsgenerator 40 von einem Zustand des Steuersignals S1 in der Weise angesteuert wird, so dass er ausgangsseitig ein hohes Spannungspotenzial VPP erzeugt und auf die Treiberleitung WD einspeist, so wird die Wortleitung WL durch den leitend gesteuerten Transistor 12 mit dem hohen Spannungspotenzial VPP verbunden. Dadurch wird der Auswahltransistor AT der Speicherzelle SZ1 leitend gesteuert, so dass der Speicherkondensator SC mit der Bitleitung BL1 verbunden ist. Je nach Ladezustand des Speicherkondensators SC kommt es dadurch zu einer Potenzialanhebung beziehungsweise zu einer Potenzialabsenkung auf der Bitleitung BL1 die von einem in 2 dargestellten Leseverstärker LV, der an die Bitleitung angeschlossen ist, verstärkt wird.

Die Einspeisung des Spannungspotenzials VWL auf der Masterwortleitung MWL bewirkt jedoch gleichzeitig ein leitend Steuern des p-Kanal Transistors 12' des zweiten Zwischenverstärkers. Damit nur auf die Speicherzelle SZ1 zugegriffen wird, wird ein an die Treiberleitung WD' angeschlossener Spannungsgenerator 40' von der Steuerschaltung derart angesteuert, so dass dieser auf die Treiberleitung ein Massepotenzial GND einspeist. Um sicher zu stellen, dass der zu der Speicherzelle SZ2 zugehörige Auswahltransistor tatsächlich gesperrt wird, ist parallel zu dem n-Kanaltransistor 11' ein weiterer n-Kanaltransistor 13' geschaltet. Dieser wird durch Ansteuerung seines Steueranschlusses S13' von der Steuerschaltung 20 mit einem hohen Steuerspannungspotenzial Vint zusätzlich leitend gesteuert. Ein Anschluss D1 zum Anlegen des niedrigen Spannungspotenzials VWL ist dadurch leitend mit der Wortleitung WL' verbunden. Die Wortleitung WL' wird somit auf das niedrige Spannungspotenzial VWL aufgeladen, das den Auswahltransistor der Speicherzelle SZ2 sicher sperrt.

Wenn auf keine der beiden Speicherzellen SZ1 und SZ2 zugegriffen wird, so wird die Masterwortleitung MWL von dem hohen Spannungspotenzial VPP angesteuert. Dadurch werden die Transistoren 11 des ersten Zwischenverstärkers und 11' des zweiten Zwischenverstärkers leitend gesteuert, so dass die Wortleitung WL und die Wortleitung WL' mit dem niedrigen Spannungspotenzials VWL verbunden sind. Somit werden die Auswahltransistoren der Speicherzellen SZ1 und SZ2 gesperrt.

In einem flächenoptimierten Layout besteht ein Risiko, dass sich beide n-Kanal Transistoren 11 und 13 nach dem Fertigungsprozess nicht in Verbindung mit der Wortleitung WL befinden. Eine Wortleitung, die einen solchen Fehler aufweist, kann nicht kontrolliert die durch sie gesteuerten Auswahltransistor sperren, da ein kontrolliertes Anlegen des Spannungspotenzials VWL auf die Wortleitung nicht möglich ist. Obwohl solche Wortleitungen als fehlerhaft erkannt und repariert werden, befinden sie sich physikalisch weiterhin im Zellenfeld. Das Wortleitungssignal einer reparierten Wortleitung, bei der die n-Kanal Transistoren ihres angeschlossenen Zwischenverstärkers fehlen, kann sich beispielsweise über den p-Kanal Transistor auf ein hohes Spannungspotenzial aufladen und so die mit der fehlerhaften Wortleitung verbundenen Auswahltransistoren teilweise aufsteuern.

4 zeigt dazu beispielhaft eine fehlerhafte Wortleitung FWL mit ihrem angeschlossenen Zwischenverstärker, bei dem die beiden n-Kanal Transistoren 11 und 13 nicht mit der Wortleitung FWL verbunden sind. Die fehlerhafte Wortleitung FWL wird in diesem Fall durch eine redundante Wortleitung ersetzt. Damit die Auswahltransistoren, die an die fehlerhafte Wortleitung FWL angeschlossen sind, dauerhaft gesperrt bleiben, wird die Masterwortleitung MWL von dem hohen Spannungspotenzial VPP angesteuert. Das Unterschwellverhalten des p-Kanal Transistors 12 kann jedoch dazu führen, dass seine steuerbare Strecke nicht dauerhaft gesperrt wird. Der Transistor 12 verhält sich somit wie ein Widerstand, über den sich die fehlerhafte Wortleitung FWL allmählich auf nahezu das hohe Spannungspotenzial VPP auflädt. Dadurch gerät beispielsweise der in 4 dargestellte Auswahltransistor AT1 der Speicherzelle SZ1, die an die fehlerhafte Wortleitung FWL angeschlossen ist, in den leitenden Zustand. Die Speicherzelle SZ1 weist dadurch ein Leckstromverhalten auf. Sie wirkt durch den leitend gesteuerten Auswahltransistor AT1, der sich wie ein Widerstand verhält, und den Speicherkondensator SC1 wie ein Tiefpass, der mit der Bitleitung BL verbunden ist.

5 zeigt den Potenzialverlauf auf der Bitleitung BL sowie die Spannung VCFWL, die sich aufgrund des Leckstroms ICFWL auf dem Speicherkondensator SC1 der Speicherzelle SZ1 einstellt. Beim Einschreiben eines Datums, beispielsweise eines High-Zustands, in die Speicherzelle SZ2 speist der Leseverstärker LV ein hohes Spannungspotenzial auf die Bitleitung BL ein. Durch den teilweise leitend gesteuerten Auswahltransistor AT1 lädt sich der Speicherkondensator SC1 der Speicherzelle SZ1 während der Einschreibzeit tRAS langsam durch einen positiven Leckstrom ICFWL auf das Spannungspotential VBL der Bitleitung auf. In der Vorladephase, während der Zeit tRP, werden die Bitleitung BL und ihre komplementäre Bitleitung /BL auf ein gemeinsames Vorladepotenzial aufgeladen. Während dieser Zeit entlädt sich der Speicherkondensator SC1 wieder über den leitend gesteuerten Auswahltransistor AT1 auf die Bitleitung BL. Es fließt in diesem Fall ein negativer Leckstrom ICFWL. Bei kurzen Vorladezeiten tRP entlädt sich der Speicherkondensator SC1 nicht vollständig. Wenn anschließend wieder ein High-Pegel in eine Speicherzelle eingeschrieben wird, die an die Bitleitung BL angeschlossen ist, so lädt sich der Speicherkondensator SC1 durch das von dem Leseverstärker LV auf die Bitleitung BL eingespeiste Spannungspotenzial weiter auf. Im ungünstigsten Fall kommt es zu einem Aufschaukeln des Spannungspotenzials auf dem Speicherkondensator SC1 auf ein immer höheres Spannungspotenzial.

Wenn nun auf eine Speicherzelle, beispielsweise die Speicherzelle SZ2 lesend zugegriffen wird, so speist der Speicherkondensator SC1 durch den aus der Speicherzelle SZ1 herausfließenden Leckstrom ICFWL eine Ladung auf die Bitleitung BL ein, durch die ein geringer Spannungshub, der vom Auslesen des Ladungszustands des Speicherkondensators der Speicherzelle SZ2 herrührt, in eine entgegengesetzte Richtung verschoben wird. Als Folge davon verstärkt der Leseverstärker LV diesen Signalhub, der zum Signalhub des ursprünglichen Speicherzustands der Speicherzelle SZ2 entgegengesetzt gerichtet ist.

Fehlerhafte Wortleitungen, die nicht mehr über einen Transistor ihres Zwischenverstärkers mit dem niedrigen Spannungspotenzial VWL verbunden werden können, besitzen aufgrund von bausteinspezifischen Leckströmen sehr unterschiedliche Zeitkonstanten, mit denen sich die Spannungen auf der fehlerhaften Wortleitung ändern. Zudem werden die fehlerhaften Wortleitungen durch kapazitive Kopplungen beim Zugriff auf Speicherzellen in der unmittelbaren Nachbarschaft beeinflusst. Damit ist ein deterministisches Testen dieses Fehlerbildes innerhalb vertretbarer Zeiten oftmals nicht mehr möglich.

Die Druckschrift EP 1252631 B1 beschreibt eine integrierte Schaltung mit einer Anzahl von Wortleitungen, die durch eine Wortleitungstreiberschaltung zum Liefern einer erhöhten hohen Wortleitungsspannung und einer negativen niedrigen Wortleitungsspannung angesteuert werden. Die hohe Wortleitungsspannung ist dabei größer als eine hohe Schaltspannung, die anderen Schaltungen der integrierten Schaltung zugeführt wird. Die Wortleitungstreiberschaltung ist mit einer Spannungsversorgungsauswahlschaltung verbunden, die die Wortleitungstreiberschaltung der erhöhten hohen Wortleitungsspannung aus setzt. Des Weiteren ist eine Gruppendecodierschaltung zum Ansteuern aller Wortleitungstreiberschaltungen vorgesehen, wodurch eine gewählte Wortleitungstreiberschaltung einer mit der gewählten Wortleitungstreiberschaltung verbundenen gewählten Wortleitung die erhöhte hohe Wortleitungsspannung zuführt. Die Wortleitungstreiberschaltung weist eine Ausgangsstufe auf, die einen NFET umfasst, der zwischen die negative niedrige Wortleitungsspannung und die Wortleitung geschaltet ist. Die Ausgangsstufe der Wortleitungstreiberschaltung weist ferner einen PFET auf, der zwischen die Wortleitung und die Spannungsversorgungsauswahlschaltung geschaltet ist und eine PFET-Schwellenspannung aufweist, die betragsmäßig größer als eine Standard-PFET-Schwellenspannung und größer als eine Differenz zwischen der hohen Wortleitungsspannung und der hohen Schaltspannung ist. Von der Gruppendecodierschaltung werden die Gates des PFET als auch des NFET so angesteuert, dass sie ein geringes Lecken und eine verminderte Gatebelastung aufweisen.

Die Aufgabe der vorliegenden Erfindung ist es, einen integrierten Halbleiterspeicher mit einer Testschaltung anzugeben, mit der sich feststellen lässt, ob sich eine Wortleitung nicht mehr mit einem vorgegebenen Spannungspotenzial, beispielsweise einem Spannungspotenzial zum Sperren von Auswahltransistoren, verbinden lässt. Eine weitere Aufgabe der vorliegenden Erfindung ist es, ein Verfahren anzugeben, mit dem sich testen lässt, ob eine Wortleitung nicht mehr von einem vorgegebenen Spannungspotenzial, beispielsweise einem Spannungspotenzial zum Sperren von Auswahltransistoren, angesteuert werden kann.

Die Aufgabe betreffend den integrierten Halbleiterspeicher wird gelöst durch einen integrierten Halbleiterspeicher mit einer Testschaltung, umfassend einen externen Anschluss, eine Wortleitung, einen Anschluss zum Anlegen eines ersten Spannungspotenzials, einen Anschluss zum Anlegen eines zweiten Spannungspotenzials, einen ersten steuerbaren Schalter und einen zweiten steuerbaren Schalter sowie eine Vergleicherschaltung mit einem ersten Eingangsanschluss zum Anlegen eines Eingangssignals und einem zweiten Eingangsanschluss zum Anlegen eines Referenzsignals und einem Ausgangsanschluss zur Erzeugung eines Auswertesignals. Ein Pegel des Referenzsignals liegt dabei zwischen dem ersten und zweiten Spannungspotenzial. Die Wortleitung ist über den ersten steuerbaren Schalter mit einem Anschluss zum Anlegen eines ersten Spannungspotenzials verbindbar. Über den zweiten steuerbaren Schalter ist die Wortleitung mit einem Anschluss zum Anlegen eines zweiten Spannungspotenzials verbindbar. Der Anschluss zum Anlegen des zweiten Spannungspotenzials ist mit dem ersten Eingangsanschluss der Vergleicherschaltung verbunden. Des Weiteren ist der Anschluss zum Anlegen des zweiten Spannungspotenzials von dem zweiten Spannungspotenzial isolierbar. Das von der Vergleicherschaltung ausgangsseitig erzeugte Auswertesignal ist dem externen Anschluss des integrierten Halbleiterspeichers zuführbar.

Wenn der Anschluss zum Anlegen des zweiten Spannungspotenzials mit dem zweiten Spannungspotenzial verbunden ist, so lädt sich die Wortleitung bei einem leitend gesteuerten zweiten steuerbaren Schalter auf das zweite Spannungspotenzial auf. Wenn anschließend der zweite steuerbare Schalter gesperrt wird und der erste steuerbare Schalter leitend gesteuert wird, lädt sich die Wortleitung auf das erste Spannungspotenzial auf. Danach wird der Anschluss zum Anlegen des zweiten Spannungspotenzial von dem zweiten Spannungspotenzial isoliert, so dass er sich zusammen mit dem ersten Eingangsanschluss der Vergleicherschaltung auf einem schwebenden Potentialzustand befindet. Wenn in diesem Zustand der zweite steuerbare Schalter leitend gesteuert wird, wird der erste Eingangsanschluss der Vergleicherschaltung von dem Potenzial auf der Wortleitung angesteuert. Der Potenzialpegel der Wortleitung wird von der Vergleicherschaltung mit einem Pegel des Referenzsignals verglichen. Es lässt sich dadurch detektieren, ob der Potenzialpegel der Wortleitung oberhalb oder unterhalb des Pegels des Referenzsignals liegt. Wenn der erste oder zweite steuerbare Schalter defekt sind, verbleibt der erste Eingangsanschluss der Vergleicherschaltung auf dem zweiten Spannungspotenzial, das oberhalb des Pegels des Referenzsignals liegt. Wenn sich die Wortleitung hingegen über den ersten steuerbaren Schalter mit dem ersten Spannungspotenzial und über den zweiten steuerbaren Schalter mit dem zweiten Spannungspotenzial verbinden lässt, stellt sich am ersten Eingangsanschluss der Vergleicherschaltung ein Potentialzustand ein, der unterhalb des Pegels des Referenzsignals liegt.

In einer Weiterbildung umfasst der integrierte Halbleiterspeicher einen dritten steuerbaren Schalter. Die Wortleitung ist über den dritten steuerbaren Schalter mit dem ersten Spannungspotenzial verbindbar.

Wenn der dritte steuerbare Schalter beim Auswerten des Potenzialpegels auf der Wortleitung dauerhaft leitend gesteuert ist, so ist die Wortleitung beim Auswerten ihres Potenzialpegels dauerhaft mit dem ersten Spannungspotenzial verbunden. Dadurch ist das Signal, welches beim Rücklesen über den zweiten steuerbaren Schalter auf den ersten Eingangsanschluss der Vergleicherschaltung wirkt, aktiv getrieben.

In einer weiteren Ausführungsform des integrierten Halbleiterspeichers weist dieser einen vierten steuerbaren Schalter und einen Spannungsgenerator zur Erzeugung des zweiten Spannungspotenzials auf. Der Spannungsgenerator ist über den vierten steuerbaren Schalter mit dem Anschluss zum Anlegen des zweiten Spannungspotenzials verbindbar.

Des Weiteren kann der erfindungsgemäße integrierte Halbleiterspeicher einen fünften steuerbaren Schalter aufweisen. Der Ausgangsanschluss der Vergleicherschaltung ist in dieser Ausführungsform über den fünften steuerbaren Schalter mit dem externen Anschluss des integrierten Halbleiterspeichers verbindbar.

Nach einer weiteren Ausführungsform des integrierten Halbleiterspeichers ist der Anschluss zum Anlegen des zweiten Spannungspotenzials zusätzlich als Anschluss zum Anlegen eines Massepotenzials ausgebildet. Der Anschluss zum Anlegen des zweiten Spannungspotenzials und zum Anlegen des Massepotenzials ist von dem Massepotenzial isolierbar. Das Massepotenzial ist vorzugsweise über den vierten steuerbaren Schalter an den Anschluss zum Anlegen des zweiten Spannungspotenzials und zum Anlegen des Massepotenzials anlegbar.

Bei dieser Ausführungsform wird der Anschluss zum Anlegen des zweiten Spannungspotenzials und zum Anlegen des Massepotenzials nach dem Anlegen des zweiten Spannungspotenzials zum Aufladen der Wortleitung auf das zweite Spannungspotenzials über den vierten steuerbaren Schalter mit dem Massepotenzial verbunden. Danach wird der vierte steuerbare Schalter gesperrt, so dass der Anschluss zum Anlegen des zweiten Spannungspotenzials und zum Anlegen des Massepotenzial auf dem schwebenden Potenzialzustand liegt. Wenn der erste und dritte steuerbare Schalter defekt sind, der zweite und dritte steuerbare Schalter aber leitend und sperrend steuerbar sind, wird sich am ersten Eingangsanschluss der Vergleicherschaltung ein Potential oberhalb des Pegels des Referenzsignals einstellen. Wenn sich hingegen die Wortleitung über den ersten und den dritten steuerbaren Schalter mit dem ersten Spannungspotenzial verbinden lässt, der zweite steuerbare Schalter aber defekt ist, verbleibt der erste Eingangsanschluss auf dem Massepotenzial, also unterhalb des Pegels des Referenzsignals. Bei dieser Ausführungsform lässt dadurch zwischen einem Fehler des ersten und dritten steuerbaren Schalters und einem Fehler des zweiten steuerbaren Schalters unterscheiden.

Nach einer anderen Ausführungsvariante weist der integrierte Halbleiterspeicher einen weiteren ersten steuerbaren Schalter und einen weiteren zweiten steuerbaren Schalter auf. Ferner enthält er eine weitere Vergleicherschaltung mit einem ersten Eingangsanschluss zum Anlegen eines Eingangssignals, mit einem zweiten Eingangsanschluss zum Anlegen eines Referenzsignals und mit einem Ausgangsanschluss zur Erzeugung eines weiteren Auswertesignals sowie ein logisches Gatter. Eine weitere Wortleitung ist über den weiteren ersten steuerbaren Schalter mit dem Anschluss zum Anlegen des ersten Spannungspotenzials verbindbar. Darüber hinaus ist die weitere Wortleitung über den weiteren zweiten steuerbaren Schalter mit einem weiteren Anschluss zum Anlegen des zweiten Spannungspotenzials und zum Anlegen des Massepotenzials verbindbar. Des Weiteren ist der weitere Anschluss zum Anlegen des zweiten Spannungspotenzials und zum Anlegen des Massepotenzials von dem zweiten Spannungspotenzial und dem Massepotenzial isolierbar. Die weitere Wortleitung ist außerdem über den weiteren zweiten steuerbaren Schalter mit dem ersten Eingangsanschluss der weiteren Vergleicherschaltung verbindbar. Das von der Vergleicherschaltung erzeugte Auswertesignal und das von der weiteren Vergleicherschaltung erzeugte weitere Auswertesignal sind dem logischen Gatter eingangsseitig zuführbar. Das logische Gatter ist ausgangsseitig mit dem externen Anschluss des integrierten Halbleiterspeichers verbindbar.

Dadurch wird es ermöglicht, an dem externen Anschluss des integrierten Halbleiterspeichers lediglich ein Auswertesignal auszugeben. Das Auswertesignal gibt an, ob wenigstens eine der Wortleitungen nicht auf das erste Spannungspotenzial aufgeladen werden konnte.

Weitere Ausbildungsformen des erfindungsgemäßen integrierten Halbleiterspeichers sind den Unteransprüchen zu entnehmen.

Ein Verfahren zum Testen eines integrierten Halbleiterspeichers sieht die Bereitstellung eines integrierten Halbleiterspeichers mit einem externen Anschluss, einer Wortleitung, die jeweils wahlweise über einen ersten steuerbaren Schalter mit einem ersten Spannungspotenzial oder über einen zweiten steuerbaren Schalter mit einem zweiten Spannungspotenzial verbindbar ist, wobei die Wortleitung bei einem Lese- und Schreibzugriff auf eine Speicherzelle, die mit der Wortleitung verbunden ist, mit dem zweiten Spannungspotential und ansonsten mit dem ersten Spannungspotential verbunden ist, und einer Vergleicherschaltung vor, wobei die Wortleitung über den zweiten steuerbaren Schalter mit einem Eingangsanschluss der Vergleicherschaltung verbindbar ist. Anschließend wird ein Aktivierungssignals an den integrierten Halbleiterspeicher zum Sperren des ersten steuerbaren Schalters und zum leitend Steuern des zweiten steuerbaren Schalters angelegt. Nachfolgend wird ein Vorladesignal an den integrierten Halbleiterspeicher zum leitend Steuern des ersten steuerbaren Schalters und zum Sperren des zweiten steuerbaren Schalters angelegt. Nachfolgend wird der erste steuerbare Schalter gesperrt. Anschließend wird ein Massepotenzial an den Eingangsanschluss der Vergleicherschaltung angelegt. Nachfolgend wird der Eingangsanschluss der Vergleicherschaltung von dem Massepotenzial getrennt, so dass sich der Eingangsanschluss der Vergleicherschaltung auf einem schwebenden Potenzialzustand befindet. Der Potenzialpegel auf der Wortleitung wird ausgewertet, indem der zweite steuerbare Schalter der Wortleitung durch Anlegen des Aktivierungssignals leitend gesteuert wird und die Wortleitung dadurch mit dem Eingangsanschluss der Vergleicherschaltung verbunden ist. Nachfolgend wird durch die Vergleicherschaltung ein Auswertesignal mit einem ersten Zustandspegel erzeugt, wenn der Potenzialpegel an dem Eingangsanschluss der Vergleicherschaltung unterhalb des Referenzpegels liegt. Das Auswertesignals wird durch die Vergleicherschaltung mit einem zweiten Zustandspegel erzeugt, wenn der Potenzialpegel an dem Eingangsanschluss der Vergleicherschaltung oberhalb des Referenzpegels liegt. Danach wird der erste und zweite Zustandspegel des Auswertesignals dem externen Anschluss zugeführt.

In einer Weiterentwicklung des Verfahrens zum Testen des integrierten Halbleiterspeichers wird der integrierte Halbleiterspeicher bereit gestellt, wobei zusätzlich die Wortleitung über einen dritten steuerbaren Schalter mit dem ersten Spannungspotenzial verbindbar ist. Nach dem Schritt des Anlegens des Vorladesignals erfolgt das leitend Steuern des dritten steuerbaren Schalters.

Die Erfindung wird im Folgenden anhand der Figuren, die Ausführungsbeispiele der vorliegenden Erfindung zeigen, näher erläutert. Es zeigen:

1 einen integrierten Halbleiterspeicher gemäß der Erfindung,

2 einen vergrößerten Ausschnitt eines Speicherblocks eines Speicherzellenfeldes gemäß der Erfindung,

3 einen vergrößerten Ausschnitt eines segmentierten Wortleitungstreiberstreifens gemäß dem Stand der Technik,

4 einen fehlerhaften Zwischenverstärker mit einem Ausschnitt eines angeschlossenen Speicherzellenfeldes,

5 ein Strom-/Spannungsdiagramm einer Bitleitung, die mit einer fehlerhaften Speicherzelle verbunden ist,

6 eine Testschaltung zur Detektierung eines fehlerhaften Zwischenverstärkers gemäß der Erfindung,

7 ein Testverfahren zur Detektierung eines fehlerhaften Zwischenverstärkers gemäß der Erfindung,

8 eine Testschaltung zum parallelen Testen mehrerer Zwischenverstärker gemäß der Erfindung.

6 zeigt eine erfindungsgemäße Testschaltung zum Testen, ob die Wortleitung WL über die Transistoren 11 und 13 mit dem Anschluss D1 zum Anlegen des Spannungspotenzials VWL verbindbar ist. Die Schaltung umfasst den in der 3 bereits erläuterten Zwischenverstärker aus den Transistoren 11, 12 und 13, über den sich die Wortleitung WL wahlweise mit dem niedrigen Spannungspotenzial VWL oder dem hohen Spannungspotenzial VPP ansteuern lässt. An die Treiberleitung WD ist eine Vergleicherschaltung 16 mit einem Eingangsanschluss E16a angeschlossen. Ein weiterer Eingangsanschluss E16b der Vergleicherschaltung 16 wird von einem Referenzsignal Vref angesteuert. Ein Ausgangsanschluss A16 der Vergleicherschaltung 16 ist über einen steuerbaren Schalter 15 mit dem Datenanschluss DQ des integrierten Halbleiterspeichers verbunden. Die Treiberleitung WD ist über einen p-Kanal Transistor 14 mit dem Spannungsgenerator 40 verbunden. Der Steueranschluss des Transistors 14 wird von der Steuerschaltung 20 von einem Steuersignal S2 angesteuert. Ein Steueranschluss des Transistors 15 ist mit einem Ausgangsanschluss A17 eines UND-Gatter 17 verbunden. Das UND-Gatter 17 wird eingangsseitig von dem Steuersignal S2 und einem Steuersignal S3 angesteuert, das ebenfalls von der Steuerschaltung 20 erzeugt wird.

Die Funktionsweise der erfindungsgemäßen Testschaltung wird im Folgenden anhand von 7 näher erläutert. Zu Beginn des Testverfahrens wird an den Adressanschluss A30 des Adressregisters 30 ein Adresssignal X angelegt. Über das Adresssignal X lässt sich eine der Wortleitungen, beispielsweise die Wortleitung WL der 6, für das Testverfahren auswählen. An den Steueranschluss S20 wird anschließend ein Aktivierungssignal ACT angelegt. Das Aktivierungssignal ACT bewirkt in Verbindung mit dem an das Adressregister 30 angelegten Adresssignal X, dass die Masterwortleitung MWL mit dem niedrigen Spannungspotenzial VWL angesteuert wird. Der p-Kanal Transistor 12 wird dadurch in den leitenden Zustand geschaltet. Der Spannungsgenerator 40 wird in Folge des Aktivierungssignals ACT von der Steuerschaltung mit einem Zustand des Steuersignals S1 derart angesteuert, dass er ausgangsseitig das hohe Spannungspotenzial VPP erzeugt. Der steuerbare Schalter 14 wird durch einen Zustand des Steuersignals S2 der Steuerschaltung 20 in den leitenden Zustand geschaltet, so dass am Anschluss D2 das hohe Spannungspotenzial VPP und somit über den leitend gesteuerten Transistor 12 an der Wortleitung WL ebenfalls das hohe Spannungspotenzial VPP anliegt. Wenn der p-Kanal Transistor 12 defekt ist, bleibt die Wortleitungsspannung hingegen undefiniert.

Nachfolgend wird die Steuerschaltung 20 von einem Vorladesignal PRE angesteuert. Die Steuerschaltung 20 steuert daraufhin den Spannungsgenerator 40 mit einem Zustand des Steuersignals S1 in der Weise an, so dass der Spannungsgenerator 40 das Massepotenzial GND an seinen Ausgang schaltet. Der Spannungsgenerator 40 ist dazu beispielsweise mit einem in 6 nicht dargestellten Massepotential verbunden, das sich ausgangsseitig über den Transistor 14 auf die Treiberleitung WD schalten lässt. Über den weiterhin leitend gesteuerten Transistor 14 ist die Treiberleitung WD somit auf das Massepotenzial GND aufgeladen. Die Masterwortleitung MWL wird in Folge des Vorladekommandos PRE auf das hohe Spannungspotenzial VPP aufgeladen. Dadurch wird der p-Kanal Transistor 12 gesperrt und der n-Kanal Transistor 11 leitend gesteuert. Bei einem funktionsfähigen Transistor 11, der an die Wortleitung WL angeschlossen ist, lädt sich die Wortleitung WL auf das niedrige Potenzial VWL, beispielsweise ein negatives Spannungspotenzial unterhalb des Massepotenzials GND, auf. Wenn der n-Kanal Transistor 11 hingegen defekt ist oder nicht mit der Wortleitung WL verbunden ist, behält die Wortleitung WL näherungsweise das hohe Spannungspotenzial VPP bei, auf das sie in Folge des Aktivierungssignals ACT aufgeladen worden ist.

Nachfolgend wird die Steuerschaltung 20 mit einem Testmodussignal TM_ON zum Einschalten eines Testbetriebszustandes angesteuert. Im aktivierten Testmodus trennt die Steuerschaltung 20 die Treiberleitung WD von dem Spannungsgenerator 40, indem sie den Steueranschluss des Transistors 14 mit einem hohen Potenzialpegel des Steuersignals S2 ansteuert. Die Treiberleitung WD befindet sich somit auf einem schwebenden Potenzialzustand.

Nachfolgend wird erneut das Aktivierungssignal ACT in Verbindung mit dem Adresssignal X an den integrierten Halbleiterspeicher angelegt. Die Steuerschaltung 20 steuert daraufhin die Masterwortleitung MWL mit dem niedrigen Spannungspotenzial VWL an, in Folge dessen der Transistor 12 in den leitenden Zustand geschaltet und der Transistor 11 gesperrt wird. Wenn die Wortleitung WL in Folge des Vorladesignals PRE auf das negative Spannungspotenzial VWL aufgeladen worden ist, der n-Kanal Transistor 11 während der Vorladephase also korrekt gearbeitet hat, so stellt sich auf der Treiberleitung WD durch den Schwellspannungsabfall am Transistor 12 näherungsweise das Massepotenzial GND ein. Wenn der p-Kanal Transistor 12 hingegen nicht funktioniert, verbleibt die Treiberleitung WD ebenfalls auf dem Massepotenzialpegel GND. Wenn hingegen der Transistor 12 korrekt funktioniert, jedoch der n-Kanal Transistor 11 einen Fehler aufweist, so ist die Wortleitung noch vom Aktivierungssignal ACT auf das hohe Spannungspotenzial VPP aufgeladen. Diese Ladung wird nun über den leitend gesteuerten Transistor 12 an die Treiberleitung WD weitergeleitet. Es findet somit zwischen der Wortleitung WL und der Treiberleitung WD, die sich auf dem schwebenden Potenzialzustand befindet, ein Ladungsausgleich statt, der vom Verhältnis der Kapazitäten CWL der Wortleitung WL und der Kapazität CWD der Treiberleitung WD abhängig ist. In Folge dieses kapazitiven Spannungsteilers entwickelt sich auf der Treiberleitung WD ein Signal UWD das näherungsweise den Wert UWD ≈ CWL·VPP/(CWL + CWD) aufweist. Damit die Vergleicherschaltung 16 diese Potenzialanhebung auf der Treiberleitung WD sicher detektieren kann wird der Pegel der Referenzspannung Vref günstigerweise zu Vref = UWD/2 gewählt.

Die Treiberleitung WD verbleibt auf nahezu dem Wert des Massepotenzials GND, wenn sich die Wortleitung WL mit dem negativen Spannungspotenzial VWL über den Transistor 11 verbinden lässt. In diesem Fall erzeugt die Vergleicherschaltung 16 an ihrem Ausgangsanschluss A16 ein Auswertesignal AS mit beispielsweise einem niedrigen Zustandspegel. Wenn sich die Wortleitung WL hingegen nicht auf das niedrige Spannungspotenzial VWL aufladen lässt, da entweder der Transistor 11 defekt ist oder nicht mit der Wortleitung WL verbunden ist, verbleibt die Wortleitung WL auf dem hohen Spannungspotenzial VPP. Auf der Treiberleitung WD stellt sich die Spannung UWD ein. In diesem Fall erzeugt die Vergleicherschaltung 16 ausgangsseitig das Auswertesignal AS beispielsweise mit einem hohen Zustandspegel.

Zum Auslesen des Testergebnisses wird der integrierte Halbleiterspeicher im Testbetriebszustand durch ein Lesekommando RD angesteuert. Die Steuerschaltung 20 erzeugt daraufhin das Steuersignal S3 mit einem hohen Pegel. Das Steuersignal S2, durch das der p-Kanal Transistor während des Testbetriebszustandes dauerhaft gesperrt bleibt, weist ebenfalls den hohen Pegel auf. Das UND-Gatter 17 erzeugt somit ausgangsseitig einen hohen Pegel, der den n-Kanal Transistor 15 leitend steuert. Das Auswertesignal AS wird somit an den externen Datenanschluss DQ weitergeleitet.

Eine Verbesserung des Testverfahrens wird erreicht, wenn der n-Kanal Transistor 13 beim Schalten des integrierten Halbleiterspeichers in den Testbetriebszustand dauerhaft leitend gesteuert wird. Dazu wird an seinen Steueranschluss S13 von der Steuerschaltung 20 das hohe Spannungspotenzial Vint angelegt. Wenn der n-Kanal Transistor 13 funktioniert und die Parallelschaltung aus den beiden n-Kanal Transistoren 11 und 13 richtig mit der Wortleitung WL verbunden ist, liegt die Wortleitung WL somit im Testbetriebszustand dauerhaft auf dem niedrigen Spannungspotenzial VWL. Dadurch ist das Signal, welches beim Rücklesen über den p-Kanal Transistor 12 auf die Treiberleitung WD wirkt, aktiv getrieben.

Ein alternatives Bewertungskonzept lädt die Treiberleitung WD beim Anlegen des Vorlagekommandos PRE durch den Spannungsgenerator 40 auf das hohe Spannungspotenzial VPP vor, bevor das Auslesen des Potentialpegels der Wortleitung WL über den p-Kanal Transistor 12 erfolgt. Damit ergibt sich bei fehlenden oder defekten n-Kanal Transistoren 11 und 13 sowie bei nicht leitend steuerbarem p-Kanal Transistor 12 keine Signaländerung auf der Treiberleitung WD. Es ist in diesem Fall also keine Unterscheidung möglich, ob die n-Kanal Transistoren 11 und 13 oder der p-Kanal Transistor 12 defekt ist. Da ein funktionierender n-Kanal Transistor 11 beziehungsweise 13 die Wortleitung WL auf das niedrige Spannungspotenzial VWL sowie die Treiberleitung WD auf das Massepotenzial GND ziehen, ist in diesem Fall jedoch ein deutlich erhöhter Signal-/Rauschabstand zu erwarten.

Es besteht einerseits die Möglichkeit jede Wortleitung durch Anlegen ihrer spezifischen Wortleitungsadresse X an das Adressregister 30 und durch das Wiederholen aller in 7 beschriebenen Testschritte einzeln zu testen. Bei diesem Verfahren muss das Testergebnis der jeweiligen Wortleitung durch Ansteuerung der Steuerschaltung 20 mit dem Lesekommando RD innerhalb jeder Testschleife ausgelesen werden.

8 zeigt eine weitere Ausführungsform des erfindungsgemäßen integrierten Halbleiterspeichers, bei dem die Ausgänge mehrerer Vergleicherschaltungen 16 und 16', die über jeweilige p-Kanal Transistoren 12 und 12' an unterschiedlichen Wortleitungen WL und WL' angeschlossen sind, einem ODER-Gatter 18 über die Eingangsanschlüsse E18a und E18b zugeführt werden. Das ODER-Gatter 18 umfasst einen Widerstand R, der an ein positives Spannungspotenzial VCC und über parallel geschaltete Transistoren T1 und T2, deren Steueranschlüsse jeweils mit den Eingangsanschlüssen E18a und E18b verbunden sind, mit dem Massepotenzial GND verbunden ist.

Wenn eine der Vergleicherschaltungen ausgangsseitig einen hohen Zustandspegel erzeugt, da in dem Zwischenverstärker, der die Wortleitung WL oder die Wortleitung WL' treibt, ein fehlerhafter n-Kanal Transistor detektiert worden ist, wird der von dem jeweiligen Auswertesignal AS oder AS' angesteuerte Transistor T1 oder T2 leitend gesteuert, so dass an einem Ausgangsanschluss A18 des ODER-Gatters 18 der Pegel des Massepotenzials GND auftritt.

Um festzustellen, ob einer der mit den Wortleitungen verbundenen Zwischenverstärker einen fehlerhaften n-Kanal Transistorteil aufweist, braucht das Testergebnis nach dem Testen aller Wortleitungen nur ein einziges Mal über das Lesekommando RD, das den Transistor 15 leitend steuert, am Datenanschluss DQ ausgegeben zu werden. Das Testverfahren ist jedoch auch ohne diese Parallelität extrem kurz und detektiert zuverlässig die problematische Fehlersignatur ohne Übertesten.

10
Speicherzellenfeld/Speicherbank
11, 12, 13
steuerbare Schalter
14, 15
steuerbare Schalter
16
Vergleicherschaltung
17, 18
Gatter
20
Steuerschaltung
30
Adressregister
40
Spannungsgenerator
100
integrierter Halbleiterspeicher
ACT
Aktivierungssignal
AS
Auswertesignal
AT
Auswahltransistor
BL
Bitleitung
CWD
parasitäre Kapazität der Treiberleitung
CWL
parasitäre Kapazität der Wortleitung
DQ
Datenanschluss
FWL
Fehlerhafte Wortleitung
GND
Massepotenzial
ICFWL
Leckstrom
LV
Leseverstärker
MWL
Masterwortleitung
PRE
Vorladesignal
R
Widerstand
RD
Lesesignal
S
Steuersignal
SB
Speicherblock
SC
Speicherkondensator
SW
segmentierter Wortleitungstreiberstreifen
SZ
Speicherzelle
T
Transistor
TM
Testmodussignal
tRAS
Aktivierungszeit einer Wortleitung
tRP
Vorladezeit
UWD
Pegel auf der Treiberleitung
VBL
Potenzial der Bitleitung
VCC
positives Spannungspotenzial
VCFWL
Potenzialzustand des Speicherkondensators
Vint
internes Spannungspotenzial
VPP
positives Spannungspotenzial
VWL
negatives Spannungspotenzial
WD
Treiberleitung
WL
Wortleitung


Anspruch[de]
Integrierter Halbleiterspeicher mit Testschaltung

– mit einem externen Anschluss (DQ),

– mit einer Wortleitung (WL),

– mit einem Anschluss (D1) zum Anlegen eines ersten Spannungspotenzials (VWL),

– mit einem Anschluss (D2) zum Anlegen eines zweiten Spannungspotenzials (VPP),

– mit einem ersten steuerbaren Schalter (11) und einem zweiten steuerbaren Schalter (12),

– mit einer Vergleicherschaltung (16) mit einem ersten Eingangsanschluss (E16a) zum Anlegen eines Eingangssignals (UWD) und einem zweiten Eingangsanschluss (E16b) zum Anlegen eines Referenzsignals (Vref) und einem Ausgangsanschluss (A16) zur Erzeugung eines Auswertesignals (AS),

– bei dem ein Pegel des Referenzsignals (Vref) zwischen dem ersten und zweiten Spannungspotenzial liegt,

– bei dem die Wortleitung (WL) über den ersten steuerbaren Schalter (11) mit dem Anschluss (D1) zum Anlegen des ersten Spannungspotenzials (VWL) verbindbar ist,

– bei dem die Wortleitung (WL) über den zweiten steuerbaren Schalter (12) mit dem Anschluss (D2) zum Anlegen eines zweiten Spannungspotenzials (VPP) verbindbar ist,

– bei dem der Anschluss (D2) zum Anlegen des zweiten Spannungspotenzials (VPP) mit dem ersten Eingangsanschluss (E16a) der Vergleicherschaltung (16) verbunden ist,

– bei dem der Anschluss (D2) zum Anlegen des zweiten Spannungspotenzials (VPP) von dem zweiten Spannungspotenzial (VPP) isolierbar ist,

– bei dem das von der Vergleicherschaltung (16) ausgangsseitig (A16) erzeugte Auswertesignal (AS) dem externen Anschluss (DQ) des integrierten Halbleiterspeichers zuführbar ist.
Integrierter Halbleiterspeicher nach Anspruch 1

– mit einem dritten steuerbaren Schalter (13),

– bei dem die Wortleitung (WL) über den dritten steuerbaren Schalter (13) mit dem ersten Spannungspotenzial (VWL) verbindbar ist.
Integrierter Halbleiterspeicher nach einem der Ansprüche 1 oder 2

– mit einem vierten steuerbaren Schalter (14),

– mit einem Spannungsgenerator (40) zur Erzeugung des zweiten Spannungspotenzials (VPP),

– bei dem der Spannungsgenerator (40) über den vierten steuerbaren Schalter (14) mit dem Anschluss (D2) zu Anlegen des zweiten Spannungspotenzials (VPP) verbindbar ist.
Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis 3,

– mit einem fünften steuerbaren Schalter (15),

– bei dem der Ausgangsanschluss (A16) der Vergleicherschaltung (16) über den fünften steuerbaren Schalter (15) mit dem externen Anschluss (DQ) des integrierten Halbleiterspeichers verbindbar ist.
Integrierter Halbleiterspeicher nach einem der Ansprüche 3 oder 4,

– bei dem der Anschluss (D2) zum Anlegen des zweiten Spannungspotenzials (VPP) zusätzlich als Anschluss zum Anlegen eines Massepotenzials (GND) ausgebildet ist,

– bei dem der Anschluss (D2) zum Anlegen des zweiten Spannungspotenzials (VPP) und zum Anlegen des Massepotenzials (GND) von dem Massepotenzial (GND) isolierbar ist.
Integrierter Halbleiterspeicher nach Anspruch 5 bei dem das Massepotenzial (GND) über den vierten steuerbaren Schalter (14) an den Anschluss (D2) zum Anlegen des zweiten Spannungspotenzials (VPP) und zum Anlegen des Massepotenzials (GND) anlegbar ist. Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis 6,

– mit einem Speicherzellenfeld (10) mit Speicherzellen (SZ), die an die Wortleitung (WL) angeschlossen sind und über jeweils einen Auswahltransistor (AT) mit einer jeweiligen Bitleitung (BL) verbindbar sind,

– bei dem eine der Speicherzellen (SZ) von der jeweiligen Bitleitung (BL) elektrisch isoliert ist, wenn die an sie angeschlossene Wortleitung (WL) über den leitend gesteuerten ersten steuerbaren Schalter (11) mit dem ersten Spannungspotenzial (VWL) verbunden ist,

– bei dem die eine der Speicherzellen (SZ) mit der jeweiligen Bitleitung (BL) verbunden ist, wenn die an sie angeschlossene Wortleitung (WL) über den leitend gesteuerten zweiten steuerbaren Schalter (12) mit dem zweiten Spannungspotenzial (VPP) verbunden ist.
Integrierter Halbleiterspeicher nach einem der Ansprüche 3 bis 7

– mit einer Steuerschaltung (20) zur Steuerung des integrierten Halbleiterspeichers mit einem Steueranschluss (S20),

– bei dem die Steuerschaltung (20) derart ausgebildet ist, dass sie bei einer Ansteuerung des Steueranschlusses (S20) mit einem ersten Steuersignal (TM_ON) den integrierten Halbleiterspeicher in den Testbetriebszustand schaltet und sie im Testbetriebszustand den dritten steuerbaren Schalter (13) leitend steuert und den vierten steuerbaren Schalter (14) sperrt,

– bei dem die Steuerschaltung (20) derart ausgebildet ist, dass sie im Testbetriebszustand des integrierten Halbleiterspeichers bei der Ansteuerung des Steueranschlusses (S20) mit einem zweiten Steuersignal (RD) den fünften steuerbaren Schalter (15) leitend steuert.
Integrierter Halbleiterspeicher nach Anspruch 8, bei dem die Steuerschaltung (20) derart ausgebildet ist, dass sie in einem Normalbetriebszustand des integrierten Halbleiterspeichers bei einem Lese- und Schreibzugriff auf eine der Speicherzellen, die an die Wortleitung (WL) angeschlossen ist, den zweiten steuerbaren Schalter (12) und den vierten steuerbaren Schalter (14) leitend steuert und den ersten steuerbaren Schalter (11), den dritten steuerbaren Schalter (13) und den fünften steuerbaren Schalter (15) sperrt, so dass die Wortleitung (WL) von dem Spannungsgenerator (40) auf das zweite Spannungspotenzial aufgeladen wird. Integrierter Halbleiterspeicher nach einem der Ansprüche 4 bis 9,

– bei dem der erste, dritte und fünfte steuerbare Schalter jeweils als ein Transistor (11, 13, 15) von einem ersten Leitfähigkeitstyp ausgebildet sind,

– bei dem der zweite und vierte steuerbare Schalter jeweils als ein Transistor (12, 14) von einem zweiten Leitfähigkeitstyp ausgebildet sind.
Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis 10

– mit einem weiteren ersten steuerbaren Schalter (11') und einem weiteren zweiten steuerbaren Schalter (12'),

– mit einer weiteren Vergleicherschaltung (16') mit einem ersten Eingangsanschluss (E16a) zum Anlegen eines Eingangssignals (UWD) und einem zweiten Eingangsanschluss (E16b) zum Anlegen eines Referenzsignals (Vref) und einem Ausgangsanschluss (A16) zur Erzeugung eines weiteren Auswertesignals (AS'),

– mit einem logischen Gatter (18),

– bei dem eine weitere Wortleitung (WL') über den weiteren ersten steuerbaren Schalter (11') mit dem Anschluss (D1) zum Anlegen des ersten Spannungspotenzials (VWL) verbindbar ist,

– bei dem die weitere Wortleitung (WL') über den weiteren zweiten steuerbaren Schalter (12') mit einem weiteren Anschluss (D2') zum Anlegen des zweiten Spannungspotenzials (VPP) und zum Anlegen des Massepotenzials (GND) verbindbar ist,

– bei dem der weitere Anschluss (D2) zum Anlegen des zweiten Spannungspotenzials (VPP) und zum Anlegen des Massepotenzials (GND) von dem zweiten Spannungspotenzial (VPP) und dem Massepotenzial (GND) isolierbar ist,

– bei dem die weitere Wortleitung (WL') über den weiteren zweiten steuerbaren Schalter (12') mit dem ersten Eingangsanschluss (E16a) der weiteren Vergleicherschaltung (16') verbindbar ist,

– bei dem das von der Vergleicherschaltung (16a) erzeugte Auswertesignal (AS) und das von der weiteren Vergleicherschaltung (16') erzeugte weitere Auswertesignal (AS') dem logischen Gatter (18) eingangsseitig (E18a, E18b) zuführbar sind,

– bei dem das logische Gatter (18) ausgangsseitig (A18) mit dem externen Anschluss (DQ) des integrierten Halbleiterspeichers verbindbar ist.
Integrierter Halbleiterspeicher nach Anspruch 11, bei dem das logische Gatter als ein UND-Gatter (18) ausgebildet ist. Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis 12, bei dem das erste Spannungspotenzial (VWL) als ein negatives Spannungspotenzial und das zweite Spannungspotenzial (VPP) als ein positives Spannungspotenzial ausgebildet sind. Verfahren zum Testen eines integrierten Halbleiterspeichers, umfassend die folgenden Schritte:

– Bereitstellen eines integrierten Halbleiterspeichers mit einem externen Anschluss (DQ), einer Wortleitung (WL), die jeweils wahlweise über einen ersten steuerbaren Schalter (11) mit einem ersten Spannungspotenzial (VWL) oder über einen zweiten steuerbaren Schalter (12) mit einem zweiten Spannungspotenzial (VPP) verbindbar ist, wobei die Wortleitung bei einem Lese- und Schreibzugriff auf eine Speicherzelle, die mit der Wortleitung verbunden ist, mit dem zweiten Spannungspotential (VPP) und ansonsten mit dem ersten Spannungspotential (VWL) verbunden ist, und einer Vergleicherschaltung (16), wobei die Wortleitung (WL) über den zweiten steuerbaren Schalter (12) mit einem Eingangsanschluss (E16a) der Vergleicherschaltung (16) verbindbar ist,

– Anlegen eines Aktivierungssignals (ACT) an den integrierten Halbleiterspeicher zum Sperren des ersten steuerbaren Schalters (11) und zum leitend Steuern des zweiten steuerbaren Schalters (12),

– nachfolgend Anlegen eines Vorladesignals (PRE) an den integrierten Halbleiterspeicher zum leitend Steuern des ersten steuerbaren Schalters (11) und zum Sperren des zweiten steuerbaren Schalters (12),

– nachfolgend Sperren des ersten steuerbaren Schalters (11),

– nachfolgend Anlegen eines Massepotenzials (GND) an den Eingangsanschluss (E16a) der Vergleicherschaltung (16),

– nachfolgend Trennen des Eingangsanschlusses (E16a) der Vergleicherschaltung (16) von dem Massepotenzial (GND), so dass sich der Eingangsanschluss (E16a) der Vergleicherschaltung (16) auf einem schwebenden Potenzialzustand befindet,

– nachfolgend Auswerten des Potentialpegels (VPP, VWL) auf der Wortleitung (WL), indem der zweite steuerbare Schalter (12) durch Anlegen des Aktivierungssignals (ACT) leitend gesteuert wird und die Wortleitung (WL) dadurch mit dem Eingangsanschluss (E16a) der Vergleicherschaltung (16) verbunden ist,

– nachfolgend Erzeugen eines Auswertesignals (AS) durch die Vergleicherschaltung (161 mit einem ersten Zustandspegel, wenn der Potenzialpegel an dem Eingangsanschluss (E16a) der Vergleicherschaltung unterhalb des Referenzpegels (Vref) liegt, oder Erzeugen des Auswertesignals (AS) durch die Vergleicherschaltung (16) mit einem zweiten Zustandspegel, wenn der Potenzialpegel an dem Eingangsanschluss (E16a) der Vergleicherschaltung oberhalb des Referenzpegels (Vref) liegt,

– Zuführen des ersten und zweiten Zustandspegels des Auswertesignal (AS) an den externen Anschluss (DQ).
Verfahren zum Testen des integrierten Halbleiterspeichers nach Anspruch 14, umfassend die folgenden Schritte:

– Bereitstellen des integrierten Halbleiterspeichers, bei dem die Wortleitung (WL) über einen dritten steuerbaren Schalter (13) mit dem ersten Spannungspotenzial (VWL) verbindbar ist,

– Nach dem Schritt des Anlegens des Vorladesignal (PRE) leitend Steuern des dritten steuerbaren Schalters (13).






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