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Dokumentenidentifikation DE102005030660B3 21.12.2006
Titel Erfassungsverfahren für eine nichtflüchtige Halbleiterspeicherzelle
Anmelder Infineon Technologies AG, 81669 München, DE;
Infineon Technologies Flash GmbH & Co. KG, 01099 Dresden, DE
Erfinder Redaelli, Marco, Carate Brianza, Mailand / Milano, IT;
Ambroggi, Luca de, 01099 Dresden, DE
Vertreter Epping Hermann Fischer, Patentanwaltsgesellschaft mbH, 80339 München
DE-Anmeldedatum 30.06.2005
DE-Aktenzeichen 102005030660
Veröffentlichungstag der Patenterteilung 21.12.2006
Veröffentlichungstag im Patentblatt 21.12.2006
IPC-Hauptklasse G11C 16/26(2006.01)A, F, I, 20051017, B, H, DE
Zusammenfassung Die Erfindung betrifft ein Verfahren zum Erfassen eines Zustands einer nichtflüchtigen Halbleiterspeicherzelle (4), die durch einen Transistor mit einer Gateelektrode (G), einer Drainelektrode (D) und einer Sourceelektrode (S) gebildet wird, das die folgenden Schritte umfasst: Bereitstellen eines vordefinierten Referenzstroms, b) Bereitstellen mindestens einer Referenzzelle (6), wobei jede von ihnen von einem Transistor mit einer Gateelektrode, einer Drainelektrode und einer Sourceelektrode gebildet wird, Bereitstellen eines Vergleichsstroms, der aus Zellenströmen von mindestens einer Referenzzelle (6) gebildet ist, Variieren einer an die Gateelektroden (G) der Speicherzelle (4) und der mindestens einen Referenzzelle (6) angelegten Spannung, Vergleichen eines Speicherzellenstroms der Speicherzelle (4) mit dem vordefinierten Referenzstrom und gleichzeitiges Vergleichen eines Referenzzellenstroms der Referenzzelle (6) mit dem vordefinierten Referenzstrom und Detektieren, welcher der Ströme, d. h. der Speicherzellenstrom oder Referenzzellenstrom, als erster den vordefinierten Referenzstrom erreicht, wenn die Gatespannungen variiert werden, wobei die Reihenfolge beim Erreichen des vordefinierten Referenzstroms den Zustand der Speicherzelle anzeigt.

Beschreibung[de]

Die vorliegende Erfindung betrifft nichtflüchtige Halbleiterspeicherbauelemente wie etwa Flashspeicherbauelemente. Sie betrifft insbesondere eine Erfassungsanordnung zum Erfassen des Zustands einer individuellen nichtflüchtigen Speicherzelle und ein Verfahren zum Erfassen eines Zustands einer nichtflüchtigen Halbleiterspeicherzelle.

Flashspeicher sind in jüngster Zeit immer populärer geworden, insbesondere im Bereich von tragbaren Kommunikationseinrichtungen. Die grundlegende Struktur eines Flashspeichers ist der eines MOSFET ähnlich, einschließlich einer Gateelektrode, einer Drainelektrode und einer Sourceelektrode. Üblicherweise enthält der Flashspeicher als die Gateelektrode des MOSFET eine floatende Gateelektrode und eine Steuergateelektrode. Außerdem gibt es einige Arten von Flashspeichern ohne floatende Gateelektrode, wie etwa einen Nitridfestwertspeicher (NROM). Ein Nitridfestwertspeicher, der sich von anderen Arten von Flashspeichern, die eine leitende Polysilizium- oder metallische floatende Gateelektrode verwenden unterscheidet, verwendet eine Oxid-Nitrid-Oxid-Schicht (ONO) als ladungsfangendes Medium. Auf Grund einer stark kompaktierten Natur der Siliziumnitridschicht werden von dem MOS-Transistor in das Siliziumnitrid tunnelnde heiße Elektroden eingefangen, um eine ungleiche Konzentrationsverteilung zu bilden.

Im Allgemeinen weist der Flashspeicher die Funktionen Lesen, Programmieren und Löschen auf. Wenn Elektronen in die floatende Gateelektrode der Speicherzelle oder Elektronen in die ONO-Schicht der Speicherzelle injiziert werden, nimmt eine Schwellenspannung, anfänglich mit einer niedrigen Spannung, der Speicherzelle relativ zu und führt zu einem abnehmenden Strom von der Drainelektrode zu der Sourceelektrode. Dies ist der programmierte Zustand der Speicherzelle. Wenn eine negative Spannung an die Steuergateelektrode angelegt wird, werden in der floatenden Gateelektrode (oder in der ONO-Schicht) gefangene Elektronen aus der floatenden Gateelektrode oder der Nitridschicht entfernt, um die Schwellenspannung der Speicherzelle zu senken. Dies ist der gelöschte Zustand. Ungeachtet des Zustands, in dem sich die Speicherzelle befindet, ist es erforderlich, einen Lesevorgang durchzuführen, währenddessen die in der Speicherzelle gespeicherten Bitinformationen gelesen werden.

Zum Lesen von in einer Speicherzelle gespeicherten Informationen sind zwei Mechanismen üblich. Bei einem ersten Mechanismus wird eine Zelle gelesen, indem an dem Gate- und dem Draineingang vorbestimmte, feste Spannungen angelegt werden. Ihr Drain-/Sourcestrom wird auf einen Speicherzustand abgebildet, indem er mit einem Referenzstrom verglichen wird. Wenn der gelesene Strom höher ist als die Referenz, dann wird bestimmt, dass sich die Zelle in einem Logikzustand befindet (beispielsweise in einem L-Zustand). Wenn andererseits der Strom kleiner ist als der Referenzstrom, wird bestimmt, dass sich die Zelle in dem anderen Logikzustand befindet (beispielsweise einem H-Zustand). Somit speichert eine derartige Zweizustandszelle ein Bit digitaler Informationen.

Ein zweiter Mechanismus zum Lesen des Zustands einer Speicherzelle besteht darin, die Gateelektrode der Speicherzelle anstatt mit einer konstanten Spannung mit einer sich ändernden Spannung vorzuspannen. Hier wird der Drain-/Sourcestrom gelesen und mit einem konstanten Strom verglichen. Die Gatespannung, bei der der konstante Referenzstrom von dem gemessenen Strom erreicht wird, zeigt den Zustand der Speicherzelle an.

Ein derartiges Verfahren ist beispielsweise aus der US 55 08 958 A bekannt. Es werden die Gate-Spannungen sowohl der Speicherzellen als auch von Referenzzellen so lange variiert, bis der Zellenstrom einen Referenzwert erreicht.

Zum Programmieren und Löschen von Speicherzellen sind ähnliche Operationen erforderlich, so genannte Bestätigungsoperationen. Bestätigungsoperationen treten während des Programmierens oder Löschens von Speicherzellen auf, es handelt sich bei ihnen um Leseoperationen während Schreiboperationen, die eine Notwendigkeit eines Programmier- oder Löschimpulses bewerten, damit diejenigen Daten, die in die Zelle geschrieben werden sollen, ordnungsgemäß geschrieben werden.

Um die Speicherkapazität zu erhöhen, werden Flash-EEPROM-Bauelemente (elektrisch löschbare programmierbare Festwertspeicher) mit einer Dichte hergestellt, die mit dem Fortschritt der Halbleitertechnologie immer höher liegt. Ein weiteres Verfahren zum Erhöhen von Speicherkapazität besteht darin, dass jede Speicherzelle mehr als zwei Zustände speichert.

Für eine Mehrfachzustands- oder Mehrfachpegel-EEPROM-Speicherzelle wird das Leitungsfenster durch mehr als einen Schwellwert in mehr als zwei Gebiete unterteilt, so dass jede Zelle in der Lage ist, mehr als ein Datenbit zu speichern. Somit nehmen die Informationen, die ein gegebenes EEPROM-Array speichern kann, mit der Anzahl der Zustände zu, die jede Zelle speichern kann. Ein EEPROM oder ein Flash-EEPROM mit Mehrfachzustands- oder Mehrfachpegelspeicherzellen sind im US-Patent Nr. 5,172,338 beschrieben worden.

Eine weitere bekannte Möglichkeit zum Erhöhen der Speicherdichte besteht darin, mehr als ein Bit auf einer leitenden Schicht zu speichern, wobei nicht unterschiedliche Mengen elektrischer Ladung auf einer leitenden Schicht unterschieden werden, sondern wo elektrische Ladungen in verschiedenen Bereichen einer Gateschicht gespeichert sind. Eine derartige Speicherzelle ist von den oben erwähnten Nitridfestwertspeichern (NROM) bekannt. Aus US 2002/0118566 ist bekannt, wie in Nitridfestwertspeicherzellen Zwei-Bit-Informationen gleichzeitig gelesen werden. Gemäß dem Drain-Source-Strom des NROM kann eine logische Zwei-Bit-Kombinationsnachricht identifiziert werden. Der beobachtete Strom wird in vier verschiedene Zonen unterteilt, und jede Zone stellt eine spezifische logische Zwei-Bit-Information dar, nämlich L und L, L und H, H und L oder H und H.

Das Speichern von zwei Bits an Informationen in verschiedenen Gebieten der Nitridschicht weist den Vorteil auf, dass der Unterschied zwischen den individuellen Zuständen leichter detektiert werden kann als in einer Mehrfachpegelspeicherzelle. Der Zustand des zweiten Bit beeinflusst jedoch den Strom, der durch die Zelle fließt, wenn der Zustand des ersten Bit detektiert wird, und umgekehrt. Dies wird auch als der Zweites-Bit-Effekt bezeichnet. Der beschriebene Effekt ist relevant beim Lesen von Daten, aber auch beim Bestätigen von Daten während Lösch- oder Programmieroperationen, und muss deshalb bei der Auswertung eines detektierten Zellenstroms berücksichtigt werden. Obwohl der Zweites-Bit-Effekt im Vergleich zu dem Effekt gering ist, der durch den Zustand des zu lesenden Bits verursacht wird, kann er an Wichtigkeit zunehmen, wenn die Arbeitsspannung der Speicherzelle niedriger wird. Damit Leistung gespart wird und kleinere Einzelchipstrukturen für eine Halbleiterschaltung verwendet werden können, sinken die Arbeitsspannungen von Speichermodulen immer mehr. Während bisher 5 V und 3,3 V als Versorgungsspannungen verwendet wurden, verwenden neue Einrichtungen Spannungen von beispielsweise 1,6 V.

Zum Lesen dieser Flashspeicherzellen ist es wesentlich, den Leitungsstrom über die Source- und Drainelektrode der Zelle hinweg zu erfassen. Insbesondere zum Lesen von mehr als zwei Zuständen einer Speicherzelle ist es wichtig, einen Referenzstrom zu haben, der den Zustand der Speicherzelle genau wiedergibt. Je mehr Zustände existieren, für deren Speicherung eine Speicherzelle ausgelegt ist, desto feiner muss ihr Schwellfenster unterteilt werden. Dies erfordert höhere Präzision bei Programmier- und Leseoperationen, damit die erforderliche Auflösung erzielt werden kann.

Die verwendeten Referenzströme werden oftmals von Referenzzellen erzeugt, die sich in einem bestimmten Zustand befinden. In den meisten der früheren Einbit- oder Einpegel-Speicherarchitekturen wurde die Referenzstruktur zum Bereitstellen entsprechender Referenzströme durch ein Array aus vier oder fünf Flashzellen gebildet, die einem programmierten Zustand, einem gelöschten Zustand, einem überlöschten oder Verarmungszustand und einem Lesezustand entsprechen. Diese Referenzzellen könnten, nachdem sie beispielsweise bei der Wafersortierung auf ein vordefiniertes Niveau programmiert wurden, überhaupt nicht mehr geändert werden.

Bei mehreren Anwendungen, beispielsweise zum Archivieren von Daten, ist es wichtig, dass Daten nach einer langen Zeit oder einer großen Anzahl von Schreibzyklen immer noch korrekt gelesen werden können. Außerdem müssen Temperaturschwankungen berücksichtigt werden. Diese Einflüsse beeinflussen die von einer Speicherzelle gelesenen Ströme. Temperaturschwankungen beeinflussen auch die Referenzströme. Bei typischen Einpegel- und Einbitbauelementen definieren die Toleranzen, die eingestellt sind, um die Zustände einer Speicherzelle zu trennen, große Fenster für die verschiedenen Zustände. Die Fenster sind groß genug, um sicherzustellen, dass Daten unter allen Bedingungen korrekt gelesen oder geschrieben werden. Bei Mehrfachpegel- und Mehrbitspeichern sind die Fenster signifikant reduziert worden, und es ist ein Problem geworden, unter allen Umgebungsbedingungen und über die ganze Lebensdauer hinweg eine korrekte Funktionalität sicherzustellen. Die jeweilige Notwendigkeit für genauere Referenzen ist in den 18, 19 und 20 dargestellt.

Das Diagramm von 18 betrifft eine Zweizustandsspeicherzelle zum Speichern eines Datenbit. Es zeigt die Verteilung der Ströme von NROM-Speicherzellen über Gate-Source-Spannungen. Der Strom ICELL durch die Speicherzelle hängt von der Gate-Source-Spannung ab. Ein niedrigerer Schwellwert 121 definiert den Beginn eines gelöschten Zustands. Unterhalb des gelöschten Zustands befindet sich auch ein als Verarmungszustand bezeichneter überlöschter Zustand. In diesem Zustand, der beim normalen Betrieb der Speicherzelle nicht gestattet ist, fließt ein Strom selbst dann von der Drainelektrode zur Sourceelektrode, wenn keine Spannung an die Gateelektrode angelegt ist. Der gelöschte und der programmierte Zustand sind durch eine Referenzspannung 124 getrennt. Die Toleranzfenster für den gelöschten und den programmierten Zustand sind groß genug, um für alle Bedingungen zu passen.

19 zeigt, dass in einer Mehrfachpegelzelle die Toleranzfenster für alle Zustände reduziert sind. Für jeden der verschiedenen Zustände wird eine Schwellenspannung 121, 123, 124 und 125 definiert. Dies macht klar, dass die Referenzen 121, 123, 124 und 125 präziser sein müssen als die Referenz 121 und 124 in dem Diagramm von 18.

Aus 20 kann man erkennen, dass es bei Mehrfachbitspeicherzellen zu einem zusätzlichen Problem kommt. Wenn das erste Bit der Speicherzelle gelesen wird, muss berücksichtigt werden, dass die Kennlinie von dem zweiten Bit abhängt. Ohne Berücksichtigung des Zweiten-Bit-Effekts wird eine logische „1" detektiert, wenn die Gate-Source-Spannung in dem als 126 bezeichneten Bereich liegt. Der Bereich einer logischen „0" wird als 129 bezeichnet. Eine Schwellenspannung wird als 128 bezeichnet. Wenn der Zweite-Bit-Effekt berücksichtigt wird, muss eine logische „1" selbst dann detektiert werden, wenn die Gate-Source-Spannung höher ist als der Bereich 126. Der Überschussbereich wird als 127 bezeichnet. Deshalb reduziert die Berücksichtigung des zweites-Bit-Effekts weiterhin das Toleranzfenster für das Detektieren des Zustands der Speicherzelle.

Zusammenfassend gibt es mehrere Effekte, die erfordern, dass der Referenzstrom oder die Referenzspannung zum Detektieren des Logikzustands einer Speicherzelle präziser sind. Dies ist nicht nur beim ersten Betreiben des Speicherbauelements erforderlich, sondern auch über die ganze Lebenszeit hinweg, wenn verschlechternde Effekte das Verhalten der Speicherzellen verändern.

Außer diesen spezifischen Problemen gibt es eine allgemeine Notwendigkeit für hohe Leistung, hohe Kapazität und hohe Zuverlässigkeit von nichtflüchtigen Speicherbauelementen. Insbesondere gibt es einen Bedarf an kompakten nichtflüchtigen Speicherbauelementen. Diese kompakten nichtflüchtigen Speicherbauelemente sollten ein Speichersystem aufweisen, das Störungseffekte minimiert.

Eine Aufgabe der vorliegenden Erfindung besteht deshalb in der Bereitstellung eines nichtflüchtigen Halbleiterspeicherbauelements und eines jeweiligen Verfahrens zum Betreiben eines Speicherbauelements mit einem besseren Erfassungsverfahren.

Die Aufgabe wird erfindungsgemäß durch ein Verfahren zum Erfassen eines Zustands einer nichtflüchtigen Halbleiterspeicherzelle, die durch einen Transistor mit einer Gateelektrode, einer Drainelektrode und einer Sourceelektrode gebildet wird, gelöst wobei das Verfahren die folgenden Schritte umfasst:

  • a) Bereitstellen eines vordefinierten Referenzstroms,
  • b) Bereitstellen mindestens einer Referenzzelle, wobei jede von ihnen von einem Transistor mit einer Gateelektrode, einer Drainelektrode und einer Sourceelektrode gebildet wird,
  • c) Bereitstellen eines Vergleichsstroms, der aus Zellenströmen von mindestens einer Referenzzelle gebildet ist,
  • d) Variieren einer an die Gateelektroden der Speicherzelle und der mindestens einen Referenzzelle angelegten Spannung,
  • e) Vergleichen eines Speicherzellenstroms der Speicherzelle mit dem vordefinierten Referenzstrom und gleichzeitiges Vergleichen eines Referenzzellenstroms der Referenzzelle mit dem vordefinierten Referenzstrom,
  • f) Detektieren, welcher der Ströme, d.h. der Speicherzellenstrom oder Referenzzellenstrom, als erster den vordefinierten Referenzstrom erreicht, wenn die Gatespannungen variiert werden, wobei die Reihenfolge beim Erreichen des vordefinierten Referenzstroms den Zustand der Speicherzelle anzeigt.

Die vorliegende Erfindung schlägt vor, sowohl einen Speicherzellenstrom als auch mindestens einen durch einen Referenzzellenstrom erzeugten Vergleichsstroms mit einem vordefinierten Referenzstrom zu vergleichen. Mit Hilfe von Leseverstärkern und einem Auswertungsmittel wird detektiert, welcher der Ströme zuerst den vordefinierten Referenzstrom erreicht. Die Reihenfolge des Erreichens des Referenzstroms zeigt den Zustand der Speicherzelle an.

Bei einer bevorzugten Ausführungsform der Erfindung wird der Vergleichsstrom als ein Mittelwert eines gelöschten Referenzzellenstroms und eines programmierten Referenzzellenstroms erzeugt. Dies stellt sicher, dass der Vergleichsstrom über die Lebensdauer des Speicherbauelements immer zwischen den Strömen einer programmierten Zelle und einer gelöschten Zelle liegt, d.h., genau in der Mitte zwischen diesen Strömen.

Bei einer weiteren verbesserten Ausführungsform der Erfindung wird für jede Wortleitung eine zusätzliche Statuszelle vorgesehen. Bei dieser als „Zeilenschutzreferenz" bezeichneten Statuszelle wird eine Information von einem ersten Logikzustand gespeichert, der anzeigt, ob eine der mit der jeweiligen Wortleitung assoziierten Speicherzellen programmiert ist. Ansonsten werden alle der mit der Wortleitung assoziierten Speicherzellen gelöscht, was durch den anderen Logikzustand angezeigt wird.

Ein Vorteil der vorliegenden Erfindung besteht darin, dass Leseverstärker so ausgelegt werden können, dass sie einen Vergleich mit einem konstanten Strom vornehmen können. Dies ermöglicht einen geringen Stromverbrauch der Leseverstärker und weniger Flächenverbrauch.

Wenn einer der Ströme, insbesondere der Vergleichsstrom, den vordefinierten Referenzstrom erreicht hat, kann die weitere Variation der Gatespannungen gestoppt werden und deshalb kann eine weitere Zunahme der Zellenströme verhindert werden.

Dies reduziert die Beanspruchung an den Speicherzellen und an den Leseverstärkern. Die Lebensdauer des Speicherbauelements wird verlängert und der Stromverbrauch wird reduziert.

Die Verwendung einer gelöschten Referenzzelle und einer programmierten Referenzzelle zum Erzeugen eines Vergleichsstroms weist den Vorteil auf, dass sowohl die Speicherzellen als auch die Referenzzellen einer unterschiedlichen Verschlechterung einer programmierten und einer gelöschten Referenzzelle unterworfen sind. Deshalb passt der Vergleichsstrom immer zu der Charakteristik der Speicherzellenströme, auch nach einer Veränderung dieser Charakteristik.

Ein weiterer Vorteil der vorliegenden Erfindung besteht darin, dass das vorgeschlagene Referenzverfahren auf alle Arten flüchtiger Speicherbauelemente angewendet werden kann.

Diese und weitere Aufgaben der vorliegenden Erfindung ergeben sich dem Durchschnittsfachmann nach der Lektüre der folgenden ausführlichen Beschreibung der bevorzugten Ausführungsformen, die in den verschiedenen Figuren und Zeichnungen dargestellt ist.

1 ist ein schematisches Diagramm einer Flashspeicherschaltung gemäß der vorliegenden Erfindung.

2 ist eine graphische Darstellung, die die Kennlinien einer 2-Zustands-Speicherzelle darstellt.

3A und 3B sind zeitliche Steuerdiagramme der Schaltung aus 1, die jeweils „1" oder „0" lesen.

4 ist eine graphische Darstellung, die die Kennlinien einer 2-Zustands-Speicherzelle darstellt.

5 ist ein schematischer Schaltplan einer Vergleichsstromerzeugungsschaltung.

6 zeigt einen schematischen Schaltplan einer Arrayreferenzzelle und einer Speicherzelle.

7 ist ein detailliertes Schemadiagramm eines Auswertungsmittels.

8 ist eine Tabelle mit Signalzuständen der Schaltung von 7.

9 ist ein detailliertes Schemadiagramm einer erweiterten Ausführungsform eines Auswertungsmittels.

10 zeigt Ausgabeeinheiten für das Schemadiagramm von 9.

11 ist eine Tabelle mit Signalzuständen der Schaltung von 9 und 10.

12 bis 15 sind zeitliche Steuerdiagramme für die Schaltungen von 7 und 9.

16 ist ein schematisches Diagramm einer verbesserten Flashspeicherschaltung gemäß der vorliegenden Erfindung.

17 ist ein schematisches Diagramm einer weiteren verbesserten Flashspeicherschaltung gemäß der vorliegenden Erfindung.

18, 19 und 20 sind Diagramme, die die Notwendigkeit einer scharfen Referenz zeigen.

Die vorliegende Erfindung und Ausführungsformen werden spezifischer unter Bezugnahme auf die Zeichnungen beschrieben. In den Figuren sind identische oder ähnliche Komponenten mit identischen Bezugszeichen bezeichnet, und ihre Beschreibung wird nicht wiederholt.

Nichtflüchtige Halbleiterspeicherbauelemente, die elektrisch wiederbeschrieben und gelöscht werden können, werden wie oben erwähnt als EEPROMs und NROMs bezeichnet.

1 ist ein Blockdiagramm, das eine Konfiguration eines Flashspeicherbauelements zeigt, das NROM-Speicherzellen zum Speichern von Daten verwendet. Ein Speicherarray 5 umfasst mehrere Speicherzellen 4. Die Speicherzellen sind in Spalten und Zeilen angeordnet und stellen deshalb eine Matrix dar. Jede der Speicherzellen kann mit Hilfe eines Spaltendecodierers 8 und eines Zeilendecodierers 9 gewählt werden. Beide Decodierer sind mit einem Adressbus 10 verbunden, der auch mit einer Steuereinheit 11 des Schaltungsbereichs verbunden ist. Die Steuereinheit 11 ist mit einer Eingabe-/Ausgbe-Schnittstelle 15 zum Empfangen von Daten von einer externen Einrichtung und zum Senden von Daten zu einer externen Einrichtung verbunden. Beispielsweise greift die Steuereinheit 11 zum Lesen von in dem Speicherbauelement gespeicherten Daten auf das Speicherarray 5 zu, indem es eine Adresse an den Spaltendecodierer 8 und den Zeilendecodierer 9 schickt. Der Spaltendecodierer 8 extrahiert Informationen dahingehend, welche der Bitleitungen des Speicherarrays 5 gewählt werden sollen. Der Zeilendecodierer 9 wählt eine Wortleitung entsprechend der von der Steuereinheit 11 übertragenen Adresse. Daten werden zwischen der Steuereinheit 11 und dem Speicherarray 5 über einen Datenbus 21 übertragen. Zum Lesen und Schreiben von Daten umfasst die Steuereinheit 11 Schreib- und Leseschaltungen 18, um Operationen an dem Speicherarray 5 auszuführen.

Die Steuereinheit 11 der Schaltungsanordnung in 1 umfasst zusätzlich eine Gatespannungserzeugungsschaltung 20 und eine Referenzstromerzeugungsschaltung 19. Die Gatespannungserzeugungsschaltung 20 ist mit dem Zeilendecodierer 9 verbunden und legt eine definierte Gatespannung V_GS an die Gateelektroden ausgewählter Speicherzellen 4 an. Die Referenzstromerzeugungsschaltung 19 ist mit Leseverstärkern 12 und 13 verbunden und erzeugt den Referenzstrom I_REF, der von den Leseverstärkern 12 und 13 verwendet wird. Während über den Adressbus 10 übertragene Daten definieren, welche Wortleitung oder Wortleitungen gewählt werden, steuert die Gatespannungserzeugungsschaltung 20 die präzise Spannung V_GS, die an die Wortleitungen angelegt wird.

Zum Lesen einer Speicherzelle 4 ist es erforderlich, einen durch diese Zelle 4 fließenden Strom mit einem Vergleichsstrom zu vergleichen, der von einem durch eine oder mehrere Referenzzellen 6 fließenden Strom abgeleitet ist, wie unten erläutert. Gemäß der Erfindung erfolgt der Vergleich indirekt durch Vergleichen der jeweiligen Ströme mit einem vordefinierten konstanten Referenzstrom.

2 ist eine graphische Darstellung für eine typische Speicher- oder Referenzzelle. Je nach dem Zustand der Speicherzelle erreicht der Zellenstrom I_DS einen Referenzstrom I_REF (der in diesem Beispiel 10 &mgr;A beträgt) bei einer Gate-Source-Spannung V_GS von 1,1 V oder 2,2 V. Unter der Annahme, dass die Gate-Source-Spannung V_GS mit der Zeit zunimmt, gibt der Zeitpunkt, an dem der Referenzstrom I_REF erreicht ist, den Zustand der Speicherzelle an.

Der gleiche Vergleich erfolgt für einen Vergleichsstrom I_comp, der in 2 als eine gestrichelte Linie gezeigt ist. Er ist ein Mittelwert der Zellenströme einer programmierten Zelle (Zustand 2) und einer gelöschten Zelle (Zustand 1).

Da beide Ströme mit dem Referenzstrom I_REF verglichen werden, liefern die Vergleichsergebnisse Informationen über den Zustand der erfassten Speicherzelle. Dies geschieht durch die Leseverstärker 12 und 13. Der Leseverstärker 12 ist ein Speicherzellenleseverstärker, der an die Bitleitungen der Speicherzelle 5 angeschlossen ist. Der Leseverstärker 13 ist ein Referenzzellenleseverstärker, der an die Bitleitungen der Referenzzelle 6 angeschlossen ist. Der Speicherzellenleseverstärker 12 ist vorgesehen, um einen Strom durch die Speicherzellen des Speicherarrays 5 zu messen und ihn mit einem Referenzstrom I_REF zu vergleichen. Der Referenzleseverstärker 13 ist vorgesehen, um einen Strom durch die Referenzzellen 6 zu messen. Der Speicherzellenleseverstärker 12 gibt ein Signal s_cell aus, das anzeigt, wenn der Speicherzellenstrom I_cell den Referenzstrom I_REF erreicht. Der Referenzzellenleseverstärker 13 gibt ein Signal s_comp aus, das anzeigt, wenn der Vergleichsstrom I_comp den Referenzstrom I_REF erreicht.

Ein Auswertungsmittel 14 ist mit dem Speicherzellenleseverstärker 12 und mit dem Referenzzellenleseverstärker 13 verbunden. Durch Vergleichen der von den Leseverstärkern 12 und 13 empfangenen Signale wird ein Ergebnissignal s_out erzeugt, das den Logikzustand der ausgewählten Speicherzelle anzeigt. Das Auswertungsmittel 14 ist mit Steuereinheit 11 verbunden. Die Verbindung ist in 1 als eine separate Linie gezeigt, doch kann der Logikzustand einer Speicherzelle, wenn er von dem Auswertungsmittel 14 ausgewertet wird (z.B. die in die Speicherzelle geschriebenen Daten) auch über den Datenbus 21 übertragen werden.

Diese Prozedur zum Lesen des Logikzustands einer Speicherzelle wird immer dann ausgeführt, wenn die gespeicherten Daten beispielsweise von einem Hostsystem angefordert werden, das mit der E/A-Schnittstelle 15 verbunden ist, oder wenn der Zustand einer Speicherzelle bestätigt werden muss und deshalb nach einer Lösch- oder einer Programmieroperation gelesen werden muss.

Im Kontext der vorliegenden Anwendung bedeutet Schreiben das Setzen des Zustands einer Speicherzelle auf einen gelöschten oder einen programmierten Zustand. Programmieren bedeutet das Setzen des Zustands auf einen ersten Logikwert, und Löschen bedeutet das Setzen des Zustands auf einen zweiten Logikwert.

Die 3A und 3B sind Zeitdiagramme, die zeigen, wie das Auswertungsmittel 13 arbeitet. Die Spannung V_GS, die an die Gateelektroden der Speicherzellen und Referenzzellen angelegt wird, nimmt mit der Zeit zu. Wenn die Gatespannung V_GS einen ersten Schwellwert erreicht, wird der Strom einer gelöschten Speicherzelle höher als der Referenzstrom I_REF, der von dem Signal s_cell in 3A angegeben wird. Wenn dies geschieht, bevor der Vergleichsstrom I_comp den Referenzstrom I_REF erreicht hat und das Signal s_comp auf H kippt, gibt das Auswertungsmittel 14 ein H-Signal aus.

Wenn die Speicherzelle wie in 3B gezeigt programmiert ist, erreicht der Vergleichsstrom I_comp den Referenzstrom I_REF vor dem Speicherzellenstrom. Deshalb bleibt nach dem Umschalten des Signal s_comp auf H der Ausgang des Auswertungsmittels 14 auf einem L-Pegel. Das Erfassen kann gestoppt werden und die Gatespannung V_GS wird nicht weiter erhöht, sondern entladen, um eine Spannungsbeanspruchung an der Speicherzelle zu reduzieren.

Wenn hypothetisch die Gatespannung der Speicherzelle weiter erhöht würde, wie durch die gestrichelte Linie von V_GS angegeben, würde auch das Signal s_cell auf H umschalten, wenn der Speicherzellenstrom größer wird als der Referenzstrom I_REF. Dies würde aber keine zusätzlichen Informationen ergeben und aus Gründen des Stromverbrauchs und zur Vermeidung einer hohen Beanspruchung der Speicherzelle wird das Erfassen zu dem Zeitpunkt gestoppt, wenn der Vergleichsstrom I_comp den Referenzstrom I_REF erreicht.

Wie oben erwähnt ist es insbesondere für hochintegrierte Speicherbauelemente erforderlich, einen Referenzwert bereitzustellen, der sehr präzise ist, um eine scharfe und enge Programmier-/Löschdifferenzierung zu ermöglichen. Dies ist insbesondere dann wichtig, wenn mehr als zwei Zustände detektiert werden sollen, wie dies bei Verwendung von Zwei-Bit-NROM-Zellen der Fall ist. Die Notwendigkeit für einen präzisen Vergleichsstrom ist in 4 dargestellt. Bei dieser graphischen Darstellung sollen vier mögliche Zustände einer Speicherzelle detektiert werden. Bei einem realen Speicherbauelement sind die Kennlinien nicht für alle Speicherzellen gleich. Deshalb ist die Kurve für jeden der Zustände keine einzelne Linie, sondern ein statistisch verteiltes Linienfeld. Beispielsweise liegt der höchste V_GS-Wert für Zustand 1 sehr nahe an dem niedrigsten V_GS-Wert für Zustand 2. Wie oben erwähnt können sich die Kennlinien mit der Zeit, mit Schreibzyklen und Umweltbedingungen ändern. Das Verhalten einer programmierten Zelle ist von dem Verhalten einer gelöschten Zelle verschieden. Da die Versorgungsspannungen in den letzten Jahren abgenommen haben und weiter abnehmen, wurde die Detektion des Zustands einer Speicherzelle schwieriger. Infolgedessen wurden Lesefehler wahrscheinlicher. Um dieses Problem zu überwinden, musste in einigen Fällen die Leistung des Speicherbauelements verlangsamt werden.

Gemäß einer bevorzugten Ausführungsform der Erfindung wird der Vergleichsstrom I_comp nicht von einer einzelnen Referenzzelle erzeugt, die programmiert ist, eine Schwellenspannung aufzuweisen, die zwischen den Schwellenspannungen einer gelöschten Speicherzelle und einer programmierten Referenzzelle liegt. Um einen besseren Vergleichsstrom I_comp zu liefern, werden zwei Referenzzellen verwendet. Eine ist auf einen programmierten Zustand und die andere auf einen gelöschten Zustand gesetzt. Der Vergleichsstrom ist eine Zusammensetzung der Zellenströme von beiden Speicherzellen. Während sich die programmierte Referenzzelle wie eine programmierte Speicherzelle verhält, verhält sich die gelöschte Referenzzelle wie eine gelöschte Speicherzelle. Der Vergleichsstrom liegt deshalb immer zwischen den Kennlinien einer gelöschten und einer programmierten Speicherzelle. Der Vergleichsstrom kann über die folgende Gleichung berechnet werden: I_comp = (I_erased + I_programmed)/x, wobei I_comp der Vergleichsstrom, I_erased der Zellenstrom einer gelöschten Speicherzelle, I_programmed der Zellenstrom einer programmierten Speicherzelle und x ein mittlerer Koeffizient ist. Gute Werte für x liegen zwischen 3,0 und 1,5.

Der x-Koeffizient kann gemäß praktischen Überlegungen frei gewählt werden. Als Beispiel beträgt I_erased 5 &mgr;A, I_programmed beträgt 20 &mgr;A, x beträgt 2,5. Der Vergleichsstrom wird dann als 10 &mgr;A berechnet.

Die Erzeugung eines mittleren Vergleichsstroms kann mit einer Mittelwerterzeugungsschaltung gemäß 5 erfolgen.

Der Vergleichsstrom I_comp wird als ein Mittelwert von Strömen durch eine gelöschte Referenzzelle 50 und eine programmierte Referenzzelle 51 erzeugt. Beide Referenzzellen 50 und 51 werden unter Verwendung der gleichen Bitleitung gemeinsam gelesen. Der Bitleitungsstrom I_READ ist deshalb die Summe des Stroms I_cell_1 durch die gelöschte Referenzzelle 50 und des Stroms I_cell_2 durch die programmierte Referenzzelle 51.

Ein Stromspiegel 52 ist mit einem Referenztransistor 53 versehen, der als eine Diode beschaltet ist. Der Referenztransistor 53 ist an die Bitleitung angeschlossen und spiegelt deshalb den Bitleitungsstrom zu einem zweiten Transistor 54 des Stromspiegels 52. Der Strom durch den zweiten Transistor 54 ist der Vergleichsstrom I_comp. Durch die Konfiguration des Stromspiegels kann das Verhältnis zwischen dem Vergleichsstrom I_comp und dem Bitleitungsstrom I_read eingestellt werden. Um ein jeweiliges Verhältnis zu erzielen, können verschiedene geometrische Eigenschaften, d.h. eine andere Länge L und Breite W des Kanals, für die Transistoren 53 und 54 des Stromspiegels verwendet werden. Bei dem vorliegenden Beispiel beträgt das Verhältnis 1/2.

Ein Steuerverstärker 55 ist vorgesehen, um die Spannung an den Drainelektroden der Transistoren 50 und 51 konstant zu halten, wenn gelesen wird, wie unter Bezugnahme auf das Schemadiagramm von 6 beschrieben wird.

6 ist ein Schemadiagramm eines beispielhaften Schaltungsdiagramms, das eine Speicherzelle 4 des Speicherarrays 5 mit einem zugeordneten Leseverstärker 12 zeigt. Über eine Wortleitung 61 wird die Gateelektrode der Transistoren 4 vorgespannt. Zum Wählen der Speicherzelle 4, die von dem gezeigten Transistor gebildet wird, muss auch die Bitleitung 75 gewählt werden. Dies geschieht durch Decodierer 63, die die Spaltendecodierer sind. Wenn alle Schalttransistoren des Decodierers 63 geschlossen sind, liegt die Spannung an einem Knoten 67 der Schaltung an der Drainelektrode des Transistors 4 an.

Nach dem Schließen der Schalttransistoren des Decodierers 63 beginnt ein Strom I_cell von dem Knoten 67 über die Drainelektrode und die Sourceelektrode des Transistors 4 zum Massenknoten GND zu fließen. Der Strom I_cell hängt von der Leitfähigkeit des Kanals von der Drain- zur Sourceelektrode des Transistors 4 ab. Die Leitfähigkeit hängt von der Ladung ab, die sich auf der Nitridschicht der Speicherzelle 4 befindet, die bei dieser Ausführungsform der Erfindung eine NROM-Zelle ist. Mit anderen Worten hängt der Strom von dem Zustand der Speicherzelle 4 ab, wenn die Spannung am Knoten 67 konstant ist. Dazu ist ein Steuerverstärker 62 vorgesehen, der an einem Eingang die Spannung am Knoten 67 erhält. Der Steuerverstärker 62 steuert einen weiteren Transistor 73, der zwischen den Knoten 67 und einen Knoten 68 geschaltet ist. Der Knoten 68 ist des Weiteren mit einem Eingang eines Vergleichers 65 und einer Stromquelle 71 verbunden, die auf einen Referenzstrom I_REF eingestellt wird. Über den Steuerverstärker 62 wird sichergestellt, dass die Spannung am Knoten 67 unabhängig von dem Zellenstrom I_cell konstant gehalten wird.

Der Vergleicher 65 weist einen weiteren Eingang auf, an den eine Referenzspannung V_REF angelegt wird. Die Spannung V_REF wird als eine Vergleichsspannung für die Spannungen am Knoten 68 verwendet. Sie wird entsprechend der Dynamik des Knotens 68 und 70 bemessen. Die Spannung am Knoten 68 hängt von dem Strom I_cell und dem Referenzstrom I_REF ab. Wenn der Strom I_cell höher ist als der Strom I_REF, gibt der Vergleicher 65 ein H-Signal aus, ansonsten gibt er ein L-Signal aus.

Wenn die Speicherzelle 4, die als ein Beispiel für mehrere Speicherzellen gezeigt ist, durch Anlegen einer entsprechenden Gatespannung an die Speicherzelle 4 gelesen wird, steigt der Zellenstrom I_cell aufgrund einer erhöhten Leitfähigkeit der Speicherzelle 4 an. Dies geschieht unter der Vorbedingung, dass die Drain-Source-Spannung, die die Spannung am Knoten 67 ist, konstant gehalten wird. Dies geschieht durch Erfassen der Spannung am Knoten 67 und Steuern der Gatespannung des Transistors 73, um seine Leitfähigkeit zu erhöhen. Da die Stromquelle 71 unverändert bleibt, nimmt die Spannung am Knoten 68 ab. Wenn die an die Speicherzelle angelegte Gatespannung hoch genug ist, wird der Zellenstrom I_cell größer als ein Schwellwert, die Spannung am Knoten 68 fällt unter die Spannung V_REF ab und der Vergleicher 65 kippt.

Die gleiche Prozedur ereignet sich für eine Referenzzelle, die in 6 nicht gezeigt ist. Unter der Annahme, dass die Gatespannungen der Speicherzelle 4 und der Referenzzelle gleichzeitig variiert werden, d.h. linear erhöht werden, kippen sowohl ein Referenzzellenvergleicher 65 als auch der Speicherzellenvergleicher 65, aber zu unterschiedlichen Zeiten. Die Information, welcher Vergleicher zuerst kippt, zeigt den Zustand der Speicherzelle an.

Die 7 und 8 sind ein Beispiel für eine erste Ausführungsform der vorliegenden Erfindung.

7 ist ein Schemadiagramm einer Schaltungsanordnung mit einem Speicherarray 5, Referenzzellen 6, einer Referenzstromerzeugungsschaltung 19, einer Gatespannungserzeugungsschaltung 20, Leseverstärkern 12 und 13 und Auswertungsmitteln 14. Die aufgeführten Komponenten arbeiten und sind so verbunden, wie für 1 beschrieben. Das Auswertungsmittel 14 wird nun ausführlich beschrieben. Die Beziehung zwischen Logiksignalen wird außerdem in 8 gezeigt.

Das Auswertungsmittel 14 umfasst mehrere Flip-Flops 30, 31, 33 und 34 vom D-Typ. Für eine ausgewählte Bitleitung wird eine Menge von zwei Flip-Flops vorgesehen. Üblicherweise wählt ein Spaltendecodierer eine Bitleitung zu einem bestimmten Zeitpunkt. Die Ausgänge jedes Speicherzellenleseverstärkers 12 sind an einen D-Eingang der ersten Flip-Flops 30 und 33 und auch an einen ersten Eingang von OR-Gattern 32 und 35 angeschlossen, die ebenfalls für jede Bitleitung vorgesehen sind. Der Ausgang des Arrayreferenzzellenleseverstärkers 13 ist an einen D-Eingang von zweiten Flip-Flops 31 und 34 und auch an einen zweiten Eingang von OR-Gattern 32 und 35 angeschlossen. Die Ausgänge der OR-Gatter 32 und 35 sind jeweils an einen Takteingang der der gleichen Bitleitung zugeordneten Flip-Flops angeschlossen. Außerdem sind die Ausgänge jeweils an den zugeordneten Speicherzellenleseverstärker 12 angeschlossen, um die jeweiligen Leseverstärker zu deaktivieren, wenn von dem OR-Gatter ein Taktimpuls erzeugt worden ist. Der Ausgang des Arrayreferenzzellenleseverstärkers ist außerdem mit der Spannungserzeugungsschaltung 20 verbunden. Die Ausgänge jeweils zweier Flip-Flops sind mit Ausgangseinheiten 40, 41 oder 42 verbunden, die die Ausgangssignale jeweils zweier Flip-Flops verknüpfen, um ein Ausgangssignal OUT_0, OUT_1 oder OUT_X zu erzeugen.

Das Arrayauswertungsmittel 14 arbeitet wie folgt. Ein Ausgangssignal SA_OUT_0 des ersten Speicherzellenleseverstärkers 12 zeigt an, dass der Zellenstrom den Referenzstrom erreicht hat. Wenn die jeweilige Speicherzelle gelöscht wird, erreicht der Zellenstrom I_cell den Referenzstrom I_REF, bevor ein Vergleichsstrom den Referenzstrom I_REF erreicht, und der Leseverstärker 12 gibt eine logische „1" aus, die an den D-Eingang des ersten Flip-Flops 30 angelegt wird. Gleichzeitig wird eine logische „0" an den D-Eingang des zweiten Flip-Flops 31 angelegt, da der Vergleichsstrom I_comp noch nicht den Referenzstrom I_REF erreicht hat. An den Eingängen des OR-Gatters 32 werden eine logische „1" und eine logische „0" empfangen. Deshalb wird am Ausgang eine logische „1" erzeugt und an die Takteingänge der Flip-Flops 30 und 31 angelegt. Die Eingangswerte an den D-Eingängen werden zu den Ausgängen Q übertragen und deshalb zeigt das erste Ausgangssignal OUT_0_1 eine logische „1" an und das zweite Ausgangssignal OUT_0_0 zeigt eine logische „0" an. Diese Ausgangssignale werden in der Ausgangseinheit 40 verknüpft und ein Ausgangssignal OUT_0 mit einer logischen „1" wird erzeugt, das einen gelöschten Zustand der erfassten Speicherzelle anzeigt. Die Erfassungsergebnisse für verschiedene Operationssituationen sind in der Tabelle von 8 aufgeführt.

Ein Zeitsteuerdiagramm für diesen Fall ist in 12 zu sehen. Das Signal WL steht für die Spannung, die an die Gateelektroden der erfassten Speicherzelle und der Referenzzellen angelegt wird. Wenn in diesem Fall die Schwellenspannung der erfassten Speicherzelle einer starken logischen „1" entspricht, erreicht der Zellenstrom I_cell den Referenzstrom, bevor der Vergleichsstrom I_comp signifikant ansteigt. Das Signal SA_OUT_0 am Ausgang des OR-Gatters 32 nimmt infolgedessen zu und eine kurze Zeit später nimmt das Ausgangssignal OUT_0_1 des Flip-Flops 30 auf eine logische „1" zu. Das Ausgangssignal OUT_0 der Ausgangseinheit 40 zeigt eine kurze Zeit später eine logische „1" an.

Eine zweite Arbeitssituation ist gegebenen, wenn die erfasste Speicherzelle auf eine starke „0" programmiert ist. In diesem Fall erreicht der Vergleichsstrom I_comp den Referenzstrom I_REF, bevor der Zellenstrom signifikant zunimmt. Deshalb kippt das Ausgangssignal OUT_0_0 des Flip-Flops 31, bevor der Zellenstrom I_cell den Referenzstrom I_REF erreicht. Die Ausgangseinheit 40 gibt eine logische „0" aus.

Wie man in 13 sehen kann, dauert es relativ lange, bis der Vergleichsstrom den Referenzstrom erreicht. In beiden Fällen jedoch wird der Strom, der den Referenzstrom erreicht, nicht höher als der Referenzstrom selbst (d.h. 10 &mgr;A), da der Leseverstärker 12 für die betroffene Bitleitung gestoppt wird, wenn der zugeordnete Flip-Flop eine „1" ausgibt.

Unter Bezugnahme auf die Tabelle von 8 muss erwähnt werden, dass die Signalkombination 0-0 für die Ausgangssignale OUT_X_1 und OUT_X_0 nicht möglicht ist. Die Gatespannung nimmt zu, bis der Vergleichsstrom I_comp den Referenzstrom I_REF erreicht. Es ist deshalb sichergestellt, dass zumindest das Signal SA_OUT_REF irgendwann zu einer logische „1" wird, was zu einer logischen „1" am Ausgang Q des Flip-Flops 31 führt.

In dem Fall, dass die Speicherzelle eine Schwellenspannung aufweist, die einer schwachen „1" oder einer schwachen „0" entspricht (siehe 14 und 15), werden die Angelegenheiten komplizierter. Wie oben erwähnt nimmt die Gatespannung nicht weiter zu, wenn der Referenzleseverstärker 13 detektiert, dass der Vergleichsstrom I_comp gleich dem Referenzstrom I_REF ist. Wenn der Zustand der erfassten Speicherzelle eine schwache „1" oder eine schwache „0" ist, dann liegt dieser Zeitpunkt sehr nahe zu einem Zeitpunkt, wenn der Zellenstrom I_cell den Referenzstrom I_REF erreicht, der von dem Speicherzellenleseverstärker 12 detektiert wird. Angesichts der zeitlichen Verzögerung der Flip-Flops und der OR-Gatter kann nicht unzweideutig aus den Ausgangssignalen erkannt werden, wie die Eingangssignale sind. Wenn jedoch alle Phänomene berücksichtigt werden, die zu NROM-Zellen in Beziehung stehen, ist es wahrscheinlicher, dass der Logikzustand eine „1" ist, wenn der tatsächliche Zustand nicht klar detektiert werden kann.

Die Operation wurde für die erste Bitleitung beschrieben, die die Flip-Flops 30 und 31 und das OR-Gatter 32 umfasst. Die für die anderen Bitleitungen vorgesehenen Schaltungsanordnungen arbeiten auf die gleiche Weise.

Der Vergleichsstrom I_comp wird von einer Mittelwerterzeugungsschaltung 21 erzeugt, die auf die gleiche Weise arbeitet, wie bezüglich 5 beschrieben wurde.

9 und 10 sind ein Beispiel für eine erweiterte Ausführungsform der Erfindung. Für das Lesen von Daten ist es wichtig, dass sich die Zustände der Arrayreferenzzellen in einem ordnungsgemäßen Zustand befinden. Nach einem Blocklöschbefehl geschieht es, dass sich auch die Arrayreferenzzellen in einem gelöschten Zustand befinden. Wenn Daten unter Verwendung der gelöschten Referenzzellen gelesen werden, kann kein korrektes Leseergebnis erhalten werden. Bei der gezeigten Schaltung wird eine so genannte Zeilenschutzreferenzzelle verwendet, um zu detektieren, ob sich alle einer Wortleitung zugeordneten Zellen in einem gelöschten Zustand befinden. Die Zeilenschutzreferenzzelle ist eine zusätzliche Statuszelle, die mit den Speicherzellen und den anderen Arrayreferenzzellen zyklisch betätigt wird. Das bedeutet, dass sie gelöscht wird, wenn ein Blocklöschbefehl ausgeführt wird. Beim Programmieren des ersten Bit zu einer der gleichen Wortleitung zugeordneten Speicherzelle wird auch die Zeilenschutzreferenzzelle programmiert.

Beim Lesen von Daten wird überprüft, ob die Zeilenschutzreferenzzelle programmiert ist. Ansonsten ist das Leseergebnis immer „gelöscht", da eine gelöschte Zeilenreferenzzelle anzeigt, dass alle Speicherzellen gelöscht sind. Dazu erfasst ein Arrayreferenzleseverstärker 13 den Strom durch die Zeilenschutzreferenzzelle, indem er ihn mit dem Hauptreferenzstrom I_REF vergleicht, ein Hauptreferenzleseverstärker 16 erfasst einen Hauptvergleichsstrom durch die Hauptreferenzzellen, indem er ihn mit dem Referenzstrom I_REF vergleicht, und ein Hauptauswertungsmittel 17 detektiert den Logikzustand der Zeilenschutzreferenzzelle unter Verwendung der Ausgangssignale der Leseverstärker 13 und 16 und gibt ein entsprechendes Ergebnissignal ROW_ALL1 aus.

Der Hauptvergleichsstrom wird von einer Mittelwerterzeugungsschaltung 22 erzeugt, die auf die gleiche Weise arbeitet, wie sie für die 5 beschrieben wurde.

In der Tabelle von 11 sind die verschiedenen Operationssituationen aufgeführt. Es ist ersichtlich, dass das Ausgangssignal OUT_X immer eine „1" ist, wenn die Zeilenschutzreferenzzelle gelöscht ist. Falls die Zeilenschutzreferenzzelle programmiert ist, entsprechen die Tabelleneinträge denen der in 8 gezeigten Tabelle.

12 bis 15 veranschaulichen Beispiele des zeitlichen Ablaufs von Auslesesignalen in einer Schaltung gemäß 7 oder 9, wie oben erwähnt.

16 ist eine weitere Ausführungsform der Erfindung. Die meisten Teile der Schaltung sind der in

1 gezeigten Schaltung ähnlich. Gemäß dieser Ausführungsform sind die Referenzzellen neben den zu lesenden Speicherzellen angeordnet. Dies ist ein zusätzlicher Vorteil, da sie als normale Speicherzellen behandelt werden und deshalb über die Zeit das gleiche Verhalten aufweisen und den gleichen Temperaturschwankungen ausgesetzt sind. Außerdem beeinflussen alle anderen Arten von Störungen die Referenzzellen auf die gleiche Weise wie die Speicherzellen. Die jeweiligen Speicherzellen sind mit der gleichen Wortleitung wie die zugeordneten Speicherzellen verbunden. Deshalb aktiviert auch die Wahl einer Speicherzelle durch Aktivieren einer Wortleitung die jeweilige Arrayreferenzzelle. Zum Anlegen der variablen Gatespannung an die Referenzzellen ist keine zusätzliche Steuerleitung erforderlich, da dies über die Wortleitung geschieht. Dieser Mechanismus stellt ebenfalls sicher, dass der durch eine Speicherzelle fließende und der durch eine Referenzzelle fließende Strom zur gleichen Zeit gemessen werden.

Bei einer vorteilhaften Ausführungsform der Erfindung sind mindestens zwei Referenzzellen für jede der Wortleitungen vorgesehen. Während des Betriebs des Speicherbauelements ist eine der Referenzzellen so eingerichtet, dass sie einen Schwellwert aufweist, der einem gelöschten Zustand einer Speicherzelle entspricht, und mindestens eine andere Referenzzelle ist so eingerichtet, dass sie eine Schwellenspannung aufweist, die einem programmierten Zustand einer Speicherzelle entspricht. Eine dritte Referenzzelle kann vorgesehen sein und so eingerichtet sein, dass sie eine Schwellenspannung aufweist, die einem überlöschten Zustand einer Speicherzelle entspricht.

17 ist eine weiter erweiterte Ausführungsform der Erfindung, die den in 1 und 16 gezeigten Beispielen ähnlich ist. Zur Bereitstellung präziser Referenzwerte wird vorgeschlagen, Hauptreferenzzellen 7 bereitzustellen, die als Bestätigungsreferenz zum Schreiben von Referenzwerten zu den Arrayreferenzzellen 6 verwendet werden. Auch ein Hauptreferenzleseverstärker 16 ist an das Arrayauswertungsmittel 14 angeschlossen. Deshalb können Zellen des Speicherarrays auch unter Verwendung der Hauptreferenzen gelesen oder bestätigt werden.

Zum Lesen von in den Speicherzellen gespeicherten Daten werden die Arrayreferenzzellen 6 verwendet, da diese Referenzen liefern, die sich auf die gleiche Weise verschlechtern wie die in den Speicherzellen gespeicherten Daten. Außerdem schützt dies die Hauptreferenzzellen vor weiterer Beanspruchung, was die Schwellwerte der Referenzzellen verschlechtern könnte. Für das Schreiben von Daten zu den Speicherzellen werden die Hauptreferenzzellen als Bestätigungsreferenz verwendet. Während des Programmierens oder Löschens einer Speicherzelle wird der tatsächliche Zustand erfasst und anhand der Hauptreferenzwerte bestätigt, um zu bestimmen, ob zusätzliche Lösch- oder Programmierimpulse erforderlich sind, um den angestrebten Zustand zu erreichen.

Zum Setzen der Arrayreferenzwerte wird der gleiche Mechanismus implementiert, wie bereits für das Lesen von Speicherzellen erläutert. Wie oben beschrieben kann ein Strom durch eine Arrayreferenzzelle 6 von dem Referenzleseverstärker 13 gemessen werden. Ein Strom durch die Hauptreferenzzellen 7 wird von Hauptreferenzleseverstärkern 16 gemessen. Beide Leseverstärker 13 und 16 sind an ein Hauptauswertungsmittel 17 angeschlossen, das die von den Leseverstärkern 13 und 16 gemessenen Werte vergleicht und ein Signal ausgibt, das den Logikzustand einer gemessenen Arrayreferenzzelle 6 anzeigt.

Im Gegensatz zum Lesen oder Bestätigen von Speicherzellen unter Verwendung der Arrayreferenzzellen sind die Hauptreferenzzellen und die Arrayreferenzzellen nicht an die gleiche Wortleitung angeschlossen. Die Hauptreferenzzellen werden von einem zusätzlichen Steuersignal gesteuert.

Sowohl das Arrayauswertungsmittel 14 als auch das Hauptauswertungsmittel 17 sind an die Steuereinheit 11 angeschlossen. Zum Setzen einer Arrayreferenzzelle 6 in einen bestimmten Zustand wird der tatsächliche Zustand von den Leseverstärkern 13 und 16 und dem Hauptauswertungsmittel 17 detektiert. Der Zustand wird an eine Schreibschaltung 18 der Steuereinheit 11 gemeldet und gegebenenfalls wird eine Schreiboperation ausgeführt. Nach dem Schreiben von Daten zu der Arrayreferenzzelle wird eine Leseoperation ausgeführt, um zu bestätigen, ob die Schreiboperation ausreichend war, um den Zustand wie erforderlich zu erreichen.

Weitere Ausführungsformen der Erfindung hängen von der Kenntnis eines Durchschnittsfachmanns auf dem Gebiet ab. Sie sind deshalb von der Erfindung wie beansprucht abgedeckt.


Anspruch[de]
Verfahren zum Erfassen eines Zustands einer nichtflüchtigen Halbleiterspeicherzelle (4), die durch einen Transistor mit einer Gateelektrode (G), einer Drainelektrode (D) und einer Sourceelektrode (S) gebildet wird, wobei das Verfahren die folgenden Schritte umfasst:

a) Bereitstellen eines vordefinierten Referenzstroms,

b) Bereitstellen mindestens einer Referenzzelle (6), wobei jede von ihnen von einem Transistor mit einer Gateelektrode, einer Drainelektrode und einer Sourceelektrode gebildet wird,

c) Bereitstellen eines Vergleichsstroms, der aus Zellenströmen von mindestens einer Referenzzelle (6) gebildet ist,

d) Variieren einer an die Gateelektroden (G) der Speicherzelle (4) und der mindestens einen Referenzzelle (6) angelegten Spannung,

e) Vergleichen eines Speicherzellenstroms der Speicherzelle (4) mit dem vordefinierten Referenzstrom und gleichzeitiges Vergleichen eines Referenzzellenstroms der Referenzzelle (6) mit dem vordefinierten Referenzstrom,

f) Detektieren, welcher der Ströme, d.h. der Speicherzellenstrom oder Referenzzellenstrom, als erster den vordefinierten Referenzstrom erreicht, wenn die Gatespannungen variiert werden, wobei die Reihenfolge beim Erreichen des vordefinierten Referenzstroms den Zustand der Speicherzelle anzeigt.
Verfahren nach Anspruch 1, wobei

Schritt e) umfasst, dass der Speicherzellenstrom mit dem vordefinierten Referenzstrom von einem ersten Leseverstärker (12) verglichen wird; wobei der erste Leseverstärker (12) ein Signal erzeugt, das anzeigt, wenn der Speicherzellenstrom einen von dem Referenzstrom definierten Schwellwert erreicht, und wobei der Referenzzellenstrom mit dem vordefinierten Referenzstrom von einem zweiten Leseverstärker (13) verglichen wird, wobei der Leseverstärker (13) ein Signal erzeugt, das anzeigt, wenn der Referenzzellenstrom einen durch den Referenzstrom definierten Schwellwert erreicht hat,

Schritt f) das Detektieren umfasst, welches der Signale des ersten und des zweiten Leseverstärkers (12, 13) zuerst anzeigt, dass der von dem Referenzstrom definierte Schwellwert erreicht ist.
Verfahren nach Anspruch 1, wobei der Vergleichsstrom aus Zellenströmen einer gelöschten Referenzzelle und einer programmierten Referenzzelle erzeugt wird. Verfahren nach Anspruch 3, wobei der Vergleichsstrom im Bereich zwischen 30% und 70% der Differenz zwischen den Strömen der gelöschten Referenzzelle und der programmierten Referenzzelle liegt. Verfahren nach Anspruch 4, wobei der vordefinierte Referenzstrom in einem Bereich zwischen 5 &mgr;A und 20 &mgr;A liegt. Verfahren nach Anspruch 5, wobei der vordefinierte Referenzstrom 10 &mgr;A beträgt. Verfahren nach Anspruch 1, wobei die Änderung der Gatespannungen monoton ist, insbesondere linear. Detektiervorrichtung für eine Halbleiterspeicherzelle (4), umfassend:

– eine Referenzstromquelle (71) zum Bereitstellen eines vordefinierten Referenzstroms,

– einen ersten Leseverstärker (12) zum Vergleichen eines Speicherzellenstroms mit dem Referenzstrom, wobei der erste Leseverstärker ein Signal ausgibt, das anzeigt, wenn der Speicherzellenstrom einen von dem Referenzstrom definierten Schwellwert erreicht hat,

– einen zweiten Leseverstärker (13) zum Vergleichen eines Vergleichsstroms mit dem Referenzstrom, wobei der zweite Leseverstärker ein Signal ausgibt, das anzeigt, wenn der Vergleichsstrom einen von dem Referenzstrom definierten Schwellwert erreicht hat,

– Detektierungsmittel (14) zum Detektieren, welcher des Speicherzellenstroms und des Vergleichsstroms als erster den Referenzstrom erreicht.
Detektiervorrichtung nach Anspruch 8, wobei der Vergleichsstrom aus Zellenströmen mindestens einer Referenzzelle (6) besteht. Nichtflüchtiges Halbleiterspeicherbauelement, umfassend:

– mehrere Speicherzellen (4),

– mindestens eine Referenzzelle (6) zum Bereitstellen eines Vergleichsstroms zum Lesen einer in den Speicherzellen (4) gespeicherten Information,

– eine Referenzstromquelle (71) zum Bereitstellen eines vordefinierten Referenzstroms,

– ein Steuerspannungserzeugungsmittel (20), das mit einer Gateelektrode mindestens einer der Speicherzellen (4) und mit den Gateelektroden der mindestens einen Referenzzelle (6) verbunden ist, wobei eine variierende Spannung an die Gateelektroden der Speicherzelle (4) und die mindestens eine Referenzzelle (6) von dem Steuerspannungserzeugungsmittel (20) angelegt wird,

– einen ersten Leseverstärker (12) zum Vergleichen eines Speicherzellenstroms mit dem Referenzstrom, wobei der erste Leseverstärker (12) ein Signal ausgibt, das anzeigt, wenn der Speicherzellenstrom einen von dem Referenzstrom definierten Schwellwert erreicht hat,

– einen zweiten Leseverstärker (13) zum Vergleichen des Vergleichsstroms mit dem Referenzstrom, wobei der zweite Leseverstärker (13) ein Signal ausgibt, das anzeigt, wenn der Vergleichsstrom einen von dem Referenzstrom definierten Schwellwert erreicht hat,

– Detektierungsmittel (14) zum Detektieren, welcher des Speicherzellenstroms und des Vergleichsstroms als erster den Referenzstrom erreicht, wenn die Gatespannungen variiert werden, wobei die Reihenfolge des Erreichens des Referenzstroms den Zustand der Speicherzelle (4) anzeigt.
Speicherbauelement nach Anspruch 10, wobei die Speicherzelle durch eine Nitrid-Festwertspeicherzelle (NROM) dargestellt wird. Speicherbauelement nach Anspruch 10, wobei der Vergleichsstrom aus einem gelöschten Referenzzellenstrom und einem programmierten Referenzzellenstrom erzeugt wird. Speicherbauelement nach Anspruch 12, wobei der Vergleichsstrom in einem Bereich zwischen 30% und 70% der Differenz zwischen dem gelöschten Referenzstrom und dem programmierten Referenzstrom liegt. Speicherbauelement nach Anspruch 13, wobei der vordefinierte Referenzstrom in einem Bereich zwischen 5 &mgr;A und 20 &mgr;A liegt. Speicherbauelement nach Anspruch 14, wobei der vordefinierte Referenzstrom 10 &mgr;A beträgt. Speicherbauelement nach Anspruch 12, wobei der Vergleichsstrom durch Zellenströme einer gelöschten Referenzzelle und einer programmierten Referenzzelle mit Hilfe einer Mittelwerterzeugungsschaltung (21) erzeugt wird, wobei das gleichzeitige Lesen von beiden Ströme über eine gemeinsame Bitleitung (75) erfolgt, wobei die Mittelwerterzeugungsvorrichtung (21) einen Stromspiegel (52) aufweist, durch dessen Referenzzweig der Bitleitungsstrom fließt und der ein Verhältnis aufweist, das bewirkt, dass der ausgegebene Vergleichsstrom zwischen dem gelöschten Referenzzellenstrom und dem programmierten Referenzstrom liegt.






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