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Dokumentenidentifikation DE10119051B4 28.12.2006
Titel Schaltungsanordnung zur Freigabe eines Taktsignals in Abhängigkeit von einem Freigabesignal
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Heyne, Patrick, 81243 München, DE;
Menczigar, Ullrich, Dr., 85591 Vaterstetten, DE
Vertreter Epping Hermann Fischer, Patentanwaltsgesellschaft mbH, 80339 München
DE-Anmeldedatum 18.04.2001
DE-Aktenzeichen 10119051
Offenlegungstag 31.10.2002
Veröffentlichungstag der Patenterteilung 28.12.2006
Veröffentlichungstag im Patentblatt 28.12.2006
IPC-Hauptklasse G06F 1/04(2006.01)A, F, I, 20051017, B, H, DE

Beschreibung[de]

Die Erfindung betrifft eine Schaltungsanordnung zur Freigabe eines Taktsignals in Abhängigkeit von einem Freigabesignal mit einem ersten Eingangsanschluß für das Taktsignal und einem zweiten Eingangseinschluß für das Freigabesignal.

Schaltungsanordnungen der eingangs genannten Art werden in der digitalen Schaltungstechnik an vielfältigen Stellen benötigt. Beispielsweise bei integrierten Halbleiterspeichern, die taktsynchron betrieben werden, sogenannten SDRAMs (Synchronous Dynamic Random Access Memories), ist es erforderlich, daß in Abhängigkeit von einem Freigabesignal ein Taktsignal weitergegeben oder blockiert wird. Das freizugebende Taktsignal wird beispielsweise in einem Verzögerungsregelkreis, sogenannte DLL (Delay Locked Loop), eingespeist. Die DLL-Schaltung kann wegen ihrer speziellen internen Funktionsweise beim Einspeisen von Taktsignalen, die nicht eine vorgegebene Mindestlänge aufweisen, undefinierte Betriebszustände einnehmen. So darf die DLL-Schaltung insbesondere nicht mit gegenüber dem Normalbetrieb etwa nur halb so langen oder noch kürzeren Impulsen angesteuert werden. In diesem speziellen Umfeld sowie in weiteren denkbaren Anwendungen besteht daher das Erfordernis, daß ein vorhandenes Taktsignal in Abhängigkeit von einem Freigabesignal weitergeleitet wird, wobei nur vollständige, d. h. die Hälfte einer Taktperiode aufweisende Taktimpulse, ausgangsseitig erzeugt werden. Gleichzeitig ist aber wünschenswert, daß der erste vollständige Taktimpuls möglichst frühzeitig nach einer Flanke des Freigabesignals bereitgestellt wird.

In der US 6 204 695 B1 ist eine Taktfreigabeschaltung gezeigt, bei der ein Takteingangssignal über zwei verschiedene Wege auf Eingänge eines NAND-Gatters geführt wird. Einer der Signalwege koppelt direkt auf einen Eingang des NAND-Gatters, der andere der Signalwege wird durch ein Freigabesignal, welches ein Speicherelement enthält, freigeschaltet und auf einen anderen Eingang des NAND-Gatters gekoppelt. Laufzeitüberlegungen spielen eine untergeordnete Rolle. Die voneinander abhängigen Flanken in den dargestellten Signaldiagrammen schalten jeweils gleichzeitig zueinander.

Die Aufgabe der Erfindung ist darin zu sehen, eine Schaltungsanordnung zur Freigabe eines Taktsignals in Abhängigkeit von einem Freigabesignal anzugeben, bei der unvollständige Impulse vermieden sind.

Gemäß der Erfindung wird diese Aufgabe durch eine Schaltungsanordnung zur Freigabe eines Taktsignals in Abhängigkeit von einem Freigabesignal gelöst, die aufweist: einen ersten Eingangsanschluß für das Taktsignal, einen zweiten Eingangsanschluß für das Freigabesignal, einen ersten Signalpfad, der ein Verzögerungsglied enthält und der eingangsseitig mit dem ersten Eingangsanschluß verbunden ist, einen zweiten Signalpfad, der eingangsseitig einerseits mit dem ersten Eingangsanschluß und einem Eingang des Verzögerungsglieds und anderseits mit dem zweiten Eingangsanschluß verbunden ist, ein erstes logisches Verknüpfungselement, das eingangsseitig mit den ersten und zweiten Signalpfaden verbunden ist und ausgangsseitig mit einem Anschluß zum Abgriff eines freigegebenen Taktsignals gekoppelt ist, wobei das Verzögerungsglied des ersten Signalpfads eine geradzahlige Anzahl von in Reihe geschalteten Invertern aufweist, wobei der zweite Signalpfad umfaßt: ein Speicherelement mit einem Setzeingang und einem Rücksetzeingang, wobei die Setz- und Rücksetzeingänge von je einem zweiten logischen Verknüpfungselement ansteuerbar sind, die eingangsseitig einerseits jeweils über eine gleiche Anzahl von mindestens einem Inverter mit dem ersten Eingangsanschluß verbunden sind, und andererseits über eine unterschiedliche Anzahl von mindestens einem Inverter mit dem zweiten Eingangsanschluß verbunden sind, wobei die Schaltungsanordnung so dimensioniert ist, daß die ersten und zweiten Signalpfade vom ersten Eingangsanschluß und vom zweiten Eingangsanschluß zu den Eingangsanschlüssen des ersten logischen Verknüpfungselements jeweils im wesentlichen gleichlange Signallaufzeiten aufweisen.

Die Schaltungsanordnung gemäß der Erfindung sorgt dafür, daß nur bei einem Low-Pegel des Taktsignals ausgangsseitig ein Impuls vollständiger Länge erzeugt wird. Bei einem High-Pegel des Taktsignals wird eine Impulserzeugung ausgangsseitig unterdrückt. Erst mit dem nächsten Low-Pegel des Taktsignals wird das dann bereits umgeschaltete Freigabesignal zur ausgangsseitigen Erzeugung des ersten Impulses des freigegebenen Taktsignals verwendet. Die Schaltungsanordnung gemäß der Erfindung hat darüber hinaus den Vorteil, daß der erste Impuls des ausgangsseitigen Taktsignals relativ frühzeitig erzeugt wird.

Die Schaltungsanordnung gemäß der Erfindung kann besonders vorteilhaft in synchronen DRAMs (SDRAMs) verwendet werden, um einen Verzögerungsregelkreis (DLL) anzusteuern. Der Verzögerungsregelkreis erzeugt das Taktsignal, mit dem die Daten ausgangsseitig taktweise bereitgestellt werden. Um einen an den Halbleiterspeicher gerichteten Lesebefehl möglichst schnell zu beantworten und um dadurch eine kurze Antwortzeit zu ermöglichen, ist es erforderlich, daß das von der Schaltungsanordnung bereitgestellte Taktsignal möglichst frühzeitig als vollständiger Impuls nach einer Einschaltflanke des Freigabesignals erzeugt wird. Die Umschaltung vom stromsparenden Betrieb in den Normalbetrieb des DRAMs, bei dem die DLL funktionsbereit sein muß, wird dadurch beschleunigt.

Das erste logische Verknüpfungselement ist zweckmäßigerweise ein NAND-Gatter, dem ein Inverter nachgeschaltet ist. Am Ausgang des Inverters wird das freigegebene Taktsignal abgegriffen.

Dem anderen Eingang des zweiten logischen Verknüpfungselements ist ein sogenanntes RS-Flip-Flop vorgeschaltet, also ein Speicherelement, das mit einem Impuls an einem ersten Eingang gesetzt und mit einem Impuls an einem zweiten Eingang rückgesetzt werden kann. Den Eingängen des RS-Flip-Flops sind jeweils NAND-Gatter vorgeschaltet, die einerseits invertiert vom eingangsseitigen Taktsignal ansteuerbar sind und andererseits komplementär zueinander vom Freigabesignal ansteuerbar sind. Hierzu ist der jeweils eine Eingang dieser NAND-Gatter über einen Inverter mit dem ersten Eingangsanschluß für das Taktsignal verbunden. Der andere Eingang der NAND-Gatter ist über einen Inverter mit dem zweiten Eingangsanschluß für das Freigabesignal verbunden bzw. über zwei in Reihe geschaltete Inverter mit diesem zweiten Eingangsanschluß.

Das RS-Flip-Flop ist aus NAND-Gattern gebildet, deren Ausgänge jeweils auf einen Eingang des anderen NAND-Gatters kreuzweise rückgekoppelt sind. Das RS-Flip-Flop wird durch negative Impulse an je einem der Eingänge der NAND-Gatter gesetzt bzw. rückgesetzt.

Die Signallaufzeiten sämtlicher Signalpfade, also einerseits vom ersten Eingangsanschluß zum ersten logischen Verknüpfungselement sowie vom ersten Eingangsanschluß über die beiden Eingänge des RS-Flip-Flops zum anderen Eingang des ersten logischen Verknüpfungselements sowie andererseits vom zweiten Eingangsanschluß über die beiden Signalpfade des RS-Flip-Flops zum ersten logischen Verknüpfungselement sind jeweils gleich dimensioniert, so daß eine steigende oder fallende Flanke des jeweiligen Eingangssignals bis zum ersten logischen Verknüpfungselement in etwa die gleiche Verzögerungszeit erfährt. Durch geeignete Dimensionierung der Transistoren der verwendeten NAND-Gatter oder der Inverter können solche Verzögerungszeiten in bekannter Weise eingestellt werden. Hierzu ist die Stromtreiberfähigkeit der Transistoren durch die Einstellung von deren Längen-/Breitenverhältnis (W/L) ihres Kanals entsprechend zu dimensionieren.

Nachfolgend wird die Erfindung in Zusammenhang mit den Zeichnungen näher erläutert. Es zeigen:

1 ein Schaltbild der erfindungsgemäßen Schaltungsanordnung,

2 den Zeitablauf von in der Schaltungsanordnung von 1 vorkommenden Signalen und

3 eine Schaltungsanordnung nach dem Stand der Technik.

Herkömmlicherweise wird ein Taktsignal CLK, welches periodisch fortlaufend Taktimpulse aufweist, an einem Eingangsanschluß 31 bereitgestellt. Ein Freigabesignal EN, welches im inaktiven Zustand einen Low-Pegel aufweist und durch eine steigende Flanke anzeigt, daß das Taktsignal CLK freizugeben ist, wird an einem zweiten Eingangsanschluß 32 bereitgestellt. Beide Signale CLK, EN werden in einem NAND-Gatter 33 logisch miteinander verknüpft. Ein dem Ausgang des NAND-Gatters 33 nachgeschalteter Inverter 34 erzeugt am Ausgang 35 das freigegebene Taktsignal OUT. Ein NAND-Gatter führt eine logische Nicht-Und-Verknüpfung seiner Eingangssignale aus.

Problematisch bei der bekannten Schaltungsanordnung ist, wenn eine steigende Flanke zum Freigeben des Taktsignals CLK oder eine fallende Flanke zum Blockieren des Taktsignals CLK während einer High-Pegelphase des Taktsignals CLK anliegt. Das Ausgangssignal OUT weist dann verkürzte Impulse 36, 37 auf. Wenn der Ausgangsanschluß 35 einem Verzögerungsregelkreis, beispielsweise einem SDRAM, zugeführt wird, dann kann der Verzögerungsregelkreis unerwünschte Betriebszustände einnehmen. Das Auslesen von Daten vom SDRAM könnte dann genormte Spezifikationen verletzen.

Die in 1 gezeigte Schaltung weist ebenfalls einen Eingangsschuß 10 für das Taktsignal CLK und einen Eingangsanschluß 11 für das Freigabesignal EN auf. Das freigegebene Ausgangssignal OUT ist an einem Ausgangsanschluß 14 abgreifbar. Ein erster Signalpfad 15 verbindet den Eingangsanschluß 10 über ein Verzögerungsglied 15 mit einem Eingang des NAND-Gatters 12. Das Verzögerungsglied 15 umfaßt eine geradzahlige Anzahl von Invertern, beispielsweise zwei in Reihe geschaltete Inverter 151, 152. Am Ausgang des Verzögerungsglieds 15liegt das gegenüber dem eingangsseitigen Taktsignal CLK verzögerte Taktsignal CLK2 vor.

Ein zweiter Signalpfad 16 verknüpft eingangsseitig den Eingangsanschluß 10 und den Eingangsanschluß 11 miteinander und erzeugt ein modifiziertes Freigabesignal EN2, welches dem anderen Eingang des NAND-Gatters 12 zugeführt wird. Das Ausgangssignal OUT wird vom Ausgang des NAND-Gatters 12 durch Invertierung über den nachgeschalteten Inverter 13 erzeugt. Der Ausgangsanschluß 14 ist unmittelbar mit dem Ausgang des Inverters 13 verbunden.

Der zweite Signalpfad 16 weist ein RS-Flip-Flop auf mit zwei NAND-Gattern 161, 162. Der Ausgang des NAND-Gatters 161 ist auf einen Eingang des NAND-Gatters 162 rückgekoppelt, der Ausgang des NAND-Gatters 162 ist auf einen Eingang des NAND-Gatters 161 rückgekoppelt. Die anderen Eingänge 165, 166 der NAND-Gatter 161 bzw. 162 bilden die Eingänge des RS-Flip-Flops. Durch einen negativen Impuls /R wird das RS-Flip-Flop rückgesetzt, d. h. das Ausgangssignal EN2 nimmt einen Low-Pegel ein. Durch einen negativen Impuls /S am Anschluß 166 wird das RS-Flip-Flop gesetzt, d. h. das Signal EN2 nimmt einen High-Pegel ein. Die Eingänge 165, 166 sind an die Ausgangsanschlüsse je eines NAND-Gatters 163, 164 angeschlossen. Der Eingangsanschluß 10 für das Taktsignal CLK ist über einen Inverter 101 mit dem einen Eingang der NAND-Gatter 163, 164 verbunden. Der Eingangsanschluß 11 für das Freigabesignal EN ist über einen Inverter 111 mit dem anderen Eingang des NAND-Gatters 163 verbunden. Der andere Eingang des NAND-Gatters 164 ist über einen Inverter 112, der mit dem Inverter 111 in Reihe geschaltet ist, mit dem Eingangsanschluß 11 verbunden.

Das Signaldiagramm in 2 zeigt, daß das Taktsignal CLK2 aus dem Taktsignal CLK durch die Verzögerungszeit, welche vom Verzögerungselement 15 bewirkt wird, verschoben ist. Wenn das Eingangssignal EN eine steigende Flanke 21 aufweist, die noch während der Low-Phase 22 des Taktsignals CLK liegt, dann wird nach der Verzögerungszeit, die längs des Pfads 11, 111, 112, 164, 166, 162 wirkt, beim modifizierten Freigabesignal EN2 eine steigende Flanke 23 erzeugt. Am Ausgang 14 entsteht dann verzögert um die Signallaufzeit längs des NAND-Gatters 12 und des Inverters 13 ein erster freigegebener Impuls 24 für das ausgangsseitige Taktsignal OUT. Eine fallende Flanke 25 während einer Low-Phase 26 des Taktsignals CLK bewirkt eine fallende Flanke 27 nach einer Verzögerungszeit längs des Pfades 11, 111, 163, 165, 161. Das Ausgangstaktsignal OUT ist wieder blockiert und verbleibt auf einem Low-Pegel.

Wesentlich ist, daß sämtliche Verzögerungszeiten eines Pegels am Eingangsanschluß 10 oder am Eingangsanschluß 11 zu den Eingängen des NAND-Gatters 12 in etwa gleich lang sind. Also die Verzögerungszeiten längs des Pfades 10, 15 und längs des Pfades 10, 101, 163, 165, 161 und längs des Pfades 10, 101, 164, 166, 162 sowie längs des Pfades 11, 111, 163, 165, 161 und längs des Pfades 11, 111, 112, 164, 166, 162 sind jeweils in etwa gleich lang. Dies bewirkt, daß die Signale CLK2 und EN2, welche an den Eingängen des NAND-Gatters 12 anliegen, untereinander eine Phasenverschiebung von nahezu Null aufweisen. Die High-Phase des Signals CLK2, die am Ausgangsanschluß 14 für das Ausgangssignal OUT erscheint, ist daher in allen Fällen ungefähr gleich lang einer High-Phase des Taktsignals CLK am Eingangsanschluß 10. Die Setup-Zeit des Freigabesignals EN, die vor einer Flanke des Taktsignals CLK eingehalten werden muß, wird minimal gehalten. Die Setup-Zeit ist diejenige Zeit, die eine Flanke des Freigabesignals EN vor einer steigenden Flanke des Taktsignals CLK einhalten muß, um noch während der nachfolgenden High-Phase des Taktsignals CLK verarbeitet werden zu können. Nur wenn das Freigabesignal EN eine geringere Setup-Zeit aufweist, wird das Ausgangssignal OUT erst mit der übernächsten High-Phase des Taktsignals CLK erzeugt.

Letztgenannter Fall ist im unteren Signaldiagramm der 2 dargestellt. Eine Flanke 42 des Freigabesignals EN verletzt die Setup-Zeit bezüglich der Flanke 40 des Taktsignals CLK. Die Flanke 42 liegt zeitlich nach der Flanke 40. Das modifizierte Freigabesignal EN2 weist eine Flanke 44 auf, die in Antwort auf die fallende Flanke 43 des Taktsignals CLK längs des Signalpfades 101, 163, 165, 161 verzögert wird. Der erste Impuls 45 des Ausgangssignals OUT wird schließlich nach der steigenden Flanke 41 des Taktsignals CLK und der steigenden Flanke 46 des verzögerten Taktsignals CLK2 erzeugt. Eine fallende Flanke 47 des Freigabesignals EN, die wiederum die Setup-Zeit bezüglich der steigenden Flanke 48 des Taktsignals CLK nicht einhält, erzeugt eine fallende Flanke des modifizierten Freigabesignals EN2 in Antwort auf die fallende Flanke 49 des Taktsignals CLK, welche längs des Signalpfades 101, 164, 166, 162 verzögert wird. Schließlich wird daraufhin der Impuls 50 des Ausgangssignals OUT beendet.

Die in 1 dargestellte Schaltungsanordnung bewirkt, daß eine Flanke, sowohl steigend als auch fallend, des Freigabesignals EN nur dann unmittelbar einen Wechsel des Ausgangssignals OUT bewirkt, wenn das Taktsignal CLK einen Low-Pegel aufweist. Wenn das Taktsignal CLK einen High-Pegel aufweist, wird das Ausgangssignal OUT nicht geschaltet. Eben dieser Fall führt bei der in 1 gezeigten Schaltung nach dem Stand der Technik zu verkürzten Impulsen 36, 37, die bei Einspeisung in eine DLL in einem SDRAM zur Verletzung von Spezifikationen führen würde.


Anspruch[de]
Schaltungsanordnung zur Freigabe eines Taktsignals (CLK) in Abhängigkeit von einem Freigabesignal (EN), aufweisend:

– einen ersten Eingangsanschluß (10) für das Taktsignal (CLK),

– einen zweiten Eingangsanschluß (11) für das Freigabesignal (EN),

– einen ersten Signalpfad, der ein Verzögerungsglied (15) enthält und der eingangsseitig mit dem ersten Eingangsanschluß (10) verbunden ist,

– einen zweiten Signalpfad (163, 161, 164, 162), der eingangsseitig einerseits mit dem ersten Eingangsanschluß (10) und einem Eingang des Verzögerungsglieds (15) und anderseits mit dem zweiten Eingangsanschluß (11) verbunden ist,

– ein erstes logisches Verknüpfungselement (12), das eingangsseitig mit den ersten und zweiten Signalpfaden (15; 163, 161, 164, 162) verbunden ist und ausgangsseitig mit einem Anschluß (14) zum Abgriff eines freigegebenen Taktsignals (OUT) gekoppelt ist,

– wobei das Verzögerungsglied (15) des ersten Signalpfads eine geradzahlige Anzahl von in Reihe geschalteten Invertern (151, 152) aufweist,

– wobei der zweite Signalpfad umfaßt:

– ein Speicherelement (161, 162) mit einem Setzeingang (166) und einem Rücksetzeingang (165),

– wobei die Setz- und Rücksetzeingänge (166, 165) von je einem zweiten logischen Verknüpfungselement (164, 163) ansteuerbar sind,

– die eingangsseitig einerseits jeweils über eine gleiche Anzahl von mindestens einem Inverter (101) mit dem ersten Eingangsanschluß (10) verbunden sind, und

– andererseits über eine unterschiedliche Anzahl von mindestens einem Inverter (111, 112) mit dem zweiten Eingangsanschluß (11) verbunden sind,

– wobei die Schaltungsanordnung so dimensioniert ist, daß die ersten und zweiten Signalpfade (15; 163, 161, 164, 162) vom ersten Eingangsanschluß (10) und vom zweiten Eingangsanschluß (11) zu den Eingangsanschlüssen des ersten logischen Verknüpfungselements (12) jeweils im wesentlichen gleichlange Signallaufzeiten aufweisen.
Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß das erste logische Verknüpfungselement (12) ein NAND-Gatter ist, dem ein Inverter (13) nachgeschaltet ist, und daß der Anschluß zum Abgriff des freigegebenen Taktsignals (OUT) an den Ausgang des nachgeschalteten Inverters (13) angeschlossen ist. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die jeweils zweiten logischen Verknüpfungselemente (164, 163) NAND-Gatter sind, die einerseits über einen Inverter (101) mit dem ersten Eingangsanschluß (10) verbunden sind, und daß andererseits eines der zweiten logischen Verknüpfungselemente (163) über einen Inverter (111) mit dem zweiten Eingangsanschluß (11) verbunden ist und daß das andere der zweiten logischen Verknüpfungselemente (164) über zwei in Reihe geschaltete Inverter (111, 112) mit dem zweiten Eingangsanschluß (11) verbunden ist. Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das Speicherelement zwei NAND-Gatter (161, 162) aufweist, von denen ein Ausgang jeweils auf einen der Eingänge des anderen NAND-Gatters rückgekoppelt ist.






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