PatentDe  


Dokumentenidentifikation DE102005028919A1 28.12.2006
Titel Verfahren zum Herstellen eines elektronischen Bauelementes und elektronisches Bauelement
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Riess, Philipp, Dr., Saint Ismier, FR;
Wendel, Martin, Dr., 85662 Hohenbrunn, DE;
Feick, Henning, Dr., 01099 Dresden, DE
Vertreter Viering, Jentschura & Partner, 80538 München
DE-Anmeldedatum 22.06.2005
DE-Aktenzeichen 102005028919
Offenlegungstag 28.12.2006
Veröffentlichungstag im Patentblatt 28.12.2006
IPC-Hauptklasse H01L 23/60(2006.01)A, F, I, 20051117, B, H, DE
IPC-Nebenklasse H01L 29/78(2006.01)A, L, I, 20051117, B, H, DE   
Zusammenfassung Bei einem Verfahren zum Herstellen eines elektronischen Bauelementes wird ein Substrat durch Einbringen von Dotieratomen detiert. In dem dotierten Substrat wird mindestens ein Anschlussbereich des elektronischen Bauelementes mittels Dotierung mit Dotieratomen ausgebildet. Ferner wird zumindest unterhalb des mindestens einen Anschlussbereiches mittels Dotierung mit Dotieratomen mindestens ein zusätzlicher dotierter Bereich ausgebildet. Weiterhin wird in dem Substrat mindestens ein Wannenbereich mittels Dotierung mit Dotieratomen gebildet, derart, dass zumindest unterhalb des mindestens einen zusätzlichen dotierten Bereiches die Wannenbereich-Dotierung blockiert wird.

Beschreibung[de]

Die Erfindung betrifft ein Verfahren zum Herstellen eines elektronischen Bauelementes und ein elektronisches Bauelement.

Bei der Fertigung moderner elektronischer Bauelemente ist es notwendig, die sensiblen Bauelemente vor der Beschädigung durch elektrische Ströme zu schützen, welche elektrischen Ströme durch elektrostatische Entladungen (electrostatic discharge, kurz ESD) in einem Bauelement entstehen können. Beispielsweise bei integrierten Schaltkreisen aus Halbleiterbauelementen wie zum Beispiel Dioden oder Transistoren stellt ESD eine der häufigsten Ausfallursachen dar.

Zum Beispiel hat die Gate-Verbindung eines MOS-Transistors (metal oxide semiconductor) einen sehr hohen Eingangswiderstand von der Größenordnung 1012 &OHgr;–1013 &OHgr;, siehe auch [1]. Ferner liegt die Durchbruchspannung des Gate-Oxids bei etwa 10 V–20 V, wobei die Durchbruchspannung mit abnehmender Dicke der Oxid-Schicht ebenfalls abnimmt. Andererseits können durch elektrostatische Aufladung der bei der Fertigung elektronischer Bauelemente beteiligten Maschinen oder Menschen, elektrostatische Potentiale in der Größenordnung von 1,5 kV entstehen.

Ein Kontakt einer elektrostatisch aufgeladenen Maschine oder eines elektrostatisch aufgeladenen Menschen mit einem elektrostatischen Potential der oben genannten Größenordnung mit dem Eingangsanschluss eines MOS-Transistors oder eines anderen elektronischen Bauelementes kann daher leicht eine elektrostatische Entladung (ESD) mit möglicherweise fatalen Folgen (i.e. Totalausfall) für das Bauelement auslösen.

Es ist daher wünschenswert, während der Fertigung elektronischer Bauelemente das Auftreten elektrostatisch erzeugter Spannungsspitzen zu unterbinden.

Dies geschieht zum einen durch bekannte elektrostatische Schutzmaßnahmen wie zum Beispiel elektrisch leitfähige Arbeitsoberflächen, Antistatikbänder, entsprechende Möbel, Bekleidung, Bodenbelag, ionisierte Umgebungsluft oder Erdung.

Andererseits enthalten die vor ESD zu schützenden elektronischen Bauelemente wie beispielsweise Transistoren oftmals einen oder mehrere zusätzliche dotierte Bereiche (im folgenden auch ESD-Bereiche oder ESD-Implantationen genannt) zur Verbesserung der Schutzwirkung gegen elektrostatische Entladungen. Im Falle eines Feldeffekttransistors (FET) werden ESD-Implantationen üblicherweise auf den Source/Draingebieten und den Kontakten des zu verbessernden Transistors eingebracht (sogenannte Kontaktlochimplantation).

1A und 1B zeigen schematisch einen gemäß dem Stand der Technik üblichen Aufbau eines Feldeffekttransistors 100 mit zwei ESD-Bereichen bzw. ESD-Implantationen 105, die dem Schutz vor elektrostatisch erzeugten Entladungen dienen, einmal als Draufsicht (1A) sowie als Querschnitt (1B) entlang der gestrichelten Schnittlinie A-A' in 1A.

Der Feldeffekttransistor 100 wird dadurch gebildet, dass in einem Substrat 101 mittels Dotierung mit Dotieratomen ein dotierter Wannenbereich 102 ausgebildet wird. Im Falle eines n-Kanal-Feldeffekttransistors ist der Wannenbereich 102 p-dotiert, im Falle eines p-Kanal-Feldeffekttransistors ist der Wannenbereich 102 entsprechend n-dotiert. Der in 1A und 1B gezeigte Feldeffekttransistor 100 weist ferner zwei Source-/Drain-Anschlussbereiche 104 auf, die über jeweils einen Salizid-Bereich 106 und ein oder mehrere Kontaktlöcher 107 elektrisch kontaktierbar sind.

Die Salizidierung kann beispielsweise mit Hilfe einer Maske derart erfolgen, dass die durch gepunktete Linien markierten Bereiche B, C und D in 1A von der Salizidierung ausgenommen, d.h. blockiert werden.

Im Falle eines n-Kanal-Feldeffekttransistors sind die beiden Source-/Drain-Anschlussbereiche 104 n-dotiert, im Falle eines p-Kanal-Feldeffekttransistors sind sie entsprechend p-dotiert. Der Feldeffekttransistor 100 verfügt weiterhin über einen Gate-Anschlussbereich 103.

Unterhalb jedes der beiden Source-/Drain-Anschlussbereiche 104 ist jeweils ein ESD-Bereich bzw. eine ESD-Implantation 105 mittels Dotierung mit Dotieratomen ausgebildet, welcher ESD-Bereich 105 zum Schutz vor elektrostatisch erzeugten Entladungen dient. In der Draufsicht in 1A sind die beiden unterhalb der Source-/Drain-Anschlussbereiche liegenden ESD-Bereiche 105 durch gestrichelte Linien angedeutet. Im Falle eines n-Kanal-Feldeffekttransistors sind die ESD-Bereiche 105 p-dotiert, im Falle eines p-Kanal-Feldeffekttransistors sind die ESD-Bereiche 105 entsprechend n-dotiert.

Die Wirkung der ESD-Bereiche bzw. ESD-Implantationen 105 besteht nun darin, dass die Durchbruchspannung unterhalb der ESD-Bereiche 105 reduziert wird. Dadurch wird die Schutzwirkung verbessert, der Strom homogenisiert und vom empfindlichen Gate-Anschlussbereich 103 weg in die Tiefe gezogen.

Nachteilig an der gemäß dem Stand der Technik ausgebildeten ESD-Implantation ist ein oft drastisch erhöhter Leckstrom des Transistors sowie eine große Streuung der Transistorcharakteristik.

2 zeigt die Abhängigkeit des Leckstroms Idoff von der Kanallänge Ldrawn, d.h. dem Abstand zwischen den beiden Source-/Drain-Anschlussbereichen, für NMOS-Transistoren mit ESD-Implantation und konventionellem Layout, d.h. einem Layout, wie es in den 1A und 1B schematisch gezeigt ist. Es ist dargestellt, dass, abgesehen von sehr geringen Kanallängen, der Leckstrom unabhängig von der Kanallänge sehr stark streut, teilweise über bis zu vier Größenordnungen. Man beobachtet insbesondere nicht, dass der Leckstrom mit zunehmender Kanallänge systematisch abnimmt.

3 zeigt hingegen die Abhängigkeit des Leckstroms Idoff von der Kanallänge Ldrawn für NMOS-Transistoren ohne ESD-Implantation. Man erkennt eine wesentlich geringere Streuung des Leckstroms, die für alle untersuchten Kanallänge deutlich weniger als eine Größenordnung beträgt. Ferner beobachtet man, im Gegensatz zu dem in 2 dargestellten Verhalten von NMOS-Transistoren mit ESD-Implantation, eine systematische Abnahme des Leckstroms mit zunehmender Kanallänge für NMOS-Transistoren ohne ESD-Implantation.

In 4 sind die mittleren Leckströme Idoff Medium von Transistoren ohne ESD-Implantation (Quadrate) und von Transistoren mit ESD-Implantation (Rauten) und konventionellem Layout aufgetragen, wobei die Mittelwerte für jeweils drei verschiedene Fertigungslose (Lots) ermittelt wurden. Man erkennt, dass bei allen Fertigungslosen die mittleren Leckströme der Transistoren mit ESD-Implantation deutlich höher sind als die mittleren Leckströme der Transistoren ohne ESD-Implantation, wobei der Unterschied mindestens eine Größenordnung und bei einem der drei Fertigungslose mehr als zwei Größenordnungen beträgt.

Aus den 2 bis 4 erkennt man, dass der Einsatz von ESD-Implantationen zum Schutz vor elektrostatisch erzeugten Entladungen in elektronischen Bauelementen unter Verwendung eines konventionellen Layouts nur bedingt Vorteile bringt, da die erzielte ESD-Schutzwirkung mit negativen Nebeneffekten wie einem deutlich erhöhten Leckstrom sowie einer starken Streuung des Leckstroms einhergeht. Der erhöhte Leckstrom bei elektronischen Bauteilen mit ESD-Implantation und konventionellem Layout erschwert erheblich die Anwendung dieser Bauteile in Produkten mit geringer Stromaufnahme (z.B. Baseband-Produkte) und in Leckstrom-empfindlichen Schaltungen (z.B. Analog-Schaltungen). Darüber hinaus kann der Leckstrom aufgrund seines statistischen Verhaltens nur unzureichend modelliert werden.

An dieser Stelle sei erwähnt, dass die oben anhand des Beispiels eines Feldeffekttransistors ausgeführten Überlegungen sich in analoger Weise auf andere elektronische Bauelemente, insbesondere andere Halbleiterbauelemente wie zum Beispiel Dioden (pn-Diode, pin-Diode, Schottky-Diode) oder Bipolartransistoren übertragen lassen.

Der Erfindung liegt das Problem zugrunde, ein elektronisches Bauelement mit einer ESD-Schutzvorrichtung bereitzustellen, bei dem die oben genannten Effekte, d.h. beispielsweise eine starke Erhöhung des Leckstroms sowie eine starke Streuung des Leckstroms, reduziert werden.

Das Problem wird durch ein Verfahren zum Herstellen eines elektronischen Bauelementes sowie durch ein elektronisches Bauelement mit den Merkmalen gemäß den unabhängigen Patentansprüchen gelöst. Bevorzugte Ausgestaltungen der Erfindung ergeben sich aus den abhängigen Patentansprüchen.

Bei dem Verfahren zum Herstellen eines elektronischen Bauelementes wird ein Substrat durch Einbringen von Dotieratomen dotiert. Ferner wird mindestens ein Anschlussbereich des elektronischen Bauelementes in dem Substrat mittels Dotierung mit Dotieratomen ausgebildet und zumindest unterhalb des mindestens einen Anschlussbereiches wird mittels Dotierung mit Dotieratomen mindestens ein zusätzlicher dotierter Bereich ausgebildet. Weiterhin wird in dem Substrat mindestens ein Wannenbereich mittels Dotierung mit Dotieratomen gebildet, derart, dass zumindest unterhalb des mindestens einen zusätzlichen dotierten Bereiches die Wannenbereich-Dotierung blockiert wird.

Ferner ist ein elektronisches Bauelement geschaffen, mit einem dotierten Substrat, mit mindestens einem mittels Dotierung mit Dotieratomen ausgebildeten Anschlussbereich, mit mindestens einem zusätzlichen dotierten Bereich, wobei der mindestens eine zusätzliche dotierte Bereich zumindest unterhalb des mindestens einen Anschlussbereiches ausgebildet ist, und mit mindestens einem mittels Dotierung mit Dotieratomen ausgebildeten Wannenbereich, welcher derart ausgebildet ist, dass zumindest unterhalb des mindestens einen zusätzlichen dotierten Bereiches die Wannenbereich-Dotierung blockiert ist.

Eine Ausgestaltung der Erfindung sieht vor, dass der mindestens eine zusätzliche mittels Dotierung mit Dotieratomen dotierte Bereich als ESD-Bereich ausgebildet ist, welcher ESD-Bereich dem Schutz vor elektrostatisch erzeugten Entladungen dient. Mit anderen Worten kann der mindestens eine dotierte Bereich bzw. ESD-Bereich als ESD-Implantation ausgebildet sein.

Ein Aspekt der Erfindung kann in der Erkenntnis gesehen werden, dass der Leckstrom in einem elektronischen Bauelement mit ESD-Implantation und konventionellem Layout, wie zum Beispiel dem in 1A und 1B dargestellten Feldeffekttransistor 100, durch Defekte und/oder Versetzungen in dem Wannenbereich 101 hervorgerufen wird. Unter Defekten bzw. Versetzungen im Wannenbereich versteht man hierbei beispielsweise ein Abweichen von der regulären Kristallgitterstruktur des Substratmaterials, im Falle eines Siliziumsubstrats zum Beispiel ein Abweichen von der regulären Diamantgitterstruktur. Diese Defekte bzw. Versetzungen in dem Wannenbereich entstehen zum Beispiel als Folge der Dotierung mit Dotieratomen, wenn die Dotieratome mit Hilfe eines Ionenimplantationsverfahrens eingebracht werden, siehe auch [2].

Die durch die Implantation von Dotieratomen erzeugten Defekte bzw. Versetzungen im Wannenbereich werden durch eine nachfolgende ESD-Implantation sowie weitere Prozess-Schritte elektrisch aktiviert und bewirken somit einen Leckstrom im elektronischen Bauelement. Anders ausgedrückt bilden die Defekte/Versetzungen im Wannenbereich Leckstrompfade, die über die ESD-Implantation elektrisch aktiv werden.

Ein weiterer Aspekt der Erfindung liegt in der Erkenntnis, dass der Leckstrom in einem elektronischen Bauelement, welcher Leckstrom durch das Auftreten von Defekten bzw. Versetzungen in dem Wannenbereich bedingt ist, nahezu vollständig entfernt werden kann, wenn zumindest unterhalb eines ESD-Bereiches (bzw. einer ESD-Implantation) oder zumindest unterhalb mehrerer ESD-Bereiche (ESD-Implantationen) in dem elektronischen Bauelement die Wannenbereich-Dotierung blockiert wird, d.h. dass zumindest unterhalb des einen ESD-Bereiches oder zumindest unterhalb der mehreren ESD-Bereiche die gleiche Dotierung wie im Substrat angenommen wird. Mittels des Blockierens der Wannenbereich-Dotierung wird also erreicht, dass zumindest unterhalb des einen ESD-Bereiches oder zumindest unterhalb der mehreren ESD-Bereiche nicht die gleiche Dotierung vorherrscht, wie in dem übrigen Wannenbereich. Im Falle der Dotierung mit Hilfe eines Ionenimplantationsverfahrens kann die Blockierung der Wannenbereich-Dotierung zum Beispiel unter Verwendung einer Dotiermaske erreicht werden.

Die Reduktion des Leckstroms ist im wesentlichen darauf zurückzuführen, dass durch die Blockierung der Wannenbereich-Dotierung die Ausbildung von Versetzungen oder Defekten zumindest unterhalb der ESD-Bereiche (ESD-Implantationen) verhindert wird.

Ein Aspekt der Erfindung ist es daher, das Auftreten von Defekten bzw. Versetzungen in dem Wannenbereich, welche Defekte bzw. Versetzungen zu einem unerwünschten Leckstrom in einem elektronischen Bauelement führen können, durch ein neuartiges Herstellungsverfahren zu unterdrücken.

Bei dem Verfahren zum Herstellen eines elektronischen Bauelementes wird ein Substrat bereitgestellt, welches Substrat zum Beispiel aus Kohlenstoff und/oder aus Silizium und/oder aus Germanium und/oder aus einem IV-IV-Halbleitermaterial und/oder aus einem III-V-Halbleitermaterial und/oder aus einem II-VI-Halbleitermaterial gebildet wird.

Für den Fall, dass das Substrat aus einem IV-IV-Halbleitermaterial gebildet wird, kann dieses IV-IV-Halbleitermaterial zum Beispiel SiC und/oder SiGe sein.

Das Substrat wird mittels Dotierung mit Dotieratomen dotiert, wobei das Substrat p-dotiert oder n-dotiert werden kann. Eine p-Dotierung des Substrats kann zum Beispiel durch Einbringen von Bor-Atomen erfolgen, eine n-Dotierung des Substrats kann zum Beispiel durch Einbringen von Stickstoff-Atomen und/oder von Arsen-Atomen und/oder von Phosphor-Atomen erfolgen. Die Dotierung des Substrats kann zum Beispiel mit Hilfe eines Ionenimplantationsverfahrens erfolgen.

Im Rahmen des Verfahrens zum Herstellen eines elektronischen Bauelementes werden in dem Substrat mittels Dotierung mit Dotieratomen ein oder mehrere dotierte Wannenbereiche ausgebildet. Die einzelnen Wannenbereiche können dabei p-dotiert oder n-dotiert sein. Im Falle mehrerer Wannenbereiche kann ein erster Wannenbereich zum Beispiel p-dotiert sein, und ein zweiter Wannenbereich kann ebenfalls p-dotiert oder aber n-dotiert sein. Umgekehrt können sowohl der erste Wannenbereich als auch der zweite Wannenbereich n-dotiert sein. In diesem Zusammenhang gilt, dass die Bezeichnung der Wannenbereiche beliebig austauschbar ist und keine feste Nummerierung impliziert. Die obigen Überlegungen gelten sinngemäß auch für die Ausbildung von mehr als zwei Wannenbereichen.

Die Ausbildung eines oder mehrerer Wannenbereiche kann beispielsweise mit Hilfe eines Ionenimplantationsverfahrens erfolgen. Die p-Dotierung eines Wannenbereiches oder mehrerer Wannenbereiche kann zum Beispiel durch Einbringen von Bor-Atomen erfolgen, während eine mögliche n-Dotierung eines Wannenbereiches oder mehrerer Wannenbereiche zum Beispiel durch Einbringen von Stickstoff-Atomen und/oder Arsen-Atomen und/oder Phosphor-Atomen erfolgen kann.

Eine Grundidee des Verfahrens zum Herstellen eines elektronischen Bauelementes kann darin gesehen werden, dass die Wannenbereich-Dotierung an vordefinierten Stellen des Substrats unterdrückt wird, anders ausgedrückt, die Wannenbereich-Dotierung wird an diesen Stellen blockiert.

Durch die Blockierung der Wannenbereich-Dotierung an den vordefinierten Stellen des Substrats wird erreicht, dass an diesen Stellen die Dotierungsstärke der des Substrats entspricht, und nicht der des übrigen Wannenbereiches bzw. der übrigen Wannenbereiche.

In einer Ausgestaltung der Erfindung ist vorgesehen, die Dotierung des Wannenbereiches oder der Wannenbereiche mit Hilfe eines Ionenimplantationsverfahrens, oder kurz durch Ionenimplantation, zu realisieren. Die Blockierung der Wannenbereich-Dotierung an vordefinierten Stellen des Substrats kann zum Beispiel dadurch erreicht werden, dass bei der Ionenimplantation eine Dotiermaske bzw. Implantationsmaske verwendet wird.

Gemäß einer Ausgestaltung der Erfindung erfolgt die Blockierung der Wannenbereich-Dotierung bevorzugt zumindest an den Stellen im Substrat, die unterhalb mindestens eines in einem weiteren Prozess-Schritt auszubildenden zusätzlichen dotierten Bereiches liegen. Der in dem weiteren Prozess-Schritt auszubildende mindestens eine zusätzliche dotierte Bereich kann dabei als ESD-Bereich bzw. ESD-Implantation ausgebildet sein, welcher ESD-Bereich dem Schutz vor elektrostatisch erzeugten Entladungen dienen.

Mit der Blockierung der Wannenbereich-Dotierung zumindest unterhalb der als ESD-Bereich ausgebildeten zusätzlichen dotierten Bereiche wird erreicht, dass sich unterhalb der in einem weiteren Prozess-Schritt auszubildenden ESD-Bereiche keine Defekte bzw. Versetzungen bilden, welche während eines nachfolgenden Prozess-Schritts aktiviert werden können und zu einem unerwünschten Leckstrom führen können.

Im Rahmen des Verfahrens zum Herstellen eines elektronischen Bauelementes ist es weiterhin vorgesehen, dass mindestens ein Anschlussbereich des elektronischen Bauelementes in dem Substrat mittels Dotierung mit Dotieratomen ausgebildet wird. Die Anschlussbereiche können dabei p-dotiert oder n-dotiert sein, wobei bezüglich der Dotierung der einzelnen Anschlussbereiche analoge Überlegungen wie die Überlegungen bezüglich der Dotierung der Wannenbereiche gelten, d.h. es können ausschließlich n-dotierte Anschlussbereiche oder ausschließlich p-dotierte Anschlussbereiche ausgebildet sein, oder es können mindestens ein p-dotierter Anschlussbereich sowie mindestens ein n-dotierter Anschlussbereich ausgebildet sein. Die Dotierung kann zum Beispiel mit Hilfe eines Ionenimplantationsverfahrens erfolgen, wobei eine p-Dotierung eines Anschlussbereiches beispielsweise durch Einbringen von Bor-Atomen in das Substrat erreicht werden kann, und eine n-Dotierung beispielsweise durch Einbringen von Stickstoff-Atomen und/oder von Arsen-Atomen und/oder von Phosphor-Atomen.

Ferner ist im Rahmen des Verfahrens zum Herstellen eines elektronischen Bauelementes die Ausbildung von mindestens einem zusätzlichen dotierten Bereich vorgesehen, wobei die Ausbildung des mindestens einen zusätzlichen dotierten Bereiches mittels Dotierung mit Dotieratomen erfolgt. Weiterhin ist vorgesehen, dass der mindestens eine zusätzliche dotierte Bereich zumindest unterhalb eines oder zumindest unterhalb mehrerer Anschlussbereiche des elektronischen Bauelementes ausgebildet wird.

Eine weitere Ausgestaltung der Erfindung sieht vor, dass der mindestens eine zusätzliche dotierte Bereich als ESD-Bereich ausgebildet wird, welcher ESD-Bereich dem Schutz vor elektrostatisch erzeugten Entladungen dient. Anschaulich kann es sich bei dem mindestens einen dotierten Bereich, welcher im Rahmen des Verfahrens zum Herstellen eines elektronischen Bauelementes ausgebildet wird, um eine ESD-Implantation handeln.

Gemäß einer anderen Ausgestaltung der Erfindung ist es vorgesehen, dass der mindestens eine Anschlussbereich des elektronischen Bauelementes, welches elektronische Bauelement durch ein erfindungsgemäßes Verfahren zur Herstellung eines elektronischen Bauelementes hergestellt wurde, elektrisch kontaktiert wird.

Die elektrische Kontaktierung des mindestens einen Anschlussbereiches kann hierbei durch Ausbilden mindestens einer Salizid-Schicht erfolgen.

Gemäß einer weiteren Ausgestaltung der Erfindung ist es vorgesehen, dass das Ausbilden einer Salizid-Schicht, welche Salizid-Schicht zur elektrischen Kontaktierung eines Anschlussbereiches des elektronischen Bauelementes dient, unter Verwendung einer Maske erfolgt.

Im weiteren werden Ausgestaltungen des erfindungsgemäßen elektronischen Bauelementes beschrieben. Die Ausgestaltungen des erfindungsgemäßen Verfahrens zum Herstellen eines elektronischen Bauelementes gelten auch für das elektronische Bauelement und umgekehrt.

Gemäß einer Ausgestaltung der Erfindung ist das elektronische Bauelement als Feldeffekttransistor ausgebildet. Der Feldeffekttransistor kann hierbei ein MOS-Feldeffekttransistor sein, speziell kann der Feldeffekttransistor ein PMOS-Feldeffekttransistor oder ein NMOS-Feldeffekttransistor sein.

In einer Ausgestaltung der Erfindung ist vorgesehen, dass das elektronische Bauelement als NMOS-Feldeffekttransistor ausgebildet ist. In diesem Fall ist das Substrat p-dotiert, wobei die Substratdotierung bevorzugt zwischen 1015 cm–3 und 1018 cm–3 beträgt. Ferner ist der Wannenbereich p-dotiert, wobei die Wannenbereich-Dotierung bevorzugt zwischen 1016 cm–3 und 1019 cm–3 beträgt, sind die Anschlussbereiche n-dotiert, wobei die Dotierung der Anschlussbereiche bevorzugt zwischen 1017 cm–3 und 1021 cm–3 beträgt, sind die als ESD-Bereiche ausgebildeten zusätzlichen dotierten Bereiche p-dotiert, wobei die Dotierung der ESD-Bereiche bevorzugt zwischen 1015 cm–3 und 1020 cm–3 beträgt.

Gemäß einer weiteren Ausgestaltung der Erfindung ist es vorgesehen, dass das elektronische Bauelement als PMOS-Feldeffekttransistor ausgebildet ist. In diesem Fall ist das Substrat n-dotiert, wobei die Substratdotierung bevorzugt zwischen 1015 cm–3 und 1018 cm–3 beträgt. Ferner ist der Wannenbereich n-dotiert, wobei die Wannenbereich-Dotierung bevorzugt zwischen 1016 cm–3 und 1019 cm–3 beträgt, sind die Anschlussbereiche p-dotiert, wobei die Dotierung der Anschlussbereiche bevorzugt zwischen 1017 cm–3 und 1021 cm–3 beträgt, sind die als ESD-Bereiche ausgebildeten zusätzlichen dotierten Bereiche n-dotiert, wobei die Dotierung der ESD-Bereiche bevorzugt zwischen 1015 cm–3 und 1020 cm–3 beträgt.

Gemäß einer weiteren Ausgestaltung der Erfindung ist es vorgesehen, dass das elektronische Bauelement als Diode ausgebildet ist, wobei die Diode eine pn-Diode oder eine pin-Diode oder eine Schottky-Diode sein kann.

Weiterhin kann das erfindungsgemäße elektronische Bauelement als Bipolartransistor ausgebildet sein.

Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Folgenden näher erläutert. In den Figuren sind gleiche Elemente mit gleichen Bezugszeichen versehen.

Es zeigen

1A und 1B einen schematischen Aufbau eines Feldeffekttransistors gemäß dem Stand der Technik;

2 die Abhängigkeit des Leckstroms von der Kanallänge bei NMOS-Transistoren mit ESD-Implantation und herkömmlichem Layout;

3 die Abhängigkeit des Leckstroms von der Kanallänge bei NMOS-Transistoren ohne ESD-Implantation und herkömmlichem Layout;

4 die mittleren Leckströme für NMOS-Transistoren mit bzw. ohne ESD-Implantation für verschiedene Fertigungslose;

5 Transmissions-Elektronen-Mikroskopie-Aufnahmen eines p-dotierten Wannenbereiches;

6 die Verteilung des Leckstroms bei n-Kanal-Feldeffekttransistoren mit ESD-Implantation und unterschiedlichen Herstellungsprozessen;

7A einen ersten Prozess-Schritt während des Verfahrens zum Herstellen eines elektronischen Bauelementes gemäß einem Ausführungsbeispiel der Erfindung;

7B einen zweiten Prozess-Schritt während des Verfahrens zum Herstellen eines elektronischen Bauelementes gemäß dem Ausführungsbeispiel der Erfindung;

7C einen dritten Prozess-Schritt während des Verfahrens zum Herstellen eines elektronischen Bauelementes gemäß dem Ausführungsbeispiel der Erfindung;

7D einen vierten Prozess-Schritt während des Verfahrens zum Herstellen eines elektronischen Bauelementes gemäß dem Ausführungsbeispiel der Erfindung;

7E einen fünften Prozess-Schritt während des Verfahrens zum Herstellen eines elektronischen Bauelementes gemäß dem Ausführungsbeispiel der Erfindung;

7F einen sechsten Prozess-Schritt während des Verfahrens zum Herstellen eines elektronischen Bauelementes gemäß dem Ausführungsbeispiel der Erfindung;

7G und 7H einen schematischen Aufbau eines Feldeffekttransistors gemäß einem Ausführungsbeispiel der Erfindung;

8A und 8B einen schematischen Aufbau eines Feldeffekttransistors gemäß einem zweiten Ausführungsbeispiel der Erfindung;

9 und 9B einen schematischen Aufbau einer Diode gemäß einem dritten Ausführungsbeispiel der Erfindung;

10 einen schematischen Aufbau eines Bipolartransistors gemäß einem vierten Ausführungsbeispiel der Erfindung.

5 zeigt eine TEM-Aufnahme (Transmissions-Elektronen-Mikroskopie) 501 eines p-dotierten Wannenbereiches 504 eines Feldeffekttransistors als Draufsicht wobei die Dicke der untersuchten Probe 3 &mgr;m beträgt. In der TEM-Aufnahme 501 sind Versetzungen bzw. Defekte 505 in der Gitterstruktur im p-dotierten Wannenbereich 504 als dunkle Linien zu erkennen.

Ferner ist in 5 eine vergrößerte Ansicht eines Querschnitts 502 abgebildet welcher Querschnitt 502 aus dem Bereich zwischen den beiden durchgezogenen Linien in der TEM-Aufnahme 501 stammt. Der Querschnitt 502 wurde ebenfalls mittels TEM aufgenommen, wobei die Dicke der untersuchten Probe 2 &mgr;m betrug. In der Aufnahme des Querschnitts sind erneut die Versetzungen bzw. Defekte 505 in dem p-dotierten Wannenbereich 504 als dunkle Linien zu erkennen. Aus der TEM-Aufnahme 501 sowie der TEM-Aufnahme 502 ist weiterhin ersichtlich, dass die Versetzungen bzw. Defekte 505 im p-dotierten Wannenbereich 504 in einem Winkel zur Substratoberfläche verlaufen, d.h. die Versetzungen bzw. Defekte 505 verlaufen schräg zur Substrat-Oberfläche, insbesondere verlaufen die Versetzungen bzw. Defekte 505 nicht parallel und nicht senkrecht zur Substrat-Oberfläche.

5 zeigt weiterhin eine Ausschnittsvergrößerung 503 der TEM-Aufnahme des Querschnitts 502, in welcher Ausschnittsvergrößerung 503 die Versetzungen bzw. Defekte 505 als dunkle Linien gekennzeichnet sind.

Das Diagramm 600 in 6 zeigt die Verteilung des Leckstroms Ileak von n+-Diffusionen bei n-Kanal-Transistoren mit ESD-Implantation und unterschiedlichen Herstellungsprozessen. Auf der Abszisse ist die Stärke des Leckstroms aufgetragen, während auf der Ordinate die prozentuale Anzahl der Transistoren aufgetragen ist, welche Transistoren einen Leckstrom aufweisen, der kleiner oder gleich dem entsprechenden Wert auf der Abszisse ist, d.h. das Diagramm 600 in 6 zeigt eine kumulierte Häufigkeitsverteilung der Leckströme.

Aus 6 liest man ab, dass etwa 40% der Transistoren, die unter Verwendung einer herkömmlichen Prozessfolge hergestellt wurden (im Diagramm durch die Messkurve 605 gekennzeichnet), einen stark erhöhten Leckstrom aufweisen. Durch Variieren der Prozessparameter wie zum Beispiel der Implantationsdosis oder der Implantationsenergie (im Diagramm durch die Messkurven 602, 603, 604 und 606 gekennzeichnet) lässt sich der Anteil von Bauteilen mit hohem Leckstrom teilweise etwas reduzieren, die prinzipielle Charakteristik bleibt jedoch unverändert. Weiterhin wird die ESD-Festigkeit der elektronischen Bauteile durch die eben genannten Verfahren stark reduziert.

Die Messkurve 601 in 6 zeigt die Leckstromcharakteristik von n-Kanal-Transistoren, welche n-Kanal-Transistoren mittels eines Verfahrens zum Herstellen eines elektronischen Bauelementes hergestellt wurden. Ein Aspekt des Verfahrens ist die Blockierung der Wannenbereich-Dotierung unterhalb der ESD-Bereiche der n-Kanal-Transistoren. Wie man anhand der Messkurve 601 in 6 erkennt, lässt sich durch die Blockierung des Wannenbereiches (in diesem Fall des p-dotierten Wannenbereiches) unterhalb der ESD-Implantationen der Leckstrom deutlich, d.h. um über eine Größenordnung, reduzieren. Gleichzeitig bleibt bei diesem Verfahren die ESD-Festigkeit erhalten.

Die in 6 gezeigten Messergebnisse zeigen, dass sich durch die Blockierung des Wannenbereiches unterhalb eines ESD-Bereiches oder unterhalb mehrerer ESD-Bereiche des elektronischen Bauelementes die gewünschte Reduktion des Leckstroms erreichen lässt (vergleiche die Messkurve 601 in 6), wobei gleichzeitig eine hohe ESD-Festigkeit erzielt wird.

Im Folgenden werden Ausführungsbeispiele der Erfindung anhand der 7A bis 10 näher erläutert. Die in den Figuren gezeigten Abbildungen sind schematisch und daher nicht maßstabsgetreu.

Nachfolgend wird anhand der 7A bis 7G ein Verfahren zum Herstellen eines elektronischen Bauelementes, in dem gezeigten Beispiel eines n-Kanal-Feldeffekttransistors, gemäß einem Ausführungsbeispiel der Erfindung beschrieben.

Zur Herstellung eines n-Kanal-Feldeffekttransistors 700 wird in einem ersten, in 7A gezeigten, Prozess-Schritt ein Substrat 701 bereitgestellt und anschließend durch Einbringen von Dotieratomen p-dotiert. Bei dem Substrat kann es sich zum Beispiel um ein Silizium-Substrat handeln. Die Dotierung erfolgt beispielsweise durch Ionenimplantation, wobei als Dotieratome zum Beispiel Bor-Atome verwendet werden können.

In einem zweiten, in 7B gezeigten, Prozess-Schritt wird in dem Substrat 701 mittels Dotierung mit Dotieratomen ein p-dotierter Wannenbereich 702 ausgebildet. Ähnlich wie bei der Dotierung des Substrats 701 erfolgt die Dotierung des Wannenbereiches 702 mit Hilfe eines Ionenimplantationsverfahrens, wobei als Dotieratome Bor-Atome verwendet werden können. Während der Dotierung des Wannenbereiches 702 werden vordefinierte Bereiche 708 von der Wannenbereich-Dotierung ausgenommen bzw. blockiert. Dies erfolgt unter Verwendung einer Dotiermaske während der Ionenimplantation. Die von der Wannenbereich-Dotierung ausgenommenen bzw. blockierten Bereiche 708 weisen demnach dieselbe Dotierung auf wie das Substrat 701, wohingegen der dotierte Wannenbereich 702 eine andere Dotierung aufweist.

In einem dritten, in 7C gezeigten, Prozess-Schritt wird auf einem zentralen Bereich, anders ausgedrückt im Wesentlichen in der Mitte, des dotierten Wannenbereiches ein Gate-Anschlussbereich 703 ausgebildet. Für die Ausbildung des Gate-Anschlussbereiches 703 können Abscheideverfahren und/oder Strukturierungsverfahren verwendet werden.

In einem vierten, in 7D gezeigten, Prozess-Schritt werden mittels Dotierung mit Dotieratomen zwei n-dotierte Anschlussbereiche 704 in dem Substrat ausgebildet, welche Anschlussbereiche 704 als Source-/Drain-Anschlussbereiche des n-Kanal-Feldeffekttransistors 700 dienen. Die Dotierung erfolgt zum Beispiel durch Ionenimplantation, wobei als Dotieratome beispielsweise Stickstoff-Atome und/oder Arsen-Atome und/oder Phosphor-Atome verwendet werden können. Die beiden Source-/Drain-Anschlussbereiche 704 sind dabei jeweils oberhalb eines von der Wannenbereichdotierung blockierten Bereiches 708 ausgebildet.

In einem fünften, in 7E gezeigten, Prozess-Schritt werden mittels Dotierung mit Dotieratomen zwei zusätzliche p-dotierte Bereiche 705 in dem Substrat ausgebildet, welche zusätzlichen dotierten Bereiche 705 als ESD-Bereiche ausgebildet sind und dem Schutz vor elektrostatisch erzeugten Entladungen dienen. Die Dotierung erfolgt zum Beispiel durch Ionenimplantation, wobei als Dotieratome beispielsweise Bor-Atome verwendet werden können. Die beiden ESD-Bereiche 705 sind dabei jeweils unterhalb eines der beiden Source-/Drain-Anschlussbereiche 704 des Feldeffekttransistors 700 ausgebildet, derart, dass unterhalb jedes der beiden ESD-Bereiche 705 jeweils ein von der Wannenbereich-Dotierung ausgenommener bzw. blockierter Bereich 708 ausgebildet ist.

Anschaulich sind also zwei von unten nach oben verlaufende Schichtfolgen ausgebildet, jeweils aufweisend einen von der Wannenbereich-Dotierung blockierten Bereich 708, einen zusätzlichen dotierten Bereich 705, welcher zusätzliche dotierte Bereich 705 als ESD-Bereich ausgebildet ist, sowie einen Source-/Drain-Anschlussbereich 704. Die laterale Ausdehnung eines von der Wannenbereich-Dotierung blockierten Bereiches 708 ist in dem gezeigten Ausführungsbeispiel genauso groß wie die laterale Ausdehnung des darüber ausgebildeten ESD-Bereiches 705. Dies stellt jedoch keine notwendige Eigenschaft dar. Die laterale Ausdehnung eines von der Wannenbereich-Dotierung blockierten Bereiches 708 kann ebenso größer oder auch kleiner als die laterale Ausdehnung des entsprechenden ESD-Bereiches 705 sein.

In einem sechsten, in 7F gezeigten, Prozess-Schritt werden die beiden Source-/Drain-Anschlussbereiche 704 des Feldeffekttransistors durch Salizidierung mit jeweils einer Salizid-Schicht 706 elektrisch kontaktiert. Die Salizidierung kann beispielsweise unter Verwendung einer Maske derart erfolgen, dass vordefinierte Bereiche von der Salizidierung ausgenommen, d.h. blockiert werden.

In einem siebten Prozess-Schritt werden die auf den beiden Source-/Drain-Anschlussbereichen 704 ausgebildeten Salizid-Schichten 706 durch jeweils ein oder mehrere Kontaktlöcher 707 elektrisch kontaktiert. Die 7G und 7H zeigen den Feldeffekttransistor 700 nach der Ausbildung der Kontaktlöcher 707. 7H zeigt eine Draufsicht bzw. Layout des durch die oben beschriebenen Prozess-Schritte ausgebildeten Feldeffekttransistors 700, während sich die in 7G dargestellte Ansicht als Querschnittsansicht entlang der gestrichelten Linie A-A' in 7H ergibt. Die in 7H durch die Source-/Drain-Anschlussbereiche 704 verdeckten ESD-Bereiche 705 und die von der Wannenbereich-Dotierung ausgenommenen Bereiche 708 sind durch gestrichelte Umrisslinien gekennzeichnet. Ferner sind in 7H die Salizid-blockierten Bereiche F, G und H, d.h. die Bereiche, welche von der Salizidierung ausgenommen sind durch gepunktete Umrisslinien gekennzeichnet.

Die 8A und 8B zeigen ein weiteres Ausführungsbeispiel der Erfindung.

Dargestellt ist ein als n-Kanal-Feldeffekttransistor 800 ausgebildetes elektronisches Bauelement, welcher n-Kanal-Feldeffekttransistor 800 dem in 7A und 7B ähnelt. Die 8B zeigt eine Draufsicht bzw. Layout des erfindungsgemäßen n-Kanal-Feldeffekttransistors 800, während sich die in 8A gezeigte Ansicht als Querschnittsansicht entlang der gestrichelten Linie A-A' in 8B ergibt.

Der wesentliche Unterschied des in 8A und 8B dargestellten n-Kanal-Feldeffekttransistors 800 zu dem in den 7G und 7B dargestellten n-Kanal-Feldeffekttransistor 700 besteht darin, dass bei dem n-Kanal-Feldeffekttransistor 800 die von der Wannenbereich-Dotierung ausgenommenen Bereiche 708 eine größere laterale Ausdehnung haben als die darüber ausgebildeten ESD-Bereiche 705.

Anschaulich überragen die von der Wannenbereich-Dotierung ausgenommenen Bereiche 708 die als ESD-Bereiche ausgebildeten zusätzlichen dotierten Bereiche 705 seitlich, wobei gemäß einer bevorzugten Ausgestaltung der Erfindung die von der Wannenbereich-Dotierung ausgenommenen Bereiche 708 die ESD-Bereiche 705 seitlich um etwa 250 nm überragen.

Die größere laterale Ausdehnung der von der Wannenbereich-Dotierung ausgenommenen Bereiche 708 bewirkt, dass auch Versetzungen oder Defekte in dem dotierten Wannenbereich 702, welche Versetzungen oder Defekte unter einem Winkel zur Substratoberfläche verlaufen, nicht die ESD-Bereiche 705 erreichen.

Anschaulich ausgedrückt wird also der Kontakt zwischen schräg verlaufenden Versetzungen bzw. Defekten in dem dotierten Wannenbereich 702 und den ESD-Bereichen 705 verhindert.

9A und 9B zeigen eine Diode 900 gemäß einem weiteren Ausführungsbeispiel der Erfindung. 9B zeigt eine Draufsicht bzw. Layout der erfindungsgemäßen Diode, während sich die in 9A gezeigte Ansicht als Querschnittsansicht entlang der gestrichelten Linie A-A' in 9B ergibt.

Die Diode 900 weist ein p-dotiertes Substrat 901 auf, in welchem Substrat 901 ein ebenfalls p-dotierter Wannenbereich 902 ausgebildet ist. Ferner weist die Diode 900 einen ersten Anschlussbereich 903 auf, welcher erste Anschlussbereich p-dotiert ist, sowie einen zweiten Anschlussbereich 904, welcher zweite Anschlussbereich n-dotiert ist. Die beiden Anschlussbereiche 903 und 904 der Diode 900 sind jeweils über eine Silizid-Schicht 906 und ein oder mehrere Kontaktlöcher 907 elektrisch kontaktiert. Unterhalb des zweiten n-dotierten Anschlussbereiches 904 ist ein zusätzlicher dotierter Bereich 905 ausgebildet, welcher zusätzliche dotierte Bereich als ESD-Bereich ausgebildet ist und dem Schutz vor elektrostatisch erzeugten Entladungen dient. In der Draufsicht in 9B wird der von dem zweiten Anschlussbereich 904 verdeckte ESD-Bereich 905 durch die gestrichelte Linie angedeutet.

Weiterhin weist die Diode 900 einen von der Wannenbereich-Dotierung ausgenommenen Bereich 908 auf, welcher Bereich 908 unterhalb des ESD-Bereiches 905 ausgebildet ist und eine größere laterale Ausdehnung besitzt als der ESD-Bereich 905, d.h. der von der Wannenbereich-Dotierung ausgenommene Bereich 908 überragt den ESD-Bereich 905 seitlich. Dadurch wird verhindert, dass schräg im Wannenbereich 902 verlaufende Versetzungen bzw. Defekte mit dem ESD-Bereich 905 in Kontakt treten können. In der Draufsicht in 9B ist der von der Wannenbereich-Dotierung ausgenommene Bereich 908 durch die gestrichelte Linie angedeutet.

10 zeigt einen Bipolartransistor 1000 gemäß einem weiteren Ausführungsbeispiel der Erfindung. Der Bipolartransistor 1000 weist einen p-dotierten Wannenbereich 1001 auf, welcher Wannenbereich 1001 in einem dotierten Substrat (nicht gezeigt) ausgebildet ist. Die Dotierung des Wannenbereiches 1001 kann zum Beispiel unter Verwendung eines Ionenimplantationsverfahrens erfolgen. Als Dotieratome für die Dotierung des Wannenbereiches 1001 können Bor-Atome verwendet werden. Ferner sind in dem p-dotierten Wannenbereich 1001 des Bipolartransistors 1000 ein erster n-dotierter Anschlussbereich 1002, ein zweiter ebenfalls n-dotierter Anschlussbereich 1003 sowie ein p-dotierter Anschlussbereich 1004 ausgebildet. Der erste n-dotierte Anschlussbereich 1002 wird durch eine erste Isolationsschicht 1005 von dem zweiten n-dotierten Anschlussbereich 1003 getrennt, welche erste Isolationsschicht 1005 zum Beispiel aus Siliziumoxid gebildet sein kann. Der erste n-dotierte Anschlussbereich 1002 grenzt ferner mit einer der ersten Isolationsschicht 1005 abgewandten Seite an eine zweite Isolationsschicht 1006, welche zweite Isolationsschicht 1006 zum Beispiel aus Siliziumoxid gebildet sein kann. Der zweite n-dotierte Anschlussbereich 1003 grenzt mit einer der ersten Isolationsschicht 1005 abgewandten Seite an den p-dotierten Anschlussbereich 1004. Der p-dotierte Anschlussbereich 1004 wiederum grenzt mit einer dem zweiten n-dotierten Anschlussbereich 1003 abgewandten Seite an eine dritte Isolationsschicht 1007, welche dritte Isolationsschicht 1007 zum Beispiel aus Siliziumoxid gebildet sein kann. Der erste n-dotierte Anschlussbereich 1002 und der zweite n-dotierte Anschlussbereich 1003 sind über jeweils eine oder mehrere Kontaktierschichten 1008 elektrisch kontaktierbar. Unterhalb des ersten n-dotierten Anschlussbereiches 1002 ist ein zusätzlicher p-dotierter Bereich 1009 ausgebildet, welcher zusätzliche p-dotierte Bereich 1009 als ESD-Bereich ausgebildet ist und dem Schutz vor elektrostatisch erzeugten Entladungen dient. In dem durch die gestrichelte Linie umrissenen Bereich 1010 ist die Wannenbereich-Dotierung blockiert. Die Blockierung kann unter Verwendung einer Dotiermaske erfolgen. Aus der Blockierung der Wannenbereich-Dotierung in dem Bereich 1010 folgt, dass die Stärke der Dotierung in dem Bereich unterhalb des p-dotierten ESD-Bereiches 1009 der Stärke der Substrat-Dotierung entspricht. Durch die Blockierung der Wannenbereich-Dotierung in dem Bereich 1010 wird erreicht, dass sich in dem Bereich unterhalb des ESD-Bereiches 1009 keine Versetzungen bzw. Defekte ausbilden, welche zu einem unerwünschten Leckstrom in dem Bipolartransistor 1000 führen können.

In diesem Dokument sind folgende Veröffentlichungen zitiert:

  • [1] J. M. Rabaey, A. Chandrakasan, B. Nikolic, "Digital Integrated Circuits – A Design Perspective", p. 458, Prentice Hall, 2nd edition, 2003.
  • [2] D. Widmann, H. Mader, H. Friedrich, "Technologie hochintegrierter Schaltungen", S. 233–234, Springer Verlag, 2. Auflage, 1996.

A-A'
Schnittlinie
B,C,D,F,G,H
Salizid-blockierte Bereiche
100
Feldeffekttransistor
101
Substrat
102
Wannenbereich
103
Gate-Anschlussbereich
104
Source-/Drain-Anschlussbereich
105
ESD-Bereich
106
Salizid-Schicht
107
Kontaktloch
501
Transmissions-Elektronen-Mikroskopie-Aufnahme
502
Transmissions-Elektronen-Mikroskopie-Aufnahme
503
Ausschnittsvergrößerung aus 502
504
p-dotierter Wannenbereich
505
Versetzungen bzw. Defekte
600
Häufigkeitsdiagramm
601,602,603,604,605,606
Messkurven
700
Feldeffekttransistor
701
Substrat
702
Wannenbereich
703
Gate-Anschlussbereich
704
Source-/Drain-Anschlussbereich
705
ESD-Bereich
706
Salizid-Schicht
707
Kontaktloch
708
Von der Wannenbereich-Dotierung ausgenommener Bereich
800
Feldeffekttransistor
900
Diode
901
Substrat
902
Wannenbereich
903
Erster Anschlussbereich
904
Zweiter Anschlussbereich
905
ESD-Bereich
906
Salizid-Schicht
907
Kontaktloch
908
Von der Wannenbereich-Dotierung ausgenommener Bereich
1000
Bipolartransistor
1001
Wannenbereich
1002
Erster n-dotierter Anschlussbereich
1003
Zweiter n-dotierter Anschlussbereich
1004
p-dotierter Anschlussbereich
1005
Erste Isolationsschicht
1006
Zweite Isolationsschicht
1007
Dritte Isolationsschicht
1008
Kontaktierschicht
1009
ESD-Bereich
1010
Blockierung der Wannenbereich-Dotierung


Anspruch[de]
Verfahren zum Herstellen eines elektronischen Bauelementes, bei dem

• ein Substrat durch Einbringen von Dotieratomen dotiert wird;

• mindestens ein Anschlussbereich des elektronischen Bauelementes in dem Substrat mittels Dotierung mit Dotieratomen ausgebildet wird;

• zumindest unterhalb des mindestens einen Anschlussbereiches mittels Dotierung mit Dotieratomen mindestens ein zusätzlicher dotierter Bereich ausgebildet wird;

• in dem Substrat mindestens ein Wannenbereich mittels Dotierung mit Dotieratomen gebildet wird, derart, dass zumindest unterhalb des mindestens einen zusätzlichen dotierten Bereiches die Wannenbereich-Dotierung blockiert wird.
Verfahren gemäß Anspruch 1, bei dem der mindestens eine zusätzliche dotierte Bereich als ESD-Bereich ausgebildet wird, welcher ESD-Bereich dem Schutz vor elektrostatisch erzeugten Entladungen dient. Verfahren gemäß einem der Ansprüche 1 oder 2,

bei dem das Substrat aus

• Kohlenstoff und/oder

• Silizium und/oder

• Germanium und/oder

• einem IV-IV-Halbleitermaterial und/oder

• einem III-V-Halbleitermaterial und/oder

• einem II-VI-Halbleitermaterial

gebildet wird.
Verfahren gemäß einem der Ansprüche 1 bis 3, bei dem die Dotierung des Substrats und/oder des mindestens einen Anschlussbereiches und/oder des mindestens einen zusätzlichen dotierten Bereiches und/oder des mindestens einen Wannenbereiches mit Hilfe eines Ionenimplantationsverfahrens erfolgt. Verfahren gemäß einem der Ansprüche 1 bis 4, bei dem das Blockieren der Wannenbereich-Dotierung unter Verwendung einer Dotiermaske erfolgt. Verfahren gemäß einem der Ansprüche 1 bis 5, bei dem der mindestens eine Anschlussbereich elektrisch kontaktiert wird. Verfahren gemäß Anspruch 6, bei dem die elektrische Kontaktierung des mindestens einen Anschlussbereiches durch Ausbilden mindestens einer Salizid-Schicht erfolgt. Verfahren gemäß Anspruch 7, bei dem die Ausbildung der mindestens einen Salizid-Schicht unter Verwendung einer Maske erfolgt. Elektronisches Bauelement,

• mit einem dotierten Substrat;

• mit mindestens einem mittels Dotierung mit Dotieratomen ausgebildeten Anschlussbereich;

• mit mindestens einem zusätzlichen dotierten Bereich, welcher zumindest unterhalb des mindestens einen Anschlussbereiches ausgebildet ist;

• mit mindestens einem mittels Dotierung mit Dotieratomen ausgebildeten Wannenbereich, welcher derart ausgebildet ist, dass zumindest unterhalb des mindestens einen zusätzlichen dotierten Bereiches die Wannenbereich-Dotierung blockiert ist.
Elektronisches Bauelement gemäß Anspruch 9, bei dem der mindestens eine zusätzliche dotierte Bereich als ESD-Bereich ausgebildet ist, welcher ESD-Bereich dem Schutz vor elektrostatisch erzeugten Entladungen dient. Elektronisches Bauelement gemäß einem der Ansprüche 9 oder 10,

bei dem das Substrat aus

• Kohlenstoff und/oder

• Silizium und/oder

• Germanium und/oder

• einem IV-IV-Halbleitermaterial und/oder

• einem III-V-Halbleitermaterial und/oder

• einem II-VI-Halbleitermaterial

gebildet wird.
Elektronisches Bauelement gemäß einem der Ansprüche 9 bis 11, bei dem der mindestens eine Anschlussbereich elektrisch kontaktiert ist. Elektronisches Bauelement gemäß Anspruch 12, bei dem die elektrische Kontaktierung des mindestens einen Anschlussbereiches mit Hilfe einer Salizid-Schicht erfolgt. Elektronisches Bauelement gemäß einem der Ansprüche 9 bis 13, wobei das elektronische Bauelement als pn-Diode, oder als pin-Diode, oder als Schottky-Diode ausgebildet ist. Elektronisches Bauelement gemäß einem der Ansprüche 9 bis 13, wobei das elektronische Bauelement als Bipolartransistor ausgebildet ist. Elektronisches Bauelement gemäß einem der Ansprüche 9 bis 13, wobei das elektronische Bauelement als Feldeffekttransistor ausgebildet ist. Elektronisches Bauelement gemäß Anspruch 16, wobei das elektronische Bauelement als MOS-Feldeffekttransistor ausgebildet ist. Elektronisches Bauelement gemäß Anspruch 17, wobei das elektronische Bauelement als NMOS-Feldeffekttransistor oder als PMOS-Feldeffekttransistor ausgebildet ist. Elektronisches Bauelement gemäß Anspruch 18,

wobei das elektronische Bauelement als NMOS-Feldeffekttransistor ausgebildet ist,

• mit einem p-dotierten Substrat, wobei die Substratdotierung 1015 cm–3–1018 cm–3 beträgt;

• mit einem p-dotierten Wannenbereich, wobei die Wannenbereich-Dotierung 1016 cm–3–1019 cm–3 beträgt;

• mit n-dotierten Anschlussbereichen, wobei die Dotierung der Anschlussbereiche 1017 cm–3–1021 cm–3 beträgt;

• mit p-dotierten ESD-Bereichen, wobei die Dotierung der ESD-Bereiche 1015 cm–3–1020 cm–3 beträgt.
Elektronisches Bauelement gemäß Anspruch 18,

wobei das elektronische Bauelement als PMOS-Feldeffekttransistor ausgebildet ist,

• mit einem n-dotierten Substrat, wobei die Substratdotierung 1015 cm–3–1018 cm–3 beträgt;

• mit einem n-dotierten Wannenbereich, wobei die Wannenbereich-Dotierung 1016 cm–3–1019 cm–3 beträgt;

• mit p-dotierten Anschlussbereichen, wobei die Dotierung der Anschlussbereiche 1017 cm–3–1021 cm–3 beträgt

• mit n-dotierten ESD-Bereichen, wobei die Dotierung der ESD-Bereiche 1015 cm–3–1020 cm–3 beträgt.
Elektronisches Bauelement gemäß einem der Ansprüche 9 bis 16, wobei mindestens ein p-dotierter Wannenbereich ausgebildet ist. Elektronisches Bauelement gemäß einem der Ansprüche 9 bis 16, wobei mindestens ein n-dotierter Wannenbereich ausgebildet ist. Elektronisches Bauelement gemäß einem der Ansprüche 9 bis 16, wobei mindestens ein p-dotierter Wannenbereich und mindestens ein n-dotierter Wannenbereich ausgebildet ist.






IPC
A Täglicher Lebensbedarf
B Arbeitsverfahren; Transportieren
C Chemie; Hüttenwesen
D Textilien; Papier
E Bauwesen; Erdbohren; Bergbau
F Maschinenbau; Beleuchtung; Heizung; Waffen; Sprengen
G Physik
H Elektrotechnik

Anmelder
Datum

Patentrecherche

  Patente PDF

Copyright © 2008 Patent-De Alle Rechte vorbehalten. eMail: info@patent-de.com