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Dokumentenidentifikation DE102005030875A1 04.01.2007
Titel Halbleiterprodukt und Verfahren zur Herstellung eines Halbleiterprodukts
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Langheinrich, Wolfram, Dr., 01324 Dresden, DE;
Power, John, Dr., 01309 Dresden, DE
Vertreter Epping Hermann Fischer, Patentanwaltsgesellschaft mbH, 80339 München
DE-Anmeldedatum 01.07.2005
DE-Aktenzeichen 102005030875
Offenlegungstag 04.01.2007
Veröffentlichungstag im Patentblatt 04.01.2007
IPC-Hauptklasse H01L 27/085(2006.01)A, F, I, 20051017, B, H, DE
IPC-Nebenklasse H01L 27/115(2006.01)A, L, I, 20051017, B, H, DE   H01L 29/78(2006.01)A, L, I, 20051017, B, H, DE   H01L 21/336(2006.01)A, L, I, 20051017, B, H, DE   H01L 21/8234(2006.01)A, L, I, 20051017, B, H, DE   
Zusammenfassung Die Erfindung betrifft ein Halbleiterprodukt (25) und ein Verfahren zur Herstellung des Halbleiterprodukts (25), wobei das Halbleiterprodukt (25) einen Transistor (1) mit einem ersten (11) und einem zweiten Source/Drain-Gebiet (12) aufweist, die an Bodenflächen (B) von Vertiefungen (R) in dem Substrat (2) angeordnet sind. Entsprechend der Tiefe (d) der Vertiefungen (R) wird ein vertikaler Versatz (29) zwischen den Source/Drain-Gebieten (11, 12) und dem Gate-Dielektrikum (4) erreicht. Der vertikale Versatz (29) ermöglicht es, den seitlichen Versatz (28) der Source/Drain-Gebiete (11, 12) gegenüber dem Gate-Dielektrikum (4) zu verringern. Dadurch wird die für den Transistor erforderliche Substratfläche verringert. Insbesondere in Hochvoltbereichen von Halbleiterprodukten wird die Substratfläche effizienter genutzt.

Beschreibung[de]

Die vorliegende Erfindung liegt auf dem Gebiet der Herstellung von Halbleiterprodukten, die integrierte Transistoren wie beispielsweise MOSFETs (Metal Oxide Semiconductor Field Effect Transistor) aufweisen.

Die Erfindung betrifft ein Halbleiterprodukt gemäß Anspruch 1 sowie ein Herstellungsverfahren gemäß Anspruch 16.

MOSFET-Transistoren besitzen einen strukturierten Schichtenstapel, den so genannten Gate-Schichtenstapel. Der strukturierte Schichtenstapel umfasst ein Gate-Dielektrikum und eine Gate-Elektrode, die einen Abschnitt einer Wortleitung darstellt. Der strukturierte Schichtenstapel ist auf einer Hauptfläche eines Halbleitersubstrats angeordnet. Auf zwei entgegengesetzten seitlichen Enden des strukturierten Schichtenstapels sind Source/Drain-Gebiete in dem Substrat angeordnet. Die Source/Drain-Gebiete sind hochdotierte Diffusionsgebiete, die sich von der Hauptfläche des Halbleitersubstrats aus in das Innere des Substrats hinein erstrecken. Die Gate-Elektrode ist durch das Gate-Dielektrikum gegenüber dem Substratbereich (Kanalbereich) isoliert, der zwischen den beiden Source/Drain-Gebieten angeordnet ist. Die Gate-Elektrode dient dazu, die Ausbildung eines Transistorkanals zwischen den beiden Source/Drain-Gebieten zu steuern.

In der Halbleiterfertigung werden die Source/Drain-Gebiete gewöhnlich durch Implantieren von Dotierstoffen in freiliegende Bereiche der Hauptfläche des Substrats gebildet. Während des Implantationsschrittes schützt der strukturierte Schichtenstapel den Kanalbereich, welcher durch den strukturierten Schichtenstapel bedeckt ist, vor einer Dotierung mit dem hochkonzentrierten Dotierstoff. Die dielektrischen Spacer (d. h. Abstandshalter, also seitliche Strukturen zur Erzielung eines seitlichen Versatzes von Source und Drain gegenüber der Gate-Elektrode) bedecken zwei entgegengesetzte Seitenwände des strukturierten Schichtenstapels und dienen dazu, den seitlichen Abstand zwischen dem jeweiligen Source/Drain-Gebiet und dem Kanalgebiet zu optimieren.

Bei der Herstellung von Transistoren, die bei Betriebsspannungen von zwischen beispielsweise 10 bis 25 V betrieben werden, werden LDD-Bereiche (Lightly Doped Drain) zwischen dem Kanalbereich und denjenigen Bereichen des Substrats vorgesehen, in denen die Source/Drain-Gebiete auszubilden sind. Die LDD-Bereiche dienen dazu, die auftretenden elektrischen Felder dort, wo die LDD-Bereiche seitlich mit der Gate-Elektrode überlappen, zu verringern. Die LDD-Bereiche sind niedrig dotierte Diffusionsgebiete mit einer Dotierstoffkonzentration, die größer als die Dotierstoffkonzentration des Kanalbereichs, aber kleiner als die Dotierstoffkonzentration der Source/Drain-Gebiete ist. Dementsprechend werden die LDD-Bereiche zeitlich vor der Bildung der Source/Drain-Gebiete ausgebildet. Im Prozessablauf der Halbleiterfertigung werden die LDD-Bereiche gebildet, bevor die dielektrischen Spacer auf den Seitenwänden des strukturierten Schichtenstapels gebildet werden.

Bei Hochvolttransistoren ist der seitliche Versatz zwischen dem jeweiligen Source/Drain-Gebiet und dem strukturierten Schichtenstapel beträchtlich größer als die Dicke der dielektrischen Spacer. Daher ist eine separate Maske erforderlich, um den seitlichen Versatz und damit den Abstand zwischen Source/Drain und dem Kanalbereich festzulegen. Dementsprechend erstrecken sich auch die LDD-Bereiche über die Dicke der Spacer hinaus bis zu Bereichen der Hauptfläche des Substrats, die nicht durch die Spacer oder den strukturierten Schichtenstapel bedeckt sind. Dieser seitliche Versatz kann bei Hochvolttransistoren bis zu 500 nm auf jeder Seite des strukturierten Schichtenstapels betragen. Ein solch großer seitlicher Versatz dient insbesondere dazu, GIDL-Leckströme (Gate Induced Drain Leckage) zu verringern. Andernfalls könnten infolge der hohen Spannung, die am Drain anliegt, im Off-Zustand eines Hochvolttransistors Tunnelströme (band-to-band-tunneling) auftreten, die durch verzerrte elektronische Bandstrukturen in einem Gebiet der Drain-Elektrode, das mit dem Gate überlappt, verursacht sind. Der große seitliche Versatz der Source/Drain-Gebiete (zumindest des Drain-Gebiets) gegenüber dem strukturierten Gate-Schichtenstapel trägt dazu bei, das am Gate-Drain-Überlappungsgebiet auftretende elektrische Feld im ausgeschalteten Zustand des Transistors zu verringern und damit die Verzerrung der elektronischen Bandstruktur zu verringern.

Andererseits ist ein solch großer seitlicher Versatz nachteilig, da hierdurch viel Substratfläche verbraucht wird.

DE 101 200 52 A1 offenbart ein Halbleiterprodukt mit einem Transistor, der Driftzonen aufweist, die in einem Substratmaterial ausgebildet sind, welches in das Substrat hineingeätzte Gräben umgibt. Nachdem zuerst die Source/Drain-Gebiete gebildet sind, werden auf entgegengesetzten Seiten jedes Source/Drain-Gebietes Gräben geätzt. Danach werden Dotierstoffe in die Bodenflächen und in die Seitenwände der Gräben implantiert und die Gräben werden mit einem Dielektrikum gefüllt.

Dementsprechend ist jedes Source/Drain-Gebiet mit zwei gegenüberliegenden, vergrabenen Driftzonen verbunden. Eine Driftzone jedes entsprechenden Source/Drain-Gebiets ist jeweils mit dem Kanalbereich verbunden, der durch die anschließende Abscheidung des Gate-Schichtenstapels zwischen den beiden Source/Drain-Gebieten definiert wird.

DE 101 200 52 A1 erreicht dementsprechend eine Verringerung des seitlichen Versatzes zwischen den Source/Drain-Gebieten und dem Gate-Schichtenstapel bis zu einem gewissen Ausmaß. Jedoch ist die zeitliche Reihenfolge der Schritte des Prozessflusses kaum kompatibel mit dem üblichen Prozessfluss, der mit der Bildung des Gate-Schichtenstapels zeitlich vor der Ausbildung der Source/Drain-Gebiete beginnt. Außerdem sind zusätzliche Verfahrensschritte erforderlich, um die Gräben zu füllen und die Substratoberfläche zu planarisieren, damit die anschließende Bildung des Gate-Schichtenstapels ermöglicht wird.

Es ist die Aufgabe der vorliegenden Erfindung, ein Halbleiterprodukt mit einem kleineren Bedarf an Substratfläche pro Transistor und mit verringerten Herstellungskosten sowie verringertem Herstellungsaufwand bereitzustellen. Es ist ferner die Aufgabe der vorliegenden Erfindung, ein Verfahren bereitzustellen, mit dem ein Halbleiterprodukt, das einen integrierten Transistor mit verringertem Substratflächenbedarf besitzt, herstellbar ist, ohne dass der Transistor für eine verringerte Betriebsspannung ausgelegt werden müsste.

Erfindungsgemäß wird diese Aufgabe durch ein Halbleiterprodukt mit einem Substrat und einem integrierten Transistor gelöst, wobei der integrierte Transistor folgendes aufweist:

  • – einen strukturierten Schichtenstapel, der mindestens ein Gate-Dielektrikum, das auf dem Substrat angeordnet ist, und eine Gate-Elektrode, die auf dem Gate-Dielektrikum angeordnet ist, aufweist und
  • – ein erstes und ein zweites Source/Drain-Gebiet, die in dem Substrat angeordnet sind,
wobei das Substrat auf entgegengesetzten Seiten des strukturierten Schichtenstapels Vertiefungen aufweist, wobei jede Vertiefung eine Bodenfläche aufweist, die in einer Tiefe unterhalb des Gate-Dielektrikums angeordnet ist, und wobei das erste und das zweite Source/Drain-Gebiet in Substratbereichen angeordnet sind, die an die Bodenfläche der jeweiligen Vertiefung angrenzen.

Erfindungsgemäß wird ein Halbleiterprodukt bereitgestellt, das eine Substratoberfläche aufweist, die in denjenigen Oberflächenbereichen, in denen die Source/Drain-Gebiete ausgebildet sind, vertieft ist (d. h., die dort eine Vertiefung bzw. einen Graben, eine Ausnehmung, eine Aussparung oder einen Hohlraum besitzt). Während bei herkömmlichen integrierten Transistoren die Substratoberfläche dieselbe Höhe bzw. vertikale Position im Bereich der Source/Drain-Gebiete wie auch in dem Bereich, der mit dem strukturierten Schichtenstapel bedeckt ist, in Richtung senkrecht zur gesamten Hauptfläche des Substrats besitzt, ist erfindungsgemäß die Substratoberfläche lokal im Bereich der Source/Drain-Gebiete in einer geringeren Höhe als im Bereich des strukturierten Schichtenstapels angeordnet. Dadurch wird ein vertikaler Versatz (offset) zwischen den Source/Drain-Gebieten und dem strukturierten Schichtenstapel erreicht, der zusätzlich zu dem seitlichen, lateralen Versatz die Länge des Pfades zwischen dem Kanalbereich und der jeweiligen Source/Drain-Elektrode erhöht. Die Vertiefungen in dem Substrat sind in seitlicher Richtung in den gleichen Bereichen wie die Source/Drain-Gebiete ausgebildet. Somit können die Vertiefungen einfach dadurch gebildet werden, dass eine Ätzung nach dem Strukturieren des Gate-Schichtenstapels (gebildet aus der Gate-Dielektrikumsschicht und der Gate-Elektrodenschicht) fortgesetzt wird; zusätzliche Verfahrensschritte (außer zum Ätzen der Vertiefungen selbst) müssen hierfür nicht vorgesehen werden. Die Vertiefungen werden zwischen dem strukturierten Schichtenstapel und isolierenden Grabenfüllungen ausgebildet, wodurch der Querschnitt der Vertiefungen in seitlicher Richtung festgelegt wird. Danach können herkömmliche Verfahrensschritte zur Ausbildung der Spacer und zur Ausbildung der Source/Drain-Gebiete an den Bodenflächen der Vertiefungen durchgeführt werden. Zudem braucht die Art und Weise, wie die Dotierstoffimplantation zur Ausbildung der Source/Drain-Gebiete durchgeführt wird, nicht verändert zu werden, da die Implantationstiefe nicht geändert werden muss. Statt dessen ist lediglich die Höhe der Substratoberfläche lokal geringer als die Höhe der Oberfläche des Substrats insgesamt. Die Implantationstiefe wird hierdurch nicht beeinflusst.

Vorzugsweise ist vorgesehen, dass das Substrat eine Hauptfläche aufweist und das Gate-Dielektrikum auf der Hauptfläche des Substrats angeordnet ist und dass die Bodenflächen der Vertiefungen in einer Tiefe unterhalb der Hauptfläche des Substrats angeordnet sind.

Das erfindungsgemäße Halbleiterprodukt weist vorzugsweise einen Steg auf, der aus Substratmaterial gebildet ist und Seitenwände aufweist, wobei die Bodenflächen der Vertiefungen an die Seitenwände des Steges angrenzen. Da erfindungsgemäß der strukturierte Schichtenstapel zum Strukturieren des Halbleitersubstrats selbst verwendet wird, sind die Seitenwände des Steges zugleich die Seitenwände der Vertiefungen.

Vorzugsweise sind auf Seitenwänden des strukturierten Schichtenstapels dielektrische Spacer vorgesehen, wobei die dielektrischen Spacer die Seitenwände des Steges bedecken und sich bis zu den Bodenflächen der Vertiefungen erstrecken. Da erfindungsgemäß die Vertiefungen in seitlicher bzw. lateralter Richtung (das heißt in Richtung parallel zur Hauptfläche des Substrats) direkt an den strukturierten Schichtenstapel angrenzend ausgebildet sind, bedecken die Spacer die Seitenwände des Steges aus Substratmaterial, der den strukturierten Schichtenstapel trägt.

Weiterhin bedeckt vorzugsweise jeder dielektrische Spacer einen Teil der Bodenfläche der jeweiligen Vertiefung. Die Breite des Teils der Bodenfläche, der durch den jeweiligen Spacer bedeckt ist, entspricht der Dicke der Spacer in seitlicher Richtung.

Vorzugsweise ist vorgesehen, dass niedrig dotierte Diffusionsgebiete unterhalb der Seitenwände des Steges aus Substratmaterial (d. h. in dem Substratmaterial direkt unterhalb und damit neben den Seitenflächen) und unterhalb der Bodenflächen der Vertiefungen vorgesehen sind, beispielsweise infolge einer Implantation. Die Dotierstoffkonzentration der niedrig dotierten Diffusionsgebiete ist kleiner als die Dotierstoffkonzentration des ersten und des zweiten Source/Drain-Gebiets.

Vorzugsweise ist vorgesehen, dass das erste und das zweite Source/Drain-Gebiet durch Source/Drain-Kontakte angeschlossen sind, die bis zu den Bodenflächen der Vertiefungen reichen.

Die vertikale Ausdehnung der Kontakte ist um die Tiefe der Vertiefungen vergrößert im Vergleich zu herkömmlichen Halbleiterprodukten.

Vorzugsweise ist vorgesehen, dass das erste und das zweite Source/Drain-Gebiet in Richtung senkrecht zur Hauptfläche des Substrats gegenüber der Hauptfläche des Substrats versetzt sind, wobei der vertikale Versatz der Tiefe der Vertiefungen entspricht. Der vertikale Verstz ist der Versatz zwischen der Unterseite des Gate-Dielektrikums und der Oberseite der Source/Drain-Gebiete.

Weiterhin ist vorgesehen, dass das erste und das zweite Source/Drain-Gebiet in seitlicher Richtung gegenüber dem Gate-Dielektrikum versetzt sind. Jedoch wird der seitliche Versatz vorzugsweise der Dicke der dielektrischen Spacer entsprechen oder größer als diese Dicke, aber kleiner als der seitliche Versatz bei einem herkömmlichen integrierten Transistor sein. Angesichts des zusätzlichen vertikalen Versatzes, der erfindungsgemäß erreicht wird, kann in jedem Fall der seitliche Versatz verringert werden gegenüber herkömmlichen Halbleiterprodukten. Der seitliche Versatz kann um den Betrag des vertikalen Versatzes (festgelegt durch die Tiefe der Vertiefungen) verringert werden. Vorzugsweise beträgt der vertikale Versatz zwischen 150 und 250 nm.

Vorzugsweise ist vorgesehen, dass jede der Vertiefungen zwischen einem strukturierten Schichtenstapel und einer jeweiligen isolierenden Grabenfüllung (Shallow Trench Isolation; STI) angeordnet ist, sich insbesondere über den gesamten Zwischenraum erstreckt.

Die dielektrischen Spacer können ein Nitrid- oder Oxidmaterial enthalten. Das Substrat ist vorzugsweise ein Halbleitersubstrat, etwa ein Siliziumsubstrat, und der Transistor ist vorzugsweise ein Hochvolt-Feldeffekttransistor, der in einem Peripheriegebiet eines Halbleiterbausteins angeordnet ist.

Der Hochvolt-Feldeffekttransistor ist vorzugsweise bei einer Betriebsspannung im Bereich von 10 bis 25 V, vorzugsweise 12 bis 20 V betreibbar.

Die der Erfindung zu Grunde liegende Aufgabe wird ferner gelöst durch ein Verfahren zur Herstellung eines Halbleiterprodukts, das einen integrierten Transistor auf einem Substrat aufweist, wobei das Verfahren zumindest die folgenden Schritte aufweist:

  • a) Bereitstellen eines Substrats,
  • b) Abscheiden einer Gate-Dielektrikumsschicht auf das Substrat,
  • c) Abscheiden einer Gate-Elektrodenschicht auf die Gate-Dielektrikumsschicht,
  • d) Strukturieren der Gate-Elektrodenschicht und der Gate-Dielektrikumsschicht durch eine Ätzung, wobei mindestens ein strukturierter Schichtenstapel gebildet wird,
  • e) Ätzen des Substrats unter Verwendung des mindestens einen strukturierten Schichtenstapels als Maske, wodurch Vertiefungen in dem Substrat auf entgegengesetzten Seiten des mindestens einen strukturierten Schichtenstapels gebildet werden, die jeweils eine Bodenfläche aufweisen, die in einer Tiefe unterhalb der Gate-Dielektrikumsschicht angeordnet ist,
  • f) Ausbilden von niedrig dotierten Diffusionsgebieten in dem Substrat,
  • g) Ausbilden dielektrischer Spacer auf Seitenwänden des mindestens einen strukturierten Schichtenstapels und
  • h) Ausbilden erster und zweiter Source/Drain-Gebiete in dem Substrat durch Implantieren eines Dotierstoffs in die Bodenflächen der Vertiefungen.

Erfindungsgemäß wird im Schritt e) das Substrat in denjenigen Bereichen, die seitlich dem strukturierten Schichtenstapel benachbart sind, bis unter die Hauptfläche geätzt. Dadurch werden Vertiefungen in seitlichen Bereichen ausgebildet, in denen später die Source/Drain-Gebiete auszubilden sind. Da die Substratätzung im Anschluss an die Ätzung der Gate-Elektrodenschicht und der Gate-Dielektrikumsschicht durchgeführt wird, sind nur ein geringer Aufwand und geringe Kosten für die Bildung der Vertiefungen erforderlich. Im Schritt h) des erfindungsgemäßen Verfahrens werden die Source/Drain-Gebiete an den Bodenflächen der Vertiefungen (statt an der Hauptfläche des Substrats) ausgebildet.

Vorzugsweise wird im Schritt e) ein Steg aus Substratmaterial gebildet, der Seitenwände aufweist, wobei die Bodenflächen der Vertiefungen an die Seitenwände des Steges angrenzen.

Vorzugsweise werden im Schritt f) die niedrig dotierten Diffusionsgebiete gebildet, indem ein weiterer Dotierstoff in die Seitenwände des Steges aus Substratmaterial und in die Bodenflächen der Vertiefungen implantiert wird. Der Dotierstoff wird vorzugsweise durch eine gewinkelte Implantation mit einem Implantationswinkel von zwischen 30 und 60°, vorzugsweise 40 bis 50° (beispielsweise 45°) gegenüber der Normalen der Hauptfläche des Substrats implantiert. Im Gegensatz zu herkömmlichen Verfahren werden auch p-Dotierstoffe wie Bor (der gewöhnlich senkrecht implantiert wird) durch eine gewinkelte Implantation implantiert, um die Seitenwände des Steges und die Substratbereiche nahe dieser Seitenwände zu dotieren.

Vorzugsweise ist vorgesehen, dass im Schritt b) dielektrische Spacer ausgebildet werden, die bis zu den Bodenflächen der Vertiefungen reichen, wobei die dielektrischen Spacer Seitenwände des strukturierten Schichtenstapels sowie Seitenwände des Steges aus Substratmaterial bedecken. Obwohl das technologische Verfahren zur Ausbildung der Spacer als solches nicht verändert werden muss, werden automatisch infolge der freiliegenden Seitenwände des Steges tiefere Spacer ausgebildet, die sich bis zum Boden der Vertiefungen erstrecken.

Im Schritt h) werden das erste und das zweite Source/Drain-Gebiet gebildet, indem der Dotierstoff unter Verwendung des strukturierten Schichtenstapels und der dielektrischen Spacer als Maske in das Substrat implantiert wird.

Vorzugsweise werden nach dem Schritt h) Source/Drain-Kontakte ausgebildet durch die Schritte:

  • i) Abscheiden einer dielektrischen Schicht auf das Substrat, das den Transistor aufweist,
  • j) Ätzen von Kontaktlöchern in die dielektrische Schicht, wodurch die Bodenflächen der Vertiefungen freigelegt werden und
  • k) Ausbilden von Source/Drain-Kontakten in den Kontaktlöchern.

Vorzugsweise ist vorgesehen, dass eine Metallsilizidschicht selektiv auf den Bodenflächen der Vertiefungen gebildet wird, indem Kobalt auf die Bodenflächen der Vertiefungen und auf die Gate-Elektrode (oder zumindest auf einen zu kontaktierenden Bereich einer Oberseite einer Wortleitung) abgeschieden und anschließend mit Hilfe eines Temperaturbehandlungsschrittes Kobaltsilizid gebildet wird. Da die Gate-Elektrode durch die Silizidschicht und durch die dielektrischen Spacer auf seinen Seitenwänden geschützt wird, wird eine selbstjustierte Ätzung der Kontaktlöcher (für die Source/Drain-Kontakte) in die dielektrische Schicht selektiv zur Silizidschicht erreicht.

Das obige Verfahren wird vorzugsweise zur Herstellung von Hochvolttransistoren mit einer Gate-Länge von 0,6 bis 1,3 &mgr;m verwendet. Die Tiefe der Vertiefungen beträgt vorzugsweise zwischen 150 und 250 nm und die Dicke der dielektrischen Spacer, die das Minimum des seitlichen Versatzes bestimmt, kann im Bereich zwischen 50 und 150 nm liegen. Dementsprechend kann der seitliche Versatz verringert werden von einem herkömmlichen Wert des Versatzes bis hinunter zur Dicke der Spacer, die sehr klein gewählt werden kann.

Mit Hilfe des erfindungsgemäßen Verfahrens lässt sich ein integrierter Speicherbaustein herstellen, der ein Substrat, ein auf dem Substrat angeordnetes Speicherzellenfeld (bzw. Speicherbereich) und ein Peripheriegebiet zum Betreiben und Ansteuern des Speicherzellenfeldes aufweist, wobei das Peripheriegebiet den integrierten Transistor der hier beschriebenen Art aufweist. Das Halbleiterprodukt kann ein Flash-Speicherbaustein oder ein Embedded-Flash-Speicherbaustein sein und das Speicherzellenfeld kann nicht-flüchtige Speicherzellen wie etwa NROM-Zellen (Nitride-Read-Only-Memory) oder Floating Gate-Transistorzellen aufweisen.

Das erfindungsgemässe Halbleiterprodukt ist insbesondere ein Speicherbaustein mit einem Substrat, einem Speicherzellenfeld und einem Peripheriegebiet zum Betreiben und Ansteuern des Speicherzellenfeldes, wobei das Peripheriegebiet einen integrierten Transistor aufweist und der integrierte Transistor folgendes aufweist:

  • – einen strukturierten Schichtenstapel, der mindestens ein auf dem Substrat angeordnetes Gate-Dielektrikum und eine auf dem Gate-Dielektrikum angeordnete Gate-Elektrode aufweist, und
  • – ein erstes und ein zweites Source/Drain-Gebiet, die in dem Substrat angeordnet sind,
wobei das Substrat auf entgegengesetzten Seiten des strukturierten Schichtenstapels Vertiefungen aufweist, wobei jede Vertiefung eine Bodenfläche aufweist, die in einer Tiefe unterhalb des Gate-Dielektrikums angeordnet ist und wobei das erste und das zweite Source/Drain-Gebiet jeweils in Substratbereichen angeordnet sind, die an die Bodenfläche der jeweiligen Vertiefung angrenzen.

Der Speicherbaustein ist vorzugsweise ein Flash-Speicherbaustein oder ein Embedded-Flash-Speicherbaustein und weist eine Vielzahl von nichtflüchtigen Speicherzellen auf.

Die Erfindung wird nachstehend mit Bezug auf die Figuren beschrieben. Es zeigen:

1 eine Querschnittsansicht eines herkömmlichen Halbleiterprodukts,

2 eine Querschnittsansicht eines erfindungsgemäßen Halbleiterprodukts,

3 eine vergrößerte Querschnittsansicht aus 2,

4 eine Draufsicht auf ein erfindungsgemäßes Halbleiterprodukt und

die 5 bis 14 jeweils Querschnittsansichten eines Halbleiterprodukts während mehrerer Schritte eines erfindungsgemäßen Verfahrens.

1 zeigt eine Querschnittsansicht eines herkömmlichen Halbleiterprodukts. Das Halbleiterprodukt 25 weist einen Transistor 1 auf, der in ein Halbleitersubstrat 2 integriert ist. Das Substrat 2 kann ein p-dotiertes Substrat sein oder eine p-dotierte Wanne in einem Substratbereich, in dem der Transistor gebildet ist, aufweisen. Auf entgegengesetzten Seiten des Transistors 1 sind isolierende Grabenfüllungen 8 (Shallow Trench Isolation; STI) ausgebildet.

Unterhalb der isolierenden Grabenfüllungen sind Kanalstoppdiffusionsgebiete 16 vorgesehen, um die Ausbildung von parasitären Transistoren zu verhindern. Alternativ dazu können tiefe isolierende Grabenfüllungen (Deep Trench Isolation; DTI) vorgesehen sein.

Auf einer Hauptfläche 22 des Substrats 2 ist ein strukturierter Schichtenstapel 3 ausgebildet, der ein Gate-Dielektrikum 4 und eine Gate-Elektrode 5 (die einen Teil einer Wortleitung darstellt) aufweist. Auf entgegengesetzten Seitenwänden des strukturierten Schichtenstapels sind dielektrische Spacer (die vorzugsweise ein Nitrid enthalten) ausgebildet. Unterhalb der ebenen Hauptfläche des Substrats (welche zumindest im Bereich des Transistors 1 eben ist) sind Source/Drain-Gebiete 11, 12 (HDD-Gebiete, Highly Doped Drain) sowie niedrig dotierte Diffusionsgebiete 10 (LDD-Gebiete; Lightly Doped Drain) vorgesehen. Das erste Source/Drain-Gebiet 11 und das zweite Source/Drain-Gebiet 12 sind relativ weit entfernt vom strukturierten Schichtenstapel 3 angeordnet. Für jedes der Source/Drain-Gebiete 11, 12 beträgt der laterale Versatz etwa 400 nm, wodurch zusätzliche Substratfläche verbraucht wird. Dies ist nachteilhaft. Der Transistor 1 ist beispielsweise ein Hochvolttransistor, der bei einer Spannung zwischen 17 und 18 V betreibbar ist und eine Gate-Länge der Gate-Elektrode 5 von etwa 1 &mgr;m besitzt. Obwohl in 1 ein n-Kanaltransistor dargestellt ist, kann der Transistor alternativ ein p-Kanaltransistor mit jeweils entgegengesetztem Dotierstofftyp, aber ansonsten gleichem Aufbau sein. Source/Drain-Kontakte 20 aus einem Metall oder einer Metalllegierung kontaktieren die Source/Drain-Gebiete 11, 12.

Der große laterale Versatz im Hochvolttransistor 1 ist deshalb erforderlich, weil die im ausgeschalteten Zustand des Transistors auftretenden GIDL-Ströme (Gate Induced Drain Leckage) verhindert oder zumindest eingedämmt werden müssen.

2 zeigt ein erfindungsgemäßes Halbleiterprodukt 25 mit einem Transistor 1, der Vertiefungen R mit Bodenflächen B aufweist, die tiefer als die Hauptfläche 22 des Substrats angeordnet sind. Die Vertiefungen R wurden vorzugsweise im Anschluss an die Strukturierung der Gate-Elektrode 5 und des Gate-Dielektrikums 4 gebildet. Die Vertiefungen R besitzen Bodenflächen B, die in lateraler Richtung x sich bis zu den seitlichen Positionen der Seitenwände des strukturierten Schichtenstapels 3 erstrecken. Durch das Vorhandensein der Vertiefungen R ist zwischen ihnen ein Steg 9 aus Substratmaterial ausgebildet. Der Steg 9 besitzt Seitenwände, die mit dielektrischen Spacern 7 bedeckt sind. Dementsprechend erstrecken sich die dielektrischen Spacer hinab bis zu den Bodenflächen B der Vertiefungen R. Infolge der Tiefe d der Vertiefungen R ist ein zusätzlicher, vertikaler Versatz zwischen den Source/Drain-Gebieten 11, 12 und dem Gate-Dielektrikum 4 erreicht. Infolgedessen kann der laterale Versatz verringert werden. Das Minimum des erforderlichen seitlichen Versatzes ist durch die Dicke der dielektrischen Spacer 7 bestimmt, die in 2 beispielsweise 100 nm beträgt. Die Summe des seitlichen und des vertikalen Versatzes entspricht dem gesamten Versatz oder der Länge des Pfades zwischen dem Kanalbereich und dem jeweiligen Source/Drain-Gebiet 11, 12, wie durch den Doppelpfeil angedeutet.

Wegen der Vertiefungen R und des dazwischen ausgebildeten Steges 9 erstrecken sich die niedrig dotierten Diffusionsgebiete 10 entlang der Seitenwände des strukturierten Schichtenstapels wie auch entlang derjenigen des Steges. Die niedrig dotierten Diffusionsgebiete 10 können durch eine gewinkelte Implantation von Dotierstoffen in den Seitenwänden des Steges 9 gebildet werden. Die Source/Drain-Kontakte 20 erstrecken sich bis hinab zu den Bodenflächen B der Vertiefungen R. Obwohl 2 einen n-Kanaltransistor zeigt, betrifft die Erfindung ebenfalls p-Kanaltransistoren, bei denen sämtliche Dotierstoffgebiete in 2 durch Vertauschen von n-Gebieten mit p-Gebieten und umgekehrt erhalten werden.

3 zeigt eine vergrößerte Querschnittsansicht aus 2. Die vergrößerte Querschnittsansicht stellt den zwischen den Vertiefungen R ausgebildeten Steg 9 detaillierter dar. Der Steg 9 besitzt Seitenwände, die mit Seitenwänden 13 des strukturierten Schichtenstapels 3 fluchten. Die Seitenwände 13, 19 sind auf entgegengesetzten Seiten S des Schichtenstapels 3 angeordnet. Sowohl die Seitenwände 13 des strukturierten Schichtenstapels als auch die Seitenwände 19 des Steges sind mit dielektrischen Spacern 7 bedeckt, die erfindungsgemäß bis zu den Bodenflächen B der Vertiefungen R reichen. Die Dicke t (Schichtdicke) der dielektrischen Spacer 7 entspricht dem mindestens erforderlichen seitlichen Versatz 28 und entspricht weiterhin einem Teil 27 bzw. Teilabschnitt der Bodenflächen B, die durch die dielektrischen Spacer 7 bedeckt sind. Die übrigen Bereiche der Bodenfläche B liegen frei, wenn die Dotierstoffe zur Ausbildung des ersten 11 und des zweiten Source/Drain-Gebiets 12 in das Substrat implantiert werden. Die Tiefe d der Vertiefungen R entspricht der Höhe des Steges 9 und entspricht außerdem dem vertikalen Versatz 29. Die vorliegende Erfindung ermöglicht es, den seitlichen Versatz 28 um einen Betrag zu verringern, der dem Betrag des vertikalen Versatzes 29 entspricht. Der vertikale Versatz 29 ist der vertikale Abstand bzw. die Tiefe d zwischen der Hauptfläche 22 des Substrats 2 und der Bodenfläche B der Vertiefungen R. An den Grenzflächen zwischen den Source/Drain-Gebieten 11, 12 und den Source/Drain-Kontakten 20 sind Metallsilizidschichten (Silizidschichten 17) ausgebildet, wie auf der linken Seite in 3 dargestellt ist. Auf der rechten Seite in 3 ist ebenfalls eine Metallsilizidschicht vorhanden, die jedoch der Übersichtlichkeit halber nicht dargestellt ist.

4 zeigt eine Draufsicht auf einen erfindungsgemäßen Speicherbaustein. Der Speicherbaustein 30 weist ein Substrat 2, ein Speicherzellenfeld 32 (Speicherbereich), das auf dem Substrat angeordnet ist, und ein Peripheriegebiet 31 zum Betreiben und Ansteuern des Speicherzellenfeldes 32 auf. Das Peripheriegebiet 31 weist mindestens einen integrierten Transistor 1 derselben Bauweise wie in den 2 und 3 in Querschnittsansicht dargestellt auf. Diese in dem Peripheriegebiet 31 angeordneten Transistoren sind Hochvolttransistoren, die bei Betriebsspannungen von zwischen 10 und 25 V, beispielsweise zwischen 17 und 18 V betreibbar sind. Solche Transistoren würden herkömmlich einen erheblich gößeren seitlichen Versatz wie in 1 dargestellt erfordern, um die Ausbildung GIDL-Strömen (Gate Induced Drain Leckage) zu vermeiden. Erfindungsgemäß jedoch kann der seitliche Versatz bis auf die Dicke t der dielektrischen Spacer 7 (3) verringert werden.

Die 5 bis 14 zeigen ein erfindungsgemäßes Verfahren zur Herstellung eines Halbleiterprodukts. Das nach diesem Verfahren hergestellte Halbleiterprodukt wird mit Source/Drain-Gebieten versehen, die in dem Substrat unterhalb von (und angrenzend an) Bodenflächen von Vertiefungen angeordnet sind, die in das Substrat geätzt sind.

Gemäß 5 wird ein Substrat 2, vorzugsweise ein Halbleitersubstrat wie etwa ein Siliziumsubstrat bereitgestellt und isolierende Grabenfüllungen 8 werden in dem Substrat 2 ausgebildet, in dem zuerst Gräben in dem Substrat gebildet und die Gräben anschließend mit einem dielektrischen Material wie etwa einem Oxid gefüllt werden. Das Auffüllen der Gräben mit dem dielektrischen Material geschieht durch Abscheiden des dielektrischen Materials auf das Substrat in der Weise, dass die Gräben vollständig gefüllt und die Oberfläche des Halbleitersubstrats außerhalb der Gräben mit dem dielektrischen Material bedeckt wird. Das dielektrische Material wird anschließend durch chemisch-mechanisches Polieren planarisiert.

Das Substrat 2 ist beispielsweise ein p-dotiertes Substrat oder ein n-dotiertes Substrat. Das Substrat kann eine p-dotierte oder eine n-dotierte Wanne aufweisen. In 5 bezeichnet "p" ein p-dotiertes Substratgebiet in einem Bereich, in dem ein Transistor auszubilden ist. Die Erfindung bezieht sich jedoch in gleicher Weise auf die Bildung von n-Kanalals auch von p-Kanal-Transistoren.

Kanalstopp-Diffusionsgebiete 16 können zeitlich vor oder nach der Ausbildung der isolierenden Grabenfüllungen gebildet werden, in dem ein Dotierstoff desselben Dotierstofftyps p wie das dotierte Substratgebiet durch eine Maske hindurch implantiert wird. In einem p-dotierten Substratgebiet, in dem n-Kanal-Transistor auszubilden ist, enthält das Kanalstopp-Diffusionsgebiet 16 p-Dotierstoffe einer erhöhten Dotierstoffkonzentration p+ gegenüber dem Substratgebiet. Das Kanalstopp-Diffusionsgebiet 16 dient dazu, das Auftreten parasitärer Ströme zwischen integrierten Transistoren oder anderen mikroelektronischen Bauteilen, die dicht beieinander auf dem Substrat 2 angeordnet sind, zu verhindern.

Das Substrat 2 weist eine Hauptfläche 22 auf, die die lateralen Richtungen x und eine vertikale Normalenrichtung y definiert.

Gemäß 6 werden auf das Substrat 2 nacheinander eine Gate-Dielektrikumsschicht 4a und eine Gate-Elektrodenschicht 5a abgeschieden, um eine Vielzahl strukturierter Schichtenstapel auszubilden, die als Gate-Schichtenstapel für integrierte MOSFET-Transistoren (Metal Oxide Semiconductor Field Effect Transistor) verwendet werden.

Gemäß 7 wird der Schichtenstapel, der die Gate-Dielektrikumsschicht 4a und die Gate-Elektrodenschicht 5a aufweist, strukturiert, indem eine strukturierte Maske darauf ausgebildet wird, der Schichtenstapel lithografisch belichtet wird und der Schichtenstapel unter Verwendung der Maske (die in den Figuren nicht dargestellt ist) geätzt wird, wodurch ein strukturierter Schichtenstapel 3 mit einem Gate-Dielektrikum 4 und einer Gate-Elektrode 5 gebildet wird. Die Breite des Schichtstapels (und damit die Gate-Länge) in lateraler Richtung x beträgt vorzugsweise zwischen 0,6 und 1,3 &mgr;m, da der als Hochvolttransistor auszubildende integrierte Transistor bei einer Betriebsspannung von 10 und 25 V, vorzugsweise 12 bis 20 V, betrieben werden soll.

Der strukturierte Schichtenstapel ist auf der Hauptfläche 22 des Substrats 2 angeordnet. In lateraler Richtung x ist der strukturierte Schichtenstapel 3 in der Mitte eines Substratgebiets angeordnet, das durch zwei isolierende Grabenfüllungen 8 begrenzt ist. Der strukturierte Schichtenstapel besitzt zwei zueinander entgegengesetzte Seiten S, die eine Gate-Länge des auszubildenden integrierten Transistors festlegen.

Ein herkömmlicher Prozessfluss würde im Anschluss an 7 mit der Implantation von LDD-Bereichen, der Ausbildung von Spacern und der Ausbildung von Source/Drain-Gebieten fortgeführt und würde in ähnlicher weise wie gemäß den 9, 10, 11 etc. ausgeführt. In einem herkömmlichen Verfahren wird die Ätzung der Gate-Dielektrikumsschicht 4a (6) daher beendet, bevor die Gate-Dielektrikumsschicht 4a über ihre gesamte Schichtdicke geätzt ist. Daher würde in einem herkömmlichen Verfahren das Gate-Dielektrikum 4 ebenso auf denjenigen Bereichen der Substratoberfläche vorhanden sein, die in 7 freiliegen.

Erfindungsgemäß jedoch wird das Gate-Dielektrikum von denjenigen Bereichen der Substratoberfläche, die zwischen den seitlichen Enden des strukturierten Schichtenstapels 3 und den seitlichen Enden der isolierenden Grabenfüllungen 8 angeordnet sind, vollständig entfernt.

Erfindungsgemäß werden Vertiefungen R in das Substrat 2 geätzt, wie in 8 dargestellt. Das Ätzen der Vertiefungen R kann erfolgen, in dem eine Ätzung in derselben Ätzkammer, die bereits zur Ätzung der strukturierten Schichtenstapel 3 verwendet wurde, fortgesetzt wird. Alternativ dazu kann zum Ätzen der Vertiefungen R in das Substrat 2 eine andere Ätzkammer verwendet werden. In beiden Fällen bleibt der Vorteil der Erfindung bestehen, dass keine lithografische Strukturierung für das Ätzen der Vertiefungen R in das Substrat 2 erforderlich ist, weil der strukturierte Schichtenstapel 3 wie auch die isolierenden Grabenfüllungen 8 als Ätzmaske dienen und daher automatisch eine selbstjustierte Ätzung der Vertiefungen R zum strukturierten Schichtenstapel 3 erreicht wird. Die Ätzung des Substrats 2 zur Ausbildung der Vertiefungen R beginnt mit dem Aushöhlen der Hauptfläche 22 des Substrats 2 in denjenigen Oberflächenbereichen, die zwischen den Seitenwänden 13 des strukturierten Schichtenstapels und den isolierenden Grabenfüllungen 8 angeordnet sind. Da die Vertiefungen R auf zwei gegenüberliegenden Seiten S des strukturierten Schichtenstapels 3 geätzt werden, wird ein Steg 9 zwischen den Vertiefungen R ausgebildet. Dadurch werden Seitenwände 19 des Steges 9 geformt und Bodenflächen B der Vertiefungen R ausgebildet, die (in Normalen-richtung y der Hauptfläche 22) in einer Tiefe d unterhalb der Hauptfläche 22 angeordnet sind. Die Seitenwände des Steges 9 aus Substratmaterial fluchten mit den Seitenwänden 13 des strukturierten Schichtenstapels 3, da der strukturierte Schichtenstapel 3 zur selbstjustierten Ätzung der Vertiefungen R verwendet wird. Die Seitenwände 19 des Steges 9 sind zugleich die Seitenwände der Vertiefungen R. Die Bodenflächen B der Vertiefungen grenzen an die Seitenwände 19 an. Ein oberer Teil der Seitenwand der isolierenden Grabenfüllungen 8 (Shallow Trench Isolation; STI) ist gegenüber den Bodenflächen B der jeweils benachbarten Vertiefung R erhöht; die Differenz der jeweiligen vertikalen Position y entspricht der Tiefe d der Vertiefungen R.

Gemäß 9 werden niedrig dotierte Diffusionsgebiete 10 ausgebildet, indem ein Dotierstoff 14 in die Seitenwände 19 des Steges und in die Bodenflächen B der Vertiefungen R implantiert wird. Die Implantation der Dotierstoffe 14 wird vorzugsweise durch eine gewinkelte Implantation durchgeführt, vorzugsweise unter Verwendung eines "Quad-Modus", um die Dotierstoffe 14 durch die Seitenwände 19 in dem Steg 9 aus Substratmaterial zu implantieren. Ein Seitenwandoxid kann auf den Seitenwänden des strukturierten Schichtenstapels gebildet werden, bevor die Dotierstoffe für die LDD-Bereiche implantiert werden. Dadurch werden die Seitenwände des strukturierten Schichtenstapels passiviert.

Gemäß 10 werden dann dielektrische Spacer auf entgegengesetzten seitlichen Enden S des strukturierten Schichtenstapels 3 ausgebildet, wodurch die Seitenwände des strukturierten Schichtenstapels 3 bedeckt werden. Die Ausbildung der dielektrischen Spacer 7 erfolgt in herkömmlicher Art und Weise, indem erstens eine dünne konforme Schicht eines dielektrischen Materials wie einem Nitrid, einem Oxid oder einem Oxinitrid abgeschieden und zweitens die Schicht anisotrop in Richtung senkrecht zur Hauptfläche 22 des Substrats geätzt wird.

Erfindungsgemäß jedoch führt die Anwesenheit der Vertiefungen R zur Bildung von Spacern 7, die sich bis zu den Bodenflächen B der Vertiefungen R erstrecken, wobei die auf den Seitenwänden 13 des strukturierten Schichtenstapels 3 angeordneten Spacer ebenso die Seitenwände 19 des Steges bedecken. Weiterhin werden dielektrische Spacer auf denjenigen Bereichen der isolierenden Grabenfüllung 8 ausgebildet, die durch die Vertiefungen freigelegt sind. Diese Spacer sind jedoch in vertikaler Richtung kleiner als die Spacer, die auf den Seitenwänden 13, 19 des strukturierten Schichtenstapels 3 und des Steges 9 aus Substratmaterial angeordnet sind.

Gemäß 11 werden durch Implantieren eines Dotierstoffs 15 Source/Drain-Gebiete 11, 12 ausgebildet, wodurch eine hohe Dotierstoffkonzentration n+ in Substratgebieten unterhalb und benachbart zu denjenigen Bereichen der Bodenflächen B der Vertiefungen R, die durch die dielektrischen Spacer freigelegt sind, angehäuft wird. Wie in 10 dargestellt, besitzen die dielektrischen Spacer, die die Seitenwände 19 des Steges bedecken, an den Bodenflächen B der Vertiefungen R die Dicke t. Die Dicke t beträgt vorzugsweise zwischen 50 und 150 nm. Diese Dicke der dielektrischen Spacer 7 an den Bodenflächen B legt das Minimum des seitlichen Versatzes 28 (3) des ersten und des zweiten Source/Drain-Gebiets 11, 12 gegenüber den Seitenwänden 19 des Steges 9 und den Seitenwänden 13 des strukturierten Schichtenstapels 3 fest. Während gemäß 1 der seitliche Versatz von typischerweise 400 nm wesentlich größer als die Dicke der dielektrischen Spacer ist, kann erfindungsgemäß der seitliche Versatz wesentlich verringert werden (höchstens bis auf die Dicke t der dielektrischen Spacer 7), da erfindungsgemäß zusätzlicher vertikaler Versatz 29 infolge der Ausbildung der Vertiefungen R entsteht. Erfindungsgemäß kann der seitliche Versatz 28 (gegenüber herkömmlichen integrierten Transistoren) entsprechend dem vertikalen Versatz 29, das heißt in einem Ausmaß, das der Tiefe d der Vertiefungen R entspricht, verringert werden. Je tiefer die Vertiefungen R, desto größer der vertikale Versatz 29 und desto kleiner der mindestens erforderliche seitliche Versatz 28, der zur Vermeidung von GIDL-Strömen im ausgeschalteten Zustand des Hochvolttransistors erforderlich ist.

Wie in 12 dargestellt, wurde eine Silizidschicht, vorzugsweise aus Kobaltsilizid, selbstjustiert selektiv auf freiliegenden Bereichen der Bodenflächen der Vertiefungen (wo Silizium freiliegt) und auf einem freiliegenden Bereich einer Oberseite der Wortleitung (wo Polysilizium freiliegt) ausgebildet. Alternativ kann die Silizidschicht vor dem Implantieren der Source/Drain-Dotierstoffe in das Substrat ausgebildet werden. Nach dem Implantieren und Ausbilden des Silizids wird eine dielektrische Schicht 21 auf das Substrat 2, das den Transistor aufweist, abgeschieden, um für eine anschließende Ausbildung von Source/Drain-Kontakten und Abscheidung der Verdrahtung die Topographie zu verringern.

Die Silizidschicht, vorzugsweise aus Kobaltsilizid gebildet, wird auf freiliegenden Oberflächen der Source/Drain-Gebiete und auf dem freiliegenden Gebiet einer Oberseite der Wortleitung ausgebildet. Die Silizidschicht 17 wird selbstjustiert gebildet, indem Kobalt abgeschieden und ein Wärmebehandlungsschritt angewandt wird, wodurch auf dem Polysilizium der Gate-Elektrode 5 und auf den Source/Drain-Gebieten 12 Kobaltsilizid gebildet wird. Die Silizidschicht dient als Ätzstoppschicht.

Angesichts des Umstands, dass die LDD-Bereiche vollständig mit den Spacern 7 bedeckt sind, wird keine Silizidschicht auf den LDD-Bereichen gebildet; erfindungsgemäß wird automatisch eine selbstjustierte Ausbildung eines "Salizids" (Self-Aligned Silicide) selektiv zu den Oberflächen der LDD-Bereiche erreicht. In einem herkömmlichen Prozess hingegen würde nur ein kleiner Teil der LDD-Bereiche mit den dielektrischen Spacern bedeckt, da herkömmliche LDD-Bereiche einen vergleichsweise größeren seitlichen Versatz erzeugen, da kein vertikaler Versatz zwischen den Source/Drain-Gebieten und dem strukturierten Schichtenstapel zur Verfügung steht. Dementsprechend würde bei einem herkömmlichen Verfahren keine selbstjustierte Silizidierung selektiv zu den Oberflächen der LDD-Bereiche erreicht werden, weil auch das Silizium des Substrats in den LDD-Bereichen, soweit nicht mit den Spacern bedeckt, silizidiert werden würde; dieses Silizid würde einen leitfähigen Pfad zwischen den Source/Drain-Gebieten und dem strukturierten Schichtenstapel schaffen, der dem Zweck der LDD-Bereiche entgegensteht. Dementsprechend sind in herkömmlichen Prozessen präzise lithografische Strukturierungsschritte erforderlich, um eine Maske zu justieren, die eine Silizidierung der Source/Drain-Gebiete (und der Gate-Elektrode) ermöglicht, aber eine Silizidierung der LDD-Bereiche verhindert.

Die anschließend abgeschiedene dielektrische Schicht 22 besitzt eine ausreichend große Dicke, um die Oberseite des strukturierten Schichtenstapels zu bedecken und eine Verringerung der Topographie durch anschließendes chemisch-mechanisches Polieren der Oberseite der dielektrischen Schicht 21 zu ermöglichen.

Gemäß 13 werden Kontaktlöcher 23 in die dielektrische Schicht 21 geätzt, wodurch Teile der Bodenflächen B der Vertiefungen R freigelegt werden. Dadurch werden das erste und das zweite Source/Drain-Gebiet 11, 12 und ein Teil einer Oberfläche einer zu kontaktierenden Wortleitung freigelegt.

Anschließend wird ein leitfähiges Material abgeschieden, das die Kontaktlöcher 23 ausfüllt und die Oberseite der dielektrischen Schicht 21 bedeckt, wonach das leitfähige Material dann von der Oberseite der dielektrischen Schicht 21 durch Ätzen oder Polieren entfernt wird. Dadurch werden in die dielektrischen Schicht 21 Source/Drain-Kontakte 20 zum Kontaktieren des ersten und des zweiten Source/Drain-Gebiets 11, 12 ausgebildet. Die Ätzung erfolgt selektiv zum Kobaltsilizid.

Mit Hilfe des oben beschriebenen Verfahrens wird ein n-Kanal-MOSFET-Transistor ausgebildet, der einen vertikalen Versatz der n-dotierten Source/Drain-Gebiete gegenüber dem Gate-Dielektrikum aufweist. Die vorliegende Erfindung betrifft jedoch ebenso die Ausbildung von p-Kanal-MOSFET-Transistoren, die einen vertikalen Versatz der Source/Drain-Gebiete gegenüber dem Gate-Dielektrikum besitzen. In diesem Fall ist die Polarität der Dotierstofftypen der jeweiligen Diffusionsgebiete und Strukturelemente des Transistors in den 5 bis 14 zu vertauschen.

Der vertikale Versatz ermöglicht eine Verringerung des lateralen Versatzes zwischen Source/Drain-Gebieten und dem strukturierten Gate-Schichtenstapel. Dadurch wird die pro Transistor erforderliche Oberfläche deutlich verringert. Beispielsweise kann der laterale Versatz für einen Hochvolttransistor um etwa 20 bis 40 % des für einen herkömmlichen Transistor erforderlichen Substratgebietes verringert werden. Die Tiefe der Vertiefungen (bzw. Aussparungen oder Ausnehmungen) kann vorzugsweise im Bereich von 150 bis 250 nm, beispielsweise bei etwa 200 nm liegen. Die größtmögliche Verringerung des seitlichen Versatzes wird erzielt, wenn der seitliche Versatz durch die Dicke der dielektrischen Spacer, die die Seitenwände des strukturierten Schichtenstapels und des Steges aus Substratmaterial bedecken, bestimmt wird. Mit Hilfe der gegenüber der Hauptfläche des Substrats tiefer in dem Substrat angeordneten Source/Drain-Gebiete ist die Spannung, bei der das Schaltverhalten des Transistors zusammenbricht, größer, als wenn die Vertiefungen nicht vorhanden sind.

Die Tiefe der isolierenden Grabenfüllungen (Shallow Trench Isolation; STI) kann größer als herkömmlich gewählt werden, um den kleineren Abstand zwischen den Source/Drain-Gebieten und der Unterseite der isolierenden Grabenfüllungen zu kompensieren. Außerdem können tiefe Isolationsgräben (Deep Isolation Trenches; DTI) anstelle von flachen Grabenisolationen ausgebildet werden, wodurch die Notwendigkeit, Kanalstoppimplantationen auszubilden, entfällt.

Die vorliegende Erfindung kann insbesondere zur Herstellung von Flash-Speicherprodukten und Embedded-Flash-Speicherprodukten verwendet werden, die mindestens ein Speicherzellenfeld und ein Peripheriegebiet zum Ansteuern des Speicherzellenfeldes aufweisen; der erfindungsgemäß verbesserte Transistor mit den vertikal versetzten Source/Drain-Gebieten wird in dem Peripheriegebiet vorgesehen und ist bei hohen Betriebsspannungen von vorzugsweise zwischen 12 und 25 V oder sogar oberhalb 25 V betreibbar, ohne das Risiko einzugehen, dass das Schaltverhalten des Transistors im ausgeschalteten Zustand zusammenbricht.

1
Transistor
2
Substrat
3
strukturierter Schichtenstapel
4
Gate-Dielektrikum
4a
Gate-Dielektrikumsschicht
5
Gate-Elektrode
5a
Gate-Elektrodenschicht
7
dielektrischer Spacer
8
isolierende Grabenfüllung
9
Steg
10
niedrig dotiertes Diffusionsgebiet
11
erstes Source/Drain-Gebiet
12
zweites Source/Drain-Gebiet
13
Seitenwand des strukturierten Schichtenstapels
14, 15
Dotierstoff
16
Kanal-Diffusionsgebiet
17
Metallsilizidschicht
19
Seitenwand des Steges
20
Source/Drain-Kontakt
21
dielektrische Schicht
22
Hauptfläche
23
Kontaktloch
25
Halbleiterprodukt
27
Teil der Bodenfläche
28
seitlicher Versatz
29
vertikaler Versatz
30
Speicherbaustein
31
Peripheriegebiet
32
Speicherzellenfeld
33
Speicherzelle
B
Bodenfläche
d
Tiefe
n
Dotierstoffkonzentration
R
Vertiefung
S
Seite
t
Dicke
x, y
Richtungen


Anspruch[de]
Halbleiterprodukt (25) mit einem Substrat (2) und einem integrierten Transistor (1), wobei der integrierte Transistor (1) folgendes aufweist:

– einen strukturierten Schichtenstapel (3), der mindestens ein Gate-Dielektrikum (4), das auf dem Substrat (2) angeordnet ist, und eine Gate-Elektrode (5), die auf dem Gate-Dielektrikum (4) angeordnet ist, aufweist und

– ein erstes (11) und ein zweites Source/Drain-Gebiet (12), die in dem Substrat (2) angeordnet sind,

wobei das Substrat (2) auf entgegengesetzten Seiten (S) des strukturierten Schichtenstapels (3) Vertiefungen (R) aufweist, wobei jede Vertiefung (R) eine Bodenfläche (B) aufweist, die in einer Tiefe (d) unterhalb des Gate-Dielektrikums (4) angeordnet ist, aufweist

und wobei das erste (11) und das zweite Source/Drain-Gebiet (12) in Substratbereichen angeordnet sind, die an die Bodenfläche (B) der jeweiligen Vertiefung (R) angrenzen.
Halbleiterprodukt nach Anspruch 1, dadurch gekennzeichnet dass, das Substrat (2) eine Hauptfläche (22) aufweist und das Gate-Dielektrikum (4) auf der Hauptfläche (22) des Substrats (2) angeordnet ist und dass die Bodenflächen (B) der Vertiefungen (R) in dem Substrat (2) in einer Tiefe (d) unterhalb der Hauptfläche (22) des Substrats (2) angeordnet sind. Halbleiterprodukt nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der strukturierte Schichtenstapel (3) ferner einen Steg (9) aufweist, der aus Substratmaterial gebildet ist und Seitenwände (19) aufweist, wobei die Bodenflächen (B) der Vertiefungen (R) an die Seitenwände (19) des Steges (9) angrenzen. Halbleiterprodukt nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass auf Seitenwänden (13) des strukturierten Schichtenstapels (3) dielektrische Spacer (7) vorgesehen sind und dass die dielektrischen Spacer (7) die Seitenwände (19) des Steges (9) aus Substratmaterial bedecken und sich bis zu den Bodenflächen (B) der jeweiligen Vertiefung (R) erstrecken. Halbleiterprodukt nach Anspruch 4, dadurch gekennzeichnet, dass jeder dielektrische Spacer einen Teil (17) der Bodenfläche (B) der jeweiligen Vertiefung (R) bedeckt. Halbleiterprodukt nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass unter den Seitenwänden (19) des Steges (9) aus Substratmaterial und unter den Bodenflächen (B) der Vertiefungen (R) niedrig dotierte Diffusionsgebiete (10) vorgesehen sind, wobei die niedrig dotierten Diffusionsgebiete (10) eine Dotierstoffkonzentration (n) besitzen, die kleiner ist als eine Dotierstoffkonzentration (n+) des ersten (11) und des zweiten Source/Drain-Gebietes (12). Halbleiterprodukt nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass das erste (11) und das zweite Source/Drain-Gebiet (12) durch Source/Drain-Kontakte (20) angeschlossen sind, die bis zu den Bodenflächen (B) der Vertiefungen (R) reichen. Halbleiterprodukt nach einem der Ansprüche 2 bis 7, dadurch gekennzeichnet, dass das erste (11) und das zweite Source/Drain-Gebiet (12) in Richtung (y) senkrecht zur Hauptfläche (22) des Substrats (2) gegenüber der Hauptfläche (22) des Substrats (2) versetzt sind, wobei der vertikale Versatz (29) der Tiefe (d) der Vertiefungen (R) entspricht. Halbleiterprodukt nach einem der Ansprüche 4 bis 8, dadurch gekennzeichnet, dass das erste (11) und das zweite Source/Drain-Gebiet (12) in seitlicher Richtung (x) gegenüber dem Gate-Dielektrikum (4) versetzt sind, wobei der seitliche Versatz (28) der Dicke (t) der dielektrischen Spacer (7) entspricht. Halbleiterprodukt nach Anspruch 8 oder 9, dadurch gekennzeichnet, dass der vertikale Versatz (29) zwischen 150 und 250 nm beträgt. Halbleiterprodukt nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass beide Vertiefungen (R) zwischen dem strukturierten Schichtenstapel (3) und einer jeweiligen isolierenden Grabenfüllung (8) angeordnet sind. Halbleiterprodukt nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, dass der strukturierte Schichtenstapel (3) ferner eine Silizidschicht (17) aufweist, die auf der Gate-Elektrode (5) angeordnet ist. Halbleiterprodukt nach einem der Ansprüche 4 bis 12, dadurch gekennzeichnet, dass die dielektrischen Spacer (7) ein Nitrid oder Oxid enthalten. Halbleiterprodukt nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, dass das Halbleiterprodukt (25) ein Speicherbaustein (30) ist, der ein Peripheriegebiet (31) aufweist, wobei das Substrat (2) ein Halbleitersubstrat und der Transistor (1) ein Hochvolt-Feldeffekttransistor ist, der in dem Peripheriegebiet (31) des Speicherbausteins (30) angeordnet ist. Halbleiterprodukt nach Anspruch 14, dadurch gekennzeichnet, dass der Hochvolt-Feldeffekttransistor (1) bei einer Betriebsspannung im Bereich zwischen 10 und 25 V, vorzugsweise zwischen 12 und 20 V betreibbar ist. Verfahren zur Herstellung eines Halbleiterprodukts (25), das einen integrierten Transistor (1) auf einem Substrat (2) aufweist, wobei das Verfahren zumindest die folgenden Schritte aufweist:

a) Bereitstellen eines Substrats (2),

b) Abscheiden einer Gate-Dielektrikumsschicht (4a) auf das Substrat (2),

c) Abscheiden einer Gate-Elektrodenschicht (5a) auf der Gate-Dielektrikumsschicht (4a),

d) Strukturieren der Gate-Elektrodenschicht (5a) und der Gate-Dielektrikumsschicht (4a) durch eine Ätzung, wobei mindestens ein strukturierter Schichtenstapel (3) gebildet wird,

e) Ätzen des Substrats (2) unter Verwendung des mindestens einen strukturierten Schichtenstapels (3) als Maske, wodurch Vertiefungen (R) in dem Substrat (2) auf entgegengesetzten Seiten des mindestens einen strukturierten Schichtenstapels (3) gebildet werden, die jeweils eine Bodenfläche (B) aufweisen, die in einer Tiefe (d) unterhalb der Gate-Dielektrikumsschicht (4a) angeordnet ist,

f) Ausbilden von niedrig dotierten Diffusionsgebieten (10) in dem Substrat (2),

g) Ausbilden dielektrischer Spacer (7) auf Seitenwänden (13) des mindestens einen strukturierten Schichtenstapels (3) und

h) Ausbilden erster (11) und zweiter Source/Drain-Gebiete (12) in dem Substrat (2) durch Implantieren eines Dotierstoffs (15) in die Bodenflächen (B) der Vertiefungen (R).
Verfahren nach Anspruch 16, dadurch gekennzeichnet, dass in dem Schritt e) ein Steg (9) aus Substratmaterial gebildet wird, wobei der Steg (9) Seitenwände (19) aufweist und wobei die Bodenflächen (B) der Vertiefungen (R) an die Seitenwände (19) des Steges (9) angrenzen. Verfahren nach Anspruch 16 oder 17, dadurch gekennzeichnet, dass in Schritt f) die niedrig dotierten Diffusionsgebiete (10) durch Implantieren eines Dotierstoffs (14) in die Seitenwände (19) des Steges (9) aus Substratmaterial und in die Bodenflächen (B) der Vertiefungen (R) gebildet werden. Verfahren nach Anspruch 18, dadurch gekennzeichnet, dass in Schritt f) der Dotierstoff (14) mit Hilfe einer gewinkelten Implantation in die Seitenwände (19) des Steges (9) aus Substratmaterial eingebracht wird. Verfahren nach einem der Ansprüche 16 bis 19, dadurch gekennzeichnet, dass im Schritt g) dielektrische Spacer (7) ausgebildet werden, die bis zu den Bodenflächen (B) der Vertiefungen (R) reichen und Seitenwände (13) des strukturierten Schichtenstapels (3) sowie die Seitenwände (19) des Steges (9) aus Substratmaterial bedecken. Verfahren nach einem der Ansprüche 16 bis 20, dadurch gekennzeichnet, dass im Schritt h) die ersten (11) und zweiten Source/Drain-Gebiete (12) gebildet werden, in dem der Dotierstoff (15) unter Verwendung des strukturierten Schichtenstapels (3) und der dielektrischen Spacer (7) als Maske in das Substrat (2) implantiert wird. Verfahren nach einem der Ansprüche 16 bis 21,

dadurch gekennzeichnet, dass

nach dem Schritt h) Source/Drain-Kontakte (20) ausgebildet werden durch die Schritte

i) Abscheiden einer dielektrischen Schicht (21) auf das Substrat (2), das den Transistor (1) aufweist,

j) Ätzen von Kontaktlöchern (21) in die dielektrische Schicht (21), wodurch die Bodenflächen (B) der Vertiefungen (R) freigelegt werden, und

k) Ausbilden von Source/Drain-Kontakten (20) in den Kontaktlöchern (23).
Verfahren nach Anspruch 22, dadurch gekennzeichnet, dass zwischen den Schritten h) und i) eine Metallsilizidschicht (17) selektiv auf freigelegten Bereichen der Bodenflächen (B) der Vertiefungen (R) und auf freigelegten Bereichen der Gate-Elektrode (5) ausgebildet wird. Verfahren nach einem der Ansprüche 16 bis 23, dadurch gekennzeichnet, dass im Schritt e) die Ätzung des Substrats (2) so durchgeführt wird, dass Vertiefungen (R) mit einer Tiefe von zwischen 150 und 250 nm gebildet werden. Verfahren nach einem der Ansprüche 16 bis 24, dadurch gekennzeichnet, dass vor dem Schritt a) isolierende Grabenfüllungen (8) in dem Substrat (2) ausgebildet werden. Verfahren nach einem der Ansprüche 16 bis 25, dadurch gekennzeichnet, dass im Schritt d) die Gate-Elektrodenschicht (5a) und die Gate-Dielektrikumsschicht (4a) so strukturiert werden, dass mindestens ein strukturierter Schichtenstapel (3) mit einer Gatelänge von zwischen 0,8 und 1,3 &mgr;m gebildet wird. Verfahren nach einem der Ansprüche 16 bis 26, dadurch gekennzeichnet, dass im Schritt e) dielektrische Spacer (7) mit einer Dicke (t) von zwischen 50 und 150 nm gebildet werden, wobei die Dicke (t) der dielektrischen Spacer (7) dem seitlichen Versatz (28) des ersten (11) und des zweiten Source/Drain-Gebiets (12) gegenüber dem strukturierten Schichtenstapel (3) entspricht.






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