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Dokumentenidentifikation DE102005031892A1 04.01.2007
Titel Verfahren zum Programmieren von Multi-Bit-Charge-Trapping-Speicherzellenanordnungen
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Roehr, Thomas, Dr., 85609 Aschheim, DE;
Willer, Josef, Dr., 85521 Riemerling, DE
Vertreter Epping Hermann Fischer, Patentanwaltsgesellschaft mbH, 80339 München
DE-Anmeldedatum 07.07.2005
DE-Aktenzeichen 102005031892
Offenlegungstag 04.01.2007
Veröffentlichungstag im Patentblatt 04.01.2007
IPC-Hauptklasse G11C 16/12(2006.01)A, F, I, 20051017, B, H, DE
IPC-Nebenklasse G11C 16/10(2006.01)A, L, I, 20051017, B, H, DE   G11C 16/24(2006.01)A, L, I, 20051017, B, H, DE   
Zusammenfassung Eine Programmierspannung wird an Source und Drain angelegt, um eine Injektion heißer Löcher in eine Charge-Trapping-Speicherschicht an einem Kanalende einer Speicherzelle zu generieren. Das unerwünschte Programmieren benachbarter Speicherzellen wird durch Anlegen einer Sperrspannung (VINH) eines Zwischenwertes an die benachbarte Bitleitung vermieden. Das geschieht durch ein Vorladen aller Bitleitungen (BLn) auf die Sperrspannung, entweder durch aufeinander folgendes Anlegen der Sperrspannung an jede Bitleitung einzeln oder durch Anlegen der höheren (VPRGH) und der niedrigeren Programmierspannung (VPRGN) an jeweils die Hälfte der Bitleitungen und anschließendes Kurzschließen aller Bitleitungen.

Beschreibung[de]

Die vorliegende Erfindung betrifft ein Verfahren zum Programmieren von Speicherzellenanordnungen aus Multi-Bit-Charge-Trapping-Speicherzellen, die durch Injektion heißer Löcher an einem der beiden Kanalenden programmiert werden.

Speicherbauelemente mit Charge-Trapping-Schichten, insbesondere SONOS-Speicherzellen, die als Speichermedium Oxid-Nitrid-Oxid-Schichtfolgen aufweisen, werden üblicherweise durch Injektion heißer Elektronen aus dem Kanal (CHE, channel hot electron) programmiert. In der US 5768192 und der US 6011725 sind Charge-Trapping-Speicherzellen eines besonderen Typs so genannter NROM-Zellen beschrieben, bei denen Informationsbits sowohl an Source als auch an Drain unter den jeweiligen Kanten der Gate-Elektrode programmiert werden können. Die programmierte Zelle wird in umgekehrter Betriebsweise ausgelesen, um eine ausreichende Zwei-Bit-Trennung zu erreichen. Gelöscht wird mittels Injektion heißer Löcher. Der Stromverbrauch jeder Zelle ist während des Programmierens ungefähr 100 &mgr;A bei voll ausgesteuertem Transistor. Ein Anwachsen der Ladungsmenge zur Mitte des Kanalbereiches hin vermindert die Anzahl möglicher Programmierzyklen wesentlich. Deshalb ist es nicht möglich, die Zelle bis auf Sub-100-nm-Technologie zu verkleinern, weil die zunehmende Anzahl von Ladungsträgern im mittleren Kanalbereich in den erneuten Programmiervorgängen nicht vollständig neutralisiert werden kann. Die Betriebseigenschaften der Speicherzelle werden daher mit zunehmender Anzahl der Programmierzyklen schlechter werden.

In der US 2003/0185055 A1 und einem zugehörigen Artikel von C.C. Yeh et al., "PHINES: A Novel Low Power Program/Erase, Small Pitch, 2-Bit per Cell Flash Memory", 2002 IEEE, sind nichtflüchtige Halbleiterspeicherzellen beschrieben, die in gelöschtem Zustand über eingefangene Elektronen verfügen und die als Flash-Speicher betrieben werden; sie sind geeignet, zwei Bits zu speichern. Das Löschen erfolgt durch Fowler-Nordheim-Tunneln von Elektronen entweder aus dem Kanal oder aus der Gate-Elektrode in die Speicherschicht einer herkömmlichen Charge-Trapping-Schichtfolge, zum Beispiel einer ONO-Schichtfolge. Zum Programmieren dieses Speichers werden Löcher in die nichtleitende Charge-Trapping-Schicht injiziert. Injektion heißer Löcher kann an Source und Drain, also an beiden Kanalenden, induziert werden. Dieses Betriebsverfahren vermeidet hohe Programmierströme.

In einer Virtual-Ground-Anordnung von Speicherzellen, die über Wortleitungen und Bitleitungen adressiert werden, geschieht das Programmieren einer einzelnen Zelle mittels Injektion heißer Löcher durch das Anlegen einer niedrigeren und einer höheren Programmierspannung an die beiden Bitleitungen, die mit den Source-/Drain-Bereichen der betreffenden Speicherzelle verbunden sind. Die Position des programmierten Bits an einem der beiden Kanalenden in der Nähe des jeweiligen Source-/Drain-Bereiches wird über die Richtung der angelegten Source-Drain-Spannung ausgewählt. Eine negative Spannung, typisch etwa –7 V, wird an die Gate-Elektrode des zu programmierenden Zelltransistors angelegt. Da die Wortleitung alle Gate-Elektroden längs einer Zeile von Speicherzellen verbindet, liegt diese negative Spannung auch an den Gate-Elektroden der benachbarten Zelltransistoren derselben Zeile an, in der sich der zu programmierende Zellentransistor befindet. Alle anderen Gate-Elektroden innerhalb der Anordnung befinden sich auf 0 V (Masse). Die Programmierspannungen sind typisch beispielsweise 0 V und +4 V. Durch das Anlegen dieser Potenzialdifferenz an die Source-/Drain-Bereiche der zu programmierenden Speicherzelle wird eine Injektion heißer Löcher an Drain generiert, wo die hohe Programmierspannung von 4 V anliegt. Wenn der Source-/Drain-Bereich am anderen Ende der angrenzenden Speicherzelle derselben Zeile von Speicherzellen auf 0 V liegt, ist die Source-/Drain-Spannung des angrenzenden Speicherzellentransistors auch ausreichend für das Programmieren dieses Transistors, was aber nicht erwünscht ist. Daher wird eine so genannte Sperrspannung (inhibit voltage) an diesen benachbarten Source-/Drain-Bereich angelegt, die typisch zum Beispiel +2 V sein kann, um die Source-Drain-Spannung dieses Transistors auf einen Wert zu vermindern, der ausreichend niedrig ist, um sicherzustellen, dass kein Programmieren in der benachbarten Speicherzelle stattfindet. Das ist möglich, weil das Programmieren einen minimalen Wert der Source-Drain-Spannung erfordert, von dem die Effizienz des Injektionsmechanismus stark abhängt. Alle anderen Bitleitungen können auf 0 V liegen, sodass die Source-Drain-Spannungen aller Speichertransistoren, die nicht programmiert werden sollen, typisch 0 V oder 2 V sind, sodass diese Speicherzellen nicht programmiert werden. Der Programmierprozess beginnt mit dem Anlegen der Sperrspannung an die benachbarte Bitleitung, und dann wird die Programmierspannung an diejenigen Bitleitungen angelegt, die mit der zu programmierenden Speicherzelle verbunden sind. Der genaue Wert der Spannungen an den anderen Bitleitungen ist nicht wesentlich für den Programmierprozess, sodass die Spannungen dieser Bitleitungen in gewissen Grenzen schwanken können. Aber es ist notwendig, dass die Programmierspannung nur an eine der Speicherzellen derjenigen Zeile von Speicherzellen angelegt wird, die von derselben Wortleitung adressiert werden.

Speicherbauelemente mit einer Virtual-Ground-Architektur umfassen üblicherweise Master-Bitleitungen, die an Gruppen von Bitleitungen über speziell angeordnete Auswahltransistoren angeschlossen sind. Diejenigen Bitleitungen, die längs der Zeilen aufeinander folgen sind an verschiedene Master-Bitleitungen angeschlossen, sodass die verschiedenen Programmierspannungen über die Auswahltransistoren an benachbarte Bitleitungen angelegt werden können. In einer typischen Anordnung des Speicherzellenfeldes umfassen die Gruppen von Bitleitungen, die an dieselbe Master-Bitleitung angeschlossen werden, jeweils beispielsweise vier oder acht Bitleitungen. Eine Multiplexer-Schaltung ist vorgesehen, um die Auswahltransistoren so zu schalten, dass nie mehr als eine Bitleitung gleichzeitig an eine der Master-Bitleitungen angeschlossen wird. Das aufeinanderfolgende Anlegen der Sperrspannung und der Programmierspannungen an verschiedene Bitleitungen erfordert eine deutlich kompliziertere Schaltungsanordnung. Das ist ein Nachteil dieser Speicherarchitektur, die Charge-Trapping-Speicherzellen umfasst, die mittels Injektion heißer Löcher programmiert werden.

Aufgabe der vorliegenden Erfindung ist es, ein Verfahren zum Programmieren von Speicherzellenanordnungen mit Multi-Bit-Charge-Trapping-Speicherzellen anzugeben, bei dem die Programmierung durch Injektion heißer Löcher erfolgt und das für eine Virtual-Ground-Architektur geeignet ist und im Wesentlichen mit der üblichen Ansteuerschaltung ausgeführt werden kann. Insbesondere soll noch angegeben werden, wie sich dieses Verfahren ausführen lässt, ohne dass die Sperrspannung als zusätzliche Spannungsquelle zur Verfügung gestellt werden muss.

Diese Aufgabe wird mit dem Verfahren mit den Merkmalen des Anspruches 1 beziehungsweise mit dem Verfahren mit den Merkmalen des Anspruches 3 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.

Dieses Verfahren zum Programmieren von Speicherzellenanordnungen mit Multi-Bit-Charge-Trapping-Speicherzellen umfasst einen Verfahrensschritt, der ausgeführt wird, indem die Auswahltransistoren in den Bitleitungen und die weiteren Auswahltransistoren in den Master-Bitleitungen aufeinander folgend derart geschaltet werden, dass eine geeignete Sperrspannung nacheinander zumindest an jede Bitleitung angelegt wird, die nicht mit den Source-/Drain-Bereichen der zu programmierenden Speicherzelle verbunden ist, und die niedrigere und die höhere Programmierspannung an diejenigen Bitleitungen angelegt werden, die mit den Source-/Drain-Bereichen der zu programmierenden Speicherzelle verbunden sind.

In einer weiteren Ausgestaltung dieses Verfahrens wird ein Programmierschritt dadurch ausgeführt, dass die Auswahltransistoren und weiteren Auswahltransistoren so geschaltet werden, dass die niedrigere und die höhere Programmierspannung jeweils an ausgewählte Vielzahlen von Bitleitungen angelegt werden, die Auswahltransistoren so geschaltet werden, dass sie eine Vielzahl von Bitleitungen gleichzeitig miteinander verbinden, und dann die niedrigere und die höhere Programmierspannung an diejenigen Bitleitungen angelegt werden, die mit den Source-/Drain-Bereichen der zu programmierenden Speicherzelle verbunden sind. Vor dem eigentlichen Programmierschritt wird auf diese Weise ein Kurzschluss dieser Bitleitungen bewirkt, durch den die vorgeladenen Spannungsniveaus miteinander gemischt werden, sodass sich eine Zwischenspannung ergibt, die so angepasst wird, dass sie innerhalb des für die Sperrspannung geeigneten Bereiches liegt.

Es folgt eine genauere Beschreibung von Beispielen des Verfahrens anhand der beigefügten Figuren.

Die 1 zeigt ein Schaltungsdiagramm eines Ausschnitts der Speicherzellenanordnung einschließlich Bitleitungen und Master-Bitleitungen.

Die 2 zeigt ein Schaltungsdiagramm einer Schaltungsanordnung, die bei dem Verfahren angewendet werden kann.

Die 3 zeigt ein Diagramm der Spannungen, die im Verlauf des Programmierprozesses an die Anschlüsse angelegt werden.

Die 4 zeigt einen Ausschnitt aus dem Schaltungsdiagramm entsprechend der 1 für ein weiteres Ausführungsbeispiel des Verfahrens.

Die 5 zeigt ein Schaltungsdiagramm einer Schaltungsanordnung entsprechend 2 für das Ausführungsbeispiel gemäß der 4.

Die 6 zeigt ein Diagramm der Schaltsignale für das Ausführungsbeispiel gemäß den 4 und 5.

Die 1 zeigt ein Schaltungsdiagramm einer Charge-Trapping-Speicherzellenanordnung in Virtual-Ground-Architektur. Das zu beschreibende Betriebsverfahren ist besonders an das Prögrammieren mittels Injektion heißer Löcher angepasst. Die Speicherzellen sind in Zeilen und Spalten angeordnet, und die Kanäle sind längs der Zeilen in Reihe geschaltet. Source-/Drain-Bereiche, die zwei zueinander benachbarten Speicherzellen gemeinsam sind, sind längs der Spalten mit derselben Bitleitung verbunden. Die Gate-Elektroden sind längs der Zeilen an die Wortleitungen angeschlossen. Das Diagramm zeigt Wortleitungen, die von WL0 bis WL(N) durchnummeriert sind. Der Ausschnitt zeigt zwei vollständige Gruppen von Bitleitungen, von denen die eine die Bitleitungen BL0, BL2, BL4 und BL6 umfasst, die an die Master-Bitleitung MBL0 über Auswahltransistoren BLS0, BLS2, BLS4 und BLS6 angeschlossen werden, und die andere die Bitleitungen BL1, BL3, BL5 und BL7 umfasst, die an die Master-Bitleitung MBL1 über Auswahltransistoren BLS1, BLS3, BLS5 und BLS7 angeschlossen werden. Die nächste Bitleitung BL8 und der zugehörige Auswahltransistor BLS0 auf der rechten Seite von 1 zeigen, dass diese Anordnung eine periodische Abfolge der dargestellten Abschnitte und der Unterteilung der Bitleitungen in Gruppen, die abwechselnd mit den Master-Bitleitungen verbunden werden, bildet.

In 1 sind unten die Spannungsquellen in einer schematischen Weise eingezeichnet. Weitere Auswahltransistoren INH, PRGL und PRGH sind vorgesehen, sodass die Sperrspannung VINH (in diesem Beispiel 2 V), die niedrigere Programmierspannung VPRGL (in diesem Beispiel 0 V) und die höhere Programmierspannung VPRGH (in diesem Beispiel 4 V) an eine der Bitleitungen BL1, BL3, BL5 und BL7 dieser Gruppe angelegt werden können. Entsprechende weitere Auswahltransistoren sind in der anderen Master-Bitleitung MBL0 und in den nicht in der Figur dargestellten Master-Bitleitungen angeordnet. Die Schaltungsanordnung kann eine herkömmliche Multiplexer-Schaltung sein, mit der die Auswahltransistoren abwechselnd leitend geschaltet werden, sodass während des Programmiervorganges immer nur eine Bitleitung mit der betreffenden Master-Bitleitung verbunden ist.

Der Programmiervorgang beginnt mit dem Anlegen der Sperrspannung zumindest an jede Bitleitung, die zu einer der beiden Gruppen von Bitleitungen gehört, die die Bitleitungen umfassen, die mit der zu programmierenden Speicherzelle verbunden sind. Die Sperrspannung kann auch an die Bitleitungen der benachbarten Gruppen von Bitleitungen oder sogar an jede Bitleitung innerhalb der Speicherzellenanordnung angelegt werden. Ein wesentliches Merkmal dieses ersten Ausführungsbeispiels des Verfahrens ist es, dass die Sperrspannung nicht nur am Ort der zu programmierenden Speicherzelle angelegt wird. Es ist daher nicht erforderlich, die Bitleitung auszuwählen, die benachbart ist zu derjenigen Bitleitung, die an den Source-/Drain-Bereich an der Position des zu programmierenden Bits angeschlossen ist, um die Sperrspannung ausschließlich an diese ausgewählte Bitleitung anzulegen. Statt dessen wird eine Vielzahl von Bitleitungen auf die Sperrspannung vorgeladen, sodass dann nur diejenigen Bitleitungen ausgewählt werden müssen, die an die zu programmierende Speicherzelle angeschlossen sind. Das geschieht anschließend mittels eines Vorgangs, der grundsätzlich der üblichen Adressierung der Speicherzellen während des Programmierens einer Virtual-Ground-Speicherzellenanordnung entspricht. In Zusammenhang mit dieser Betriebsweise werden die angelegten Programmierspannungen so gewählt, dass eine Injektion heißer Löcher in die Charge-Trapping-Schicht in der Nähe von Drain hervorgerufen wird. Die Richtung der angelegten Programmierspannung kann entsprechend der Position des zu programmierenden Bits gewählt werden, ohne dass Einschränkungen im Hinblick auf das Vorhandensein der Sperrspannung gemacht werden müssten, weil alle benachbarten Bitleitungen bereits auf die Sperrspannung gebracht worden sind. Dieses Verfahren zum Betrieb der Speicherzellenanordnung erfordert daher keine zusätzliche Schaltungsanordnung, abgesehen von der Möglichkeit, die Sperrspannung über weitere Auswahltransistoren in aufeinander folgenden Schritten an die Vielzahl von Bitleitungen anzulegen, wobei die beiden Bitleitungen, die zu der zu programmierenden Speicherzelle führen, darin eingeschlossen sein können oder nicht.

Die 2 zeigt ein Diagramm einer Schaltungsanordnung, mit der die Bitleitungen BL0, BL2, BL4 und BL6 jeweils über einen Auswahltransistor BLS0, BLS2, BLS4 und BLS6 abwechselnd an die gemeinsame Master-Bitleitung MBL0 angeschlossen werden können. Das in der 2 dargestellte Diagramm ist nur ein Beispiel für eine Schaltungsanordnung, die für diesen Zweck geeignet ist. Jeder Auswahltransistor ist mit einer AND-Einheit versehen, die zwei Eingänge hat, die mit der Quelle eines ersten Signales CA0 und der Quelle eines zweiten Signales CA1 entweder direkt oder über einen Inverter verbunden sind. Es ist aus dem Diagramm der 2 unmittelbar zu entnehmen, dass die vier möglichen Kombinationen dieser Signale auf den beiden Signalleitungen vier verschiedene Kombinationen der Ausgangssignale liefern, die auf die Gate-Elektroden der Auswahltransistoren gelegt werden, um in jedem Fall genau einen von ihnen leitend zu schalten. Auf diese Weise ermöglicht diese Anordnung, die Bitleitungen auf die Sperrspannung vorzuladen, sodass das Programmieren ausgeführt werden kann, ohne dass man Gefahr läuft, dass ein weiteres Bit an einer nicht vorgesehenen Stelle programmiert wird.

Die 3 zeigt ein Diagramm einer zeitlichen Abfolge der Spannungen, die an die verschiedenen Eingänge angelegt werden. Das Diagramm wird durch die vertikalen unterbrochenen Linien in Zeitintervalle eingeteilt. Die erste Zeile zeigt das periodische Anlegen der Sperrspannung nacheinander an die Auswahltransistoren BLS0, BLS2, BLS4 und BLS6 beziehungsweise an ihre Entsprechungen, die zu der Master-Bitleitung MBL1 gehören. Die zuvor undefinierte Spannung auf den betreffenden Bitleitungen ist durch die Schraffuren dargestellt. Nach dem Vorladeschritt werden die höhere Programmierspannung VPRGH und die niedrigere Programmierspannung VPRGL an diejenigen Bitleitungen angelegt, die an die Source-/Drain-Bereiche der zu programmierenden Speicherzelle angeschlossen sind, in diesem Beispiel an BL1 und BL2. Die beiden schraffierten Bereiche unten im Diagramm von 3 deuten an, dass die Spannung auf den Bitleitungen BL1 und BL2 in dem Vorladeschritt undefiniert gelassen worden sein kann, weil diese Bitleitungen nicht notwendig auf die Sperrspannung gelegt werden müssen.

Die 4 zeigt den elektrischen Anschluss für ein anderes Ausführungsbeispiel des Verfahrens, das keine gesonderte Spannungsquelle für die Sperrspannung benötigt. Der Abschnitt der Schaltung, der in 4 dargestellt ist, entspricht dem unteren Teil des Schaltungsdiagrammes der 1, wobei der einzige Unterschied darin besteht, dass die Sperrspannungsquelle fehlt. Statt alle Bitleitungen auf die Sperrspannung aufzuladen, lädt man hier einen Anteil der Bitleitungen auf die niedrigere und einen anderen Anteil auf die höhere Programmierspannung. Das kann beispielsweise abwechselnd erfolgen, sodass die Bitleitungen in ihrer physikalischen Abfolge nacheinander an eine der beiden Programmierspannungen angeschlossen werden. Das bedeutet, dass anschließend die Hälfte der Bitleitungen auf der niedrigeren und die andere Hälfte auf der höheren Programmierspannung liegen. Dann werden alle Auswahltransistoren gleichzeitig leitend geschaltet, sodass die Bitleitungen miteinander kurzgeschlossen werden. Das resultiert in einer Angleichung der verschiedenen Spannungen, was eine Zwischenspannung liefert, ungefähr auf dem Niveau der Sperrspannung. Das erzeugt denselben Effekt wie das getrennte und einzelne Vorladen der Bitleitungen durch Anlegen einer gesondert vorgesehenen Sperrspannung.

Die 5 zeigt ein entsprechendes Schaltungsdiagramm, das ähnlich dem Diagramm der 2 ist, aber zusätzlich die OR-Einheiten zwischen den AND-Einheiten und den Gate-Elektroden der Auswahltransistoren enthält. Die OR-Einheiten werden über ein zusätzliches Signal AS geschaltet, mit dem alle diejenigen Auswahltransistoren, die zu derselben Master-Bitleitung gehören, gleichzeitig leitend geschaltet werden können.

Die 6 zeigt ein Diagramm der Spannungsniveaus entsprechend dem Diagramm der 3 für dieses Ausführungsbeispiel, das das zusätzliche Signal AS benutzt. Die Signale CA0 und CA1 werden vor dem zusätzlichen Signal AS, mit dem die Bitleitungen derselben Master-Bitleitung kurzgeschlossen werden, abwechselnd angelegt. In dem Beispiel, das in der 6 dargestellt ist, werden die höhere und die niedrigere Programmierspannung abwechselnd angelegt, aber es ist auch möglich, ungefähr die Hälfte der Bitleitungen zunächst auf die höhere Spannung zu legen und dann die andere Hälfte an die niedrigere Spannung oder umgekehrt. Die Anzahl der Bitleitungen, die zu jeder Vielzahl von Bitleitungen gehören, die auf das höhere Potenzial oder auf das niedrigere Potenzial gelegt werden, kann in bestimmten Grenzen variieren, aber die resultierende mittlere Spannung wird immer so eingestellt, dass sie einen Wert hat, der als Sperrspannung geeignet ist. Daher tritt kein unerwünschtes Programmieren auf, wenn die Source-Drain-Spannung gleich der Differenz einer der Programmierspannungen und dieser mittleren Sperrspannung ist.

AS
zusätzliches Signal
BLn
Bitleitung
BLSn
Auswahltransistor
CA0
erstes Signal
CA1
zweites Signal
MBLn
Master-Bitleitung
VIN
Sperrspannung
VPRGH
höhere Programmierspannung
VPRGL
niedrigere Programmierspannung
WLn
Wortleitung


Anspruch[de]
Verfahren zum Programmieren von Multi-Bit-Charge-Trapping-Speicherzellenanordnungen mit

einer Anordnung von Charge-Trapping-Speicherzellen in Zeilen und Spalten,

wobei jede Speicherzelle einen Kanalbereich zwischen Source-/Drain-Bereichen und eine Gate-Elektrode aufweist,

wobei die Kanalbereiche der Speicherzellen derselben Zeile über die Source-/Drain-Bereiche in Reihe geschaltet sind,

wobei alle Gate-Elektroden der Speicherzellen derselben Zeile über eine Wortleitung (WLn) miteinander verbunden sind,

wobei alle Source-/Drain-Bereiche zwischen zwei zueinander benachbarten Spalten von Speicherzellen über eine Bitleitung (BLn) miteinander verbunden sind,

wobei die Speicherzellenanordnung in Abschnitte unterteilt ist, von denen jeder eine vorgesehene Anzahl zueinander benachbarter Bitleitungen umfasst, die in Gruppen von Bitleitungen angeordnet sind, wobei jede Gruppe jede zweite Bitleitung desselben Abschnittes enthält,

wobei Master-Bitleitungen (MBLn) und Auswahltransistoren (BLSn) derart angeordnet sind, dass jede Bitleitung derselben Gruppe über einen der Auswahltransistoren mit derselben Master-Bitleitung verbunden werden kann, die zu dieser Gruppe gehört,

wobei eine Multiplexer-Schaltung vorgesehen ist, die die Auswahltransistoren schaltet und jede Bitleitung einer der Gruppen einzeln an die Master-Bitleitung dieser Gruppe schaltet, und

wobei weitere Auswahltransistoren (PRGL, PRGH, INH) derart angeordnet sind, dass die Master-Bitleitungen wahlweise an eine niedrigere Programmierspannung (VPRGL), eine höhere Programmierspannung (VPRGH) und eine Sperrspannung (VINH) angeschlossen werden können;

bei dem ein Programmierschritt durchgeführt wird, indem die Auswahltransistoren und die weiteren Auswahltransistoren so geschaltet werden, dass die Sperrspannung nacheinander an eine Vielzahl von Bitleitungen angelegt wird, unter denen sich zumindest diejenige Bitleitung befindet, die mit dem Source-/Drain-Bereich an dem von der zu programmierenden Speicherzelle abgewandten Ende des Kanalbereichs einer zu der zu programmierenden Speicherzelle benachbarten Speicherzelle verbunden ist, und

die niedrigere Programmierspannung und die höhere Programmierspannung an diejenigen Bitleitungen angelegt werden, die mit den Source-/Drain-Bereichen der zu programmierenden Speicherzelle verbunden sind.
Verfahren nach Anspruch 1, bei dem die Sperrspannung auch an die Bitleitungen angelegt wird, die mit den Source-/Drain-Bereichen der zu programmierenden Speicherzelle verbunden sind. Verfahren zur Programmierung von Multi-Bit-Charge-Trapping-Speicherzellenanordnungen mit

einer Anordnung von Charge-Trapping-Speicherzellen in Zeilen und Spalten,

wobei jede Speicherzelle einen Kanalbereich zwischen Source-/Drain-Bereichen und eine Gate-Elektrode aufweist,

wobei die Kanalbereiche der Speicherzellen derselben Zeile über die Source-/Drain-Bereiche in Reihe geschaltet sind,

wobei alle Gate-Elektroden der Speicherzellen derselben Zeile über eine Wortleitung (WLn) miteinander verbunden sind,

wobei alle Source-/Drain-Bereiche zwischen zwei zueinander benachbarten Spalten von Speicherzellen über eine Bitleitung (BLn) miteinander verbunden sind,

wobei die Speicherzellenanordnung in Abschnitte unterteilt ist, von denen jeder eine vorgesehene Anzahl zueinander benachbarter Bitleitungen umfasst, die in Gruppen von Bitleitungen angeordnet sind, wobei jede Gruppe jede zweite Bitleitung desselben Abschnittes enthält,

wobei Master-Bitleitungen (MBLn) und Auswahltransistoren (BLSn) derart angeordnet sind, dass jede Bitleitung derselben Gruppe über einen der Auswahltransistoren mit derselben Master-Bitleitung verbunden werden kann, die zu dieser Gruppe gehört,

wobei eine Schaltung vorhanden ist, die die Auswahltransistoren schaltet und jede Bitleitung einer der Gruppen an die Master-Bitleitung dieser Gruppe anschließt,

wobei eine weitere Schaltung die Auswahltransistoren schaltet und die Bitleitungen der Gruppen gleichzeitig verbindet und

wobei weitere Auswahltransistoren derart angeordnet sind, dass die Master-Bitleitungen wahlweise an eine niedrigere Programmierspannung (VPRGL) oder an eine höhere Programmierspannung (VPRGH) angeschlossen werden können;

bei dem ein Programmierschritt erfolgt, indem die Auswahltransistoren und die weiteren Auswahltransistoren so geschaltet werden, dass die niedrigere Programmierspannung an eine erste Vielzahl von Bitleitungen angelegt wird und die höhere Programmierspannung an eine zweite Vielzahl von Bitleitungen angelegt wird,

die Auswahltransistoren daraufhin so geschaltet werden, dass die Bitleitungen der Gruppen gleichzeitig angeschlossen werden, sodass eine Spannung mit einem Wert zwischen der niedrigeren Programmierspannung und der höheren Programmierspannung erzeugt wird, und

die niedrigere Programmierspannung und die höhere Programmierspannung an diejenigen Bitleitungen angelegt werden, die mit den Source-/Drain-Bereichen der zu programmierenden Speicherzelle verbunden sind.
Verfahren nach Anspruch 3, bei dem

jede der Gruppen von Bitleitungen eine gerade Anzahl von Bitleitungen umfasst und

die erste Vielzahl von Bitleitungen und die zweite Vielzahl von Bitleitungen so gewählt werden, dass jede die halbe Anzahl der Bitleitungen jeder der Gruppen umfasst.
Verfahren nach Anspruch 3, bei dem die erste Vielzahl von Bitleitungen und die zweite Vielzahl von Bitleitungen so gewählt werden, dass jede zumindest ein Viertel der Anzahl der Bitleitungen jeder Gruppe umfasst. Verfahren nach Anspruch 3, bei dem

jede der Gruppen von Bitleitungen eine gerade Anzahl von Bitleitungen umfasst und

der Verfahrensschritt, in dem die Auswahltransistoren und weiteren Auswahltransistoren geschaltet werden, so ausgeführt wird, dass die niedrigere Programmierspannung und die höhere Programmierspannung abwechselnd an die Bitleitungen der ersten oder zweiten Vielzahl angelegt werden.






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