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Dokumentenidentifikation DE102005051998B3 11.01.2007
Titel Halbleiterspeichermodul
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Schuster, Josef, 80997 München, DE
Vertreter Müller - Hoffmann & Partner Patentanwälte, 81667 München
DE-Anmeldedatum 31.10.2005
DE-Aktenzeichen 102005051998
Veröffentlichungstag der Patenterteilung 11.01.2007
Veröffentlichungstag im Patentblatt 11.01.2007
IPC-Hauptklasse H01L 25/10(2006.01)A, F, I, 20051031, B, H, DE
IPC-Nebenklasse G11C 5/06(2006.01)A, L, I, 20051031, B, H, DE   G06F 1/16(2006.01)A, L, I, 20051031, B, H, DE   
Zusammenfassung Die Erfindung betrifft ein Halbleiterspeichermodul mit einer elektronischen Leiterplatte und einer Mehrzahl von gleichartigen Halbleiterspeicherchips, die auf zumindest einer Außenfläche der Leiterplatte montiert sind, wobei
- die Leiterplatte eine Kontaktleiste aufweist, die an einem ersten Rand der Leiterplatte entlang einer ersten lateralen Richtung (x) verläuft und eine Vielzahl elektrischer Kontakte aufweist, die entlang der ersten lateralen Richtung (x) aufgereiht sind, wobei sich die Leiterplatte entlang der ersten lateralen Richtung (x) zwischen zwei zweiten Rändern erstreckt,
- zwischen der Mitte der Leiterplatte und dem jeweiligen zweiten Rand der Leiterplatte jeweils wenigstens zwei benachbarte Reihen aus den gleichartigen Halbleiterchips in einer zur ersten lateralen Richtung (x) senkrechten zweiten lateralen Richtung (y) übereinander liegend angeordnet sind, wobei in jeder der beiden Reihen die gleichartigen Halbleiterspeicherchips nebeneinander entlang der ersten lateralen Richtung (x) auf der Außenfläche der Leiterplatte montiert sind,
- die gleichartigen Halbleiterspeicherchips jeweils eine rechteckige Form aufweisen und eine kürzere Abmessung (a) und in Richtung senkrecht zur kürzeren Abmessung eine größere Abmessung (b) haben,
- die gleichartigen Halbleiterspeicherchips der einen und der anderen der wenigstens zwei benachbarten Reihen in einer alternierenden Folge unterschiedlicher Abmessungen mit ihren Abmessungen parallel zur Kontaktleiste ...

Beschreibung[de]

Die vorliegende Erfindung liegt auf dem Gebiet der Herstellung von Halbleiterbauelementen und betrifft insbesondere ein Halbleiterspeichermodul mit einer elektronischen Leiterplatte und einer Mehrzahl von darauf montierten gleichartigen Halbleiterspeicherchips.

In modernen Halbleiterspeichermodulen sind eine Mehrzahl von Halbleiterspeicherchips, beispielsweise DRAMs (Dynamic Random Access Memories), auf einer elektronischen Leiterplatte montiert, die parallel betrieben werden und zugleich elektrische Signale empfangen können. Die elektronische Leiterplatte dient hierbei der Verteilung der elektronischen Signale und kann ihrerseits über eine mit Kontaktanschlüssen versehene Kontaktleiste mit einer übergeordneten elektronischen Einheit verbunden werden. Zur Verteilung der elektronischen Signale und zum Auslesen der Daten ist die Leiterplatte mit Leiterbahnen versehen, die in mehreren Ebenen innerhalb der Leiterplatte verlaufen können.

Im Zuge eines steigenden Bedarfs an Speicherleistung besteht der Wunsch immer mehr Halbleiterspeicherchips auf einem einzelnen Halbleiterspeichermodul zu montieren, ohne hierbei die Fläche des Moduls bzw. der elektronischen Leiterplatte zu erhöhen. Hierbei sollen zudem die Leitungsbahnen möglichst kurz sein, um die Signallaufzeiten möglichst gering zu halten.

Halbleiterspeichermodule sind typischer Weise so bestückt, dass die Halbleiterspeicherchips symmetrisch zur Mitte des Halbleiterspeichermoduls angeordnet sind. Beispielsweise sind zwischen der Mitte und einem senkrecht zur Kontaktleiste verlaufenden Rand des Halbleiterspeichermoduls jeweils mindestens acht gleichartige Halbleiterspeicherchips in zwei Reihen nebeneinander montiert. Lediglich acht der Halbleiterspeicherchips dienen hierbei der Speicherung von Daten, während ein Halbleiterspeicherchip als Fehlerkorrekturspeicherchip dient, der zur Vermeidung von Fehlern beim Speichern und Auslesen die Signale der anderen acht Halbleiterspeicherchips vergleicht.

Moderne Halbleiterspeicherchips haben eine quadratische oder nicht-quadratische (rechteckige) Form. Generell gilt hierbei, dass die Abmessungen der Halbleiterspeicherchips mit dessen Speicherumfang skalieren, wobei insbesondere moderne Halbleiterspeicherchips mit besonders großem Speicherumfang vergleichsweise große Abmessungen haben.

Im Einzelnen ist beispielsweise aus der DE 201 08 758 U1 eine Anordnung von Speicherchipgehäusen auf einer DIMM-Platine (DIMM = Dual-Inline-Memory-Modul) bekannt. Die Speicherchips weisen eine rechteckige Form auf und sind in zwei Reihen mit ihren kurzen Seiten parallel zur Längsrichtung der DIMM-Platine auf dieser angebracht.

Nun tritt das Problem auf, dass die elektronischen Leiterplatten für Halbleiterspeichermodule in der industriellen Serienfertigung eine normierte Standardgröße haben, bei welcher insbesondere rechteckige Speicherchips mit großem Speicherumfang, wie DDR3-DRAM-Speicherchips, nicht mehr ohne Weiteres in zwei übereinander liegenden Reihen angeordnet werden können.

Zudem muss beim Anordnen der Speicherchips beachtet werden, dass eine Anordnung gefunden wird, bei welcher möglichst einheitliche Signallaufzeiten zu allen Halbleiterspeicherchips bei möglichst gleich langen Leiterbahnlängen auftreten. Zudem sollen die Leiterbahnlängen möglichst kurz sein, um die Signallaufzeiten möglichst kurz zu halten.

Demzufolge wäre es wünschenswert, über ein Halbleiterspeichermodul zu verfügen, welches auch mit vergleichsweise großen rechteckigen Halbleiterspeicherchips, wie DDR3-DRAM-Speicherchips, in zwei übereinander liegenden Reihen bestückt werden kann, wobei die Leiterbahnen zu den jeweiligen Halbleiterspeicherchips möglichst gleich lang und möglichst kurz sind.

Diese Aufgabe wird nach dem Vorschlag der Erfindung durch ein Halbleiterspeichermodul mit den Merkmalen des unabhängigen Anspruchs gelöst. Vorteilhafte Ausgestaltungen der Erfindung sind durch die Merkmale der Unteransprüche angegeben.

Erfindungsgemäß ist ein Halbleiterspeichermodul mit einer elektronischen Leiterplatte und einer Mehrzahl von gleichartigen Halbleiterspeicherchips, die auf zumindest einer Außenfläche der Leiterplatte montiert sind, gezeigt. Die Leiterplatte weist hierbei eine Kontaktleiste auf, die an einem ersten Rand der Leiterplatte entlang einer ersten lateralen Richtung (x) verläuft und mit einer Vielzahl von elektrischen Kontakten versehen ist, die entlang der ersten lateralen Richtung (x) aufgereiht sind. Die elektrische Leiterplatte erstreckt sich hierbei entlang der ersten lateralen Richtung (x) zwischen zwei zweiten Rändern, die gewöhnlich in einer zur ersten lateralen Richtung (x) senkrechten zweiten lateralen Richtung (y) verlaufen.

Zwischen der Mitte der Leiterplatte und den beiden zweiten Rändern der Leiterplatte sind jeweils wenigstens zwei, insbesondere genau zwei benachbarte Reihen von gleichartigen Halbleiterchips in der zweiten lateralen Richtung (y) übereinander liegend angeordnet. Hierbei sind in jeder der beiden Reihen die gleichartigen Halbleiterspeicherchips nebeneinander entlang der ersten lateralen Richtung (x) auf der Außenfläche der Leiterplatte montiert. Die Halbleiterspeicherchips der beiden benachbarten Reihen sind hierbei jeweils in einer gegenüberliegenden Position angeordnet.

Die gleichartigen Halbleiterspeicherchips weisen jeweils eine rechteckige Form auf, die sich aus einer kleineren Abmessung und einer größeren Abmessung zusammensetzt, wobei sich die größere Abmessung in Richtung senkrecht zur kleineren Abmessung erstreckt.

Weiterhin sind die gleichartigen Halbleiterspeicherchips der einen und der anderen der wenigstens zwei benachbarten Reihen mit ihren kleineren oder größeren Abmessungen parallel zur Kontaktleiste orientiert, wobei die Halbleiterspeicherchips in einer alternierenden Folge unterschiedlicher Abmessungen angeordnet sind. Mit anderen Worten, innerhalb einer solchen Reihenanordnung von Halbleiterspeicherchips folgt auf eine kleinere Abmessung eine größere Abmessung und auf eine größere Abmessung eine kleinere Abmessung. Wiederum anders ausgedrückt, sind aufeinanderfolgende Halbleiterspeicherchips einer Reihe jeweils um 90° gegeneinander verdreht.

Weiterhin sind die Halbleiterspeicherchips so angeordnet, dass der eine Halbleiterspeicherchip von zwei in der zweiten lateralen Richtung (y) in einer gegenüberliegenden Position angeordneten gleichartigen Halbleiterspeicherchips der beiden Reihen mit seiner kürzeren Abmessung parallel zur Kontaktleiste orientiert ist, während der andere Halbleiterspeicherchip dieser beiden Halbleiterspeicherchips mit seiner längeren Abmessung parallel zur Kontaktleiste orientiert ist. Insofern alternieren die zur zweiten lateralen Richtung (y) parallelen Abmessungen der Halbleiterspeicherchips in der zweiten lateralen Richtung (y) in ihrer Größe.

Erfindungsgemäß kann durch die gewählte Anordnung der Halbleiterspeicherchips eine optimale Platzausnutzung der gesamten nutzbaren Fläche der elektronischen Leiterplatte erreicht werden, so dass größer bemessene rechteckige Halbleiterspeicherchips als wie bei einer symmetrischen Anordnung (bei welcher alle Halbleitespeicherchips die gleiche Ausrichtung haben) von rechteckigen Halbleiterspeicherchips auf die elektronische Leiterplatte montiert werden können. Insbesondere können hierbei rechteckige Halbleiterspeicherchips auf die elektronische Leiterplatte montiert werden, deren größere Abmessung eine symmetrische zweireihige Anordnung der Halbleiterspeicherchips, bei welcher die Halbleiterspeicherchips relativ zueinander um 0° bzw. 180° verdreht sind, zwischen der Mitte und einem jeweiligen zweiten Rand der elektronischen Leiterplatte nicht erlauben würde.

Vorteilhaft sind wenigstens vier gleichartige Halbleiterspeicherchips in einer Reihe auf der Außenfläche der elektrischen Leiterplatte montiert. Insbesondere sind hierbei jeweils mindestens acht gleichartige Halbleiterspeicherchips, verteilt auf zwei in der zweiten lateralen Richtung (y) übereinander liegend angeordneten Reihen, auf der Außenfläche der elektronischen Leiterplatte montiert.

Bei einer vorteilhaften Ausgestaltung des erfindungsgemäßen Halbleiterspeichermoduls sind die zwischen der Mitte der Leiterplatte und dem jeweiligen zweiten Rand der Leiterplatte auf der Außenfläche der elektrischen Leiterplatte montierten gleichartigen Halbleiterspeicherchips durch einen sich einmal verzweigenden Leitungsbus angeschlossen. Hierbei sind die Halbleiterspeicherchips der einen Reihe der wenigstens zwei benachbarten Reihen von gleichartigen Halbleiterspeicherchips nacheinander an die Leitungsbahnen des einen Zweigs des Leitungsbusses angeschlossen sind, während die Halbleiterspeicherchips der anderen Reihe der wenigstens zwei benachbarten Reihen von gleichartigen Halbleiterspeicherchips nacheinander an die Leitungsbahnen des anderen Zweigs des Leitungsbusses angeschlossen sind.

Bei einer weiteren vorteilhaften Ausgestaltung des erfindungsgemäßen Halbleiterspeichermoduls sind die zwischen der Mitte der Leiterplatte und dem jeweiligen zweiten Rand der Leiterplatte auf der Außenfläche der elektrischen Leiterplatte montierten gleichartigen Halbleiterspeicherchips durch einen Leitungsbus angeschlossen, wobei die Halbleiterspeicherchips der einen Reihe der wenigstens zwei benachbarten Reihen von gleichartigen Halbleiterspeicherchips nacheinander an die Leitungsbahnen des Leitungsbusses angeschlossen sind und die Halbleiterspeicherchips der anderen Reihe der wenigstens zwei benachbarten Reihen von gleichartigen Halbleiterspeicherchips nacheinander an die Leitungsbahnen des Leitungsbusses angeschlossen sind.

Bei einer weiteren vorteilhaften Ausgestaltung des erfindungsgemäßen Halbleiterspeichermoduls sind die zwischen der Mitte der Leiterplatte und dem jeweiligen zweiten Rand der Leiterplatte auf der Außenfläche der elektrischen Leiterplatte montierten gleichartigen Halbleiterspeicherchips durch einen Leitungsbus angeschlossen, wobei einerseits in der zweiten lateralen Richtung (y) gegenüber liegende Halbleiterspeicherchips und andererseits in einer Reihe benachbarte Halbleiterspeicherchips alternierend an die Leitungsbahnen des Leitungsbusses angeschlossen sind.

Vorteilhaft handelt es sich bei dem erfindungsgemäßen Halbleiterspeichermodul um ein nach dem JEDEC-Standard (JEDEC Solid State Technology Association) normiertes DIMM-Modul.

Die Erfindung wird nun anhand von Ausführungsbeispielen näher erläutert, wobei Bezug auf die beigefügten Zeichnungen genommen wird. Es zeigen:

1 eine schematische Draufsicht auf eine Vorderseite (1A) und eine Rückseite (1B) eines herkömmlichen Speichermoduls;

2 eine schematische Draufsicht auf eine Ausführungsform des erfindungsgemäßen Speichermoduls;

3 eine schematische Draufsicht auf eine weitere Ausführungsform des erfindungsgemäßen Speichermoduls;

4 eine schematische Draufsicht auf eine weitere Ausführungsform des erfindungsgemäßen Speichermoduls;

5 eine schematische Draufsicht auf die in 2 gezeigte Ausführungsform des erfindungsgemäßen Speichermoduls mit schematischer Veranschaulichung einer Ausgestaltung des Leitungsbusses;

6 eine schematische Draufsicht auf die in 2 gezeigte Ausführungsform des erfindungsgemäßen Speichermoduls mit schematischer Veranschaulichung einer weiteren Ausgestaltung des Leitungsbusses;

7 eine schematische Draufsicht auf die in 3 gezeigte Ausführungsform des erfindungsgemäßen Speichermoduls mit schematischer Veranschaulichung einer weiteren Ausgestaltung des Leitungsbusses.

Gleiche Elemente sind in den Figuren mit gleichen Bezugszahlen bezeichnet.

Zunächst wird Bezug auf die 1A und 1B genommen, worin eine schematische Draufsicht auf eine Vorderseite (1A) und eine Rückseite (1B) eines herkömmlichen Speichermoduls dargestellt ist. Ein solches Speichermodul, welches insgesamt mit der Bezugszahl 1 bezeichnet ist, umfasst eine elektronische Leiterplatte 2 mit auf deren vorderen und hinteren Außenflächen montierten gleichartigen Halbleiterspeicherchips 3, beispielsweise DRAM-Speicherchips. Die elektrische Leiterplatte 2 erstreckt sich hierbei entlang einer ersten lateralen Richtung (x) zwischen zwei zweiten Rändern 9, die in einer zur ersten lateralen Richtung (x) senkrechten zweiten lateralen Richtung (y) verlaufen. Die quadratisch geformten Halbleiterspeicherchips 3 sind zwischen der Mitte (bezogen auf die laterale erste Richtung (x) der Leiterplatte und den beiden zweiten Rändern 9 der Leiterplatte in jeweils zwei benachbarten Reihen in der zweiten lateralen Richtung (y) übereinander liegend angeordnet. In jeder der beiden Reihen sind die gleichartigen Halbleiterspeicherchips 3 nebeneinander entlang der ersten lateralen Richtung (x) auf der Außenfläche der Leiterplatte montiert. Die Halbleiterspeicherchips 3 der beiden benachbarten Reihen sind hierbei jeweils in einer gegenüberliegenden Position angeordnet. In der Mitte der elektronischen Leiterplatte 2 ist ein von den Halbleiterspeicherchips 3 verschiedener Register-Baustein 5 angeordnet. Ein Leitungsbus 6, insbesondere Steuer- und Adressbus, tritt von außen in den Register-Baustein 5 ein, teilt sich und kontaktiert jeden einzelnen der Halbleiterspeicherchips 3 der Reihe nach in einer Vorwärtsschleife ("forward loop"), bis er in eine Terminierung 7 mündet, welche dazu dient unerwünschte Signalreflexionen zu vermeiden. Von jedem Halbleiterspeicherchip 3 geht eine Datenleitung 4 zum Auslesen der darin gespeicherten Daten ab, welche in einer in 1 nicht näher dargestellten Kontaktleiste münden. Die Kontaktleiste, welche an einem zur ersten lateralen Richtung (x) parallelen ersten Rand 10 der elektronischen Leiterplatte 2 angeordnet ist, ist mit einer Vielzahl von elektrischen Kontakten versehen ist, die entlang der ersten lateralen Richtung (x) aufgereiht sind. Die Kontaktleiste ist dazu bestimmt, in eine übergeordnete elektronische Einheit, wie ein Motherboard, eingesteckt zu werden.

Es wird nun Bezug auf die 2 bis 4 genommen, worin schematische Draufsichten auf Ausführungsformen des erfindungsgemäßen Speichermoduls dargestellt sind. Den jeweiligen Ausführungsformen ist gemeinsam, dass ein erfindungsgemäßes Speichermodul eine elektronische Leiterplatte 2 mit auf deren vorderen und hinteren Außenflächen montierten gleichartigen Halbleiterspeicherchips 3, beispielsweise DDR3-DRAM-Speicherchips umfasst. Die elektrische Leiterplatte 2 erstreckt sich entlang einer ersten lateralen Richtung (x) zwischen zwei zweiten Rändern 9, die in einer zur ersten lateralen Richtung (x) senkrechten zweiten lateralen Richtung (y) verlaufen. Die rechteckig geformten Halbleiterspeicherchips 3 sind zwischen der Mitte der Leiterplatte (bezogen auf die laterale erste Richtung (x) und den beiden zweiten Rändern 9 der Leiterplatte in jeweils zwei benachbarten Reihen in der zweiten lateralen Richtung (y) übereinander liegend angeordnet. In jeder der beiden Reihen sind die gleichartigen Halbleiterspeicherchips 3 nebeneinander entlang der ersten lateralen Richtung (x) auf der Außenfläche der Leiterplatte montiert. Die Halbleiterspeicherchips 3 der beiden benachbarten Reihen sind hierbei jeweils in einer gegenüberliegenden Position angeordnet. In der Mitte der elektronischen Leiterplatte 2 ist ein von den Halbleiterspeicherchips 3 verschiedener Register-Baustein 5 angeordnet. Von jedem Halbleiterspeicherchip 3 geht eine Datenleitung 4 zum Auslesen der darin gespeicherten Daten ab, welche in einer Kontaktleiste 11 münden. Die Kontaktleiste 11, welche an einem zur ersten lateralen Richtung (x) parallelen ersten Rand 10 der elektronischen Leiterplatte 2 angeordnet ist, ist mit einer Vielzahl von elektrischen Kontakten 12 versehen ist, die entlang der ersten lateralen Richtung (x) aufgereiht sind. Die Kontaktleiste ist dazu bestimmt, in eine übergeordnete elektronische Einheit, wie ein Motherboard, eingesteckt zu werden.

Die gleichartigen Halbleiterspeicherchips 3 haben eine rechteckige Form, die sich aus einer kleineren (kürzeren) Abmessung a und einer größeren (längeren) Abmessung b zusammensetzt, wobei sich die größere Abmessung b in Richtung senkrecht zur kleineren Abmessung a erstreckt. Hierbei sind die gleichartigen Halbleiterspeicherchips der zwei benachbarten Reihen auf einer Außenfläche der elektronischen Leiterplatte 2 mit ihren kleineren oder größeren Abmessungen parallel zur Kontaktleiste 11 orientiert. Insbesondere folgt innerhalb einer solchen Reihenanordnung von Halbleiterspeicherchips auf eine kleinere Abmessung a eine größere Abmessung b und auf eine größere Abmessung b eine kleinere Abmessung a. Aufeinanderfolgende Halbleiterspeicherchips 3 einer Reihe sind somit jeweils um 90° gegeneinander verdreht. Weiterhin sind die Halbleiterspeicherchips 3 so angeordnet, dass der eine Halbleiterspeicherchip von zwei in der zweiten lateralen Richtung (y) in einer gegenüberliegenden Position angeordneten gleichartigen Halbleiterspeicherchips der beiden Reihen mit seiner kürzeren Abmessung a parallel zur Kontaktleiste 11 orientiert ist, während der andere Halbleiterspeicherchip dieser beiden Halbleiterspeicherchips mit seiner längeren Abmessung b parallel zur Kontaktleiste 11 orientiert ist. Auf diese Weise kann eine besonders gute Ausnutzung des auf der elektronischen Leiterplatte 2 verfügbaren Platzes erreicht werden.

In den gezeigten Ausführungsbeispielen ist die größere Abmessung b der gleichartigen Halbleiterspeicherchips so groß bemessen, dass eine symmetrische Anordnung von in der zweiten lateralen Richtung (y) gegenüber liegenden Halbleiterspeicherchips 3, bei welcher jeweils die kürzere Abmessung der Halbleiterspeicherchips 3 parallel zur Kontaktleiste 11 ist, nicht möglich ist. Insofern ermöglicht erst die erfindungsgemäße Anordnung der rechteckigen Halbleiterspeicherchips eine Anordnung der Halbleiterspeicherchips in zwei in der zweiten lateralen Richtung (y) einander gegenüber liegenden Reihen.

In den 2 und 3 sind in den oberen Reihen zwischen der Mitte der elektronischen Leiterplatte 3 und dem jeweiligen zweiten Rand 9 jeweils 5 Halbleiterspeicherchips nebeneinander angeordnet, während in den unteren Reihen zwischen der Mitte der elektronischen Leiterplatte 3 und dem jeweiligen zweiten Rand 9 jeweils 4 Halbleiterspeicherchips nebeneinander angeordnet sind. Betrachtet zwischen der Mitte der elektronischen Leiterplatte 2 und einem zweiten Rand 9 hiervon, dienen lediglich acht Halbleiterspeicherchips der oberen und unteren Reihen der Datenspeicherung, während jeweils ein Halbleiterchip links und rechts der Mitte der elektronischen Leiterplatte als Fehlerkorrektur-Chip dient (EEC). In den 2 und 3 sind die Halbleiterspeicherchips 3 symmetrisch bezüglich der Mitte der elektronischen Leiterplatte 2 angeordnet.

In der Draufsicht von 4 sind links der Mitte der elektronischen Leiterplatte 2 auf einer Außenfläche jeweils 10 gleichartige Halbleiterspeicherchips 3 angeordnet, während rechts der Mitte auf einer Außenfläche jeweils 8 gleichartige Halbleiterspeicherchips 3 angeordnet sind. Die linkerhand mit "EEC" gekennzeichneten Halbleiterspeicherchips dienen hierbei jeweils als Fehlerkorrektur-Chip. Die Ausführungsform des erfindungsgemäßen Speichermoduls von 4 ist somit nicht symmetrisch bezüglich ihrer Mitte aufgebaut.

Insgesamt sind auf den Außenflächen der Vorder- und Rückseite der in den 2 bis 4 dargestellten Speichermodule 36 Halbleiterspeicherchips montiert. In den Ausführungsformen der 2 und 3 sind in einer Position neben den Halbleiterspeicherchips der unteren Reihen jeweilige Terminierungen 7 für den Leitungsbus, insbesondere Steuer- und Adressbus, angeordnet.

Die in den 2 und 3 gezeigten Ausführungsformen des erfindungsgemäßen Speichermoduls unterscheiden sich nun dahingehend, dass die Terminierungen 7 für den Leitungsbus in der in 2 gezeigten Ausführungsform in der unteren Reihe jeweils nahe den zweiten Rändern 9 der elektronischen Leiterplatte 2 angeordnet sind, während die Terminierungen 7 für den Leitungsbus in der in 3 gezeigten Ausführungsform in der unteren Reihe jeweils nahe der Mitte der elektronischen Leiterplatte 2 angeordnet sind. Die in 4 gezeigte Ausführungsform des erfindungsgemäßen Speichermoduls unterscheidet sich von den Ausführungsformen der 2 und 3 durch die oben bereits dargelegte unsymmetrische Anordnung der Halbleiterspeicherchips und die Positionierung der Terminierungen 7, die in einer Position neben den Halbleiterspeicherchips der oberen Reihen (oberhalb des Register-Bausteins 5) angeordnet sind.

Ein in den 2 bis 4 nicht dargestellter Leitungsbus, insbesondere Steuer- und Adressbus, tritt von außen in den Register-Baustein 5 ein und kontaktiert jeden Halbleiterspeicherchip 3 bis er in die Terminierungen 7 mündet.

Die gezeigten Ausführungsformen ermöglichen verschiedene Möglichkeiten der Verdrahtung (Leitungsbus) der darauf montierten gleichartigen Halbleiterspeicherchips, was nun unter Bezugnahme auf die 5 bis 7 näher erläutert wird.

Hierbei ist in den 5 und 6 eine schematische Draufsicht auf die in 2 gezeigte Ausführungsform des erfindungsgemäßen Speichermoduls mit schematischer Veranschaulichung einer Ausgestaltung des Leitungsbusses dargestellt, während in 7 eine schematische Draufsicht auf die in 3 gezeigte Ausführungsform des erfindungsgemäßen Speichermoduls mit schematischer Veranschaulichung einer Ausgestaltung des Leitungsbusses dargestellt ist.

Um unnötige Wiederholungen zu vermeiden, werden lediglich die Leitungsbusse beschrieben. Hinsichtlich der sonstigen Merkmale der Speichermodule wird Bezug auf die zu den jeweiligen 2 und 3 gemachten Ausführungen genommen.

Der in 5 gezeigte Leitungsbus, insbesondere Steuer- und Adressbus, tritt von außen in den Register-Baustein 5 ein und kontaktiert jeden Halbleiterspeicherchip 3 bis er in die Terminierungen 7 mündet. Bezüglich der zwischen der Mitte der elektronischen Leiterplatte 2 und deren jeweiligen zweiten Rändern 9 angeordneten Halbleiterspeicherchips verzweigt sich der Leitungsbus in einen (in 4 oberen) Zweig 13 und einen (in 4 unteren) Zweig 14. Hierbei sind die Halbleiterspeicherchips der oberen Reihe an den oberen Zweig 13 und die Halbleiterspeicherchips der unteren Reihe an den unteren Zweig 14 angeschlossen. Jeder Zweig 13, 14 mündet für sich in eine Terminierung 7. Eine solche Verdrahtung hat den Vorteil, dass zwischen den Halbleiterspeicherchips 3 gleich lange und vergleichsweise kurze Leiterbahnlängen erhalten werden können. Im gezeigten Beispiel beträgt die Leiterbahnlänge zwischen angrenzenden Halbleiterspeicherchips 21,0 mm. Zudem ist die Leiterbahnlänge zwischen dem Registerbaustein 5 und den angrenzenden Halbleiterspeicherchips vergleichsweise kurz (beispielsweise 3,0 mm zum Halbleiterspeicherchip der oberen Reihe und beispielsweise 17,0 mm zum Halbleiterspeicherchip der unteren Reihe).

Der in 6 gezeigte Leitungsbus 15, insbesondere Steuer- und Adressbus, tritt von außen in den Register-Baustein 5 ein und kontaktiert jeden Halbleiterspeicherchip 3 bis er in die Terminierungen 7 mündet. Hierbei sind die zwischen der Mitte der Leiterplatte 2 und dem jeweiligen zweiten Rand 9 der Leiterplatte auf der Außenfläche der elektrischen Leiterplatte 2 montierten gleichartigen Halbleiterspeicherchips so angeschlossen, dass einerseits in der zweiten lateralen Richtung (y) gegenüber liegende Halbleiterspeicherchips und andererseits in einer Reihe benachbarte Halbleiterspeicherchips alternierend an die Leitungsbahnen des Leitungsbusses angeschlossen sind. Leiterbahnlängen, welche parallel zu ersten lateralen Richtung (x) verlaufen und solche, die parallel zu zweiten lateralen Richtung (y) verlaufen, haben hierbei vorteilhaft eine gleiche, vergleichsweise kurze Länge (im gezeigten Ausführungsbeispiel beispielsweise 21,0 mm).

Der in 7 gezeigte Leitungsbus 8, insbesondere Steuer- und Adressbus, tritt von außen in den Register-Baustein 5 ein und kontaktiert jeden Halbleiterspeicherchip 3 bis er in die Terminierungen 7 mündet. Hierbei sind die Halbleiterspeicherchips der (in der zweiten lateralen Richtung (y) betrachtet) oberen Reihe der zwei benachbarten Reihen von gleichartigen Halbleiterspeicherchips 3 nacheinander an die Leitungsbahnen des Leitungsbusses 8 angeschlossen und anschließend die Halbleiterspeicherchips der unteren Reihe der beiden benachbarten Reihen nacheinander an die Leitungsbahnen des Leitungsbusses angeschlossen. Eine solche Verdrahtung hat den Vorteil, dass zwischen den Halbleiterspeicherchips 3 gleich lange und vergleichsweise kurze Leiterbahnlängen erhalten werden können. Im gezeigten Beispiel beträgt die Leiterbahnlänge zwischen angrenzenden Halbleiterspeicherchips beispielsweise 21,0 mm. Zudem kann die Leiterbahnlänge zwischen dem Registerbaustein 5 und dem angrenzenden Halbleiterspeicherchip vergleichsweise kurz sein (beispielsweise 3,0 mm im gezeigten Beispiel).

Für die 4 gezeigte Ausführungsform des erfindungsgemäßen Speichermoduls kann ein wie in 7 dargestellter Leitungsbus verwendet werden, wobei im Unterschied zu dem Leitungsbus von 7 die Halbleiterspeicherchips der (in der zweiten lateralen Richtung (y) betrachtet) unteren Reihe der zwei benachbarten Reihen von gleichartigen Halbleiterspeicherchips 3 nacheinander an die Leitungsbahnen des Leitungsbusses 8 angeschlossen und anschließend die Halbleiterspeicherchips der oberen Reihe der beiden benachbarten Reihen nacheinander an die Leitungsbahnen des Leitungsbusses angeschlossen sind.

1
Halbleiterspeichermodul
2
Elektronische Leiterplatte
3
Speicherchip
4
Datenleitung
5
Register-Baustein
6
Leitungsbus
7
Terminierung
8
Leitungsbus
9
Zweiter Rand
10
Erster Rand
11
Kontaktleiste
12
Kontakt
13
Oberer Leitungsbuszweig
14
Unterer Leitungsbuszweig
15
Leitungsbus


Anspruch[de]
Halbleiterspeichermodul mit einer elektronischen Leiterplatte (2) und einer Mehrzahl von gleichartigen Halbleiterspeicherchips (3), die auf zumindest einer Außenfläche der Leiterplatte montiert sind, wobei

– die Leiterplatte eine Kontaktleiste (11) aufweist, die an einem ersten Rand (10) der Leiterplatte entlang einer ersten lateralen Richtung (x) verläuft und eine Vielzahl elektrischer Kontakte (12) aufweist, die entlang der ersten lateralen Richtung (x) aufgereiht sind, wobei sich die Leiterplatte entlang der ersten lateralen Richtung (x) zwischen zwei zweiten Rändern (9) erstreckt,

– zwischen der Mitte der Leiterplatte und dem jeweiligen zweiten Rand der Leiterplatte jeweils wenigstens zwei benachbarte Reihen aus den gleichartigen Halbleiterchips in einer zur ersten lateralen Richtung (x) senkrechten zweiten lateralen Richtung (y) übereinander liegend angeordnet sind, wobei in jeder der beiden Reihen die gleichartigen Halbleiterspeicherchips nebeneinander entlang der ersten lateralen Richtung (x) auf der Außenfläche der Leiterplatte montiert sind,

– die gleichartigen Halbleiterspeicherchips jeweils eine rechteckige Form aufweisen und eine kürzere Abmessung (a) und in Richtung senkrecht zur kürzeren Abmessung eine größere Abmessung (b) haben,

– die gleichartigen Halbleiterspeicherchips der einen und der anderen der wenigstens zwei benachbarten Reihen in einer alternierenden Folge unterschiedlicher Abmessungen mit ihren Abmessungen parallel zur Kontaktleiste orientiert sind,

– wobei der eine Halbleiterspeicherchip von zwei in der zweiten lateralen Richtung (y) in einer gegenüberliegenden Position angeordneten gleichartigen Halbleiterspeicherchips mit seiner kürzeren Abmessung parallel zur Kontaktleiste orientiert ist, während der andere Halbleiterspeicherchip mit seiner längeren Abmessung parallel zur Kontaktleiste orientiert ist.
Halbleiterspeichermodul nach Anspruch 1, bei welchem wenigstens vier gleichartige Halbleiterspeicherchips in einer Reihe von Halbleiterspeicherchips auf der Außenfläche der elektrischen Leiterplatte montiert sind. Halbleiterspeichermodul nach einem der vorhergehenden Ansprüche, bei welchem jeweils neun gleichartige Halbleiterspeicherchips, verteilt auf zwei in der zweiten lateralen Richtung (y) übereinander liegend angeordneten Reihen, sind. Halbleiterspeichermodul nach einem der vorhergehenden Ansprüche, bei welchem die zwischen der Mitte der Leiterplatte und dem jeweiligen zweiten Rand der Leiterplatte auf der Außenfläche der elektrischen Leiterplatte montierten gleichartigen Halbleiterspeicherchips durch einen sich verzweigenden separaten Leitungsbus angeschlossen sind, wobei die Halbleiterspeicherchips der einen Reihe der wenigstens zwei benachbarten Reihen von gleichartigen Halbleiterspeicherchips nacheinander an die Leitungsbahnen des einen Zweigs des Leitungsbusses angeschlossen sind, während die Halbleiterspeicherchips der anderen Reihe der wenigstens zwei benachbarten Reihen von gleichartigen Halbleiterspeicherchips nacheinander an die Leitungsbahnen des anderen Zweigs des Leitungsbusses angeschlossen sind Halbleiterspeichermodul nach einem der vorhergehenden Ansprüche 1 bis 3, bei welchem die zwischen der Mitte der Leiterplatte und dem jeweiligen zweiten Rand der Leiterplatte auf der Außenfläche der elektrischen Leiterplatte montierten gleichartigen Halbleiterspeicherchips durch einen separaten Leitungsbus angeschlossen sind, wobei die Halbleiterspeicherchips der einen Reihe der wenigstens zwei benachbarten Reihen von gleichartigen Halbleiterspeicherchips nacheinander an die Leitungsbahnen des Leitungsbusses angeschlossen sind und die Halbleiterspeicherchips der anderen Reihe der wenigstens zwei benachbarten Reihen von gleichartigen Halbleiterspeicherchips nacheinander an die Leitungsbahnen des Leitungsbusses angeschlossen sind. Halbleiterspeichermodul nach einem der vorhergehenden Ansprüche 1 bis 3, bei welchem die zwischen der Mitte der Leiterplatte und dem jeweiligen zweiten Rand der Leiterplatte auf der Außenfläche der elektrischen Leiterplatte montierten gleichartigen Halbleiterspeicherchips durch einen separaten Leitungsbus angeschlossen sind, wobei einerseits in der zweiten lateralen Richtung (y) gegenüber liegende Halbleiterspeicherchips und andererseits in einer Reihe benachbarte Halbleiterspeicherchips alternierend an die Leitungsbahnen des Leitungsbusses angeschlossen sind. Halbleiterspeichermodul nach einem der vorhergehenden Ansprüche, bei welchem das Halbleiterspeichermodul gemäß einem JEDEC Solid State Technology Association Standard normiert ist.






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