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Dokumentenidentifikation DE102006024455A1 11.01.2007
Titel Halbleiterspeichervorrichtung
Anmelder Elpida Memory, Inc., Tokyo, JP
Erfinder Ikeda, Hiroaki, Tokyo, JP;
Sasaki, Mamoru, Higashi-Hiroshima, Hiroshima, JP;
Iwata, Atsushi, Higashi-Hiroshima, Hiroshima, JP
Vertreter Glawe, Delfs, Moll, Patentanwälte, 80538 München
DE-Anmeldedatum 24.05.2006
DE-Aktenzeichen 102006024455
Offenlegungstag 11.01.2007
Veröffentlichungstag im Patentblatt 11.01.2007
IPC-Hauptklasse G11C 5/02(2006.01)A, F, I, 20061005, B, H, DE
Zusammenfassung Die Datentransfergeschwindigkeit wird in einer Halbleiterspeichervorrichtung erhöht, in welcher die Kerneinheit und die Schnittstelleneinheit separate Chips sind. Die Vorrichtung hat eine Anzahl von Kernchips, in welchen eine Speicherzelle ausgebildet ist, und einen Schnittstellenchip, in welchem eine periphere Schaltung für die Speicherzelle ausgebildet ist. Die Anzahl von Kernchips haben jeweils Halteschaltungseinheiten zum temporären Speichern der Daten, die von der Speicherzelle ausgegeben werden sollen, und Halteschaltungseinheiten zum temporären Speichern der Daten, die an die Speicherzelle eingegeben werden sollen, und diese Halteschaltungseinheiten und Halteschaltungseinheiten sind als Kaskade an dem Schnittstellenchip angeschlossen. Da die Anzahl der als Kaskade geschalteten Halteschaltungseinheiten dadurch eine Pipelineoperation durchführen kann, wird es möglich, einen Hochgeschwindigkeitsdatentransfer zu erzielen.

Beschreibung[de]
Technisches Gebiet

Die vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung und insbesondere eine Halbleiterspeichervorrichtung, bei der getrennt Chips verwendet werden, um eine Kerneinheit zu bilden, in der eine Speicherzelle ausgebildet ist, und um eine Schnittstelleneinheit zu bilden, in der eine periphere Schaltung für die Speicherzelle ausgebildet ist.

Hintergrund der Erfindung

Die Speicherdichte einer Halbleiterspeichervorrichtung wie sie durch einen DRAM (dynamischen Direktzugriffsspeicher) repräsentiert ist, steigt in den vergangenen Jahren und es ist auch eine Hochgeschwindigkeit erforderlich. Die Erhöhung der Speicherdichte ist soweit hauptsächlich durch die Verkleinerung der Speicherzellen und die Vergrößerung der Chipgrößen erzielt worden. Es gibt jedoch eine gewisse physikalische Grenze für die Verkleinerung der Größe der Speicherzellen und die Vergrößerung der Chipgröße senkt die Produktivität und behindert die Erhöhung der Geschwindigkeit.

Um die vorstehenden Probleme im Wesentlichen zu lösen, ist ein Verfahren zur Verwendung von getrennten Chips für die Kernsektion, die mit Speicherzellen ausgebildet ist und die Schnittstellensektion, die mit einer peripheren Schaltung der Speicherzellen ausgebildet ist, vorgeschlagen worden (siehe japanische offengelegte Patentanmeldung Nr. 2004-327474). Gemäß diesem Verfahren ist eine Halbleiterspeichervorrichtung, die herkömmlicherweise einen Chip hat, in mehrere Chips unterteilt. Daher kann die Größe eines Chips wesentlich vergrößert werden. Daraus folgend ist gemäß diesem Verfahren zu erwarten, dass man in der Lage ist, eine größere Dichte unter Sicherstellung der hohen Produktivität zu erzielen.

Wenn die Kernsektion und die Schnittstellensektion unter Verwendung von separaten Chips gebildet sind, können Kernchips in dem Speichervorgang hergestellt werden und Schnittstellenchips können in dem logischen Vorgang hergestellt werden. Im Allgemeinen kann ein Transistor, der in dem logischen Vorgang hergestellt ist, einen Betrieb mit höherer Geschwindigkeit als ein Transistor, der im Speichervorgang hergestellt ist, erzielen. Wenn daher der Schnittstellenchip in dem logischen Vorgang hergestellt ist, kann die Schaltung der Schnittstellenchipsektion mit höherer Geschwindigkeit als sie herkömmlicherweise erzielt wird, betrieben werden. Demgemäß kann die Halbleiterspeichervorrichtung Hochgeschwindigkeitsoperationen erzielen. Weiterhin kann die Betriebsspannung des Schnittstellenchips auf ungefähr 1 V gesenkt werden, wodurch der Stromverbrauch gesenkt wird.

19 ist ein schematisches Schaltbild der Struktur einer herkömmlichen Halbleiterspeichervorrichtung, bei der die Kerneinheit und die Schnittstelleneinheit separate Chips sind und zeigt ein Beispiel, bei dem vier Kernchips 21 bis 24 einem Schnittstellenchip 10 zugewiesen sind.

Wie in der 19 gezeigt, sind die Kernchips 21 bis 24 mit Kerneinheiten 21a bis 24a sowie Dateneingabe-Ausgabeschaltungen 21b bis 24b versehen. Die Eingabe-Ausgabe-Schaltungen 21b bis 24b sind gemeinsam mit dem Schnittstellenchip 10 über Durchgangselektroden 21c bis 24c verbunden, die jeweils durch die Kernchips 21 bis 24 hindurchgehend vorgesehen sind.

Wenn daher Daten in einen der Kernchips 21 bis 24 eingeschrieben werden, werden Einschreibdaten von dem Schnittstellenchip 10 durch die Durchgangselektroden 21c bis 24c zugeführt und diese Daten werden durch eine der Daten-Eingabe-Ausgabe-Schaltungen 21b bis 24b gehalten. Wenn im Gegensatz Daten aus einem der Kernchips 21 bis 24 ausgelesen werden, werden die Auslesedaten von einer der Dateneingabe-Ausgabeschaltungen 21b bis 24b den Durchgangselektroden 21c bis 24c zugeführt und diese Daten werden durch den Schnittstellenchip 10 gehalten.

Da jedoch die Durchgangselektrode 21c bis 24c zum Verbinden der Kernchips 21 bis 24 mit dem Schnittstellenchip 10 in der in der 19 gezeigten herkömmlichen Halbleiterspeichervorrichtung von den Kernchips gemeinsam verwendet werden, sind die Durchgangselektroden 21c bis 24c von Daten, die in einem Kernchip einzuschreiben sind, oder von Daten, die aus einem Kernchip auszulesen sind, besetzt. Diese Durchgangselektroden werden daher mit geringer Effizienz genutzt und der Hochgeschwindigkeitsdatentransfer ist schwierig durchzuführen.

Dieses Problem kann durch Verbinden der Durchgangselektroden 21c bis 24c mit dem Schnittstellenchip 10 durch eine unterschiedliche Route für jeden Kernchip 21 bis 24 ohne Kurzschließen, überwunden werden. Wenn jedoch diese Konfiguration angenommen wird, steigt nicht nur die Anzahl der Durchgangselektroden in Relation zu der Anzahl der übereinander geschichteten Kernchips, sondern die Position, in welcher die Durchgangselektroden auszubilden sind, ändert sich für jeden Chip. Es ist daher unmöglich, diese Kernchips 21 bis 24 unter Verwendung derselben Maske herzustellen und diese Konfiguration ist unpraktisch.

Infolge der gemeinsamen Verbindung der Durchgangselektroden 21c bis 24c steigt auch die Streukapazität und verhindert einen Datentransfer mit hoher Geschwindigkeit. Diese Probleme werden auch schlimmer, wenn die Anzahl der übereinander geschichteten Kernchips erhöht wird, um die Speicherkapazität zu vergrößern.

Zusammenfassung der Erfindung

Die vorliegende Erfindung wurde entwickelt, um solche Probleme zu überwinden. Es ist daher eine Aufgabe der vorliegenden Erfindung die Geschwindigkeit des Datentransfers in einer Halbleiterspeichervorrichtung zu erhöhen, in welcher die Kerneinheit und die Schnittstelleneinheit separate Chips sind.

Die vorstehenden und weiteren Aufgaben der vorliegenden Erfindung können durch eine Halbleiterspeichervorrichtung gelöst werden, mit: einer Anzahl von Kernchips mit wenigstens einer Speicherzelle; und einem Schnittstellenchip mit wenigstens einer peripheren Schaltung für die Speicherzelle, wobei jeder der Anzahl von Kernchips ferner eine Halteschaltungseinheit zum temporären Speichern von wenigstens einem der Eingangsdaten, die in die Speicherzelle einzugeben sind, und der Ausgangsdaten, die aus der Speicherzelle auszugeben sind, hat und die Halteschaltungseinheit, die für jeden der Anzahl von Kernchips vorgesehen ist, in Form einer Kaskade mit dem Schnittstellenchip verbunden ist.

Da gemäß der vorliegenden Erfindung durch die Halteschaltungseinheiten, die in den Kernchips vorgesehen sind, ein Pipeline-Betrieb durchgeführt werden kann, wird es möglich, verglichen mit der herkömmlichen Halbleiterspeichervorrichtung, Daten mit höherer Geschwindigkeit zu übertragen.

Bei der vorliegenden Erfindung ist es vorzuziehen, dass die Anzahl von Kernchips und der Schnittstellenchip in Schichten angeordnet sind. In diesem Fall ist es vorzuziehen, dass die Anzahl von Kernchips wenigstens einen ersten Kernchip und einen zweiten Kernchip enthält, wobei die Halteschaltungseinheiten, die auf den ersten und zweiten Kernchips vorgesehen sind, miteinander über wenigstens eine Durchgangselektrode verbunden sind, die an einem der ersten oder zweiten Kernchips vorgesehen ist. Ferner ist es vorzuziehen, dass die auf einem vorbestimmten Kernchip vorgesehene Halteschaltungseinheit und eine auf dem Schnittstellenchip vorgesehene interne Schaltung miteinander über wenigstens eine Durchgangselektrode verbunden sind, die auf dem vorbestimmten Kernchip oder den Schnittstellenchip vorgesehen ist.

Da bei dieser Konfiguration die Durchgangselektroden, die auf den Kernchips vorgesehen sind, voneinander durch eine Halteschaltungseinheit getrennt sind, anstatt dass sie gemeinsam verbunden sind, ist die Streukapazität der Durchgangselektroden gering und daher wird ein Hochgeschwindigkeitsdatentransfer möglich.

Bei der vorliegenden Erfindung kann eine einzelne Pipeline oder es können mehrere Pipelines vorhanden sein. Wenn es mehrere Pipelines gibt, sind die Gruppen der Durchgangselektroden, welche jede Pipeline bilden, vorzugsweise in einem Spiralmuster angeordnet. Dadurch wird es möglich, die Anzahl der Durchgangselektroden konstant zu halten; genauer gesagt die gleiche wie die Anzahl der Gruppen ungeachtet der Anzahl von geschichteten Kernchips, und es können Kernchips mit der gleichen Struktur verwendet werden.

Die vorstehenden und weitere Aufgaben der vorliegenden Erfindung können auch durch eine Halbleiterspeichervorrichtung ausgeführt sein, die eine Anzahl von Halbleiterchips hat, welche eine Anzahl von Kernchips enthalten, in welchen wenigstens eine Speicherzelle ausgebildet ist, und einen Schnittstellenchip hat, in welchem wenigstens eine periphere Schaltung entsprechend der Speicherzelle ausgebildet ist, und benachbarte Halbleiterchips miteinander über Durchgangselektroden verbunden sind, die an wenigstens einem Teil der Halbleiterchips vorgesehen sind, wobei die Halbleiterspeichervorrichtung aufweist: Seriell-Parallel-Konversionsmittel zum temporären Speichern von Einschreibdaten, die über die Durchgangselektrode durch den Schnittstellenchip seriell zugeführt worden sind, und zum Leiten der temporär gespeicherten Einschreibdaten parallel zu internen Schaltungen der Anzahl von Kernchips; und Parallel-Seriell-Konversionsmittel zum temporären Speichern der Auslesedaten, die durch die internen Schaltungen der Kernchips parallel ausgegeben werden, und zum Leiten dieser temporär gespeicherten Daten über die Durchgangselektrode seriell zum Schnittstellenchip.

Kurze Beschreibung der Zeichnungen

Die vorstehenden und weitere Aufgaben, Merkmale und Vorteile dieser Erfindung gehen aus der folgenden detaillierten Beschreibung der Erfindung anhand der begleitenden Figuren im Einzelnen hervor, in welchen zeigt:

1 ein schematisches Blockschaltbild der Schaltungsstruktur der Halbleiterspeichervorrichtung gemäß einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung;

2 eine schematische explosionsartige Perspektivansicht der geschichteten Struktur der Halbleiterspeichervorrichtung gemäß 1, wobei die Pfeile den Fluss der Daten während des Lesevorgangs angeben;

3 eine Teilansicht im Schnitt eines Bereichs, welcher die Durchgangselektroden bildet;

4 ein Schaltbild, das die Struktur der in der 2 gezeigten ersten Halteschaltungseinheit zeigt;

5 eine schematische explosionsartige Perspektivansicht der geschichteten Struktur der Halbleiterspeichervorrichtung gemäß 1, wobei die Pfeile den Fluss der Daten während der Einschreiboperation zeigen;

6 ein Schaltbild der Struktur der zweiten Halteschaltungseinheit gemäß 5;

7 einen Zeitablaufplan der Leseoperation der Halbleiterspeichervorrichtung gemäß 1;

8 einen Zeitablaufplan der Einschreiboperation der Halbleiterspeichervorrichtung gemäß 1;

9 ein schematisches Blockschaltbild einer modifizierten Schaltungsstruktur der ersten Ausführungsform der vorliegenden Erfindung;

10 eine schematische Ansicht im Schnitt, die zum Beschreiben des ersten Schichtungsverfahrens verwendet wird;

11 eine schematische Ansicht im Schnitt, die zum Beschreiben des zweiten Schichtungsverfahrens verwendet wird;

12 eine schematische Ansicht im Schnitt, die zum Beschreiben des dritten Schichtungsverfahrens verwendet wird;

13 eine schematische explosionsartige Perspektivansicht der Halbleiterspeichervorrichtung gemäß der zweiten bevorzugten Ausführungsform der vorliegenden Erfindung, wobei die Pfeile den Fluss der Daten während der Leseoperation angeben;

14 eine schematische Draufsicht, um zu zeigen, auf welche Weise die vier Durchgangselektroden für das Datenlesen, die für den Kernchip vorgesehen sind, mit den entsprechenden Oberflächenbumps verbunden sind;

15 eine schematische explosionsartige Perspektivansicht der Halbleiterspeichervorrichtung gemäß der zweiten bevorzugten Ausführungsform der vorliegenden Erfindung, wobei die Pfeile den Fluss der Daten während der Einschreiboperation angeben;

16 eine schematische Draufsicht, die die Verbindungsbeziehung zwischen den vier Durchgangselektroden, die für das Dateneinschreiben am Kernchip 321 vorgesehen sind, und den entsprechenden Oberflächenbumps zeigt;

17 ein Blockschaltbild, das vier parallele zweistufige Pipelines zeigt;

17 ein Blockschaltbild, das zwei parallel vierstufige Pipelines zeigt; und

19 eine schematische Darstellung der Struktur einer herkömmlichen Halbleiterspeichervorrichtung, bei der die Kerneinheit und die Schnittstelleneinheit separate Chips sind und die ein Beispiel für vier Kernchips, denen ein Schnittstellenchip zugewiesen ist, zeigt.

Detaillierte Beschreibung der Ausführungsformen

Bevorzugte Ausführungsformen der vorliegenden Erfindung werden nun im Einzelnen anhand der Zeichnungen beschrieben.

1 ist ein schematisches Blockschaltbild, das die Schaltungsstruktur der Halbleiterspeichervorrichtung 100 gemäß einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt.

Wie in der 1 gezeigt, hat die Halbleiterspeichervorrichtung 100 gemäß der vorliegenden Erfindung einen Schnittstellenchip 110 und vier Kernchips 121 bis 124. Wie im Folgenden beschrieben, sind der Schnittstellenchip 110 und die Kernchips 121 bis 124 nacheinander geschichtet.

Die vier Kernchips 121 bis 124 sind jeweils mit Kerneinheiten 131 bis 134, in welchen Speicherzellen ausgebildet sind, Eingangs-/Ausgangsschaltungseinheiten 141 bis 144, ersten Halteschaltungseinheiten 151 bis 154 und zweiten Halteschaltungseinheiten 161 bis 164 versehen. Die ersten Halteschaltungseinheiten 151 bis 154 sind Schaltungen zum temporären Speichern der Daten, welche von den Kerneinheiten 131 bis 134 ausgegeben worden sind und die zweiten Halteschaltungseinheiten 161 bis 164 sind Schaltungen zum temporären Speichern der Daten, die an den Kerneinheiten 131 bis 134 eingegeben werden.

Ein erstes Taktsignal CLK1 wird durch den Schnittstellenchip 110 gemeinsam an den ersten Halteschaltungseinheiten 151 bis 154 zugeführt, wodurch die ersten Halteschaltungseinheiten 151 bis 154 synchron mit dem ersten Taktsignal CLK1 arbeiten. Die ersten Halteschaltungseinheiten 151 bis 154 sind in einer Kaskade an den Schnittstellenchip 110 angeschlossen und die ersten Halteschaltungseinheiten 151 bis 154 funktionieren daher als eine Parallel-Seriell-Konversionsvorrichtung, um Daten, welche parallel aus den Kerneinheiten 131 bis 134 ausgelesen worden sind, seriell zu dem Schnittstellenchip 110 zu leiten.

Auf die gleiche Weise wird durch den Schnittstellenchip 110 ein zweites Taktsignal CLK2 gemeinsam den zweiten Halteschaltungseinheiten 161 bis 164 zugeführt, wodurch die zweiten Halteschaltungseinheiten 161 bis 164 synchron mit dem zweiten Taktsignal CLK2 funktionieren. Die zweiten Halteschaltungseinheiten 161 bis 164 sind auch in einer Kaskade an den Schnittstellenchip 110 angeschlossen und die zweiten Halteschaltungseinheiten 161 bis 164 funktionieren daher als eine Seriell-Parallel-Konversionsvorrichtung, um durch den Schnittstellenchip 110 seriell zugeführte Einschreibdaten den Kerneinheiten 131 bis 134 parallel zuzuführen.

2 ist eine schematische explosionsartige Perspektivansicht der Schichtstruktur der Halbleiterspeichervorrichtung 100 gemäß der vorliegenden Ausführungsform, wobei die Pfeile den Fluss der Daten während der Leseoperation anzeigen.

Wie in der 2 gezeigt, hat die Halbleiterspeichervorrichtung 100 gemäß der vorliegenden Ausführungsform eine Struktur bei der der Schnittstellenchip 110 und die Kernchips 121 bis 124 in dieser Reihenfolge geschichtet sind, und in den Kernchips 121 bis 124 jeweils Durchgangselektroden 171R bis 174R vorgesehen sind. Wie in der Teilansicht im Schnitt in der 3 gezeigt, sind die Durchgangselektroden 171R bis 174R Elektroden, die über einem Isolierfilm 192 in ein Durchgangsloch 191 eingefüllt sind, das in einem P-Halbleitersubstrat 190 vorgesehen ist und an der unteren Endseite desselben ist ein Rückseitenbump 193 vorgesehen (die Unterseite des Halbleitersubstrats 190). Wie in der 3 gezeigt, ist dieser Rückseitenbump 193 direkt mit den Durchgangselektroden 171R bis 174R elektrisch verbunden.

Die Oberflächenbumps 181R bis 184R sind an der Seite des oberen Endes (Oberflächenseite des Halbleitersubstrats 190) der Durchgangselektroden 171R bis 174R direkt oberhalb der Durchgangselektroden 171R bis 174R positioniert, sind jedoch von diesen durch einen Isolierfilm 195 getrennt. Es besteht daher keine direkte Verbindung zwischen den Durchgangselektroden 171R bis 174R und den Oberflächenbumps 181R bis 184R. Die Oberflächenbumps 181R bis 183R sind mit den Eingangsanschlüssen der ersten Halteschaltungseinheiten 151 bis 154 über Verdrahtungen 196 verbunden, wie dies in der 2gezeigt ist. Die Durchgangselektroden 171R bis 174R sind mit den Ausgangsanschlüssen der ersten Halteschaltungseinheiten 151 bis 154 über die Verdrahtung 197 verbunden, wie dies in der 2 gezeigt ist.

Zwischen zwei benachbarten Kernchips (beispielsweise zwischen dem Kernchip 121 und dem Kernchip 122) ist der rückwärtige Oberflächenbump 193 des Kernchips (Kernchip 122) in der oberen Schichtposition durch Schichtung mit den Oberflächenbumps 181R bis 184R des Kernchips (Kernchip 121) in der unteren Schichtposition elektrisch verbunden. Wenn daher diese vier Kernchips 121 bis 124 und der Schnittstellenchip 110 geschichtet sind, sind der Oberflächenbump 181R und die Durchgangselektrode 172R, der Oberflächenbump 182R und die Durchgangselektrode 173R, und der Oberflächenbump 183R und die Durchgangselektrode 174R jeweils durch Schichtung kurzgeschlossen. Die Durchgangselektrode 171R und der Auslesedatenanschluss 111R an dem Schnittstellenchip 110 sind ebenfalls durch Schichtung kurzgeschlossen.

Die Unterscheidung zwischen "oberer Schicht" und "unterer Schicht" dient lediglich der Zweckmäßigkeit und diese Unterscheidung kann gemäß dem Verfahren zum Schichten der Kernchips 121 bis 124 wie im Folgenden beschrieben, umgekehrt werden.

4 ist ein Schaltbild, das die Struktur der ersten Halteschaltungseinheit 151 weiter im Detail zeigt.

Wie in der 4 gezeigt, ist die erste Halteschaltungseinheit 151 mit einem Multiplexer 211 und einem Datenhaltekreis 212 versehen. Der Multiplexer 211 ist eine Schaltung zum Ausgeben eines der Daten, die einem ersten Eingabeanschluss a zugeführt worden sind, und der Daten, die einem zweiten Eingabeanschluss b von einem Ausgabeanschluss c gemäß einem Haltesignal LR zugeführt worden sind.

Die Daten, welche dem ersten Eingabeanschluss a zugeführt worden sind, sind Lesedaten, die von der Kerneinheit 131 über eine Eingangs-/Ausgangsschaltungseinheit 141 und einem Inverter 219 zugeführt worden sind und die Daten, welche dem zweiten Eingabeanschluss b zugeführt worden sind, sind Lesedaten, die durch den Kernchip 122 der oberen Schicht transferiert worden sind. Wenn daher das Haltesignal LR den ersten Eingabeanschluss a wählt (LR = hoher Pegel), werden die Lesedaten, welche durch die Kerneinheit 131 zugeführt worden sind, zum Datenhaltekreis 212 geleitet. Wenn umgekehrt das Haltesignal LR den zweiten Eingabeanschluss 6 wählt (LR = niedriger Pegel), werden die Lesedaten, welche durch den Kernchip 122 der oberen Schicht transferiert worden sind, zum Datenhaltekreis 212 geleitet.

Die Lesedaten, welche durch den Kernchip 122 der oberen Schicht transferiert worden sind, werden über die Durchgangselektrode 172R und den Oberflächenbump 181R zu einer Reihenschaltung geleitet, die aus einem P-Kanal-MOS-Transistor (PMOS) 213 und einem N-Kanal-MOS-Transistor (NMOS) 214 besteht. Den Gates des PMOS 213 und des NMOS 214 werden Vorspannungssignale Bias1 bzw. Bias2 zugeführt. Wenn zu diesem Zeitpunkt das W/L-Verhältnis (Gate-Breite/Gate-Länge-Verhältnis) des PMOS 213 erhöht ist, kann die Potentialfluktuation der Durchgangselektrode 172R und des Oberflächenbump 181R in Relation zu der Größe des Stroms, weicher durch die Durchgangselektrode 172R und dem Oberflächenbump 181R fließt, minimiert werden.

Der NMOS 214 bildet die Konstantstromschaltung und wenn der Strom, der veranlasst ist, durch den PMOS 213 zum Ausgangsanschluss zu fließen, d.h. der Verbindung zwischen dem PMOS 213 und dem NMOS 214, größer oder kleiner als der Wert des Konstantstroms ist, der vom NMOS 214 erzeugt wird, schaltet der Ausgangsanschluss signifikant auf hohe und niedrige Potentiale. Dieser Übergang (Ausgangsanschluss) wird über den Multiplexer 211 und einen Inverter, bestehend aus einem PMOS 215 und einem NMOS 216 dem Datenhaltekreis 212 zugeführt.

Der Datenhaltekreis 212 ist mit einem Dateneingabeanschluss D, einem Takteingabeanschluss C und einem Datenausgabeanschluss Q versehen, wie dies in der 4 gezeigt ist. Der Datenhaltekreis 212 speichert temporär die Daten durch den Dateneingabeanschluss D und die gibt die Daten vom Datenausgabeanschluss Q synchron mit dem ersten Taktsignal CLK1 aus, das dem Takteingabeanschluss C zugefÜhrt worden ist. Daten vom Datenausgabeanschluss Q werden zum Gate eines PMOS 217 geleitet, der zwischen dem Stromversorgungspotential und der Durchgangselektrode 171R geschaltet ist. Der PMOS 217 bildet eine Treiberschaltung, um die Durchgangselektrode 171R gemäß dem Ausgang des Datenhaltekreises 212 mit einem Strom zu versorgen.

Um die Durchgangselektrode 171R mit einem Strom zu speisen, sollte der PMOS 217, der die Treiberschaltung ist, eingeschaltet sein. Vom PMOS 217 wird kein Strom zugeführt, wenn der PMOS 217 ausgeschaltet ist. Dieser Strom wird durch den PMOS 213 und dem NMOS 214 der Schaltung der nächsten Stufe detektiert und die Daten werden regeneriert.

Im Fall, dass der Durchgangselektrode 171R kein Strom zugeführt wird, wird das Potential der Durchgangselektrode, welches durch den PMOS 213 der nächsten Stufe konstant gehalten wird, unstabil. Ein NMOS 218, der als eine Diode geschaltet ist, und ein niedriges W/L-Verhältnis hat, ist daher zwischen der Durchgangselektrode 171R und dem Energieversorgungspotential vorgesehen und wenn der PMOS 217 ausgeschaltet ist, wird der Durchgangselektrode 171R ein schwacher Strom zugeführt, um die Spannung der Durchgangselektrode zu stabilisieren.

Da somit für die Signalübertragung bei der vorliegenden Ausführungsform ein Strommodussystem verwendet wird, kann die Spannungsamplitude der Durchgangselektrode klein gehalten werden und es wird möglich, den Energieverbrauch, der bei der Signalübertragung beteiligt ist, adäquat zu reduzieren. Eine geeignete Setzung der Bias1 macht es auch möglich, die Durchgangselektrode 171R auf einem hohen Potential zu halten und die Streukapazität der Durchgangselektrode 171R wird signifikant reduziert. Anders ausgedrückt, da die Durchgangselektrode 171R so vorgesehen ist, dass sie durch das P-Halbleitersubstrat 190, wie in der 3 gezeigt, hindurchgeht, breitet sich die Verarmungsschicht in der Nähe der Durchgangselektrode 171R auf das Halbleitersubstrat 190 aus, wenn die Durchgangselektrode 171R ein hohe Potential hat. Als Ergebnis wird es möglich, die Streukapazität der Durchgangselektrode 171R zu reduzieren.

Die Konfiguration der anderen ersten Halteschaltungseinheiten 152 bis 154 ist exakt die Gleiche, wie die in der 4 gezeigte Schaltungskonfiguration.

5 ist eine schematische explosionsartige Perspektivansicht der Halbleiterspeichervorrichtung 100, wobei die Pfeile die Flussrichtung der Daten während der Einschreiboperation angeben.

Wie in der 5 gezeigt, unterscheiden sich die Durchgangselektroden 171W bis 174W während der Einschreiboperation von den Durchgangselektroden 171R bis 174R, die während der Leseoperation verwendet werden. Die Durchgangselektroden 171W bis 174W und die zugehörige Struktur derselben sind exakt die Gleiche, wie in der 3 gezeigt. Daher ist der rückseitige Oberflächenbump 193 elektrisch direkt mit den Durchgangselektroden 171W bis 174W verbunden, wobei zwischen den Durchgangselektroden 171W bis 174W und den Oberflächenbumps 181W bis 184W ein Isolierfilm 195 vorhanden ist, und daher keine direkte Verbindung zwischen diesen Komponenten besteht. Die Durchgangselektroden 171W bis 174W sind über Verdrahtungen 197 mit den Eingabeanschlüssen der zweiten Halteschaltungseinheiten 161 bis 164 verbunden und die Oberflächenbumps 181 bis 183 sind über Verdrahtungen 196 mit den Ausgabeanschlüssen der zweiten Halteschaltungseinheiten 161 bis 164 verbunden.

Zwischen zwei benachbarten Kernchips ist der rückseitige Oberflächenbump 193 des Kernchips in der Position der oberen Schicht mit den Oberflächenbumps 181W bis 184W des Kernchips in der Position der unteren Schicht wie vorstehend beschrieben, elektrisch verbunden. Wenn daher die Kernchips 121 bis 124 geschichtet sind, sind der Oberflächenbump 181W und die Durchgangselektrode 172W, der Oberflächenbump 182W und die Durchgangselektrode 173W und der Oberflächenbump 183W und die Durchgangselektrode 174W jeweils kurzgeschlossen. Die Durchgangselektrode 171W und die Einschreibdatenanschluss 111W auf dem Schnittstellenchip 110 sind ebenfalls durch Schichtung kurzgeschlossen.

6 ist ein Schaltbild, das die Struktur der zweiten Halteschaltungseinheit 161 weiter im Einzelnen zeigt.

Wie in der 6 gezeigt, ist die zweite Halteschaltungseinheit 261 im Wesentlichen auf die gleiche Art und Weise wie die in der 4 gezeigte erste Halteschaltungseinheit 151 konfiguriert, mit Ausnahme, dass der Multiplexer durch einen Wähler 221 ersetzt ist und die Daten in der entgegengesetzten Richtung übertragen werden. Der Wähler 221 ist eine Schaltung zum Ausgeben der Daten, die an einem Eingabeanschluss d von einem Anschluss, der aus einem ersten Ausgabeanschluss e und einem zweiten Ausgabeanschluss f gemäß einem Haltesignal LW gewählt worden ist, zugeführt worden sind. Die Daten, welche vom Eingabeanschluss d zugeführt werden, sind Einschreibdaten, die durch den Schnittstellenchip 110 der unteren Schicht übertragen werden. Die Einschreibdaten, welche durch den ersten Ausgabeanschluss e ausgegeben werden, werden über einen Inverter 229 und die Eingangs-/Ausgangsschaltungseinheit 141 zur Kerneinheit 131 geleitet, und die Einschreibdaten, welche von dem zweiten Ausgabeanschluss f ausgegeben werden, werden zu einem Datenhaltekreis 222 geleitet.

Wenn daher das Haltesignal LW den ersten Ausgabeanschluss e wählt (LW = hoher Pegel), werden die Einschreibdaten, welche durch den Schnittstellenchip 110 übertragen worden sind, zur Kerneinheit 131 geleitet. Wenn im Gegensatz hierzu das Haltesignal LW den zweiten Ausgabeanschluss f wählt (LW = niedriger Pegel), werden die Einschreibdaten, welche durch den Schnittstellenchip 110 übertragen worden sind, über den Datenhaltekreis 222 zum Kernchip 122 der oberen Schicht übertragen. Ein zweites Taktsignal CLK2 wird, wie in der 6 gezeigt, dem Takteingangsanschluss C des Datenhaltekreises 222 zugeführt.

Die Konfiguration der anderen zweiten Halteschaltungseinheiten 162 bis 164 ist exakt die Gleiche wie die in der 6 gezeigten Schaltungskonfiguration.

Die Konfiguration der Halbleiterspeichervorrichtung 100 gemäß der vorliegenden Erfindung ist wie vorstehend beschrieben. Als nächstes wird die Funktionsweise der Halbleiterspeichervorrichtung 100 gemäß der vorliegenden Ausführungsform beschrieben.

7 ist ein Zeitablaufplan, der die Leseoperation der Halbleiterspeichervorrichtung 100 gemäß der vorliegenden Ausführungsform zeigt.

Wie in der 7 gezeigt, hat das Haltesignal LR in der Periode T10, in welcher Daten simultan durch die Kerneinheiten 131 bis 134 ausgelesen werden, zunächst einen hohen Pegel. Daher werden die Lesedaten von den Kerneinheiten 131 bis 134 zum Datenhaltekreis 212 jedes Kernchips 121 bis 124 geleitet (siehe 4). In der 7 sind die Lesedaten von den Kerneinheiten 131 bis 134 jeweils mit D1 bis D4 bezeichnet.

Dann werden am Beginn der Periode T11 die Lesedaten D1 bis D4 durch die entsprechenden Halteschaltungseinheiten 151 bis 154 synchron mit dem ersten Taktsignal CLK1 simultan gehalten. Das Haltesignal LR wird dann auf einen niedrigen Pegel geschaltet, wodurch die Lesedaten D1 bis D4, die so gehalten sind, sequentiell synchron mit dem ersten Taktsignal CLK1 verschoben werden.

Als Ergebnis werden die Daten D1 bis D4 während der Perioden T12 bis T15 in dieser Reihenfolge auf den Schnittstellenchip 110 sequentiell übertragen. Die so auf den Schnittstellenchip 110 übertragenen Daten D1 bis D4 werden durch eine interne Schaltung 112 gemäß einem Taktsignal (nicht dargestellt), welches mit dem ersten Taktsignal CLK1 synchronisiert ist, gehalten.

Die Daten, die so parallel durch die Kernchips 121 bis 124 eingelesen worden sind, werden temporär jeweils in den Halteschaltungseinheiten 151 bis 154 gespeichert und dann synchron mit dem ersten Taktsignal CLK seriell zu der internen Schaltung 112 des Schnittstellenchips 110 geleitet.

8 ist ein Zeitablaufplan, der die Einschreiboperation der Halbleiterspeichervorrichtung 100 gemäß der vorliegenden Ausführungsform zeigt.

wie in der 8 gezeigt, hat das Haltesignal LW während der Perioden T20 bis T23 einen niedrigen Pegel. Daher werden die Einschreibdaten D4 bis D1, die von dem Schnittstellenchip 110 ausgelesen worden sind, durch den Datenhaltekreis 222 (siehe 6), der in den Kernchips 121 bis 124 enthalten ist, synchron mit dem zweiten Taktsignal CLK2 sequentiell verschoben.

Wenn diese Stücke der Auslesedaten D4 bis D1 am Start der Periode T24 durch die Halteschaltungseinheiten 164 bis 161 jeweils gehalten sind, schaltet das Haltesignal LW auf einen hohen Pegel, wodurch der Ausgang des Wählers 221 auf den ersten Ausgabeanschluss e geschaltet wird. Als Ergebnis werden die Einschreibdaten D1 bis D4 jeweils den Kerneinheiten 131 bis 134 zugeführt. Die Daten werden dann während der Periode T25 simultan durch die Kerneinheiten 131 bis 134 eingeschrieben.

Die so durch den Schnittstellenchip 110 seriell zugeführten Einschreibdaten werden synchron mit dem zweiten Taktsignal CLK2 sequentiell auf die Halteschaltungseinheiten 161 bis 164 der Kernchips 121 bis 124 übertragen und werden dann jeweils parallel in die Kerneinheiten 131 bis 134 eingeschrieben.

In der Halbleiterspeichervorrichtung 100 gemäß der vorliegenden Erfindung wie vorstehend beschrieben, werden die Durchgangselektroden 171R bis 174R, welche den Übertragungsweg der Auslesedaten bilden und die Durchgangselektroden 171W bis 174W, welche den Übertragungsweg der Einschreibedaten bilden, nicht gemeinsam von den Kernchips 121 bis 124 benutzt, sondern sind durch die ersten Halteschaltungseinheiten 151 bis 153 und die zweiten Halteschaltungseinheiten 161 bis 163 getrennt.

Daher wird es möglich, die vorstehende Pipelineoperation durchzuführen. Da die Durchgangselektroden 171R bis 174R und die Durchgangselektroden 171W bis 174W ebenfalls voneinander getrennt sind, ist die Streukapazität verglichen mit der herkömmlichen Halbleiterspeichervorrichtung klein und es ist daher eine Hochgeschwindigkeitsdatenübertragung möglich.

Als Kernchips 121 bis 124 können auch Chips verwendet werden, die exakt die gleiche Struktur haben. Diese Kernchips 121 bis 124 können daher unter Verwendung derselben Maske hergestellt werden und es wird möglich, ungeachtet der Anzahl von geschichteten Kernchips eine konstante (zwei für jede I/O) Anzahl von Durchgangselektroden zu erhalten.

In der vorstehend beschriebenen Ausführungsform werden die Durchgangselektroden 171R bis 174R während der Leseoperation als Datenübertragungsweg verwendet und die Durchgangselektroden 171W bis 174W werden während der Einschreiboperation als Datenübertragungsweg verwendet, diese Durchgangselektroden könnten aber auch sowohl für Lesen als auch für Einschreiben verwendet werden. In diesem Fall können anstatt der separaten Verwendung einer Halteschaltung zum Lesen und einer Halteschaltung zum Schreiben bidirektionale Halteschaltungen 201 bis 204 verwendet werden, wie dies in der 9 gezeigt ist. Als Taktsignal kann ein einziges Taktsignal CLK verwendet werden.

Als nächstes werden mehrere Verfahren zur Schichtung der Schnittstellenchips 110 mit den Kernchips 121 bis 124 beschrieben.

10 ist eine schematische Ansicht im Schnitt, die für die Beschreibung des ersten Schichtungsverfahrens verwendet wird.

Das in der 10 gezeigte Schichtungsverfahren ist ein Verfahren, bei dem der Schnittstellenchip 110 als unterste Schicht positioniert ist und die Kernchips 121 bis 124 in dieser Reihenfolge auf den Schnittstellenchip 110 geschichtet sind. Gemäß diesem Schichtungsverfahren sind die Durchgangselektroden 118 ebenfalls an dem Schnittstellenchip 110, der als die unterste Schicht positioniert ist, vorgesehen und Signale werden mit einer externen Schaltung über einen externen Anschluss 119 ausgetauscht, der an der Rückseite ausgebildet ist. Ein Vorteil dieses Schichtungsverfahrens besteht darin, dass neben dem Schnittstellenchip und den Kernchips keine anderen Chips erforderlich sind.

11 ist eine schematische Ansicht im Schnitt, die dazu verwendet wird, ein zweites Schichtungsverfahren zu beschreiben.

Das in der 11 gezeigte Schichtungsverfahren unterscheidet sich von dem in der 10 gezeigten ersten Schichtungsverfahren dadurch, dass die Kernchips 121 bis 124 mit der Oberseite nach unten geschichtet sind. Dieses Schichtungsverfahren macht es unnötig, an dem Kernchip 124, der in der obersten Schicht angeordnet ist, Durchgangselektroden vorzusehen.

12 ist eine schematische Ansicht im Schnitt, die zur Beschreibung des dritten Schichtungsverfahrens verwendet wird.

Das in der 12 gezeigte Schichtungsverfahren ist ein Verfahren, bei dem der Schnittstellenchip 110 als oberste Schicht positioniert ist und die Kernchips 121 bis 124 in dieser Reihenfolge unter dem Schnittstellenchip 110 geschichtet sind, und als unterste Schicht eine Zwischenschicht 250 vorgesehen ist. Der als oberste Schicht positionierte Schnittstellenchip 110 und die als unterste Schicht positionierte Zwischenschicht 250 sind miteinander über Durchgangselektroden 199 verbunden, die in den Kernchips 121 bis 124 vorgesehen sind. Dieses Schichtungsverfahren macht es unnötig in dem Schnittstellenchip 110, der als oberste Schicht positioniert ist, Durchgangselektroden vorzusehen.

Verschiedene andere Schichtungsverfahren sind möglich, aber das Verfahren zum Schichten dieser Chips ist in der vorliegenden Erfindung nicht besonders begrenzt und es kann auch ein anderes Schichtungsverfahren als die in den 10 bis 12 gezeigten Verfahren verwendet werden. Weiterhin können einige oder alle der Chips in einer Ebene anstatt geschichtet positioniert sein. In diesem Fall wird jedoch die Schichtung der Kernchips und des Schnittstellenchips gemäß der vorstehend beschriebenen Ausführungsform signifikant bevorzugt, da der Grad der Integration pro Flächeneinheit signifikant sinkt.

Als nächstes wird eine weitere bevorzugte Ausführungsform der vorliegenden Erfindung beschrieben.

13 ist eine schematische explosionsartige Perspektivdarstellung, die die Schichtungsstruktur der Halbleiterspeichervorrichtung 300 gemäß einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt, wobei die Pfeile den Fluss der Daten während der Leseoperation angeben.

Wie in der 13 gezeigt, hat die Halbleiterspeichervorrichtung 300 gemäß der vorliegenden Ausführungsform einen Schnittstellenchip 310 und acht Kernchips 321 bis 328 und hat eine Struktur, bei der der Schnittstellenchip 310 und die Kernchips 321 bis 328 in dieser Reihenfolge geschichtet sind. Die Kernchips 323 bis 326 sind in der 13 weggelassen worden, um die Darstellung einfacher lesbar zu machen.

Die acht Kernchips 321 bis 328 sind jeweils mit Kerneinheiten 331 bis 338, Eingangs-/Ausgangsschaltungseinheiten 341 bis 348 und ersten Halteschaltungseinheiten 351 bis 358 auf die gleiche Weise wie bei der Halbleiterspeichervorrichtung 100 gemäß der vorstehend beschriebenen Ausführungsform vorgesehen, versehen.

Die vorliegende Ausführungsform unterscheidet sich jedoch signifikant von der Halbleiterspeichervorrichtung 100 gemäß der vorstehenden Ausführungsform dadurch, dass vier Durchgangselektroden 371R bis 378R, die für die Lesedaten verwendet werden, in den Kernchips 321 bis 328 vorgesehen sind. In dem Schnittstellenchip 310 sind vier Lesedatenanschlüsse 311R vorgesehen und diese Lesedatenanschlüsse 311R sind mit einer internen Schaltung 312 verbunden. Die vier Durchgangselektroden 371R bis 378R die in den Kernchips 321 bis 328 vorgesehen sind, sind mit den rückseitigen Oberflächenbumps an der Seite der Rückseite wie in der 3 gezeigt, direkt verbunden, aber sie sind nicht direkt an die Oberflächenbumps angeschlossen, die an der Oberflächenseite vorgesehen sind.

14 ist eine schematische Draufsicht, die die Art und Weise zeigt, in welcher die vier Durchgangselektroden, die für das Datenlesen in dem Kernchip 321 vorgesehen sind, mit den entsprechenden Oberflächenbumps verbunden sind. In dieser Zeichnung sind die Durchgangselektroden durch große Kreise angegeben und die Oberflächenbumps sind durch kleine, schraffierte Kreise angegeben, um die Zeichnung leichter lesbar zu machen, aber die Zeichnung dient nicht dazu, die Größenbeziehung zwischen den Radien der Durchgangselektroden und den Radien der Oberflächenbumps zu definieren.

Wie in der 14 gezeigt, sind die Oberflächenbumps und die Durchgangselektroden miteinander in zyklischer Weise verbunden. Anderes ausgedrückt, der Oberflächenbump 381R1 ist mit der Durchgangselektrode 371R4 verbunden, der Oberflächenbump 381R4 ist mit der Durchgangselektrode 371R3 verbunden, der Oberflächenbump 381R3 ist mit der Durchgangselektrode 371R2 verbunden und der Oberflächenbump 381R2 ist mit der Durchgangselektrode 371R1 über eine Halteschaltungseinheit 351 verbunden.

Somit sind nur der Oberflächenbump 381R2 und die Durchgangselektrode 371R1 mit der ersten Halteschaltungseinheit 351 verbunden und die anderen Oberflächenbumps 381R1 bis 381R3 und die anderen Durchgangselektroden 371R2 bis 371R4 sind nicht mit der Halteschaltungseinheit 351 verbunden. Diese anderen Komponenten gehen daher einfach durch den Kernchip 321.

In den Kernchips 322 bis 328 sind die Oberflächenbumps und die Durchgangselektroden ebenfalls auf die gleiche Konfiguration wie die in der 14 gezeigte zyklisch verbunden. Wenn die Kernchips 321 bis 328 geschichtet sind, sind die Oberflächenbumps und die Durchgangselektroden, die in der gleichen ebenen Position gesehen in der Schichtungsrichtung liegen, miteinander kurzgeschlossen. Die Verbindungsbeziehung bei Schichtung ist wie in der 13 gezeigt, und die ebenen Positionen der vier Durchgangselektroden und der vier entsprechenden Oberflächenbumps ist in den Kernchips 321 bis 328 gleich.

Die spezifische Schaltungsstruktur der ersten Halteschaltungseinheiten 351 bis 358 ist die gleiche wie die Schaltungsstruktur der ersten Halteschaltungseinheit 151, die in der 4 gezeigt ist.

15 ist eine schematische explosionsartige perspektivische Ansicht der Halbleiterspeichervorrichtung 300, wobei die Pfeile den Fluss der Daten während der Einschreiboperation angeben.

Wie in der 15 gezeigt, sind zweite Halteschaltungseinheiten 361 bis 368 weiterhin in den Kernchips 321 bis 328 vorgesehen und vier Durchgangselektroden 371W bis 378W, die für die Einschreibdaten verwendet werden, sind so vorgesehen, dass sie den zweiten Halteschaltungseinheiten 361 bis 368 entsprechen. Diese Durchgangselektroden 371W bis 378W unterscheiden sich von den Durchgangselektroden 371R bis 378R, die während der Leseoperation verwendet werden. In dem Schnittstellenchip 310 sind auch vier Einschreibdatenanschlüsse 311W vorgesehen und diese Einschreibdatenanschlüsse 311W sind mit der internen Schaltung 312 verbunden.

16 ist eine schematische Draufsicht, die die Verbindungsbeziehung zwischen den vier Durchgangselektroden, die für das Dateneinschreiben am Kernchip 321 vorgesehen sind, und den entsprechenden Oberflächenbumps zeigt.

Wie in der 16 gezeigt, sind die vier Durchgangselektroden, die zum Einschreiben von Daten verwendet werden, ebenfalls zyklisch mit den Oberflächenbumps verbunden. Anders ausgedrückt, die Durchgangselektrode 371W4 ist mit dem Oberflächenbump 381W3 verbunden, und die Durchgangselektrode 371W3 ist mit dem Oberflächenbump 381W2 verbunden, und die Durchgangselektrode 371W2 ist mit dem Oberflächenbump 381W1 verbunden und die Durchgangselektrode 371W1 ist über eine Halteschaltung 361 mit dem Oberflächenbump 381W4 verbunden.

Somit sind nur die Durchgangselektroden 371W1 und die Oberflächenbump 381W4 mit der zweiten Halteschaltungseinheit 361 verbunden und die anderen Durchgangselektroden 371R2 bis 371R4 und die anderen Oberflächenbumps 381R1 bis 381R3 sind nicht mit der Halteschaltungseinheit 361 verbunden. Daher gehen die Durchgangselektroden und Oberflächenbumps, die nicht mit der Halteschaltungseinheit 361 verbunden sind, einfach durch den Kernchip 321.

Die anderen Kernchips 322 bis 328 sowie die Durchgangselektroden und Oberflächenbumps sind gemäß der gleichen Konfiguration wie die in der 16 gezeigte, ebenfalls miteinander in zyklischer Weise verbunden. Wenn die Kernchips 321 bis 328 geschichtet werden, sind die Oberflächenbumps und Durchgangselektroden, welche in derselben ebenen Position gesehen in der Schichtungsrichtung, liegen, miteinander kurzgeschlossen. Wie im Fall der Durchgangselektroden für das Lesen, sind die ebenen Positionen der vier Durchgangselektroden für das Einschreiben und die vier entsprechenden Oberflächenbumps in den Kernchips 321 bis 328 gleich.

Die spezifische Schaltungsstruktur der zweiten Halteschaltungseinheiten 361 bis 368 ist die gleiche wie die Schaltungsstruktur der zweiten Halteschaltungseinheit 161, die in der 6 gezeigt ist.

Gemäß der vorstehend beschriebenen Konfiguration sind die acht Kernchips 321 bis 328 sowohl während der Leseoperation als auch der Einschreiboperation in vier Gruppen klassifiziert.

17 ist ein Blockschaltbild, das diese Konfiguration zeigt. Wie in der 17 gezeigt, bilden die Kernchips 321 und 325 die erste Gruppe, die Kernchips 322 und 326 bilden die zweite Gruppe, die Kernchips 323 und 327 bilden die dritte Gruppe und die Kernchips 324 und 328 bilden die vierte Gruppe. Die Kernchips, welche zu jeder Gruppe gehören, sind mit dem Schnittstellenchip 310 als Kaskade verbunden, aber sie sind von den Kernchips, die zu den anderen Gruppen gehören, vollständig getrennt. Die Halteschaltungseinheiten im Inneren der Kernchips, die zu derselben Gruppe gehören und dadurch synchron mit demselben Taktsignal arbeiten und die Halteschaltungseinheiten im Inneren der Kernchips, die zu einer unterschiedlichen Gruppe gehören, arbeiten synchron mit einem unterschiedlichen Taktsignal.

Daher können die vier Gruppen in der Halbleiterspeichervorrichtung 300 gemäß der vorliegenden Ausführungsform unabhängig voneinander jeweils die Pipelineoperation durchführen. Wenn es eine große Anzahl von geschichteten Kernchips gibt (acht bei der vorliegenden Ausführungsform), steigt die Latenz bei der Zugriffszeit, je weiter weg der Kernchip von dem Schnittstellenchip 310 ist, wenn alle Kernchips eine einzige Pipeline bilden (achtstufige Pipeline), aber da bei der vorliegenden Ausführungsform vier zweistufige Pipelines parallel ausgebildet sind, wird es möglich, die Latenz der Zugriffszeit selbst dann zu erhöhen, wenn eine große Anzahl von Kernchips geschichtet sind.

In der vorliegenden Ausführungsform sind daher jede zwei benachbarte Kernchips, die zu einer unterschiedlichen Gruppe gehören und die Positionen der Kernchips, welche zur selben Gruppe gehören, verteilt. Als Ergebnis kann die Variation der Eigenschaften zwischen Gruppen minimiert werden.

Insbesondere die vorliegende Ausführungsform hat eine Struktur, bei der Einheiten bestehend aus vier Kernchips (Kernchips 321 bis 324 oder Kernchips 325 bis 328), die zu ersten bis vierten Gruppen gehören, wiederholt geschichtet sind. Da die Kernchips jeder Gruppe dadurch in zyklischer Weise gesehen in der Schichtungsrichtung positioniert werden, wird der Abstand zwischen der Anzahl von Kernchips, die zur selben Gruppe gehören, gleichmäßig für jede Gruppe, woraus die Möglichkeit resultiert, die Änderung in den Charakteristika zwischen den Gruppen zu eliminieren.

Weiterhin hat jeder der Kernchips 321 bis 328 vier (insgesamt acht einschließlich derjenigen, die für das Lesen und derjenigen, die für das Einschreiben verwendet werden) Durchgangselektroden, die allen der Gruppen entsprechen und die Verbindungsbeziehung dieser Durchgangselektroden ist die einer Spirale; im Einzelnen sind die Durchgangselektroden, welche den Gruppen entsprechen, in einer Spirale angeordnet. Dadurch wird des möglich, die Anzahl der Durchgangselektroden konstant zu halten; insbesondere gleich der Anzahl der Gruppen, und zwar ungeachtet der Anzahl der geschichteten Kernchips.

Bei der vorliegenden Ausführungsform sind die Positionen in der Ebene der vier Durchgangselektroden in der Schichtungsrichtung betrachtet, für jeden Kernchip gleich. Chips mit exakt der gleichen Struktur können daher als die acht Kernchips 321 bis 328 verwendet werden. Demgemäß können diese Kernchips 321 bis 328 unter Verwendung derselben Maske hergestellt werden.

Die vorliegende Ausführungsform verwendet auch unterschiedliche Durchgangselektroden als Datenübertragungspfade während des Lesens und Einschreibens, aber die Durchgangselektroden können auch sowohl für das Lesen als auch das Einschreiben verwendet werden.

Die vorliegende Erfindung ist auf keine Weise auf die vorstehend beschriebenen Ausführungsformen begrenzt, sondern es sind innerhalb des Schutzumfangs der Erfindung, wie er in den Ansprüchen beansprucht ist, weitere verschiedene Modifikationen möglich und natürlich sind diese Modifikationen im Schutzumfang der Erfindung enthalten.

Beispielsweise wurden in der ersten Ausführungsform vier Kernchips verwendet und in der zweiten Ausführungsform acht Kernchips, aber die Anzahl der verwendeten Kernchips ist nicht speziell begrenzt, insoweit als sie zwei oder mehr ist. Die Anzahl der Pipelines ist ebenfalls nicht besonders begrenzt, wenn wie in der zweiten Ausführungsform eine Anzahl von Gruppen von Pipelines gebildet sind und es können zwei vierstufige Pipelines parallel ausgebildet sein, wie beispielsweise in der 18 gezeigt. Dieselben Wirkungen wie bei dieser zweiten Ausführungsform können in diesem Fall durch Verdrahten von zwei benachbarten Kernchips dergestalt, dass sie jeweils zu unterschiedlichen Gruppen gehören, erzielt werden. Zum Lesen und Einschreiben sind in diesem Fall jeweils zwei Durchgangselektroden ausreichend. Die Anzahl der benötigten Durchgangselektroden wird ferner auf die Hälfte reduziert, indem Durchgangselektroden sowohl für Lesen als auch Schreiben verwendet werden.


Anspruch[de]
Halbleiterspeichervorrichtung mit:

einer Anzahl von Kernchips mit wenigstens einer Speicherzelle; und

einem Schnittstellenchip mit wenigstens einer peripheren Schaltung für die Speicherzelle;

wobei jeder der Anzahl von Kernchips ferner eine Halteschaltungseinheit zum temporären Speichern von wenigstens einem der Eingangsdaten, die an der Speicherzelle eingegeben worden sind, und der Ausgangsdaten, die von der Speicherzelle auszugeben sind, hat, und

die Halteschaltungseinheit, die für jeden der Anzahl von Kernchips vorgesehen ist, in einer Kaskade mit dem Schnittstellenchip verbunden ist.
Halbleiterspeichervorrichtung nach Anspruch 1, wobei die Anzahl von Kernchips und der Schnittstellenchip übereinander geschichtet sind. Halbleiterspeichervorrichtung nach Anspruch 2, wobei die Anzahl von Kernchips wenigstens einen ersten Kernchip und einen zweiten Kernchip aufweisen, die Halteschaltungseinheiten, welche für die ersten und zweiten Kernchips vorgesehen sind, miteinander über wenigstens eine Durchgangselektrode verbunden sind, die an einem der ersten und zweiten Kernchips vorgesehen ist. Halbleiterspeichervorrichtung nach Anspruch 2, wobei die Halteschaltungseinheit die an einem vorbestimmten Kernchip vorgesehen ist, und eine interne Schaltung, die an dem Schnittstellenchip vorgesehen ist, miteinander über wenigstens eine Durchgangselektrode verbunden sind, die an dem vorbestimmten Kernchip oder dem Schnittstellenchip vorgesehen ist. Halbleiterspeichervorrichtung nach Anspruch 1, wobei die Halteschaltungseinheiten, die an jedem der Anzahl von Kernchips vorgesehen sind, synchron mit demselben Taktsignal arbeiten können. Halbleiterspeichervorrichtung nach Anspruch 3, wobei die Anzahl von Kernchips zu einer Anzahl von Gruppen klassifiziert sind und die Halteschaltungseinheiten für jede Gruppe separat in einer Kaskade geschaltet sind und für jede Gruppe mit einem unterschiedlichen Taktsignal synchron arbeiten können. Halbleiterspeichervorrichtung nach Anspruch 6, wobei zwei benachbarte Kernchips zu voneinander unterschiedlichen Gruppen gehören. Halbleiterspeichervorrichtung nach Anspruch 7, wobei eine Anzahl von Einheiten bestehend aus einer Anzahl von Kernchips, die zu unterschiedlichen Gruppen gehören, wiederholt geschichtet sind, wodurch die Kernchips jeder Gruppe so angeordnet sind, dass sie in der Schichtungsrichtung gesehen in zyklischer Weise erscheinen. Halbleiterspeichervorrichtung nach Anspruch 8, wobei die Anzahl von Kernchips wenigstens einen ersten Kernchip aufweisen, der eine Anzahl von Durchgangselektroden hat, die jeweils den Gruppen entsprechen,

eine Durchgangselektrode, die einer eigenen Gruppe entspricht und die am ersten Kernchip vorgesehen ist, mit der Halteschaltungseinheit verbunden ist, die auf dem ersten Kernchip vorgesehen ist,

und eine Durchgangselektrode, die einer anderen Gruppe entspricht und die auf dem ersten Kernchip vorgesehen ist, nicht mit der Halteschaltungseinheit, die auf dem ersten Kernchip vorgesehen ist, sondern mit dem benachbarten Kernchip verbunden ist.
Halbleiterspeichervorrichtung nach Anspruch 9, wobei die Anzahl von Kernchips ferner aufweist einen zweiten Kernchip, der in der Nähe des ersten Kernchips liegt, der eine Anzahl von Durchgangselektroden hat, die jeweils den Gruppen entsprechen, eine Durchgangselektrode, die auf dem ersten Kernchip vorgesehen ist und die einer vorbestimmten Gruppe entspricht, und eine Durchgangselektrode, die auf dem zweiten Kernchip vorgesehen ist und die einer anderen Gruppe als der vorbestimmten Gruppe entspricht, in der im Wesentlich gleichen ebenen Position in Schichtungsrichtung betrachtet. Halbleiterspeichervorrichtung nach Anspruch 10, wobei die Durchgangselektroden auf Kernchips vorgesehen sind, die zu derselben Gruppe gehören, welche in der Schichtungsrichtung gesehen für jede der Durchgangselektroden entsprechend jeder der Gruppen im wesentlichen die gleiche ebene Position haben, wodurch die Durchgangselektroden entsprechend der Gruppen in einem Spiralmuster angeordnet sind. Halbleiterspeichervorrichtung nach Anspruch 3, wobei die Anzahl von Kernchips ferner eine Treiberschaltung aufweist zum Speisen der Durchgangselektroden mit einem Strom basierend auf einem Ausgang der entsprechenden Halteschaltungseinheit, wodurch der Signaltransfer zwischen dem Kernchips gemäß einem Strommodussystem durchgeführt wird. Halbleiterspeichervorrichtung nach Anspruch 12, wobei die Anzahl von Kernchips ferner stromzuführende Mittel aufweisen, die einen N-Kanal-MOS-Transistor, der zwischen die Durchgangselektrode und ein Energieversorgungspotential als eine Diode geschaltet ist, aufweist und die Treiberschaltung einen P-Kanal-MOS-Transistor aufweist, der zwischen die Durchgangselektrode und das Energieversorgungspotential geschaltet ist. Halbleiterspeichervorrichtung nach Anspruch 3, wobei die Anzahl von Kernchips ferner eine Konstantstromschaltung als Energieversorgungspotential der Durchgangselektrode aufweist und ein Ausgang der Konstantstromschaltung der entsprechenden Halteschaltung zugeführt wird. Halbleiterspeichervorrichtung nach Anspruch 1, wobei die Anzahl von Kernchips jeweils mit einer ersten Halteschaltungseinheit zum temporären Speichern der Daten, die durch die Speicherzelle auszugeben sind, und einer zweiten Halteschaltungseinheit zum temporären Speichern der Daten, die an der Speicherzelle einzugeben sind, versehen ist. Halbleiterspeichervorrichtung nach Anspruch 15, wobei die erste Halteschaltungseinheit einen Multiplexer aufweist, um Daten, die ausgewählt sind aus den Daten, die aus der Speicherzelle, welche in dem entsprechenden Kernchip enthalten ist, ausgelesen worden sind, und den Daten, die von einem anderen Kernchip oder dem Schnittstellenchip übertragen worden sind, auszugeben; und die zweite Halteschaltungseinheit einen Wähler zum selektiven Ausgeben der Daten aufweist, die von einem anderen Kernchip oder dem Schnittstellenchip auf die Speicherzelle, die in dem entsprechenden Kernchip oder einem anderen Kernchip enthalten ist, transferiert worden sind. Halbleiterspeichervorrichtung mit einer Anzahl von Halbleiterchips, die eine Anzahl von Kernchips aufweisen, in welchen wenigstens eine Speicherzelle ausgebildet ist, und einen Schnittstellenchip, in welchem wenigstens eine periphere Schaltung entsprechend der Speicherzelle ausgebildet ist, und benachbarte Halbleiterchips miteinander über Durchgangselektroden verbunden sind, die an wenigstens einem Teil der Halbleiterchips vorgesehen sind, wobei die Halbleiterspeichervorrichtung aufweist:

Seriell-Parallel-Konversionsmittel zum temporären Speichern von Einschreibdaten, die von dem Schnittstellenchip über die Durchgangselektrode seriell zugeführt worden sind, und Leiten der temporär gespeicherten Einschreibdaten parallel zu einer internen Schaltung der Anzahl von Kernchips; und

Parallel-Seriell-Konversionsmittel zum temporären Speichern der Lesedaten, die parallel durch die internen Schaltungen der Kernchips ausgegeben worden sind, und zum seriellen Zuführen der temporär gespeicherten Lesedaten zu dem Schnittstellenchip über die Durchgangselektrode.






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