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Dokumentenidentifikation DE102005023119A1 18.01.2007
Titel Maskenprogrammierbares Logikmakro
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Scheppler, Michael, 82194 Gröbenzell, DE;
Kamp, Winfried, 81739 München, DE;
Koeppe, Siegmar, 81543 München, DE
Vertreter PAe Reinhard, Skuhra, Weise & Partner GbR, 80801 München
DE-Anmeldedatum 19.05.2005
DE-Aktenzeichen 102005023119
Offenlegungstag 18.01.2007
Veröffentlichungstag im Patentblatt 18.01.2007
IPC-Hauptklasse H01L 27/118(2006.01)A, F, I, 20051017, B, H, DE
IPC-Nebenklasse H01L 21/8234(2006.01)A, L, I, 20051017, B, H, DE   H01L 27/088(2006.01)A, L, I, 20051017, B, H, DE   H01L 21/762(2006.01)A, L, I, 20051017, B, H, DE   H01L 23/525(2006.01)A, L, I, 20051017, B, H, DE   
Zusammenfassung Maskenprogrammierbares Logikmakro (1) mit mindestens drei Eingangsanschlüssen (13-18) und einem Ausgangsanschluss (7) mit mindestens drei auf einem Halbleitersubstrat (39) ausgebildeten Transistoren (2, 3, 4) eines ersten Satzes (1) von Transistoren, welche jeweils eine steuerbare Strecke (S-D) und einen Steueranschluss (G) aufweisen, wobei die steuerbaren Strecken (S-D) zwischen einem Versorgungsanschluss (5) und dem Ausgangsanschluss (7) miteinander seriell durch Metallisieren von ersten Metallisierungsbereichen (6, 8, 9) verbindbar sind, wobei die Transistoren (2, 3, 4) auf dem Halbleitersubstrat (39) derart angeordnet sind, dass mindestens eine steuerbare Strecke (S-D) durch Metallisieren eines ersten Metallisierungsbereichs (6, 8, 9) überbrückbar ist und wobei ein jeweiliger Eingangsanschluss (13-18) an einen jeweiligen Steueranschluss (G) durch Metallisieren eines zweiten Metallisierungsbereiches (19, 20, 21) verbindbar ist.

Beschreibung[de]

Die vorliegende Erfindung betrifft ein maskenprogrammierbares Logikmakro, insbesondere zur Ausbildung eines Logikschaltkreises, welcher eine beliebige Boolesche Funktion realisiert.

Der Entwurf von digitalen elektronischen Schaltungen ist heutzutage durch ständige Steigerung der Schaltungskomplexität, einem anhaltenden Drang zur Miniaturisierung und starkem Zeit- und Kostendruck für die Schaltkreisanwender und – Hersteller gekennzeichnet. Um bei ändernden Anforderungen an digitale Schaltkreise schnell reagieren zu können, sind daher sogenannte FPGA (Field Programme Gate Arrays) entwickelt worden, die logische Schaltungen darstellen, welche von dem Anwender selbst programmiert werden können. FPGA weisen eine Feldanordnung von programmierbaren Logikmakros auf, die jeweils logische Funktionen ausführen können. Ein komplexer Logikchip mit logischen Funktionen wird dann durch Programmierung von Verbindungen bzw. die Vernetzung der Logikmakros miteinander erreicht.

Die einzelnen Logikmakros oder logischen Zellen basieren im Wesentlichen auf Anordnungen von Nachschlagetabellen (look-up tables), die eine Boolesche Funktion realisieren. Eine Nachschlagetabelle mit N-Eingängen sollte so Boolesche Funktionen realisieren können. Bei drei Eingangssignalen sind dies beispielsweise 256 mögliche Boolesche Funktionen. Die Flexibilität von FPGA-Architekturen durch „im Feld" mögliche Programmierbarkeit, erfordert ein aufwändiges flächenintensives Verbindungssystem, Konfigurationsspeicherelemente und eine umfangreiche Verdrahtung, wodurch FPGA-Bausteine verhältnismäßig langsame Verarbeitungszeiten aufweisen und zudem in der Entwicklung und Anschaffung teuer sind.

Ein Kompromiss zwischen verhältnismäßig leichter Anpassbarkeit ihrer Logikfunktionen und hoher Verarbeitungsgeschwindigkeit stellen sogenannte anwendungsspezifische, integrierte Schaltkreise (ASIC = Application Specific Integrated Circuit) dar. Als ASICs sind insbesondere Gate-Arrays zu nennen, die eine regelmäßige Anordnung von digitalen Grundelementen enthalten, welche durch Zwischenverbindungen miteinander im Herstellungsprozess verknüpft werden können.

Strukturierte ASICs sind teilweise vorgefertigte und vordefinierte elektronische Schaltkreise, die in anwendungsspezifische Logikschaltkreise während des Fabrikationsprozesses beispielsweise durch besonders angepasste Maskierungsschritte überführt werden. Üblicherweise werden in dem Herstellungsprozess prozesstechnisch Schalter für die Festlegung der Signalwege innerhalb des ASICs gesetzt, wie beispielsweise durch Vias oder aufgebrachte Metallverbindungen.

Das Dokument US 6,285,218 B1 beschreibt beispielsweise ein Verfahren zum Herstellen von programmierbaren Logikzellenfeldern, bei denen Logikzellen mittels standardisierter Masken ausgebildet werden. Nachteilig ist dabei vor allem, dass in der Herstellung zum Ausbilden einer einzelnen derartigen Logikzelle mehrere verschiedene Masken für die notwendigen Standardelemente verwendet werden müssen. Außerdem können nur eine begrenzte Anzahl von Booleschen Funktionen mittels der Logikelemente aus der US 6,285,218 B1 realisiert werden.

Ein flexibel einsetzbares Logikmakro sollte jedoch bei einer vorgegebenen Anzahl von Eingangssignalen alle möglichen Booleschen Funktionen, also bei N-Eingangssignalen Boolesche Funktionen realisieren können. In der DE 3148410 C2 ist eine programmierbare Logikzelle mit drei Eingängen offenbart, wobei im Wesentlichen in Serie geschaltete Transistoren zwischen einer Versorgungsspannung und einem Ausgang programmierbar verschaltet angeordnet sind. Eingangssignale sind jeweils an die Steueranschlüsse der Transistoren geführt. Eine gewünschte Boolesche Funktion wird dadurch erzielt, dass die steuerbaren Strecken der Transistoren durch weitere Transistoren programmmierbar überbrückt werden können. Nachteilig ist auch bei der Logikschaltung gemäß der DE 3148410 C2, dass nur eine begrenzte Anzahl von Booleschen Funktionen realisiert werden können. Zudem erfordert die „im Feld"-Programmierbarkeit einen hohen Schaltungsaufwand, der sich in einem aufwändigen, viele Prozessierungsschritte umfassenden Herstellungsverfahren niederschlägt. Der Stand der Technik umfasst somit auch keine Logikmakros, die durch wenige im Herstellungsprozess spezifizierte Programmierungsschritte flexibel anpassbar sind.

Es ist daher eine Aufgabe der vorliegenden Erfindung, ein maskenprogrammierbares Logikmakro zu schaffen, das bei einer vorgegebenen Anzahl von Eingangssignalen möglichst viele potenzielle Boolesche Funktionen realisiert und dabei einfach in nur wenigen Programmierungsschritten in einem Herstellungsprozess anpassbar ist.

Diese Aufgabe wird durch ein maskenprogrammierbares Logikmakro mit den Merkmalen des Patentanspruchs 1 gelöst. Ferner löst ein Verfahren zum Programmieren eines Logikmakros mit den Verfahrensschritten des Patentanspruchs 13 diese Aufgabe.

Demgemäß ist ein maskenprogrammierbares Logikmakro vorgesehen, welches mindestens drei Eingangsanschlüsse und einen Ausgangsanschluss, mindestens drei auf einem Halbleitersubstrat ausgebildete Transistoren eines ersten Satzes von Transistoren mit jeweils einer steuerbaren Strecke und einem steuerbaren Anschluss aufweist. Dabei sind die steuerbaren Strecken zwischen einem Versorgungsanschluss und dem Ausgangsanschluss miteinander seriell durch Metallisieren von ersten Metallisierungsbereichen verbindbar. Ferner sind die Transistoren erfindungsgemäß derart auf dem Halbleitersubstrat angeordnet, dass mindestens eine steuerbare Strecke durch Metallisieren eines ersten Metallisierungsbereiches überbrückbar ist und ein jeweiliger Eingangsanschluss an einen jeweiligen steuerbaren Anschluss durch Metallisierung eines zweiten Metallisierungsbereiches verbindbar ist.

Erfindungsgemäß lässt sich mittels des maskenprogrammierbaren Logikmakros prinzipiell jede Boolesche Funktion darstellen. Die Transistoren sind dabei so angeordnet, dass die drei steuerbaren Strecken zwischen dem Versorgungsanschluss und dem Ausgangsanschluss miteinander seriell schaltbar sind, sofern entsprechende Metallisierungsbereiche die jeweiligen Source- und Drain-Anschlüsse miteinander verbinden. Alternativ lassen sich einzelne steuerbare Strecken durch einfaches Metallisieren überbrücken. Dadurch ist es möglich, beispielsweise durch einfache Maskenprogrammierung, das heißt Festlegung der zu metallisierenden Metallisierungsbereiche, die Verschaltung der jeweiligen Transistorkette festlegen. Die Eingangssignale sind dann an die jeweiligen Gate-Anschlüsse bzw. Steueranschlüsse der Transistoren ebenfalls durch Metallisieren von zweiten Metallisierungsbereichen verbindbar. Erfindungsgemäß ist daher durch eine Programmierungsmaske und nur einen Metallisierungsschritt in dem Herstellungsverfahren des Logikmakros seine logische Funktion festlegbar.

Bevorzugt ist mindestens ein weiterer Satz von Transistoren vorgesehen, welcher den Transistoren des ersten Satzes zwischen dem ersten Versorgungsanschluss und dem Ausgangsanschluss parallel geschaltet ist.

Somit ergeben sich parallel geschaltete Transistorketten, wobei die Eingangssignale jeweils an die Steueranschlüsse geführt sind und durch die Auswahl der Metallisierung der ersten Metallisierungsbereiche festgelegt, ob steuerbare Strecken von Transistoren überbrückt sind oder mit anderen steuerbaren Strecken seriell verbunden ausgeführt sind. Prinzipiell ergibt sich durch die Erweiterung des erfindungsgemäßen Logikmakros mit mehreren Sätzen von Transistoren ein größerer Darstellungsraum für die Realisierung von Booleschen Funktionen. Das heißt, je mehr Transistoren erfindungsgemäß vorgesehen sind, desto mehr verschiedene Boolesche Funktionen lassen sich maskenprogrammierbar festlegen.

Besonders bevorzugt ist auch mindestens ein erster komplementärer Satz von Transistoren zwischen einem zweiten Versorgungsanschluss und dem Ausgangsanschluss geschaltet.

In einer bevorzugten Ausführungsform des erfindungsgemäßen Logikmakros sind vier erste Sätze mit jeweils drei Transistoren und vier zweite Sätze mit jeweils drei komplementären Transistoren zum Realisieren einer Booleschen Funktion vorgesehen. Dabei werden die drei an den Eingangsanschlüssen anliegenden Signale der jeweiligen Booleschen Funktion unterzogen und es wird ein Funktionsergebnis als Ausgangssignal ausgegeben. Die bevorzugte Ausführungsform ermöglicht es daher, alle 256 Booleschen Funktionen für drei Eingangssignale programmierbar darzustellen. Die Auswahl der gewünschten zu programmierenden Booleschen Funktionen gibt dann die ersten und die zweiten Metallisierungsbereiche vor, welche in einem Herstellungsprozess zu metallisieren sind.

Bevorzugterweise weist ein jeweiliger Transistor in der Draufsicht im Wesentlichen einen rechteckigen dotierten Transistorbereich auf dem Halbleitersubstrat mit einem darauf ausgebildeten streifenförmigen Source-Bereich, Gate-Bereich und Drain-Bereich auf. Die Source-, Gate- und Drain-Bereiche verlaufen im Wesentlichen senkrecht zu einem auf dem Halbleitersubstrat ausgebildeten Ausgangsanschlussstreifen. Ferner sind die Source- und/oder Drain-Bereiche benachbarter Transistoren durch das Metallisieren der ersten Metallisierungsbereiche miteinander verbindbar. Diese günstige geometrische Anordnung ermöglicht eine besonders kleine und einfache Ausführung der Metallisierungsbereiche und damit eine einfache Programmierungsmaskenherstellung.

Vorteilhafterweise sind die Source-, Gate- und Drain-Bereiche eines Transistorsatzes jeweils im Wesentlichen auf einer Gerade angeordnet und jeweils durch Metallisieren der ersten und/oder zweiten Metallisierungsbereiche miteinander verbindbar. Somit ist es beispielsweise möglich, einfach eine steuerbare Strecke eines Transistors zu überbrücken, indem ein jeweiliger Source- oder Drain-Bereich als Verbindungssteg zwischen zwei weiteren den zu überbrückenden Transistor benachbarten Source- oder Drain-Bereiche dient. In einer bevorzugten Ausführungsform sind miteinander parallele Eingangsanschlussstreifen im Wesentlichen senkrecht zu den Gate-Bereichen vorgesehen. Dann sind die Gate-Anschlüsse durch Metallisieren der zweiten Metallisierungsbereiche mit den Eingangsanschlussstreifen verbunden.

Vorteilhafterweise weisen die Eingangs- und der Ausgangsanschlussstreifen und/oder die Source-, Gate- und Drain-Bereiche zumindest teilweise ein metallisches oder ein Metall aufweisendes Material auf. Die Gate-Bereiche weisen vorzugsweise Poly-Silizium auf. Die Transistoren sind bevorzugt als MOSFET-Transistoren ausgebildet. Ferner können die Transistoren in einer Transistormatrix matrixförmig angeordnet sein.

Ferner schafft die Erfindung ein Verfahren zum Programmieren eines Logikmakros, insbesondere eines erfindungsgemäßen Logikmakros mit den Verfahrensschritten:

  • a) Bereitstellen eines vorgefertigten Logikmakros mit mindestens drei auf einem Halbleitersubstrat ausgebildeten Transistoren, wobei die Transistoren jeweils Source-, Gate- und Drain-Bereiche aufweisen, die derart angeordnet sind, dass eine jeweilige unterhalb eines Gate-Bereichs liegende steuerbare Strecke durch einen Source- oder Drain-Bereich mittels Metallisieren von ersten Metallisierungsbereichen überbrückbar ist oder mindestens ein Source-Bereich eines ersten Transistors mit einem Drain-Bereich eines zweiten Transistors miteinander mittels Metallisieren eines ersten Metallisierungsbereichs verbindbar sind, und mit mindestens einem Versorgungsanschlussstreifen und einem Ausgangsanschlussstreifen;
  • b) Metallisieren erster Metallisierungsbereiche auf dem Halbleitersubstrat mittels einer Programmierungsmaske derart, dass eine jeweilige erste steuerbare Strecke entweder seriell mit einer zweiten steuerbaren Strecke verbunden ist oder durch einen jeweiligen Source- oder Drain-Bereich überbrückt ist und mindestens ein Source-Bereich mit dem Versorgungsanschlussstreifen verbunden ist und mindestens ein Drain-Bereich mit dem Ausgangsanschlussstreifen verbunden ist;
  • c) Metallisieren zweiter Metallisierungsbereiche auf den Gate-Bereichen der Transistoren; und
  • d) Ausbilden von mindestens drei Eisgangsanschlussstreifen auf den zweiten Metallisierungsbereichen.

Die Programmierung bzw. Festlegung der jeweiligen Booleschen Funktionen, welche an den Eingangssignalen durchgeführt werden soll, ist erfindungsgemäß durch eine einzige Maske, welche die zu metallisierenden Metallisierungsbereiche festlegt, programmierbar. Es ist daher erfindungsgemäß besonders leicht, die Logikmakros zu einem anwenderspezifisch anpassbaren Gesamtlogikchip zusammenzuschalten bzw. gemeinsam auszubilden. Durch das Vorhalten von erfindungsgemäßen vorgefertigten Logikmakros vermindert sich gegenüber dem Stand der Technik erheblich der Herstellungsaufwand und insbesondere die Herstellungskosten für Belichtungsmasken. Erfindungsgemäß sind lediglich Standard-Programmierungsmasken vorzusehen, die die gewünschten Booleschen Funktionen in dem Logikmakro umsetzen.

Besonders bevorzugt werden der Versorgungsanschlussstreifen, der Ausgangsanschlussstreifen und die ersten metallisierten Metallisierungsbereiche in derselben Prozessierungsschicht auf dem vorgefertigten Logikmakro ausgebildet. Durch diese Maßnahme wird zusätzlich ein Prozessierungsschritt in dem Herstellungsverfahren der Logikmakros eingespart, da die Versorgungsanschlussstreifen und der Ausgangsanschlussstreifen immer vorgehalten werden muss. Erfindungsgemäß lässt sich dies also vorteilhaft in einer Programmierungsmaske zusammenfassen. Bevorzugterweise sind die Transistoren in einem CMOS-Prozess hergestellt.

Weitere vorteilhafte Ausgestaltungen und Weiterbildungen der vorliegenden Erfindung sind Gegenstand der Unteransprüche und der im Folgenden unter Bezugnahme auf die Figuren beschriebenen Ausführungsbeispiele.

In den Figuren zeigt:

1: eine Grundform des erfindungsgemäßen Logikmakros;

2: ein Schaltungsschema einer bevorzugten Ausführungsform des Logikmakros;

3: ein bevorzugtes Layout des erfindungsgemäßen Logikmakros;

4: ein Schaltungsschema eines als NAND-Gatter programmierten Logikmakros;

5: eine programmierte Schaltung als NAND-Gatter des Logikmakros;

6: ein Programmierungslayout des als NAND-Gatter programmierten Logikmakros;

7: ein Schaltungsschema des als NXOR-Gatter programmierten Logikmakros;

8: ein Layout des als NXOR-Gatter programmierten Logikmakros;

In den Figuren sind, sofern nichts Anderes angegeben ist, gleiche oder funktionsgleiche Elemente mit denselben Bezugszeichen versehen worden.

Die 1 zeigt eine Grundschaltung des erfindungsgemäßen maskenprogrammierbaren Logikmakros 1. Dabei ist ein erster, zweiter und dritter PMOS-Transistor 2, 3, 4 mit jeweils einem Source-, Gate- und Drain-Anschluss S, G, D vorgesehen. Der Source-Anschluss S des ersten PMOS-Transistors 2 ist an einen Versorgungsanschluss 5 mit dem Versorgungsspannungspotenzial VDD verbunden und der Drain-Anschluss D des dritten PMOS-Transistors 4 ist über einen „Schalter" 6 an einen Ausgangsanschluss 7 verbunden. Die steuerbaren Strecken bzw. die jeweiligen Source-Drain-Strecken der Transistoren 2, 3 und 4 sind seriell zwischen dem Versorgungsanschluss 5 und dem Ausgangsanschluss 7 schaltbar. Dabei sind zwischen dem Drain-Anschluss D des ersten Transistors 2 und dem Source-Anschluss S des zweiten Transistors 3 und zwischen dem Drain-Anschluss D des zweiten Transistors 3 und dem Source-Anschluss S des dritten Transistors 4 jeweils Schalter 8, 9 dargestellt, welche entweder die jeweiligen Source- und Drain-Anschlüsse S, D unterschiedlicher Transistoren 2, 3, 4 verbinden oder mittels Überbrückungsleitungen 10, 11, 12 die jeweilige steuerbare Strecke bzw. Source-Drain-Strecke eines Transistors 2, 3, 4 überbrücken.

Die Schalterstellung lässt sich erfindungsgemäß durch Metallisieren von Metallisierungsbereichen maskenprogrammierbar festlegen. Das hier dargestellte Logikmakro 1 ist auf einem Halbleitersubstrat ausgeführt, welches hier nicht dargestellt ist. Hier und im Folgenden sind Schalter, wie beispielsweise 6, 8, 9 derart zu verstehen, dass durch Ausbilden von metallisierten Metallisierungsbereichen auf dem entsprechenden Halbleitersubstrat eine der Schalterstellungen in dem Herstellungsverfahren festgelegt werden.

Es sind ferner Eingangsanschlüsse 13, 14, 15 zum Einkoppeln jeweiliger Eingangssignale a, b, c und komplementäre Eingangsanschlüsse 16, 17, 18 zum Einkoppeln jeweiliger komplementärer Eingangssignale a_n, b_n, c_n vorgesehen. Die jeweiligen Gate-Anschlüsse G der Transistoren 2, 3, 4 sind über Schalter 19, 20, 21 jeweils an einen Eingangsanschluss 13, 14, 15 oder komplementären Eingangsanschlüssen 16, 17, 18 schaltbar. Dabei wird die Schaltbarkeit wiederum als Verbindung zwischen einem jeweiligen Gate-Anschluss G und dem Eingangsanschluss 13, 14, 15 oder komplementären Eingangsanschlüssen 16, 17, 18 durch Metallisieren zweier Metallisierungsbereiche auf dem Halbleitersubstrat verstanden.

Die jeweiligen komplementären Eingangssignale a_n, b_n, c_n können aus den Eingangssignalen a, b, c mittels einer Inverterschaltung 22 gewonnen werden, wie sie beispielsweise in der 1B dargestellt ist. Durch die Wahl der Verbindungen bzw. durch die Schaltereinstellungen der Schalter 6, 8, 9, 19, 20, 21 wird eine logische Funktion bzw. Boolesche Funktion der Logikmakros festgelegt.

Falls ein Satz von drei Transistoren, wie er in der 1A dargestellt ist, gemäß der 1C programmiert bzw. konfiguriert ist, ergibt sich eine logische UND-Verknüpfung der Eingangssignale a, b, c. In diesem Beispiel der 1C ist ein erstes komplementäres bzw. inverses Eingangssignal a_n dem Gate-Anschluss bzw. Steueranschluss des ersten Transistors 2 zugeführt, ein inverses zweites Eingangssignal b_n dem Gate-Anschluss des zweiten Transistors 3 und ein inverses drittes Eingangssignal c_n dem Gate-Anschluss des vierten Transistors zugeführt. Die steuerbaren Strecken der Transistoren sind seriell zwischen dem Versorgungsanschluss und dem Ausgangsanschluss verbunden. Wie bereits zu den Schaltern in 1A angemerkt, sind die entsprechenden Verbindungen durch Metallisierung von erfindungsgemäß vorgesehenen Metallisierungsbereichen auf dem Halbleitersubstrat ausgeführt.

Das maskenprogrammierbare Logikmakro 1 mit drei Eingängen bzw. zur Verarbeitung von drei Eingangssignalen a, b, c kann acht verschiedene (23) logische Eingangszustände haben. Um für alle diese möglichen Eingangszustände Signalpfade zu realisieren, müssten acht derartige verschieden programmierte bzw. konfigurierte Logikmakros 1 in einem Logikmakro vorgesehen werden. Untersuchungen der Anmelderin ergeben jedoch, dass zur Realisierung aller Booleschen Funktionen lediglich drei Sätze von Transistoren notwendig sind. Mathematisch kann eine Minimierung durchgeführt werden, wodurch Permutationen der logischen Pegel von Eingangssignalen nicht mehr mehrfach durch entsprechende Sätze von Transistoren berücksichtigt werden müssen. Die Booleschen Funktionen, welche die meisten Sätze von Transistoren zur Realisierung benötigen, sind die Konjunktion (UND bzw. AND) und die Antivalenz (auch exklusives ODER genannt) EXOR. Eine EXOR-Funktion kann beispielsweise für drei Eingangssignale mit vier Transistorsätzen gemäß der Vorschrift a·b n·c n + a n·b·c n + a n·b n·c + a·b·c realisiert werden. Weitere konkrete Ausführungsbeispiele sind im Folgenden näher erläutert.

In der 2 ist ein Schaltungsschema eines Ausführungsbeispiels des erfindungsgemäßen Logikmakros 100 dargestellt.

Um mit dem Logikmakro 100 alle möglichen 256 Booleschen Funktionen für drei Eingangssignale bzw. Größen a, b, c realisieren zu können, sind vier Sätze 1, 24, 25, 26 von Transistoren parallel zwischen Versorgungsanschlüssen 5, die jeweils ein erstes Versorgungsspannungspotenzial VDD liefern, und einer Ausgangsleitung 31, die an einen Ausgangsanschluss 7 führt, geschaltet.

Die Sätze von Transistoren 1, 24, 25, 26 sind jeweils, wie in der 1A ausgeführt, vorgesehen. Der erste, zweite, dritte und vierte Satz 1, 24, 25, 26 ist aus PMOS-Transistoren aufgebaut. Ferner sind weitere vier Sätze 27, 28, 29, 30 aus komplementären NMOS-Transistoren parallel zwischen der Ausgangsleitung 31 und zweiten Versorgungsanschlüssen 32, welche jeweils auf einem zweiten Versorgungsspannungspotenzial VSS liegen, geschaltet.

Beispielsweise ist das erste Versorgungspannungspotenzial VDD als erster logischer Pegel, High (1), und das zweite Versorgungsspannungspotential VSS als zweiter logischer Pegel, Low (0), verwendet.

Die Numerierung der Transistoren der zweiten, dritten und vierten Sätze 24, 25, 26, entspricht der des ersten Satzes 1, wobei die ersten Transistoren der zweiten, dritten und vierten Sätze jeweils mit 102, 202 bzw. 302 numeriert sind. Ebenso sind die entsprechenden Schalter bzw. Metallisierungsbereiche mit 108, 208, 308 usw. bezeichnet.

Der erste, zweite, dritte und vierte komplementäre Satz 27, 28, 29, 30 von Transistoren ist im Wesentlichen wie der erste Satz 1 aufgebaut. Dabei sind die Source-Drain-Strecken des ersten, zweiten und dritten Transistors 702, 703, 704 über die Schalter 706, 708, 709 in Serie zwischen dem zweiten Versorgungsanschluss 33 und der Ausgangsleitung 31 bzw. dem Ausgangsanschluss 7 schaltbar. Je nach Konfiguration bzw. Stellung der Schalter 706, 708, 709 lassen sich die steuerbaren Strecken der Transistoren 702, 703, 704 überbrücken. An die Gate-Anschlüsse der Transistoren 702, 703, 704 sind über Schalter 719, 720, 721 an die Eingangssignale a, b, c oder die jeweiligen invertierten Eingangssignale a_n, b_n, c_n ankoppelbar. Die Bezeichnung der ersten, zweiten und dritten Transistoren 402, 403, 404, 502, 503, 504, 602, 603, 604 des ersten, zweiten und dritten komplementären Satzes 27, 28, 29 ist jeweils analog gewählt. Das selbe gilt für die Schalter bzw. metallisierbaren Metallisierungsbereiche 406, 408, 409, 419, 420, 421, 506, 508, 509, 519, 520, 521, 606, 608, 608, 609, 619, 620, 621.

Die jeweiligen invertierten Eingangssignale a_n, b_n, c_n können durch Inverterschaltungen, wie sie in der 2B dargestellt sind, erzeugt werden. Dazu wird für das Logikmakro 100 ferner ein erster, zweiter und dritter Inverter 33, 34, 35 mit einem jeweiligen an dem Eingang vorgeschalteten Schalter 36, 37, 38 vorgehalten. An dem Ausgang eines jeweiligen Inverters 33, 34, 35 ist so bei entsprechender Schalterstellung ein komplementäres oder inverses Eingangssignal a_n, b_n, c_n abgreifbar. In einer alternativen Schalterstellung, die jeweils wiederum durch Metallisieren von Metallisierungsbereichen herstellbar sind, wird durch Zuführen des ersten Versorgungsspannungspotenzials VDD bzw. des ersten logischen Pegels an dem Ausgang der Inverter 33, 34, 35 jeweils der zweite logische Pegel ausgegeben.

Durch Festlegen der Schalterstellungen lässt sich durch das erfindungsgemäße Logikmakro 100 jede logische Funktion für drei Eingangsvariablen realisieren.

In der 3 ist das nicht-programmierte Logikmakro 100 in einem beispielhaften Layout dargestellt. Auf einem Halbleitersubstrat 39 sind PMOS-Transistoren 2, 3, 4 ausgebildet, von denen im Folgenden beispielhaft ein erster Satz 1, welcher dem ersten Satz 1 in 2 entspricht, beschrieben. Die Transistoren 2, 3, 4 weisen jeweils einen Gate-Bereich 40, 41, 42 auf, der aus Poly-Silizium ausgeführt ist.

Ferner ist jeweils ein Source-Bereich 43, 44, 45 und ein Drain-Bereich 46, 47, 48 vorgesehen. Prinzipiell hängt die Bezeichnung Drain- oder Source-Bereich von der Verschaltung der entsprechenden Bereiche bezüglich des Versorgungsspannungspotenzials ab. Die Transistoren 2, 3, 4, 102, 103, 104, 202, 203, 204, 302, 303, 304 sowie die entsprechenden komplementären PMOS-Transistoren 402, 403, 403, 502, 503, 504, 602, 603, 604, 702, 703, 704 sind matrixförmig angeordnet.

Es ist ein aus Metall ausgeführter erster Versorgungsanschlussstreifen 49, ein zweiter Versorgungsanschlussstreifen 50 und ein Ausgangsanschlussstreifen 51 jeweils parallel zueinander vorgesehen, wobei der Ausgangsanschlussstreifen die Ausgangsleitung 31 ausbildet.

Die Gate-Bereiche 40, 41, 42 eines Satzes 1 von Transistoren 2, 3, 4 sind auf einer Geraden angeordnet, die Source-Bereiche 43, 44, 45 sind auf einer Geraden angeordnet und die Drain-Bereiche 46, 47, 48 sind im Wesentlichen auf einer Gerade angeordnet.

Die Versorgungsanschlussstreifen 49, 50, der Ausgangsanschlussstreifen 51 und die streifenförmigen Drain- und Source-Bereiche 43, 44, 45, 46, 47, 48 sind bevorzugt in einem Prozess-Schritt in einem Metall M1 in einer Schicht ausgeführt.

Zwischen den Source-Bereichen 43, 44, 45 des ersten Satzes 1 der Transistoren 2, 3, 4 sind erste Metallisierungsbereiche X1 vorgesehen, wie auch zwischen den Versorgungsanschlussstreifen 49 und den daran angrenzenden Source- und Drain-Bereichen 43, 46. Erste Metallisierungsbereiche sind auch zwischen dem Ausgangsanschlussstreifen 51 und den daran angrenzenden Source-Drain-Bereichen 45, 48 vorgesehen.

Durch Metallisieren einzelner Metallisierungsbereiche, beispielsweise dem Metallisierungsbereich zwischen dem Source-Bereich 43 und dem Versorgungsstreifen 49 sowie zwischen dem Drain-Bereich 46 und dem Drain-Bereich 47 und zwischen dem Drain-Bereich 47 mit dem Drain-Bereich 48 sowie zwischen dem Drain-Bereich 48 und dem Ausgangs-Streifen 51 kann einfach eine elektrische Verbindung geschaffen werden. Somit würde die steuerbare Strecke des Transistors 2 zwischen dem Versorgungsanschlussstreifen 49 und dem Ausgangsanschlussstreifen 51 geschaltet.

Es sind ferner parallel zu den Versorgungsanschlussstreifen 49, 50 und dem Ausgangsanschlussstreifen 51 Verbindungsstege 52 ebenfalls aus dem ersten Metall M1 zwischen den Metallisierungsbereichen X1 vorgesehen.

Um die Steueranschlüsse bzw. Gate-Bereiche 40, 41, 42 zu kontaktieren, sind zweite Metallisierungsbereiche X2 vorgesehen, die beispielsweise als vertikale Vias ausgeführt sein können, über die parallel zu dem Ausgangsstreifen 51 und Versorgungsanschlussstreifen 49, 50 Eingangsanschlussstreifen 53, 54 in einer zweiten Metall-Lage M2 ausgeführt sind. Durch Metallisieren der zweiten Metallisierungsbereiche X2 lässt sich festlegen, mit welchem der Anschlussstreifen 53, 54 der jeweilige Gate-Bereich 40 gekoppelt werden soll. Hier ist beispielhaft an den ersten Eingangsanschlussstreifen 53 das Eingangssignal a und an den zweiten Eingangsanschlussstreifen 54 das komplementäre Eingangssignal a_n geführt.

Die jeweiligen ersten Metallisierungsbereiche X1 entsprechen somit den in 2 dargestellten Schaltern 6, 8, 9, 106, 108, 109, 206, 208, 209, 306, 308, 309, 406, 408, 408, 506, 508, 509, 606, 608, 609, 706, 708, 709. Die zweiten Metallisierungsbereiche entsprechen demzufolge den Schaltern 19, 20, 21, 119, 120, 121, 219, 220, 221, 319, 320, 321, 419, 420, 421, 519, 520, 521, 619, 620, 621, 719, 720, 721.

Erfindungsgemäß lassen sich durch einfache Maskenprogrammierung, das heißt Festlegung der zu metallisierenden Metallisierungsbereiche X1, X2, jede mögliche Schalterstellung, wie in der 2 angedeutet ist, erzielen. Somit kann durch Festlegen einer einzigen Belichtungsmaske, die wiederum die Metallisierung der Metallisierungsbereiche definiert, das entsprechend erfindungsgemäß ausgeführte Logikmakro konfiguriert bzw. programmiert werden. Das hier dargestellte Logikmakro 100 ermöglicht es, alle 256 möglichen Booleschen Funktionen mit drei Eingangsvariablen zu realisieren.

Durch das erfindungsgemäße Logikmakro ist daher der Entwurfsaufwand für anwenderspezifisch angepasste Logikschaltungen, die aus erfindungsgemäßen Logikmakros aufgebaut sind, erheblich vereinfacht. Es ist lediglich ein erfindungsgemäß vorgefertigtes Logikmakro 100 vorzuhalten und Programmierungsmasken für die jeweiligen gewünschten Booleschen Funktionen zu erstellen.

In der 4 ist ein Ausführungsbeispiel für ein als NAND-Gatter programmiertes erfindungsgemäßes Logikmakro 200 dargestellt.

Um eine entsprechende NAND-Funktion zu realisieren, sind lediglich der erste Satz 1 der Transistoren und der erste, zweite und dritte Satz der komplementären Transistoren notwendig. Durch Programmieren der Schalter 6, 8, 9, 19, 20, 21, 406, 408, 409, 421, 506, 508, 509, 520, 606, 608, 609 und 619 ist die Verschaltung vollständig festgelegt. Die übrigen Schalter werden nicht verwendet bzw. die entsprechenden Metallisierungsbereiche in dem Layout werden nicht metallisiert.

Ein entsprechend dem NAND-Gatter 200 programmiertes Logik-Gatter als Layout ist in der 5 dargestellt. Dazu sind die den Schaltern entsprechenden Metallisierungsbereiche des zunächst nicht programmierten Logikmakros, so wie es beispielsweise in der 3 als 100 bezeichnet ist, in einem Programmierungsverfahrensschritt metallisiert worden. In der 5 sind nun die den Schaltern entsprechenden Metallisierungsstellen, welche genutzt sind bzw. metallisiert wurden, mit den Bezugszeichen für die entsprechenden Schalter aus der 4 bezeichnet.

Ferner sind Metallisierungsstellen 55, 56, 57, 58 metallisiert, um den Source-Bereich 43 des ersten Transistors 2 mit dem Versorgungsanschlussstreifen 49 zu verbinden und die jeweiligen Source-Bereiche der Transistoren 402, 502, 602 mit dem zweiten Versorgungsanschlussstreifen 50 zu verbinden.

Durch die Wahl der metallisierten Metallisierungsbereiche, welche in der ersten Metall-Lage M1 realisiert sind, ergibt sich eine Verschaltung der Transistoren 2, 3, 4, 404, 503, 602 wie es in der 6 als Schaltung dargestellt ist. Die Transistoren 102, 103, 104, 202, 203, 204, 302, 303, 304, 402, 403, 502, 504, 603, 604, 702, 703, 704 sind nicht verwendet.

Beispielsweise ist die steuerbare Strecke des PMOS-Transistors 403 durch die Schalterstellung bzw. Metallisierung der Metallisierungsbereiche 408, 409 durch den Source-Bereich des Transistors 403 überbrückt.

Die Eingangssignale a, b, c, a_n, b_n, c_n sind über die parallelen Eingangsanschlussstreifen 53, 59, 60, 61, 62, 63 mittels der entsprechenden zweiten Metallisierungsbereiche 19, 20, 21, 421, 520 und 619 an die entsprechenden Gate-Bereiche gekoppelt.

Eine Festlegung der gewünschten Booleschen Funktion erfolgt daher lediglich in einem Maskierungsschritt bzw. einem Herstellungsprozess-Schritt, indem eine Maske zum Metallisieren der hier verwendeten Metallisierungsbereiche 6, 8, 9, 19, 55, 56, 57, 58, 406, 408, 409, 421, 506, 508, 509, 520, 606, 608, 609, 619 verwendet wird.

Die somit realisierte Schaltung ist in der 6 vereinfacht dargestellt. Die steuerbaren Strecken des ersten, zweiten und dritten PMOS-Transistors 2, 3, 4 sind seriell zwischen dem Versorgungsanschluss 5 und dem Ausgangsanschluss 7 geschaltet, wobei dem Steueranschluss des PMOS-Transistors ein Eingangssignal a zugeführt ist, dem Steueranschluss des zweiten PMOS-Transistors 3 das Eingangssignal b und dem Steueranschluss des dritten Transistors 4 das Eingangssignal c zugeführt ist.

Der dritte NMOS-Transistor 404 des ersten Satzes 27 der komplementären Transistoren ist zwischen dem zweiten Versorgungsanschluss 32 und dem Ausgangsanschluss 7 geschaltet, wobei dem Steueranschluss des dritten komplementären NMOS-Transistors 404 das Eingangssignal a zugeführt ist.

Der zweite NMOS-Transistor 503 des zweiten komplementären Satzes 28 der Transistoren ist mit seiner steuerbaren Strecke zwischen dem Ausgangsanschluss 7 und dem zweiten Versorgungsanschluss 32 geschaltet, wobei dem Steueranschluss das Eingangssignal 8 zugeführt ist.

Die steuerbare Strecke des ersten NMOS-Transistors 602 des dritten Satzes 29 der komplementären Transistoren ist zwischen dem Ausgangsanschluss 7 und dem zweiten Versorgungsanschluss 32 geschaltet, wobei dem Steueranschluss das Eingangssignal c zugeführt ist.

Aus dieser erfindungsgemäß programmierten Verschaltung 200 ergibt sich eine Boolesche NAND-Funktion für die drei Eingangssignale a, b, c. Liegt beispielsweise eine Kombination von Eingangssignalen a = 0, b = 0, c = 0 an, wird ein Ausgangssignal Z = 1 ausgegeben. Für alle anderen Kombinationen von Eingangssignalpegeln lautet das Ausgangssignal Z = 0.

In der 7 ist ein weiteres Programmierbeispiel für das erfindungsgemäße Logikmakro angegeben.

In der Schemaschaltung 300 gemäß der 7 ist ein NXOR-Gatter realisiert. Zur Realisierung der NXOR-Funktion müssen alle Sätze der Transistoren verwendet werden. In der 7 sind die entsprechend zu setzenden bzw. mittels Metallisierung zu programmierenden Schalter beschriftet. Dieselben Bezugszeichen sind in 8 für die entsprechend metallisierten Metallisierungsbereiche in einem Layout 300' dargestellt. Neben den maskenprogrammierten Schalterstellungen sind die Metallisierungsbereiche 55, 56 zum Verbinden der Versorgungsanschlussstreifen 49, 50 mit den entsprechenden Transistoren vorgesehen.

In der hier dargestellten Variante des Layouts 300 sind die zweiten Metallisierungsbereiche 64 für die Kontaktierung der entsprechenden Gate-Bereiche in dem vierten Transistorsatz 26 und dem vierten komplementären Transistorsatz 30 fest vorgenommen. Das programmierbare Logikmakro kann ferner die in der 7 dargestellten Inverter-Anordnungen zur Erzeugung der inversen Eingangssignale a_n, b_n, c_n aufweisen. Die 7 und 8 stellen ein als NXOR-Gatter programmiertes Logikmakro dar. Die Eingangssignalkombination abc = 001, 010, 100 und 111 bewirken ein Ausgangssignal Z = 0 und die Eingangskombination abc = 000, 110, 101, 001 bewirken eine logische 1 am Ausgangsanschluss.

Obwohl die vorliegende Erfindung anhand von besonderen Ausführungsbeispielen erläutert wurde, ist sie nicht darauf beschränkt, sondern kann auf beliebige Art und Weise modifiziert werden, ohne von dem grundlegenden Prinzip der Erfindung abzuweichen.

Insbesondere muss das Layout für ein erfindungsgemäßes maskenprogrammierbares Logikmakro nicht zwingend die Geometrie und Topologie, wie es in den 3, 5, und 8 dargestellt ist, aufweisen.

Obwohl die Ausführungsbeispiele Boolesche Funktionen mit drei Eingängen realisieren, ist die Erfindung beliebig erweiterbar, beispielsweise auf vier Eingangssignale, indem erfindungsgemäß angeordnete Sätze von Transistoren mit mehr als drei Transistoren vorgesehen werden. Um vier Eingangssignale beliebig boolesch zu verarbeiten, ist beispielsweise eine Transistor-Matrix aus vier Transistorsätzen mit jeweils vier Transistoren auszuführen und die selbe Anzahl von komplementären Transistoren. Damit erhielte man für die Realisierung von vier Eingangssignal-abhängigen Booleschen Funktionen 32 Transistoren.

Um Boolesche Funktionen mit mehr als drei Eingangsvariablen zu realisieren, ist auch eine Multiplexung von mehreren erfindungsgemäßen programmierten Logikmakros bzw. Funktionsgeneratoren an drei Eingängen möglich. Dann können die Eingangssignale a, b, c für parallel geschaltete Logikmakros verwendet werden, wobei ein viertes Eingangssignal einen Multiplexer steuert, der zwischen den Ausgangssignalen der beiden Logikmakros umschaltet.

Falls bestimmte ausgewählte Boolesche Funktionen nicht notwendigerweise realisiert werden müssen, kann das entsprechende Layout für das erfindungsgemäße Logikmakro weiter vereinfacht werden. Wenn beispielsweise auf die Funktion XOR verzichtet werden kann, ist es möglich, die in der 8 dargestellt, die Sätze 26 und 30 der Transistoren jeweils fest mit den Eingangssignalen a, b, c bzw. nicht invertierten Eingangssignalen a_n, b_n, c_n zu verbinden.

Es ist ferner möglich, durch günstige Verschaltung einige der Transistoren einzusparen. Es ist beispielsweise möglich, in 7 bzw. 8 eine horizontale Verbindung zwischen dem Drain-Anschluss D des Transistors 402 und dem Source-Anschluss S des Transistors 503 herzustellen sowie zwischen dem Drain-Anschluss des Transistors 602 und dem Source-Anschluss des Transistors 703. Die Transistoren 502 und 702 ließen sich damit einsparen. Analoge vereinfachende Schaltungen sind bei weiteren Transistoren möglich.

1
Logikmakro
2, 3, 4
Transistoren
5
Versorgungsanschluss
6
Schalter
7
Ausgangsanschluss
8, 9
Schalter
10, 11, 12
Überbrückungsleitung
13, 14, 15,
Eingangsanschluss
16, 17, 18
19, 20, 21
Schalter/Metallisierungsbereich
22
Inverter
23
UND-Gatter
24, 25, 26,
Transistorsatz
27, 28, 29, 30
31
Ausgangsleitung
32
Versorgungsanschluss
33, 34, 35
Inverter
36, 37, 38
Schalter/Metallisierungsbereich
39
Halbleitersubstrat
40, 41, 42
Gate-Bereich
43, 44, 45
Source-Bereich
46, 47, 48
Drain-Bereich
49, 50
Versorgungsanschlussstreifen
51
Aungangsanschlussstreifen
52
Verbindungssteg
53,54
Eingangsanschlussstreifen
55, 56, 57, 58
Metallisierungsbereich
59, 60, 61
Eingangsanschlussstreifen
62, 63
100
Logikmakro
102, 103, 104
PMOS-Transistor
106, 108, 109
Schalter/Metallisierungsbereich
119, 120, 121
202, 203, 204
PMOS-Transistor
206,208, 209,
219, 220, 221
Schalter/Metallisierungsbereich
302, 303, 304
PMOS-Transistor
306, 308, 309,
Schalter/Metallisierungsbereich
319, 320, 321
402, 403, 404
NMOS-Transistor
406, 408, 409,
Schalter/Metallisierungsbereich
419, 420, 421
502, 503, 504
NMOS-Transistor
506, 508, 509,
Schalter/Metallisierungsbereich
519, 520, 521
602, 603, 604
NMOS-Transistor
606, 608, 609,
Schalter/Metallisierungsbereich
619, 620, 621
702, 703, 704
NMOS-Transistor
706, 708, 709,
Schalter/Metallisierungsbereich
719, 720, 721
a, b, c
Eingangssignal
a_n, b_n, c_n
komplementäres Eingangssignal
VDD, VSS
Versorgungsspannungspotential
Z
Ausgangssignal
M1, M2
Metall
X1, X2
Metallisierungsbereich


Anspruch[de]
Maskenprogrammierbares Logikmakro (1)

a) mit mindestens drei Eingangsanschlüssen (1318) und einem Ausgangsanschluss (7);

b) mit mindestens drei auf einem Halbleitersubstrat (39) ausgebildeten Transistoren (2, 3, 4) eines ersten Satzes (1) von Transistoren, welche jeweils eine steuerbare Strecke (S-D) und einen Steueranschluss (G) aufweisen;

c) wobei die steuerbaren Strecken (S-D) zwischen einem Versorgungsanschluss (5) und dem Ausgangsanschluss (7) miteinander seriell durch Metallisieren von ersten Metallisierungsbereichen (6, 8, 9) verbindbar sind;

d) wobei die Transistoren (2, 3, 4) auf dem Halbleitersubstrat (39) derart angeordnet sind, dass mindestens eine steuerbare Strecke durch Metallisieren (S-D) eines ersten Metallisierungsbereichs (6, 8, 9) überbrückbar ist; und

e) wobei ein jeweiliger Eingangsanschluss (1318) an einen jeweiligen Steueranschluss (G) durch Metallisieren eines zweiten Metallisierungsbereiches (19, 20, 21) verbindbar ist.
Logikmakro (1, 100) nach Anspruch 1, dadurch gekennzeichnet, dass mindestens ein weiterer Satz (24, 25, 26) von Transistoren (102, 103, 104, 202, 203, 204, 302, 303, 304) vorgesehen ist, welcher den Transistoren (2, 3, 4) des ersten Satzes (1) zwischen dem ersten Versorgungsanschluss (5) und dem Ausgangsanschluss (7) parallel geschaltet ist. Logikmakro (1, 100) nach Anspruch 2, dadurch gekennzeichnet, dass mindestens ein erster komplementärer Satz (27, 28, 29, 30) von Transistoren (402, 403, 404, 502, 503, 504, 602, 603, 604, 702, 703, 704) zwischen einem zweiten Versorgungsanschluss (32) und dem Ausgangsanschluss (7) geschaltet ist. Logikmakro (1, 100) nach wenigstens einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass vier erste Sätze (1, 24, 25, 26) mit jeweils drei Transistoren (2, 3, 4, 102, 103, 104, 202, 203, 204, 302, 303, 304) und vier zweite Sätze (27, 28, 29, 30) mit jeweils drei komplementären Transistoren (402, 403, 404, 502, 503, 504, 602, 603, 604, 702, 703, 704) zum Realisieren einer Booleschen Funktion vorgesehen sind, wobei die drei an den Eingangsanschlüssen (1318) anliegenden Signale (a, b, c) der jeweiligen Booleschen Funktion unterzogen werden und ein Funktionsergebnisses als Ausgangssignal (Z) ausgegeben wird. Logikmakro (1, 100) nach Anspruch 4, dadurch gekennzeichnet, dass eine jeweilige Boolesche Funktion durch das Metallisieren der ersten und/oder zweiten Metallisierungsbereiche (X1, X2) festgelegt ist. Logikmakro (1, 100) nach wenigstens einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass ein jeweiliger Transistor (2) in der Draufsicht im Wesentlichen einen rechteckigen dotierten Transistorbereich (2) auf dem Halbleitersubstrat (39) mit einem darauf ausgebildeten streifenförmigen Source-Bereich (43), Gate-Bereich (40) und Drain-Bereich (46) aufweist, wobei die Source-, Gate- und Drain-Bereiche (43, 40, 46) im Wesentlichen senkrecht zu einem auf dem Halbleitersubstrat (39) ausgebildeten Ausgangsanschlussstreifen (51) verlaufen und Source- und/oder Drain-Bereiche (43, 44) benachbarter Transistoren (2, 3) durch das Metallisieren der ersten Metallisierungsbereiche (X1) miteinander verbindbar sind. Logikmakro (1, 100) nach Anspruch 6, dadurch gekennzeichnet, dass die Source-, Gate- und Drain-Bereiche (43, 45, 45; 40, 41, 42; 46, 47, 48) eines Transistorsatzes (1) jeweils im Wesentlichen auf einer Geraden angeordnet sind und durch Metallisieren der ersten und/oder zweiten Metallisierungsbereiche (X1, X2) miteinander verbindbar sind. Logikmakro (1, 100) nach Anspruch 6 oder 7, dadurch gekennzeichnet, dass miteinander parallele Eingangsanschlussstreifen (53, 54) im Wesentlichen senkrecht zu den Gate-Bereichen (40, 41, 42) vorgesehen sind, wobei die Gate-Bereiche (40, 41, 42) durch Metallisieren der zweiten Metallisierungsbereiche (X2) mit den Eingangsanschlussstreifen (53, 54) verbunden sind. Logikmakro (1, 100) nach Anspruch 8, dadurch gekennzeichnet, dass die Eingangs- und/oder der Aungangsanschlussstreifen (51, 53, 54) und/oder die Source-, Gate- und Drain-Bereiche (43, 40, 46) zumindest teilweise ein metallisches oder ein Metall aufweisendes Material aufweisen. Logikmakro (1, 100) nach einem der Ansprüche 6–9, dadurch gekennzeichnet, dass die Gate-Bereiche (40, 41, 42) Poly-Silizium aufweisen. Logikmakro (1, 100) nach wenigstens einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass die Transistoren als MOSFET-Transistoren ausgebildet sind. Logikmakro (1, 100) nach wenigstens einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass die Transistoren in einer Transistormatrix matrixförmig angeordnet sind. Verfahren zum Programmierbaren eines Logikmakros (1, 100) insbesondere nach einem der Ansprüche 1–12 mit den Verfahrensschritten:

a) Bereitstellen eines vorgefertigten Logikmakros (1, 100) mit mindestens drei auf einem Halbleitersubstrat (39) ausgebildeten Transistoren (2, 3, 4), wobei die Transistoren (2, 3, 4) jeweils Source-, Gate- und Drain-Bereiche (43, 40, 46) aufweisen, die derart angeordnet sind, dass eine jeweilige unterhalb eines Gate-Bereichs (40) liegende steuerbare Strecke durch einen Source- oder Drain-Bereich mittels Metallisieren von ersten Metallisierungsbereichen (506, 509) überbrückbar ist oder mindestens ein Source-Bereich eines ersten Transistors (2) mit einem Drain-Bereich eines zweiten Transistors miteinander mittels Metallisieren eines ersten Metallisierungsbereichs verbindbar sind, und mit mindestens einem Versorgungsanschlussstreifen (49, 50) und einem Ausgangsanschlussstreifen (51);

b) Metallisieren erster Metallisierungsbereiche (X1) auf dem Halbleitersubstrat (39) mittels einer Programmierungsmaske derart, dass eine jeweilige erste steuerbare Strecke entweder seriell mit einer zweiten steuerbaren Strecke verbunden ist oder durch einen jeweiligen Source- oder Drain-Bereich überbrückt ist und mindestens ein Source-Bereich (43) mit dem Versorgungsanschlussstreifen (50, 49) verbunden ist und mindestens ein Drain-Bereich mit dem Ausgangsanschlussstreifen verbunden (51) ist;

c) Metallisieren zweiter Metallisierungsbereiche (X2) auf den Gate-Bereichen der Transistoren (2, 3, 4); und

d) Ausbilden von mindestens drei Eingangsanschlussstreifen (53, 54, 59, 60) auf den zweiten metallisierten Metallisierungsbereichen (X2).
Verfahren nach Anspruch 13, dadurch gekennzeichnet, dass der Versorgungsanschlussstreifen (49, 50), der Ausgangsanschlussstreifen (51) und die ersten metallisierten Metallisierungsbereiche (X1) in derselben Prozessierungsschicht auf dem vorgefertigten Logikmakro (1, 100) ausgebildet werden. Verfahren nach Anspruch 13 oder 14, dadurch gekennzeichnet, dass die Transistoren in einem CMOS-Prozess hergestellt werden.






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