PatentDe  


Dokumentenidentifikation DE102005033003A1 25.01.2007
Titel Integrierte Schaltungsanordnung zur Potenzialerhöhung
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Schlaffer-Zannoth, Andreas, Dr., 81545 München, DE
Vertreter Epping Hermann Fischer, Patentanwaltsgesellschaft mbH, 80339 München
DE-Anmeldedatum 14.07.2005
DE-Aktenzeichen 102005033003
Offenlegungstag 25.01.2007
Veröffentlichungstag im Patentblatt 25.01.2007
IPC-Hauptklasse H02M 3/07(2006.01)A, F, I, 20051017, B, H, DE
IPC-Nebenklasse G11C 16/30(2006.01)A, L, I, 20051017, B, H, DE   
Zusammenfassung Integrierte Schaltungsanordnung zur Potenzialerhöhung mit einer ersten und zweiten Potenzialerhöhungsschaltung (1, 2) mit jeweils einem Eingang (E1, E2), der mit einem Versorgungspotenzialeingang (E) verbunden ist, und mit jeweils einem Ausgang (A1, A2) und mit einer Auswerteschaltung (3) mit einem ersten Eingang (I1), der mit dem Ausgang (A1) der ersten Potenzialerhöhungsschaltung (1) verbunden ist, und einem zweiten Eingang (I2), der mit dem Ausgang (A2) der zweiten Potenzialerhöhungsschaltung (2) verbunden ist, und einem Ausgang, wobei die erste und zweite Potenzialerhöhungsschaltung (1, 2) jeweils einen steuerbaren Schalter (T2, T5) mit einem jeweiligen Steuereingang (G2, G5) zum Verbinden des jeweiligen Eingangs (E1, E2) mit dem jeweiligen Ausgang (A1, A2) und ein Ansteuerelement (T3, T6) mit einem jeweiligen Steuereingang (G3, G6) aufweisen, wobei der jeweilige Steuereingang (G2, G5) der steuerbaren Schalter (T2, T5) über einen jeweiligen zweiten Kondensator (CB1, CB2) mit einem jeweiligen zweiten Taktsignaleingang (C3, C4) verbunden ist und weiter über das jeweilige Ansteuerelement (T3, T6) mit dem jeweiligen Ausgang (A1, A2) verbunden ist, wobei der jeweilige Steuereingang (G3, G6) des jeweiligen Ansteuerelements (T3, T6) mit dem jeweiligen Eingang (E1, E2) und der jeweilige Ausgang (A1, A2) über einen jeweiligen ersten Kondensator (CP1, CP2) mit einem jeweiligen ersten Taktsignaleingang (C1, C2) verbunden sind.

Beschreibung[de]

Die Erfindung betrifft eine integrierte Schaltungsanordnung zur Potenzialerhöhung, bei der ein Versorgungspotenzial in ein Ausgangspotenzial mit höherem Pegel gewandelt wird.

Dem Fachmann sind vielfältige Schaltungsanordnungen zum Erzeugen eines Ausgangspotenzials, welches höher als das Eingangspotenzial ist, bekannt. Derartige Schaltungsanordnungen sind u. a. als Gleichspannungswandler oder Ladungspumpen bekannt und werden in integrierten. Schaltungen bevorzugt mit geschalteten Kapazitäten realisiert. In einer ersten Phase wird dabei eine Kapazität mit dem Eingangspotenzial verbunden und aufgeladen. In einer zweiten Phase wird die Kapazität von dem Eingangspotenzial getrennt und so mit einem weiteren Potential, z. B. einer weiteren Kapazität oder einem Taktsignal verbunden, dass sich ein Potential ergibt, das höher als das Eingangspotential ist. Um die Welligkeit des Ausgangspotentials des Wandlers zu reduzieren werden häufig zwei identische Wandler elektrisch parallel geschaltet und gegenphasig betrieben. Schaltungen zur Potenzialerhöhung finden unter anderem in Halbleiterspeichern Verwendung, wie zum Beispiel in EEPROM-Speichern, bei denen zum Löschen des Speichers ein Potenzial erforderlich ist, das höher als das Versorgungspotenzial ist.

Mit Hilfe der CMOS (Complimentary Metal Oxide Semiconductor) -Fertigungstechnik lassen sich sowohl N-Kanal Transistoren (NMOS) und P-Kanal Transistoren (PMOS) herstellen, wobei immer eine der beiden Sorten von Transistoren direkt im Substrat ausgebildet sind, während die andere Sorte von Transistoren in eigenen, so genannten „Wannen" angeordnet sind. In dem heutigen Standardprozess ist das Substrat P-dotiert und Source und Drain von NMOS-Bauelementen sind direkt in dem Substrat ausgebildet. PMOS-Bauelemente sind dagegen in eigenen N-dotierten Wannen, die im Substrat angeordnet sind, ausgebildet. Das Substrat wird normalerweise mit Masse verbunden und die Wannen werden mit einem beliebigen Potenzial, meistens jedoch mit dem Versorgungspotenzial, verbunden.

Bei Potenzialerhöhungsschaltungen, die ein P-dotiertes Substrat verwenden, ist die erforderliche Spannungsfestigkeit der NMOS-Bauelemente höher, da zwischen Gate und den anderen Anschlüssen Drain, Source und Substrat das erhöhte Potenzial auftritt. Bei PMOS-Bauelementen dagegen ist die erforderliche Spannungsfestigkeit geringer, da die Wanne eines PMOS-Bauelements mit dem Versorgungspotential verbunden werden kann und somit die Spannung zwischen Gate und den anderen Anschlüssen Drain, Source und Substrat geringer ist als das erhöhte Potenzial. Bei einer Schaltung zur Potenzialerhöhung von beispielsweise VDD auf 2·VDD wäre eine Spannungsfestigkeit der NMOS-Bauelemente von 2·VDD erforderlich, während für die PMOS-Bauelemente, deren Wanne auf dem Potenzial VDD liegt, eine Spannungsfestigkeit von VDD ausreichend wäre.

Die Verwendung von NMOS-Bauelementen in Potenzialerhöhungsschaltungen, die ein P-dotiertes Substrat verwenden, erfordert somit den Einsatz von Bauelementen, die eine höhere Spannungsfestigkeiten zwischen Gate und den Anschlüssen Drain, Source und Substrat aufweisen. Wird nämlich die höchste zulässige Spannung überschritten, so wird das Gate-Oxid und damit die Schaltung beschädigt.

Eine höhere Spannungsfestigkeit der Transistoren kann prinzipiell durch ein dickeres Gate-Oxid erreicht werden. Nachteilig bei Transistoren mit dickerem Gate-Oxid ist jedoch, dass sich die Einsatzspannung erhöht, die Stromeffizienz sinkt und dass fertigungstechnisch ein eigener Prozessschritt für das Gate-Oxid notwendig ist.

Der Einsatz von Bauelementen mit höheren Spannungsfestigkeiten lässt sich vermeiden, wenn die NMOS-Bauelemente in eigenen P-Wannen, den so genannten „triple wells" angeordnet werden, deren Potenzial ebenso wie das Potenzial der Wannen der PMOS-Bauelemente angehoben werden kann. Jedoch ist auch diese Möglichkeit auf Grund des komplexeren Herstellungsprozesses mit wirtschaftlichen Nachteilen verbunden.

Die obigen Ausführungen treffen auch auf einen Prozess zu, bei dem ein N-dotiertes Substrat eingesetzt wird. In diesem Fall wären die NMOS-Bauelemente in eigenen Wannen angeordnet und für die PMOS-Bauelemente wären erhöhte Spannungsfestigkeit beziehungsweise triple wells erforderlich.

Der Erfindung liegt daher die Aufgabe zugrunde, eine integrierte Schaltungsanordnung zur Potenzialerhöhung anzugeben, die in einem Prozess mit P-dotierten Substrat nur PMOS-Transistoren bzw. in einem Prozess mit N-Substrat nur NMOS-Transistoren aufweist. Gegenüber dem Stand der Technik ist die erforderliche Spannungsfestigkeit der Transistoren zu reduziert ohne dass zusätzliche Wannen oder Prozessschritte benötigt werden.

Die Aufgabe wird erfindungsgemäß dadurch gelöst, dass eine integrierte Schaltungsanordnung zur Potenzialerhöhung vorgesehen ist, mit einem Versorgungspotenzialeingang zur Zufuhr eines Versorgungspotenzials und mit einem Ausgangsanschluss zum Abgreifen eines Ausgangspotenzials. Die Schaltungsanordnung umfasst eine erste und eine zweite Potenzialerhöhungsschaltung, mit jeweils einem Eingang, der mit dem Versorgungspotenzialeingang verbunden ist, mit jeweils einem ersten Taktsignaleingang zum Anlegen eines jeweiligen ersten Taktsignals und jeweils einem zweiten Taktsignaleingang zum Anlegen eines jeweiligen zweiten Taktsignals und mit jeweils einem Ausgang zur Ausgabe eines jeweiligen Potenzials. Weiter umfasst die Schaltungsanordnung eine Auswerteschaltung mit einem ersten Eingang, einem zweiten Eingang und einem Ausgang, wobei der erste Eingang der Auswerteschaltung mit dem Ausgang der ersten Potenzialerhöhungsschaltung und der zweite Eingang der Auswerteschaltung mit dem Ausgang der zweiten Potenzialerhöhungsschaltung verbunden ist. Der Ausgang der Auswerteschaltung ist mit dem Ausgangsanschluss verbunden. Die erste Potenzialerhöhungsschaltung und die zweite Potenzialerhöhungsschaltung weisen jeweils einen steuerbaren Schalter mit einem jeweiligen Steuereingang zum Anlegen eines jeweiligen Steuersignals, ein Ansteuerelement mit einem jeweiligen Steuereingang, einen ersten Kondensator und einen zweiten Kondensator auf. Die jeweiligen steuerbaren Schalter verbinden den jeweiligen Eingang mit dem jeweiligen Ausgang der jeweiligen Potenzialerhöhungsschaltung. Der jeweilige Steuereingang des jeweiligen steuerbaren Schalters ist über den jeweiligen zweiten Kondensator mit dem jeweiligen zweiten Taktsignaleingang verbunden und weiter über das jeweilige Ansteuerelement mit dem jeweiligen Ausgang der jeweiligen Potenzialerhöhungsschaltung verbunden. Der jeweilige Steuereingang des jeweiligen Ansteuerelements ist mit dem jeweiligen Eingang der jeweiligen Potenzialerhöhungsschaltung verbunden und der jeweilige Ausgang der jeweiligen Potenzialerhöhungsschaltung ist über den jeweiligen ersten Kondensator mit dem jeweiligen ersten Taktsignaleingang verbunden.

Mit einer derartigen Schaltungsanordnung lässt sich die an den steuerbaren Schalter und den Ansteuerelementen maximale auftretende Spannung reduzieren.

Vorteilhafterweise sind die jeweiligen steuerbaren Schalter Transistoren.

Vorteilhafterweise sind die jeweiligen Ansteuerelemente Transistoren.

Transistoren lassen sich auf einfache Weise mit CMOS-Fertigungstechniken realisieren.

Vorteilhafterweise sind die Transistoren PMOS-Transistoren. Sind alle Transistoren als PMOS-Transistoren ausgebildet, können sie bei einem P-Substratprozess in eigenen N-dotierten Wannen angeordnet werden.

Vorteilhafterweise sind die PMOS-Transistoren in einer Wanne angeordnet und diese Wanne ist mit dem Ausgangsanschluss verbunden.

Vorteilhafterweise sind die PMOS-Transistoren der ersten Potentialerhöhungsschaltung in einer ersten Wanne angeordnet und die erste Wanne ist mit dem Ausgang der ersten Potentialerhöhungsschaltung verbunden, und die PMOS-Transistoren der zweiten Potentialerhöhungsschaltung sind in einer zweiten Wanne angeordnet und die zweite Wanne ist mit dem Ausgang der zweiten Potentialerhöhungsschaltung verbunden.

Die erforderliche Spannungsfestigkeit zwischen Gate und den Anschlüssen Drain, Source bzw. Substrat kann durch den Anschluss der Wannen an die genannten Potentiale reduziert werden.

Vorteilhafterweise sind die Transistoren NMOS-Transistoren. Da nur NMOS-Transistoren benutzt werden, lassen sich alle Transistoren bei einem N-Substratprozess in eigenen P-dotierten Wannen anordnen.

Vorteilhafterweise sind die NMOS-Transistoren in einer Wanne angeordnet und diese Wanne ist mit dem Ausgangsanschluss verbunden.

Vorteilhafterweise sind die NMOS-Transistoren der ersten Potentialerhöhungsschaltung in einer ersten Wanne angeordnet und die erste Wanne ist mit dem Ausgang der ersten Potentialerhöhungsschaltung verbunden, und die NMOS-Transistoren der zweiten Potentialerhöhungsschaltung sind in einer zweiten Wanne angeordnet und die zweite Wanne ist mit dem Ausgang der zweiten Potentialerhöhungsschaltung verbunden.

Die erforderliche Spannungsfestigkeit zwischen Gate und den Anschlüssen Drain, Source bzw. Substrat kann durch den Anschluss der Wannen an die genannten Potentiale reduziert werden.

Vorteilhafterweise weist die Auswerteschaltung einen ersten steuerbaren Schalter mit einem Steuereingang und einem zweiten steuerbaren Schalter mit einem Steuereingang auf. Der erste steuerbare Schalter verbindet den ersten Eingang der Auswerteschaltung mit dem Ausgang der Auswerteschaltung und der zweite steuerbare Schalter verbindet den zweiten Eingang der Auswerteschaltung mit dem Ausgang der Auswerteschaltung. Der Steuereingang des ersten steuerbaren Schalters ist mit dem zweiten Eingang der Auswerteschaltung verbunden und der Steuereingang des zweiten steuerbaren Schalters ist mit dem ersten Eingang der Auswerteschaltung verbunden. Mit der Auswerteschaltung wird über den ersten und zweiten steuerbaren Schalter jeweils der Ausgang der Potenzialerhöhungsschaltung an den Ausgang der Auswerteschaltung weitergeleitet, der das höhere Potenzial besitzt. Bei einem gegenphasigen Betrieb der ersten und der zweiten Potenzialerhöhungsschaltung wird ein lückenloses Potential am Ausgang der integrierten Schaltungsanordnung erzeugt und dessen Welligkeit vermindert.

Vorteilhafterweise sind der erste steuerbare Schalter und der zweite steuerbare Schalter der Auswerteschaltung Transistoren.

Vorteilhafterweise sind die Transistoren PMOS-Transistoren. Dies ist besonders vorteilhaft wenn die Potenzialerhöhungsschaltungen nur PMOS-Transistoren aufweisen, da somit insgesamt nur PMOS-Transistoren benutzt werden, die alle in N-dotierten Wannen angeordnet werden können.

Vorteilhaferweise sind die PMOS-Transistoren der Auswerteschaltung zusammen mit den PMOS-Transistoren der ersten Potentialerhöhungsschaltung und den PMOS-Transistoren der zweiten Potentialerhöhungsschaltung in einer Wanne angeordnet und diese Wanne ist mit dem Ausgangsanschluss verbunden.

Vorteilhafterweise sind die PMOS-Transistoren der Auswerteschaltung in einer dritten Wanne angeordnet und die dritte Wanne ist mit dem Ausgangsanschluss verbunden.

Durch den Anschluss der Wannen an die entsprechenden Potentiale lässt sich die erforderliche Spannungsfestigkeit der Transistoren reduzieren.

Vorteilhafterweise sind die Transistoren NMOS-Transistoren. Dies ist besonders vorteilhaft wenn die Potenzialerhöhungsschaltungen nur NMOS-Transistoren aufweisen, da somit insgesamt nur NMOS-Transistoren benutzt werden, die alle in P-dotierten Wannen angeordnet werden können.

Vorteilhaferweise sind die NMOS-Transistoren der Auswerteschaltung zusammen mit den NMOS-Transistoren der ersten Potentialerhöhungsschaltung und den NMOS-Transistoren der zweiten Potentialerhöhungsschaltung in einer Wanne angeordnet und diese Wanne ist mit dem Ausgangsanschluss verbunden.

Vorteilhafterweise sind die NMOS-Transistoren der Auswerteschaltung in einer dritten Wanne angeordnet und die dritte Wanne ist mit dem Ausgangsanschluss verbunden.

Durch den Anschluss der Wannen an die entsprechenden Potentiale lässt sich die erforderliche Spannungsfestigkeit der Transistoren reduzieren.

Die Aufgabe wird hinsichtlich eines Verfahrens durch ein Verfahren zum Betreiben der integrierten Schaltungsanordnung gelöst, welches die folgenden Schritte in dieser Reihenfolge aufweist:

  • 1. Anlegen eines Versorgungspotenzials an den Versorgungspotenzialeingang der integrierten Schaltungsanordnung,
  • 2. Anlegen eines ersten Potenzialpegels an die ersten Taktsignaleingänge und an die zweiten Taktsignaleingänge der integrierten Schaltungsanordnung,
  • 3. Anlegen eines zweiten Potenzialpegels an den ersten Taktsignaleingang der ersten Potenzialerhöhungsschaltung,
  • 4. Anlegen eines zweiten Potenzialpegels an den zweiten Taktsignaleingang der ersten Potenzialerhöhungsschaltung,
  • 5. Anlegen eines ersten Potenzialpegels an den zweiten Taktsignaleingang der ersten Potenzialerhöhungsschaltung,
  • 6. Anlegen eines ersten Potenzialpegels an den ersten Taktsignaleingang der ersten Potenzialerhöhungsschaltung,
  • 7. Anlegen eines zweiten Potenzialpegels an den ersten Taktsignaleingang der zweiten Potenzialerhöhungsschaltung,
  • 8. Anlegen eines zweiten Potenzialpegels an den zweiten Taktsignaleingang der zweiten Potenzialerhöhungsschaltung,
  • 9. Anlegen eines ersten Potenzialpegels an den zweiten Taktsignaleingang der zweiten Potenzialerhöhungsschaltung,
  • 10. Anlegen eines ersten Potenzialpegels an den ersten Taktsignaleingang der zweiten Potenzialerhöhungsschaltung und
  • 11. Abgreifen des Ausgangspotenzials am Ausgangsanschluss.

Durch das Anlegen des ersten und zweiten Pegels an die ersten und zweiten Taktsignaleingänge der ersten und der zweiten Potenzialerhöhungsschaltung wird das Versorgungspotenzial abwechselnd an einen der ersten Kondensatoren gelegt, diese aufgeladen, vom Versorgungspotenzialeingang getrennt, durch die ersten Taktsignale auf ein höheres Bezugspotential gehoben und mit dem Ausgang verbunden, so dass das Ausgangspotenzial der integrierten Schaltungsanordnung höher ist als das Eingangspotenzial.

Vorteilhafterweise werden die Schritte 3 bis 10 periodisch wiederholt. Durch die periodische Wiederholung dieser Schritte wird das Ausgangspotenzial immer weiter erhöht bis das Ausgangspotenzial der integrierten Schaltungsanordnung um ca. die Differenz zwischen dem ersten Potentialpegel und dem zweiten Potentialpegel höher ist als das Versorgungspotenzial.

Vorteilhafterweise ist das Versorgungspotenzial ein positives Potenzial, der erste Potenzialpegel ein positives Potenzial und der zweite Potenzialpegel niedriger als der erste Potenzialpegel wenn die integrierte Schaltungsanordnung nur mit PMOS-Transistoren aufgebaut ist. Derartige Potenziale stellen sicher, dass das Ausgangspotenzial höher als das Versorgungspotenzial wird.

Vorteilhafterweise ist der zweite Potenzialpegel ein Null-Potenzial. Null-Potenziale lassen sich durch Masseanschlüsse leicht realisieren.

Vorteilhafterweise ist das Versorgungspotenzial ein negatives Potenzial, der erste Potenzialpegel ein negatives Potenzial und der zweite Potenzialpegel höher als der erste Potenzialpegel, wenn die integrierte Schaltungsanordnung nur mit NMOS-Transistoren aufgebaut ist. Derartige Potenziale stellen sicher, dass das Ausgangspotenzial niedriger als das Versorgungspotenzial wird. Es lassen sich mit der Erfindung somit auch negative Versorgungspotenziale weiter absenken.

Vorteilhafterweise ist der zweite Potenzialpegel ein Null-Potenzial. Null-Potenziale lassen sich durch Masseanschlüsse leicht realisieren.

Die Erfindung wird nachfolgend an einem Ausführungsbeispiel anhand der Zeichnungen näher erläutert.

In den Zeichnungen zeigen:

1 den Schaltplan eines Ausführungsbeispiels gemäß der Erfindung,

2 den Zeitverlauf der Taktsignale,

3 die Verläufe der Potentiale N1 und N2, und

4 die Verläufe des Potentials N1 und des Steuersignals B1.

1 zeigt den Schaltplan eines Ausführungsbeispiels gemäß der Erfindung in einer Realisierung mit ausschließlich PMOS-Transistoren. Die Schaltungsanordnung besteht aus einer ersten Potenzialerhöhungsschaltung 1, einer zweiten Potenzialerhöhungsschaltung 2 und einer Auswerteschaltung 3. Die Eingänge E1 und E2 der ersten und zweiten Potenzialerhöhungsschaltung 1 und 2 sind mit dem Versorgungspotenzialeingang E verbunden. Der Ausgang A1 der ersten Potenzialerhöhungsschaltung 1 ist mit dem ersten Eingang I1 der Auswerteschaltung 3 verbunden, der Ausgang A2 der zweiten Potenzialerhöhungsschaltung 2 ist mit dem zweiten Eingang I2 der Auswerteschaltung 3 verbunden. An den Versorgungspotenzialeingang E wird ein Versorgungspotenzial VDD angelegt und am Ausgangsanschluss A kann ein Ausgangspotenzial VOUT, welches gegenüber dem Versorgungspotenzial VDD einen höheren Potenzialpegel aufweist abgegriffen werden. Die erste und zweite Potenzialerhöhungsschaltung 1 und 2 verfügen jeweils über einen ersten Taktsignaleingang C1, C2, an welche die ersten Taktsignale CK1 bzw. CK2 angelegt werden und über einen zweiten Taktsignaleingang C3, C4 an welche die zweiten Taktsignale CK3 bzw. CK4 angelegt werden.

Da die erste Potenzialerhöhungsschaltung 1 und die zweite Potenzialerhöhungsschaltung 2 identisch aufgebaut sind, wird im folgenden nur die erste Potenzialerhöhungsschaltung 1 beschrieben. Für die zweite Potenzialerhöhungsschaltung 2 gelten die gleichen Ausführungen mit den entsprechend angepassten Bezugszeichen. Der Ausgang A1 der ersten Potenzialerhöhungsschaltung 1 kann über den steuerbaren Schalter T2, der als PMOS-Transistor ausgebildet ist, mit dem Versorgungspotenzialeingang E verbunden werden. An dem Steuereingang G2 des steuerbaren Schalter T2 liegt das Steuersignal B1 an. Der Steuereingang G2 ist über einen zweiten Kondensator CB1 mit dem zweiten Taktsignaleingang C3 verbunden. Weiter ist der Steuereingang G2 über das Ansteuerelement T3, welches als PMOS-Transistor ausgebildet ist, mit dem Ausgang A1 der ersten Potenzialerhöhungsschaltung 1 verbunden. Der Steuereingang G3 des Ansteuerelements T3 ist mit dem Eingang E1 der ersten Potenzialerhöhungsschaltung 1 verbunden ist. Der Ausgang A1 der ersten Potenzialerhöhungsschaltung 1 ist ferner über einen ersten Kondensator CP1 mit dem ersten Taktsignaleingang C1 verbunden.

In 1 ist eine Realisierung der Auswerteschaltung 3 mit ersten und zweiten steuerbaren Schaltern T1, T4 dargestellt, die als PMOS-Transistoren ausgeführt sind. Der Steuereingang G1 des ersten steuerbaren Schalters T1 ist mit dem zweiten Eingang I2 der Auswerteschaltung 3 verbunden, der Steuereingang G4 des zweiten steuerbaren Schalters T4 ist mit dem ersten Eingang I1 der Auswerteschaltung 3 verbunden.

Die Auswerteschaltung 3 dient dazu, die Potenziale N1 und N2 an den Ausgänge A1, A2 der Potenzialerhöhungsschaltung 1, 2 an den Ausgangsanschluss A weiterzuleiten. Bei einer mit PMOS-Transistoren aufgebauten Auswerteschaltung 3 wird jeweils das höhere der Potenziale N1 und N2 an den Ausgangsanschluss A weitergeleitet.

In 2 sind die zeitlichen Verläufe der ersten Taktsignale CK1, CK2 und der zweiten Taktsignale CK3, CK4 gezeigt, die an die ersten C1, C2 und zweiten Taktsignaleingänge C3, C4 der in 1 gezeigten Schaltung angelegt werden müssen, um eine Potenzialerhöhung zu bewirken. Die Taktsignale CK1, CK2, CK3, CK4 sind periodisch und nehmen entweder einen ersten Potenzialpegel P1 oder einen zweiten Potenzialpegel P2 ein. In dem Ausführungsbeispiel ist der zweite Potenzialpegel P2 ein Massepotential und die Taktsignalamplitude VC, welche durch die Differenz zwischen dem ersten Potenzialpegel P1 und zweiten Potenzialpegel P2 bestimmt wird, ist 1,5 Volt. Die Taktsignale CK1, CK2, CK3, CK4 besitzen die gleiche Frequenz, von z. B. 1 MHz.

Für die Funktion der in 1 gezeigten Schaltungsanordnung ist die Reihenfolge der periodischen Übergänge der Taktsignale CK1, CK2, CK3, CK4 von dem ersten Potenzialpegel P1 zu dem zweiten Potenzialpegel P2 und wieder zurück von entscheidender Bedeutung. Die in 2 gezeigten Zeitverläufe sind zu, leichteren Verständnis in zwei Abschnitte eingeteilt. In dem ersten Abschnitt „1", welcher die Zeitpunkte t1 bis t4 umfasst, wird in der ersten Potenzialerhöhungsschaltung 1 durch die Übergänge der Taktsignale CK1 und CK3 der Transistor T2 geschaltet und erste Kondensator CP1 geladen. Während dieser Zeit sind die Taktsignale CK2 und CK4, die an der zweiten Potenzialerhöhungsschaltung 2 anliegen konstant auf dem ersten Potentialpegel P1, so dass das erhöhte Potential N2 am Ausgang A2 anliegt. In dem zweiten Abschnitt „2", welcher die Zeitpunkte t5 bis t8 umfasst, wird in der zweiten Potenzialerhöhungsschaltung 2 durch die Übergänge der Taktsignale CK2 und CK4 der Transistor T5 geschaltet und erste Kondensator CP2 geladen. Während dieser Zeit sind die Taktsignale CK1 und CK3, die an der ersten Potenzialerhöhungsschaltung 1 anliegen konstant auf dem ersten Potenzialpegel P1, so dass das erhöhte Potential N1 am Ausgang A1 anliegt. Die beiden Abschnitte „1" und „2" wiederholen sich periodisch, so dass jeweils abwechselnd die erste und zweite Potenzialerhöhungsschaltung 1, 2 ein erhöhtes Potential an ihren Ausgängen A1, A2 bereitstellen.

In 3 sind die Potenziale N1 am Ausgang A1 der ersten Potenzialerhöhungsschaltung 1 und das Potenzial N2 am Ausgang A2 der zweiten Potenzialerhöhungsschaltung 2 gezeigt. Die Potenziale N1 und N2 oszillieren dabei zwischen dem Versorgungspotenzial VDD und dem Ausgangspotenzial VOUT = VDD + VC mit der Frequenz der Taktsignale und überlappen sich geringfügig.

Die Spannungsverläufe des Potenzials N1 und des Steuersignals B1 sind zusammen mit den Zeitpunkten t1 bis t9 in 4 gezeigt. In den Figuren ist außerdem das Versorgungspotenzial VDD = 3,3 V und das Ausgangspotenzial VOUT = 4,7 V eingezeichnet.

Im Folgenden wird nun die Funktionsweise der in 1 gezeigten Schaltungsanordnung beschrieben, wenn sie mit den in 2 gezeigten Taktsignalen betrieben wird. Es wird von einem eingeschwungenen Zustand ausgegangen, bei dem VOUT = VDD + VC gilt. Zu einem Zeitpunkt, der kurz vor dem Zeitpunkt t1 liegt, ist daher das Potenzial N1 am Ausgang A1 der ersten Potenzialerhöhungsschaltung 1 höher als das Versorgungspotenzial VDD. Der Steuereingang G3 des Transistors T3 liegt somit auf einem niedrigeren Potenzial als die Source des Transistors T3, so dass der Transistor T3 leitet. Das Steuersignal B1 wird dadurch auf das Potenzial N1 aufgeladen. Als Folge davon sperrt der Transistor T2. Das Potenzial N1 kann sich somit nicht über den Versorgungspotenzialeingang E entladen. Das Potenzial N2 am Ausgang A2 der zweiten Potenzialerhöhungsschaltung 2 verläuft gegenphasig zum Potenzial N1, sodass am Steuereingang G1 des Transistors T1 eine auf Source bezogene negative Spannung anliegt und dieser leitet. Die im ersten Kondensator CP1 gespeicherte Ladung kann somit an den Ausgangsanschluss A weitergegeben werden.

Fällt nun zum Zeitpunkt t1 das erste Taktsignal CK1 von dem ersten Potenzialpegel P1 auf den zweiten Potentialpegel P2, so sinkt das Potenzial N1 auf ungefähr VDD. Da der Transistor T3 noch leitet folgt das Steuersignal B1 zunächst dem Potenzial N1 nach unten. Die Signale trennen sich wenn sich die Spannung zwischen dem Steuereingang G3 und dem Ausgang A1 an die Schwellenspannung des Transistors T3 annähert. Wenn das Potenzial N1 in die Nähe des Versorgungspotenzials VDD kommt, sperrt der Transistor T3, da sein Steuereingang G3 mit dem Versorgungspotenzial VDD verbunden ist.

Zum Zeitpunkt t2 fällt auch das zweite Taktsignal CK3 von dem ersten Potenzialpegel P1 auf den zweiten Potenzialpegel P2. Mit dem Taktsignal CK3 sinkt das Steuersignal B1 unter das Versorgungspotenzial VDD. Da dadurch der Steuereingang G2 des Transistors T2 negativ bezogen auf Source ist, leitet dieser. Strom fließt vom Versorgungspotenzialeingang E1 zum ersten Kondensator CP1 und lädt diesen auf das Versorgungspotential VDD auf. Da das Potenzial N2 gegenphasig zum Potential N1 ist, wird der Transistor T1 zu diesem Zeitpunkt gesperrt, so dass die Ladung nicht zum Ausgangsanschluss A fließen kann.

Zum Zeitpunkt t3 steigt das zweite Taktsignal CK3 von dem zweiten Potenzialpegel P2 wieder auf den ersten Potenzialpegel P1. Als Folge davon steigt auch das Steuersignal B1 etwas über das Potenzial N1 an, sodass der Transistor T3 wieder leitet und das Steuersignal B1 wieder fester an das Potenzial N1 gekoppelt wird. Das Steuersignal B1 ist größer als das Versorgungspotenzial VDD, sodass der Steuereingang G2 des Transistors T2 positiver als dessen Source wird. Der Transistor T2 hört damit auf zu leiten und trennt den ersten Kondensator CP1 vom Versorgungspotenzialeingang E.

Zum Zeitpunkt t4 steigt das erste Taktsignal CK1 von dem zweiten Potenzialpegel P2 wieder auf den ersten Potenzialpegel P1, sodass das der Ausgangszustand zu dem Zeitpunkt vor t1 wiederhergestellt ist und das Potenzial N1 von VDD auf VDD + VC angehoben wird.

Die zweite Potenzialerhöhungsschaltung 2 verhält sich wie die erste Potenzialerhöhungsschaltung 1, wobei jedoch N1 mit N2, B1 mit B2, T1 mit T4, T2 mit T5, T3 mit T6, CK1 mit CK2 und CK3 mit CK4 und die Zeitpunkte t1, t2, t3, t4 mit t5, t6, t7, t8 in der obigen Beschreibung ersetzt werden müssen. Zum Zeitpunkt t9 wiederholt sich dann der gesamte Ablauf.

Die ersten Kondensatoren CP1 und CP2 sind so genannte „Pumpkondensatoren", die auf das Versorgungspotenzial VDD aufgeladen werden und deren Bezugspotenzial durch die ersten Taktsignale CK1 und CK2 um die Taktsignalamplitude VC angehoben wird. Sie werden entsprechend den am Ausgangsanschluss A bereitzustellenden Strom dimensioniert. und können durch externe Kondensatoren mit Kapazitäten von ca. 50 bis 100 pF realisiert werden.

Die zweiten Kondensatoren CP1 und CP2 dienen zum Ansteuern der Transistoren T2 und T5. Sind die zweiten Taktsignale CK3, CK4 auf dem niedrigen zweiten Potenzialpegel P2, so werden die Steuersignale B1 und B2 heruntergezogen und die Transistoren T2 und T5 leiten. Die ersten Kondensatoren CP1 und CP2 werden dann auf das Versorgungspotenzial VDD aufgeladen. Sind dagegen die zweiten Taktsignale CK3 und CK4 auf dem hohen ersten Potenzialpegel P1, so werden die Steuereingänge G2 und G5 der Transistoren T2 und T5 über die Transistoren T3 und T6 jeweils mit dem Potenzial N1 bzw. N2 verbunden und auf VDD + VC angehoben. Damit sperren die Transistoren T2 und T5, und die Ladung auf den ersten Kondensatoren CP1 und CP2 kann nicht zurück auf den Versorgungspotenzialeingang E, sondern nur zur Auswerteschaltung 3 fließen. Die Kapazitäten der zweiten Kondensatoren CP1, CP2 sind um Größenordnungen kleiner als die Pumpkondensatoren CP1, CP2, typische Kapazitäten liegen bei 100 fF. Die Kapazität wird im wesentlichen von der Größe der Transistoren T2 und T5 bestimmt, da diese Kondensatoren in der Lage sein müssen deren Steuereingänge G2 und G5 umzuladen. Durch die geringen Kapazitäten sind die Steuersignale B1 und B2 eng an die zweiten Taktsignale CK3, CK4 gekoppelt.

Wesentliches Merkmal der in 1 gezeigten Anordnung ist, dass die doppelte Taktsignalamplitude 2·VC nicht an den Transistoren T2 oder T5 sondern nur an den zweiten Kondensatoren CP1 und CP2 auftritt. Die Steuersignale B1 und B2 an den Steuereingängen G2 und G5 sinken erst dann unter das Versorgungspotential VDD, wenn die Potenziale N1 und N2 bereits auf VDD gesunken sind, wie in 4 gezeigt. Würden die Steuersignale B1 und B2 durch die zweiten Taktsignale CK3 und CK4 nach unten gezogen wenn die Potenziale N1 und N2 noch auf VOUT + VDD sind, würden die Transistoren T2 und T5 durch die auftretende doppelte Taktsignalamplitude von 2·VC beschädigt werden. In bisherigen Potenzialerhöhungsschaltungen wurden die Steuereingänge G2 und G5 der Transistoren T2 und T5 durch NMOS-Schaltungen angesteuert, wobei die Transistoren in diesen Schaltungen eine doppelt so hohe Spannungsfestigkeit erfordern als die in 1 gezeigten Transistoren.

Der exakte Wert des Versorgungspotenzials VDD ist somit beliebig, so lange die Wanne der PMOS-Transitoren diese Spannung aushält. In dem Ausführungsbeispiel wurde VDD = 3,3 V gewählt. Es können durchaus höhere Versorgungspotenziale VDD benutzt werden, so lange die Taktsignalamplitude VC begrenzt bleibt.

Die maximale Taktsignalamplitude VC wird dagegen durch die eingesetzte Technologie vorgegeben, da die PMOS-Transistoren in der Schaltung zwischen Steuereingang und einem ihrer anderen Anschlüsse genau diese Amplitude aushalten müssen. Die Taktsignalamplitude VC wird daher so gewählt, dass die maximal zulässige Spannung nicht erreicht wird. In dem Ausführungsbeispiel ist die Taktsignalamplitude VC = 1,5 Volt gewählt.

Das in 1 gezeigte Ausführungsbeispiel und die in 2 gezeigten Taktsignalverläufe können derart modifiziert werden, dass die Schaltung nur mit NMOS-Transistoren aufgebaut wird. Das Versorgungspotenzial VDD und das Ausgangspotenzial VOUT werden dann negativ, die Taktsignale CK1, CK2, CK3 und CK4 müssen ebenfalls negative erste Potenzialpegel P1 und zweite Potenzialpegel P2 aufweisen. Der erste Potenzialpegel P1 wäre niedriger als der zweite Potenzialpegel P2. Der zweite Potenzialpegel P2 könnte ein Massepotenzial sein. Die Schaltungsanordnung ist dann eine Schaltung zur Potentialabsenkung.

1
erste Potenzialerhöhungsschaltung
2
zweite Potenzialerhöhungsschaltung
3
Auswerteschaltung
t1–t9
Umschaltzeitpunkte
A
Ausgangsanschluss
A1, A2
Ausgänge der Potenzialerhöhungsschaltungen
B1, B2
Steuersignale
C1, C2
erste Taktsignaleingänge
C3, C4
zweite Taktsignaleingänge
CP1, CP2
erste Kondensatoren
CB1, CB2
zweite Kondensatoren
CK1, CK2
erste Taktsignale
CK3, CK4
zweite Taktsignale
E
Versorgungspotenzialeingang
E1, E2
Eingänge der Potenzialerhöhungsschaltungen
G1, G4
Steuereingänge der steuerbaren Schalter T1, T4
G2, G5
Steuereingänge der steuerbaren Schalter T2, T5
G3, G6
Steuereingänge der Ansteuerelement T3, T6
I1, I2
erster und zweiter Eingang der Auswerteschaltung
N1, N2
Ausgangspotenziale der Potenzialerhöhungsschaltungen
P1, P2
erster und zweiter Potenzialpegel
T1, T4
erster und zweiter steuerbarer Schalter der Auswerteschaltung
T2, T5
steuerbarere Schalter der Potenzialerhöhungsschaltungen
T3, T6
Ansteuerelemente
VC
Taktsignalamplitude
VDD
Versorgungspotenzial
VOUT
Ausgangspotenzial


Anspruch[de]
Integrierte Schaltungsanordnung zur Potenzialerhöhung, mit einem Versorgungspotenzialeingang (E) zur Zufuhr eines Versorgungspotenzials (VDD) und einem Ausgangsanschluss (A) zum Abgreifen eines Ausgangspotenzials (VOUT), umfassend

– eine erste Potenzialerhöhungsschaltung (1) und eine zweite Potenzialerhöhungsschaltung (2), mit jeweils einem Eingang (E1, E2), der mit dem Versorgungspotenzialeingang (E) verbunden ist, mit jeweils einem ersten Taktsignaleingang (C1, C2) zum Anlegen eines jeweiligen ersten Taktsignals (CK1, CK2) und jeweils einem zweiten Taktsignaleingang (C3, C4) zum Anlegen eines jeweiligen zweiten Taktsignals (CK3, CK4) und mit jeweils einem Ausgang (A1, A2) zur Ausgabe eines jeweiligen Potenzials (N1, N2), und

– eine Auswerteschaltung (3) mit einem ersten Eingang (I1), einem zweiten Eingang (I2) und einem Ausgang, wobei der erste Eingang (I1) der Auswerteschaltung (3) mit dem Ausgang (A1) der ersten Potenzialerhöhungsschaltung (1) und der zweite Eingang (I2) der Auswerteschaltung (3) mit dem Ausgang (A2) der zweiten Potenzialerhöhungsschaltung (2) verbunden ist, und der Ausgang der Auswerteschaltung (3) mit dem Ausgangsanschluss (A) verbunden ist,

dadurch gekennzeichnet, dass

die erste Potenzialerhöhungsschaltung (1) und die zweite Potenzialerhöhungsschaltung (2) jeweils

– einen steuerbaren Schalter (T2, T5) mit einem jeweiligen Steuereingang (G2, G5) zum Anlegen eines jeweiligen Steuersignals (B1, B2),

– ein Ansteuerelement (T3, T6) mit einem jeweiligen Steuereingang (G3, G6),

– einen ersten Kondensator (CP1, CP2) und

– einen zweiten Kondensator (CB1, CB2) aufweisen,

wobei

– die jeweiligen steuerbaren Schalter (T2, T5) den jeweiligen Eingang (E1, E2) mit dem jeweiligen Ausgang (A1, A2) verbinden,

– der jeweilige Steuereingang (G2, G5) des jeweiligen steuerbaren Schalters (T2, T5) über den jeweiligen zweiten Kondensator (CB1, CB2) mit dem jeweiligen zweiten Taktsignaleingang (C3, C4) verbunden ist und weiter über das jeweilige Ansteuerelement (T3, T6) mit dem jeweiligen Ausgang (A1, A2) der jeweiligen Potenzialerhöhungsschaltung (1, 2) verbunden ist, wobei

– der jeweilige Steuereingang (G3, G6) des jeweiligen Ansteuerelements (T3, T6) mit dem jeweiligen Eingang (E1, E2) der jeweiligen Potenzialerhöhungsschaltung (1, 2) verbunden ist, und

– der jeweilige Ausgang (A1, A2) der jeweiligen Potenzialerhöhungsschaltung (1, 2) über den jeweiligen ersten Kondensator (CP1, CP2) mit dem jeweiligen ersten Taktsignaleingang (C1, C2) verbunden ist.
Die integrierte Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass die jeweiligen steuerbaren Schalter (T2, T5) Transistoren sind. Die integrierte Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die jeweiligen Ansteuerelemente (T3, T6) Transistoren sind. Die integrierte Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, dass die Transistoren PMOS-Transistoren sind. Die integrierte Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, dass die PMOS-Transistoren in einer Wanne angeordnet sind und diese Wanne mit dem Ausgangsanschluss (A) verbunden ist. Die integrierte Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, dass

– die PMOS-Transistoren der ersten Potentialerhöhungsschaltung (1) in einer ersten Wanne angeordnet sind und die erste Wanne mit dem Ausgang der ersten Potentialerhöhungsschaltung (A1) verbunden ist, und

– die PMOS-Transistoren der zweiten Potentialerhöhungsschaltung (2) in einer zweiten Wanne angeordnet sind und die zweite Wanne mit dem Ausgang der zweiten Potentialerhöhungsschaltung (A1) verbunden ist.
Die integrierte Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, dass die Transistoren NMO5-Transistoren sind. Die integrierte Schaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet, dass die NMOS-Transistoren in einer Wanne angeordnet sind und diese Wanne mit dem Ausgangsanschluss (A) verbunden ist. Die integrierte Schaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet, dass

– die NMOS-Transistoren der ersten Potentialerhöhungsschaltung (1) in einer ersten Wanne angeordnet sind und die erste Wanne mit dem Ausgang der ersten Potentialerhöhungsschaltung (A1) verbunden ist, und

– die NMOS-Transistoren der zweiten Potentialerhöhungsschaltung (2) in einer zweiten Wanne angeordnet sind und die zweite Wanne mit dem Ausgang der zweiten Potentialerhöhungsschaltung (A1) verbunden ist.
Die integrierte Schaltungsanordnung nach einem der Ansprüche 1 bis 9,

dadurch gekennzeichnet, dass

die Auswerteschaltung (3) einen ersten steuerbaren Schalter (T1) mit einem Steuereingang (G1) und einen zweiten steuerbaren Schalter (T4) mit einem Steuereingang (G4) aufweist, wobei

– der erste steuerbare Schalter (T1) den ersten Eingang (I1) der Auswerteschaltung (3) mit dem Ausgang der Auswerteschaltung (3) verbindet und der zweite steuerbare Schalter (T4) den zweiten Eingang (I2) der Auswerteschaltung (3) mit dem Ausgang der Auswerteschaltung (3) verbindet, und

– der Steuereingang (G1) des ersten steuerbaren Schalters (T1) mit dem zweiten Eingang (I2) der Auswerteschaltung (3) verbunden ist, und

– der Steuereingang (G4) des zweiten steuerbaren Schalters (T4) mit dem ersten Eingang (I1) der Auswerteschaltung (3) verbunden ist.
Die integrierte Schaltungsanordnung nach Anspruch 10, dadurch gekennzeichnet, dass der erste steuerbare Schalter (T1) und der zweite steuerbare Schalter (T4) Transistoren sind. Die integrierte Schaltungsanordnung nach Anspruch 11, dadurch gekennzeichnet, dass die Transistoren PMOS-Transistoren sind. Die integrierte Schaltungsanordnung nach Anspruch 12, dadurch gekennzeichnet, dass die PMOS-Transistoren der Auswerteschaltung (3) zusammen mit den PMOS-Transistoren der ersten Potentialerhöhungsschaltung (1) und den PMOS-Transistoren der zweiten Potentialerhöhungsschaltung (2) in einer Wanne angeordnet sind und diese Wanne mit dem Ausgangsanschluss (A) verbunden ist. Die integrierte Schaltungsanordnung nach Anspruch 12, dadurch gekennzeichnet, dass die PMOS-Transistoren der Auswerteschaltung (3) in einer dritten Wanne angeordnet sind und die dritte Wanne mit dem Ausgangsanschluss (A) verbunden ist. Die integrierte Schaltungsanordnung nach Anspruch 11, dadurch gekennzeichnet, dass die Transistoren NMOS-Transistoren sind. Die integrierte Schaltungsanordnung nach Anspruch 15, dadurch gekennzeichnet, dass die NMOS-Transistoren der Auswerteschaltung (3) zusammen mit den NMOS-Transistoren der ersten Potentialerhöhungsschaltung (1) und den NMOS-Transistoren der zweiten Potentialerhöhungsschaltung (2) in einer Wanne angeordnet sind und diese Wanne mit dem Ausgangsanschluss (A) verbunden ist. Die integrierte Schaltungsanordnung nach Anspruch 15, dadurch gekennzeichnet, dass die NMOS-Transistoren der Auswerteschaltung (3) in einer dritten Wanne angeordnet sind und die dritte Wanne mit dem Ausgangsanschluss (A) verbunden ist. Verfahren zum Betreiben der integrierten Schaltungsanordnung nach einem der vorigen Ansprüche,

welches die folgenden Schritte in dieser Reihenfolge umfasst:

1) Anlegen eines Versorgungspotenzials (VDD) an den Versorgungspotenzialeingang (E) der integrierten Schaltungsanordnung,

2) Anlegen eines ersten Potenzialpegels (P1) an die ersten Taktsignaleingänge (C1, C2) und an die zweiten Taktsignaleingänge (C3, C4) der integrierten Schaltungsanordnung,

3) Anlegen eines zweiten Potenzialpegels (P2) an den ersten Taktsignaleingang (C1) der ersten Potenzialerhöhungsschaltung (1),

4) Anlegen eines zweiten Potenzialpegels (P2) an den zweiten Taktsignaleingang (C3) der ersten Potenzialerhöhungsschaltung (1),

5) Anlegen eines ersten Potenzialpegels (P1) an den zweiten Taktsignaleingang (C3) der ersten Potenzialerhöhungsschaltung (1),

6) Anlegen eines ersten Potenzialpegels (P1) an den ersten Taktsignaleingang (C1) der ersten Potenzialerhöhungsschaltung (1),

7) Anlegen eines zweiten Potenzialpegels (P2) an den ersten Taktsignaleingang (C2) der zweiten Potenzialerhöhungsschaltung (2),

8) Anlegen eines zweiten Potenzialpegels (P2) an den zweiten Taktsignaleingang (C4) der zweiten Potenzialerhöhungsschaltung (2),

9) Anlegen eines ersten Potenzialpegels (P1) an den zweiten Taktsignaleingang (C4) der zweiten Potenzialerhöhungsschaltung (2),

10) Anlegen eines ersten Potenzialpegels (P1) an den ersten Taktsignaleingang (C2) der zweiten Potenzialerhöhungsschaltung (2),

11) Abgreifen des Ausgangspotenzials (VOUT) am Ausgangsanschluss (A).
Verfahren nach Anspruch 18, dadurch gekennzeichnet, dass die Schritte 3) bis 10) periodisch wiederholt werden. Verfahren nach Anspruch 19, dadurch gekennzeichnet, dass wenn die integrierte Schaltungsanordnung mit PMOS-Transistoren aufgebaut ist, das Versorgungspotenzial (VDD) ein positives Potenzial ist, der erste Potenzialpegel (P1) ein positives Potenzial ist und der zweite Potenzialpegel (P2) niedriger als der erste Potenzialpegel (P1) ist. Verfahren nach Anspruch 20, dadurch gekennzeichnet, dass der zweite Potenzialpegel (P2) ein Null-Potenzial ist. Verfahren nach Anspruch 19, dadurch gekennzeichnet, dass wenn die integrierte Schaltungsanordnung mit NMOS-Transistoren aufgebaut ist, das Versorgungspotenzial (VDD) ein negatives Potenzial ist, der erste (P1) Potenzialpegel ein negatives Potenzial ist und der zweite Potenzialpegel (P2) höher als der erste Potenzialpegel (P1) ist. Verfahren nach Anspruch 22, dadurch gekennzeichnet, dass der zweite Potenzialpegel (P2) ein Null-Potenzial ist.






IPC
A Täglicher Lebensbedarf
B Arbeitsverfahren; Transportieren
C Chemie; Hüttenwesen
D Textilien; Papier
E Bauwesen; Erdbohren; Bergbau
F Maschinenbau; Beleuchtung; Heizung; Waffen; Sprengen
G Physik
H Elektrotechnik

Anmelder
Datum

Patentrecherche

  Patente PDF

Copyright © 2008 Patent-De Alle Rechte vorbehalten. eMail: info@patent-de.com