PatentDe  


Dokumentenidentifikation DE102005033710B3 25.01.2007
Titel Halbleiterspeichermodul mit Fehlerkorrektur
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Moosrainer, Karl-Heinz, 81369 München, DE;
Djordjevic, Srdjan, 81547 München, DE;
Bestele, Michael, Dipl.-Ing., 81371 München, DE
Vertreter Epping Hermann Fischer, Patentanwaltsgesellschaft mbH, 80339 München
DE-Anmeldedatum 19.07.2005
DE-Aktenzeichen 102005033710
Veröffentlichungstag der Patenterteilung 25.01.2007
Veröffentlichungstag im Patentblatt 25.01.2007
IPC-Hauptklasse G11C 5/06(2006.01)A, F, I, 20051017, B, H, DE
IPC-Nebenklasse G11C 5/02(2006.01)A, L, I, 20051017, B, H, DE   
Zusammenfassung Ein Halbleiterspeichermodul (HSM) umfasst einen Steuerchip (HC) zur Ansteuerung von ECC-Speicherchips (U33, U34) und weiteren Speicherchips (U1, ..., U16). Die weiteren Speicherchips sind auf einer Oberseite (TOP) und einer Unterseite (BOT) der Modulplatine zweireihig angeordnet. Die ECC-Speicherchips (U33, U34) sind mittig auf der Modulplatine neben den Reihen der weiteren Speicherchips angeordnet. Ein Steuerbus (CAB) verbindet die ECC-Speicherchips sowie die weiteren Speicherchips mit dem Steuerchip. In einem von dem Steuerchip (HC) entfernt liegenden Bereich verzweigt sich der Steuerbus in einem Kontaktierungsloch (V1) in einen ersten Teilbus (CAB1), an den erste der Speicherchips angeschlossen sind, und einen zweiten Teilbus (CAB2), an den zweite der Speicherchips angeschlossen sind. Die ECC-Speicherchips sind ebenfalls über das Kontaktierungsloch (V1) mit dem Steuerbus (CAB) verbunden. Da die ECC-Speicherchips nicht unmittelbar unter dem Steuerchip angeordnet sind, entfällt ein rückwärts gerichteter Buszweig. Dadurch entspannt sich die Platzsituation auf der Modulplatine und die Signalintegrität wird verbessert.

Beschreibung[de]

Die Erfindung betrifft ein Halbleiterspeichermodul mit einer Fehlerkorrektur, bei dem ein ECC(error correcting code)-Speicherchip über einen Steuerbus mit einem Steuerchip verbunden ist.

1 zeigt einen Speicherchip U, der beispielsweise als ein DRAM (dynamic random access memory) Speicherchip ausgebildet ist. Der Speicherchip umfasst ein Speicherzellenfeld SZF, in dem Speicherzellen SZ entlang von Wortleitungen WL und Bitleitungen BL matrixartig angeordnet sind. Eine Speicherzelle SZ umfasst einen Auswahltransistor AT und einen Speicherkondensator SC. Im Falle eines Lese- oder Schreibzugriffs wird der Auswahltransistor AT durch eine entsprechendes Steuersignal auf der Wortleitung WL leitend gesteuert. Der Speicherkondensator SC ist somit über den leitend gesteuerten Auswahltransistor AT mit der Bitleitung BL verbunden. Bei einem Lesezugriff lassen sich über die Bitleitung BL Daten, die von einem in 1 nicht dargestellten Leseverstärker verstärkt werden, einem Datenanschluss DIO zur Ausgabe zuführen. Bei einem Schreibzugriff lassen sich über den leitend gesteuerten Auswahltransistor AT Daten von dem Datenanschluss DIO über die Bitleitung BL in eine der Speicherzellen SZ einschreiben.

Der Speicherchip umfasst des Weiteren eine Steuerschaltung S mit Steueranschlüssen S1, S2, S3 und S4, an die externe Steuersignale CS, WE, RAS und CAS anlegbar sind. Adressanschlüsse A0, ..., An zum Anlegen von Adresssignalen AS0, ..., ASn sind mit einem Adressregister AR verbunden. Eine an den Adressanschlüssen anliegende Adresse wird als Zeilenadresse an einen Zeilendecoder RD und als Spaltenadresse an einen Spaltendecoder CD weitergeleitet.

Schreib- und Lesezugriffe auf den Speicherchip verlaufen synchron zu einem Taktsignal CLK an einem Taktanschluss T. Bei einem Schreibzugriff auf eine Speicherzelle des Speicherchips U werden an die Adressanschlüsse A0, ..., An Adresssignale AS0, ..., ASn, über die sich eine der Speicherzellen des Speicherzellenfeldes SZF für den Schreibzugriff auswählen lässt, angelegt.

Zur Auswahl des Speicherchips U für den Schreibzugriff wird an den Steueranschluss S1 ein Chipauswahlsignal CS angelegt. Gleichzeitig dazu wird an den Steueranschluss S3 das Zeilenauswahlsignal RAS angelegt. Entsprechend der angelegten Zeilenadresse wird durch den Zeilendecoder RD eine Wortleitung WL des Speicherzellenfeldes SZF aktiviert. Dadurch werden alle Auswahltransistoren AT, die entlang der aktivierten Wortleitung angeschlossen sind, leitend gesteuert. Zur Auswahl einer bestimmten Speicherzelle entlang der aktivierten Wortleitung wird nachfolgend an den Steueranschluss S1 das Chipauswahlsignal CS, an den Steueranschluss S2 das Schreibfreigabesignal WE und an den Steueranschluss S4 das Spaltenauswahlsignal CAS angelegt. Daraufhin wird entsprechend der an die Adressanschlüsse angelegten Spaltenadresse durch den Spaltendecoder CD eine der Bitleitungen BL des Speicherzellenfeldes für den Schreibzugriff aktiviert. Diejenige Speicherzelle, die auf einem Kreuzungspunkt der aktivierten Wortleitung mit der aktivierten Bitleitung liegt, ist somit für einen Schreibzugriff ausgewählt worden.

Nach einem Vorladevorgang, während dem alle Bitleitungen des Speicherzellenfeldes auf eine gemeinsame Spannung gebracht werden, kann auf eine der Speicherzellen eine Lesezugriff erfolgen. Zur Auswahl der auszulesenden Speicherzelle werden die Adressanschlüsse A0, ..., An wiederum von einem Adresssignal AS0, ..., ASn angesteuert, das eine Zeilenadresse und eine Spaltenadresse enthält. Zur Auswahl des Speicherchips U für den Lesezugriff wird die Steuerschaltung S an dem Steueranschluss S1 von dem Chipauswahlsignal CS und an dem Steueranschluss S3 von dem Zeilenauswahlsignal RAS angesteuert. Entsprechend der angelegten Zeilenadresse wählt der Zeilendecoder RD eine der Wortleitungen WL aus und aktiviert durch ein entsprechendes Spannungspotenzial auf der ausgewählten Wortleitung alle Speicherzellen SZ, die entlang der ausgewählten Wortleitung angeschlossen sind. Nachfolgend wird an den Steueranschluss S1 erneut das Chipauswahlsignal CS und an den Steueranschluss S4 das Spaltenauswahlsignal CAS angelegt. Daraufhin wählt der Spaltendecoder CD entsprechend der Spaltenadresse eine der Bitleitungen BL aus. Diejenige Speicherzelle, die auf einem Kreuzungspunkt der ausgewählten Wortleitung mit der ausgewählten Bitleitung liegt, ist somit für den Lesezugriff ausgewählt worden.

Derartige Speicherchips werden im Allgemeinen auf einem Halbleiterspeichermodul zu einer größeren Speichereinheit zusammengefasst. Die einzelnen Speicherchips auf dem Halbleiterspeichermodul sind nicht mehr direkt von extern mit Steuer- und Adresssignal ansteuerbar, sondern sind über einen Steuerchip von der Außenwelt abgeschirmt. Ein Speichercontroller greift auf den Steuerchip zu, der wiederum die einzelnen Speicherchips auf dem Halbleiterspeichermodul für einen Lese- und Schreibzugriff mit Steuersignalen, Adresssignalen und Datensignalen ansteuert.

2 zeigt ein Halbleiterspeichermodul HSM, bei dem ein Steuerchip HC, der beispielsweise als ein Hubchip ausgebildet ist, und Speicherchips U1, ..., U36 auf einer Modulplatine MP angeordnet sind. Die Halbleiterspeicherchips im Beispiel der 2 haben eine Organisationsform x4. Bei dieser Organisationsform werden bei einem Schreibzugriff gleichzeitig vier Daten in die Speicherzellen eines Speicherchips eingelesen, beziehungsweise es werden bei einem Lesezugriff gleichzeitig vier Daten aus den Speicherzellen eines Speicherchips ausgelesen. Diejenigen Speicherchips, die von dem Speichercontroller beziehungsweise dem Steuerchip HC bei einem Zugriff auf das Halbleiterspeichermodul gleichzeitig angesprochen werden, werden in Gruppen, so genannten Ranken, zusammengefasst. Anzahl der zu einem Rank gehörenden Speicherchips ist abhängig von der Busbreite des Zugriffsbusses, mit dem der Speichercontroller auf das Halbleiterspeichermodul zugreift, und von der Organisationsform der Speicherchips auf dem Speichermodul. Wenn der Steuerchip von einem Speichercontroller über einen Zugriffsbus der Busbreite 72 Bit angesteuert wird und die Speicherchips die Organisationsform x4 aufweisen, lassen sich bei einem Lese- oder Schreibzugriff auf das Halbleiterspeichermodul gleichzeitig jeweils 4 Daten aus 18 Speicherchips auslesen oder gleichzeitig jeweils 4 Daten in 18 Speicherchips einschreiben. Ein Rank umfasst somit 18 Speicherchips. Das Halbleiterspeichermodul der 2 umfasst 2 Ranke mit jeweils 18 Speicherchips und stellt somit eine Modulkonfiguration 2Rx4 dar.

Die Modulplatine MP der 2 weist eine Oberseite TOP und eine Unterseite BOT auf. Gemäß eines Industriestandards für ein Speichermodul der Modulkonfiguration 2Rx4 ist der Steuerchip HC in der Mitte auf der Oberseite TOP der Modulplatine angeordnet. Die einzelnen Speicherchips U1, ..., U4, U9, ..., U12, U17, ..., U20 und U25, ..., U28 sind zweireihig auf der Oberseite der Modulplatine links und rechts des Steuerchips angeordnet.

Die restlichen Speicherchips U5, ..., U8, U13, ..., U16, U21, ..., U24 und U29, ..., U32 sind auf der Unterseite BOT der Modulplatine ebenfalls zweireihig angeordnet. Die einzelnen Speicherchips enthalten jeweils ein Speicherzellenfeld SZF, wie in 1 gezeigt, zur Speicherung von Daten. Die Speicherchips U33, U34, U35 und U36, die gemäß dem Industriestandard auf der Unterseite BOT der Modulplatine direkt unter dem Steuerchip HC platziert sind, sind als ECC (error correcting code) Speicherchips ausgebildet. In den Speicherzellen ihres Speicherzellenfeldes werden Daten zur Fehlerkorrektur gespeichert. Beim Auslesen eines Speicherchips lässt sich über derartige Daten zur Fehlerkorrektur ein aus einem Speicherchip fehlerhaft ausgelesenes Datum durch den Steuerchip HC korrigieren.

Zur Ansteuerung der einzelnen Speicherchips sowie der ECC-Speicherchips mit Steuer- und Adresssignalen ist der Steuerchip HC über einen Steuerbus CAB mit den einzelnen Speicherchips und den ECC-Speicherchips verbunden. Das Design des Steuerbusses für ein Speichermodul der Modulkonfiguration 2Rx4 wird im Folgenden anhand der 3 und 4 erläutert.

3 zeigt den Steuerchip HC, der über den Steuerbus CAB mit den Speicherchips U1, ..., U4 in einer Reihe R11 auf der Oberseite TOP der Modulplatine, mit den Speicherchips U9, ..., U12 in einer Reihe R12 auf der Oberseite TOP der Modulplatine, mit den Speicherchips U5, ..., U8 in einer Reihe R21 auf der Unterseite BOT der Modulplatine, mit den Speicherchips U13, ..., U16 in einer Reiche R22 auf der Unterseite der Modulplatine und mit den beiden ECC-Speicherchips U33 und U34 verbunden ist.

4 zeigt einen Ausschnitt aus einem Querschnitt durch die Modulplatine MP. Auf der Oberseite der Modulplatine sind der Steuerchip HC sowie die beiden Speicherchips U1 und U2 angeordnet. Auf der Unterseite der Modulplatine unterhalb des Steuerchips HC ist der ECC-Speicherchip U33 angeordnet. Die Speicherchips U5 und U6 sind auf der Unterseite der Modulplatine unter den Speicherchips U1 und U2 angeordnet. Der Steuerchip HC ist über eine kurze Leiterbahn LHC auf der Oberseite TOP der Modulplatine MP mit einem Kontaktierungsloch V0 verbunden. Über die kurze Leiterbahn LHC auf der Oberseite der Modulplatine und das Kontaktierungsloch V0 ist der Steuerchip HC an den Steuerbus CAB angeschlossen.

Der Steuerbus CAB verläuft auf einem inneren Layer INT1 der Modulplatine. An dem Kontaktierungsloch V1 verzweigt sich der Steuerbus CAB in einen Teilbus CAB1 und einen Teilbus CAB2. An dem Teilbus CAB1 sind die Speicherchips U1, ..., U4 der Reihe R11 auf der Oberseite der Modulplatine, die Speicherchips U5, ..., U8 der Reihe R21 auf der Unterseite der Modulplatine und der ECC-Speicherchip U33 angeschlossen. In 4 ist lediglich ein Teil des Teilbusses CAB1 dargestellt.

Der Teilbus CAB1 verläuft auf dem inneren Layer INT1 bis zu einem Kontaktierungsloch V1. Über eine kurze Leiterbahn L1 auf der Oberseite der Modulplatine und das Kontaktierungsloch V1 ist der Speicherchip U1 mit dem Teilbus CAB1 verbunden. Der Speicherchip U5 ist über eine kurze Leiterbahn L5 auf der Unterseite der Modulplatine und das Kontaktierungsloch V1 mit dem Teilbus CAB1 verbunden. Von dem Kontaktierungsloch V1 ausgehend verläuft der Teilbus CAB1 weiter entlang des inneren Layers INT1 zu weiteren Kontaktierungslöchern V11, V12 und V13. Über das Kontaktierungsloch V11 und eine kurze Leiterbahn L2 auf der Oberseite der Modulplatine beziehungsweise eine kurze Leiterbahn L6 auf der Unterseite der Modulplatine sind die Speicherchips U2 beziehungsweise U6 mit dem Teilbus CAB1 verbunden. Über das Kontaktierungsloch V12 und eine kurze Leiterbahn L3 auf der Oberseite der Modulplatine beziehungsweise eine kurze Leiterbahn L7 auf der Unterseite der Modulplatine sind die Speicherchips U3 beziehungsweise U7 mit dem Teilbus CAB1 verbunden. Über das Kontaktierungsloch V13 und eine kurze Leiterbahn L4 auf der Oberseite der Modulplatine beziehungsweise eine kurze Leiterbahn L8 auf der Unterseite der Modulplatine sind die Speicherchips U4 und U8 mit dem Teilbus CAB1 verbunden. Durch ein Kontaktierungsloch V14 ist der Teilbus CRB1 mit der Oberseite der Modulplatine und von dort über eine kurze Leiterbahn LR mit einem Terminierungswiderstand R an seinem Ende ECAB1 verbunden. Der Terminierungswiderstand R ist mit einer Spannungsversorgung Vtt verbunden.

Der Teilbus CAB2 verläuft auf einem weiteren inneren Layer INT2 der Modulplatine. Ausgehend von dem Kontaktierungsloch V0 verläuft der Teilbus CAB2 bis zu einem Kontaktierungsloch V2. Über das Kontaktierungsloch V2 und eine kurze Leiterbahn L9 auf der Oberseite der Modulplatine beziehungsweise eine kurze Leiterbahn L13 auf der Unterseite der Modulplatine sind die Speicherchips U9 beziehungsweise U13 mit dem Teilbus CAB2 verbunden. Von dem Kontaktierungsloch V2 verläuft der Teilbus CAB2 weiter auf dem inneren Layer INT2 der Modulplatine über weitere Kontaktierungslöcher V21, V22 und V23 bis zu einem Kontaktierungsloch V24. Über das Kontaktierungsloch V21 und eine kurze Leiterbahn L10 auf der Oberseite der Modulplatine beziehungsweise eine kurze Leiterbahn L14 auf der Unterseite der Modulplatine sind die Speicherchips U10 und U14 mit dem Teilbus CAB2 verbunden. Über das Kontaktierungsloch V22 und eine kurze Leiterbahn L11 auf der Oberseite der Modulplatine beziehungsweise eine kurze Leiterbahn L15 auf der Unterseite der Modulplatine sind die Speicherchips U11 und U15 mit dem Kontaktierungsloch V22 verbunden. Die Speicherchips U12 beziehungsweise U16 sind über eine kurze Leiterbahn L12 auf der Oberseite der Modulplatine beziehungsweise eine kurze Leiterbahn L16 auf der Unterseite der Modulplatine und das Kontaktierungsloch V23 mit dem inneren Layer INT2 und somit mit dem Teilbus CAB2 verbunden. Über das Kontaktierungsloch V24 und eine kurze Leiterbahn LR' auf der Oberseite der Modulplatine ist ein Ende ECAB2 des Teilbusses CRB2 über einen Terminierungswiderstand R und eine Spannungsversorgung Vtt abgeschlossen.

Zur Verbindung des ECC-Speicherchips U33 mit dem Steuerbus CAB verläuft ein Zweig des Teilbusses CAB1 ausgehend von dem Kontaktierungsloch V1 entlang des inneren Layers INT2 in rückwärtiger Richtung auf den ECC-Speicherchip U33 bis zu einem Kontaktierungsloch V20, das unterhalb des Kontaktierungsloches V0 platziert ist. Der ECC-Speicherchip U33 ist über eine kurze Leiterbahn L33 und das Kontaktierungsloch V20 mit dem Zweig des Teilbusses CAB1, der auf dem inneren Layer INT2 verläuft verbunden. Auf ähnliche Weise ist auch der ECC-Speicherchip U34 mit dem Steuerbus CAB verbunden. Ausgehend von dem Kontaktierungsloch V2 verläuft ein Zweig des Teilbusses CAB2 entlang des inneren Layers INT1 der Modulplatine in rückwärtiger Richtung auf den ECC-Speicherchip U34 bis zu einem Kontaktierungsloch V10 und von dort aus über eine kurze Leiterbahn L34 auf der Unterseite der Modulplatine zu dem ECC-Speicherchip U34.

Wie in den 3 und 4 dargestellt ist, verzweigt sich der Steuerbus CAB im Bereich des Kontaktierungslochs V0 in einen Teilbus CAB1 und einen Teilbus CAB2. Ausgehend von dem Kontaktierungsloch V1 verläuft ein Zweig des Teilbusses CAB1 auf dem inneren Layer INT2 wieder zurück zu dem ECC-Speicherchip U33, der auf der Modulplatine unter dem Steuerchip HC platziert ist. Ebenso verläuft ausgehend von dem Kontaktierungsloch V2 ein Zweig des Teilbusses CAB2 über den internen Layer INT1 wieder zurück zu dem ECC-Speicherchip U34, der ebenfalls auf der Unterseite der Modulplatine unter dem Steuerchip HC angeordnet ist.

Die Kontaktierungslöcher V0, V1, V2, V10 und V20 sind alle in einem engen Bereich um den Steuerchip HC angeordnet. 5 zeigt einen Ausschnitt eines inneren Layers der Modulplatine mit Kontaktierungslöchern und Leiterbahnen in einem Bereich B in der Nähe des Steuerchips HC. Wie der 5 zu entnehmen ist, kommt es in diesem Bereich durch die zahlreichen Anschlüsse des Steuerchips HC sowie die Vielzahl von Kontaktierungslöchern und Busleitungen, insbesondere durch die Busleitungen, die zur Verbindung der ECC-Speicherchips wieder zurück in Richtung der ECC-Speicherchips verlaufen, zu einem Platzmangel. Oftmals ist es daher nicht mehr möglich, die Zweige der Teilbusse CAB1 und CAB2 zur Verbindung der ECC-Speicherchips mit dem Steuerchip gemäß dem in 3 gezeigten Standard auszuführen. Dies ist bei einer Modulkonfiguration 2Rx4 insbesondere dann gegeben, wenn die Ein- und Ausgangsanschlüsse des Steuerchips HC nicht einem Standard entsprechen. In diesem Fall muss das Speichermodul und somit die Platzierung der Speicherchips auf der Modulplatine und die Busarchitektur des Steuerbusses kundenspezifisch ausgeführt werden.

In der Druckschrift DE 10 2004 040 459 A1 wird ein Halbleiterspeichermodul angegeben, bei dem Speicherchips auf der Ober- und Unterseite einer Verdrahtungsplatte in Positionen, die jeweils einen gleichen Abstand voneinander haben, so angeordnet sind, dass auf der Oberseite und der Unterseite in jeder Position jeweils zwei oder vier Speicherchips mit unterschiedlichen Ränken übereinander gestapelt sind. Die gestapelten Speicherchips sind jeweils mit demselben Datenleitungszug verbunden. Durch eine besondere Anordnung der Speicherchips auf der Ober- und Unterseite der Verdrahtungsplatte wird ein jeweiliger Datenleitungszug nur auf einer Seite, nämlich der Ober- oder Unterseite der Verdrahtungsplatte geführt (geroutet), wodurch ein jeweiliger Datenleitungszug keine Kontaktierungslöcher zur anderen Seite der Verdrahtungsplatte benötigt. Mittels eines vorgeschlagenen "Loaded Transmission Line"-Konzepts lässt sich eine Last, die bislang am Ende einer DQ-Leitung gebündelt aufgetreten ist und die Signalintegrität gestört hat, auf die Länge des Datenleitungszuges verteilen und kompensieren.

Die Aufgabe der vorliegenden Erfindung ist es, ein Halbleiterspeichermodul mit Fehlerkorrektur anzugeben, bei dem ECC-Speicherchips auf einfache und platzsparende Weise über einen Steuerbus mit einem Steuerchip verbunden sind.

Die Aufgabe wird gelöst durch ein Halbleiterspeichermodul mit Fehlerkorrektur, das eine Modulplatine, die als eine mehrlagige Modulplatine mit verschiedenen inneren Layern ausgebildet ist, Speicherchips, die jeweils ein Speicherzellenfeld mit Speicherzellen zur Speicherung von Daten umfassen, und einen Steuerchip zur Ansteuerung der Speicherchips mit Steuersignalen umfasst. Dabei sind erste der Speicherchips in einer ersten Reihe auf einer ersten Oberfläche der Modulplatine angeordnet. Zweite der Speicherchips sind in einer zweiten Reihe auf der ersten Oberfläche der Modulplatine angeordnet. Die zweite Reihe ist auf der ersten Oberfläche der Modulplatine unterhalb der ersten Reihe auf der ersten Oberfläche der Modulplatine angeordnet. Das Halbleiterspeichermodul umfasst ferner einen dritten der Speicherchips, in dessen Speicherzellen Daten für eine Fehlerkorrektur speicherbar sind. Der Steuerchip ist derart ausgebildet, dass er bei einem Lesezugriff auf die Speicherchips Daten, die aus den Speicherzellen der Speicherchips fehlerhaft ausgelesen worden sind, anhand der in den Speicherzellen des dritten der Speicherchips gespeicherten Daten für die Fehlerkorrektur korrigiert. Der dritte der Speicherchips ist in einer Mitte auf der ersten Oberfläche der Modulplatine zwischen dem Steuerchip und den ersten und zweiten der Speicherchips angeordnet. Das Halbleiterspeichermodul umfasst des Weiteren einen Steuerbus zur Übertragung von Steuersignalen, der entlang eines der inneren Layer der Modulplatine verläuft. Die Modulplatine weist mehrere Kontaktierungslöcher auf, die sich von der ersten Oberfläche der Modulplatine bis mindestens zu dem einen der inneren Layer erstrecken. Der Steuerbus ist an einem ersten Ende mit dem Steuerchip verbunden. Der Steuerbus ist an einem zweiten Ende mit einem der Kontaktierungslöcher verbunden. Der dritte der Speicherchips ist über eine Leiterbahn auf der ersten Oberfläche der Modulplatine und über das eine der Kontaktierungslöcher an den Steuerbus angeschlossen.

Eine Weiterbildung des Halbleiterspeichermoduls sieht vor, dass sich der Steuerbus an dem einen der Kontaktierungslöcher in einen ersten Teilbus und einen zweiten Teilbus verzweigt. Die ersten der Speicherchips sind entlang des ersten Teilbusses an den ersten Teilbus angeschlossen. Die zweiten der Speicherchips sind entlang des zweiten Teilbusses an den zweiten Teilbus angeschlossen.

Eine weitere Ausgestaltungsform des Halbleiterspeichermoduls sieht vor, dass entlang des ersten Teilbusses erste der Kontaktierungslöcher angeordnet sind. Die ersten der Speicherchips sind über jeweils eine Leiterbahn auf der ersten Oberfläche der Modulplatine und über jeweils eines der ersten der Kontaktierungslöcher an den ersten Teilbus angeschlossen. Zweite der Kontaktierungslöcher sind entlang des zweiten Teilbusses angeordnet. Die zweiten der Speicherchips sind über jeweils eine Leiterbahn auf der ersten Oberfläche der Modulplatine und über jeweils eines der zweiten der Kontaktierungslöcher an den zweiten Teilbus angeschlossen.

Gemäß einer Weiterbildung des Halbleiterspeichermoduls sind weitere erste der Speicherchips in einer ersten Reihe auf einer zweiten Oberfläche der Modulplatine angeordnet. Weitere zweite der Speicherchips sind in einer zweiten Reihe auf der zweiten Oberfläche der Modulplatine angeordnet. Die zweite Reihe auf der zweiten Oberfläche der Modulplatine ist unterhalb der ersten Reihe auf der zweiten Oberfläche der Modulplatine angeordnet. Das Halbleiterspeichermodul umfasst einen weiteren dritten der Speicherchips, in dessen Speicherzellen Daten für eine Fehlerkorrektur speicherbar sind. Der Steuerchip ist derart ausgebildet, dass er bei einem Lesezugriff auf die Speicherchips Daten, die aus den Speicherzellen der Speicherchips fehlerhaft ausgelesen worden sind, anhand der in den Speicherzellen des weiteren dritten der Speicherchips gespeicherten Daten für die Fehlerkorrektur korrigiert. Der weitere dritte der Steuerchips ist in einer Mitte auf der zweiten Oberfläche der Modulplatine neben den weiteren ersten der Speicherchips und den weiteren zweiten der Speicherchips angeordnet.

Eine weitere Ausführung des Halbleiterspeichermoduls sieht vor, dass sich das eine der Kontaktierungslöcher von der ersten Oberfläche der Modulplatine bis zu der zweiten Oberfläche der Modulplatine erstreckt. Der weitere dritte der Speicherchips ist über eine Leiterbahn auf der zweiten Oberfläche der Modulplatine und über das eine der Kontaktierungslöcher an den Steuerbus angeschlossen.

Eine andere Ausgestaltungsform des Halbleiterspeichermoduls sieht vor, dass die weiteren ersten der Speicherchips entlang des ersten Teilbusses an den ersten Teilbus angeschlossen sind. Die weiteren zweiten der Speicherchips sind entlang des zweiten Teilbusses an den zweiten Teilbus angeschlossen.

Gemäß einer Weiterbildung des Halbleiterspeichermoduls erstrecken sich die mehreren Kontaktierungslöcher von der ersten Oberfläche der Modulplatine bis zu der zweiten Oberfläche der Modulplatine. Die weiteren ersten der Speicherchips sind über jeweils eine Leiterbahn auf der zweiten Oberfläche der Modulplatine und über jeweils eines der ersten der Kontaktierungslöcher an den ersten Teilbus angeschlossen. Die weiteren zweiten der Speicherchips sind über jeweils eine Leiterbahn auf der zweiten Oberfläche der Modulplatine und über jeweils eines der zweiten der Kontaktierungslöcher an den zweiten Teilbus angeschlossen.

Der Steuerbus kann als ein Bus zur Übertragung eines Zeilenauswahlsignals zur Auswahl einer Zeile des Speicherzellenfeldes eines der Speicherchips ausgebildet sein. Es ist auch möglich, dass der Steuerbus als ein Bus zur Übertragung eines Spaltenauswahlsignals zur Auswahl einer Spalte des Speicherzellenfeldes eines der Speicherchips ausgebildet ist. Nach einem weiteren Merkmal des Halbleiterspeichermoduls ist der Steuerbus als ein Bus zur Übertragung eines Schreibfreigabesignals zur Freigabe des Einschreibens von Daten in die Speicherzellen des Speicherzellenfeldes eines der Speicherchips ausgebildet. Der Steuerbus kann auch als ein Bus zur Übertragung eines Adresssignals zur Auswahl einer Speicherzelle der Speicherzellen des Speicherzellenfeldes einer der Speicherchips ausgebildet sein.

Das Halbleiterspeichermodul ist in einer bevorzugten Ausführungsform in einer Modulkonfiguration 2Rx4 ausgebildet.

Weitere Ausführungsformen des Halbleiterspeichermoduls sind den Unteransprüchen zu entnehmen.

Die Erfindung wird im Folgenden anhand von Figuren, die Ausführungsbeispiele der vorliegenden Erfindung zeigen, näher erläutert.

Es zeigen:

1 einen Speicherchip eines Halbleiterspeichermoduls,

2 eine Draufsicht auf eine Ober- und Unterseite eines Halbleiterspeichermoduls gemäß einem Standard,

3 eine Busarchitektur eines Steuerbusses, über den ECC-Speicherchips und weitere Speicherchips mit einem Steuerchip verbunden sind,

4 einen Querschnitt durch eine Modulplatine mit einer Busarchitektur eines Steuerbusses zur Verbindung von ECC-Speicherchips und weiteren Speicherchips mit einem Steuerchip gemäß einem Standard,

5 Kontaktierungslöcher und Leiterbahnen auf einem inneren Layer einer Modulplatine,

6 eine Anordnung von einem Steuerchip, ECC-Speicherchips und weiteren Speicherchips auf einer Ober- und Unterseite einer Modulplatine,

7 eine Busarchitektur eines Steuerbusses zur Verbindung von ECC-Speicherchips und weiteren Speicherchips mit einem Steuerchip,

8 einen Querschnitt durch eine Modulplatine mit einem Steuerbus zur Verbindung von ECC-Speicherchips und weiteren Speicherchips mit einem Steuerchip.

6 zeigt ein Halbleiterspeichermodul HSM der Modulkonfiguration 2Rx4 mit einer erfindungsgemäßen Platzierung von einem Steuerchip HC, ECC-Speicherchips U33, U34, U35 und U36 sowie mit einer Platzierung weiterer Speicherchips U1, ..., U32. Auf der Oberseite TOP der Modulplatine MP ist in der Mitte ein Steuerchip HC angeordnet. Zur rechten Seite des Steuerchips HC sind in einer Reihe R11 die Speicherchips U1, ..., U4 und in einer darunter liegenden Reihe R12 die Speicherchips U9, ..., U12 angeordnet. Zwischen dem Steuerchip HC und den beiden Reihen von Speicherchips ist mittig auf der Oberseite der Modulplatine MP in einer Mittenposition M1 der ECC-Speicherchip U33 angeordnet.

Zur linken Seite des Steuerchips HC sind in der Reihe R11 die Speicherchips U17, ..., U20 und in der darunter liegenden Reihe R12 die Speicherchips U25, ..., U28 angeordnet. Zwischen den beiden linksseitigen Reihen von Speicherchips und dem Steuerchip HC ist in einer Mittenposition M1' der Modulplatine der ECC-Speicherchip U35 platziert.

Auf der Unterseite der Modulplatine sind rechtsseitig von dem Steuerchip HC in einer Reihe R21 die Speicherchips U5, ..., U8 und in einer Reihe R22 die Speicherchips U13, ..., U16 platziert. Auf der Unterseite der Modulplatine sind linksseitig des Steuerchips HC in der Reihe R21 die Speicherchips U21, ..., U24 und in der darunter liegenden Reihe R22 die Speicherchips U29, ..., U32 platziert. Der ECC-Speicherchip U34 ist neben der Reihe R21 mit den Speicherchips U5, ..., U8 und der Reihe R22 mit den Speicherchips U13, ..., U16 in einer Mittenposition M2 der Unterseite der Modulplatine platziert. Der ECC-Speicherchip U36 ist neben der Reihe R21 mit den Speicherchips U21, ..., U24 und der Reihe R22 mit den Speicherchips U29, ..., U32 in einer Mittenposition M2' auf der Unterseite der Modulplatine platziert.

Im Gegensatz zur bisherigen standardmäßigen Platzierung der Speicherchips sind erfindungsgemäß die ECC-Speicherchips nicht mehr auf der Unterseite unter einem Bereich des Steuerchips HC platziert. Stattdessen sind zwei der vier ECC-Speicherchips auf der Oberseite TOP der Modulplatine zur linken und zur rechten Seite des Steuerchips HC mittig zwischen dem Steuerchip HC und den beiden Reihen von Speicherchips platziert. Auf der Unterseite sind die beiden ECC-Speicherchips U34 und U36 ebenfalls nicht mehr in einem Bereich unter dem Steuerchip HC sondern links und rechts mittig neben den beiden Reihen R21 und R22 auf der Unterseite BOT der Modulplatine platziert.

Die erfindungsgemäße Verbindung der ECC-Speicherchips und der weiteren Speicherchips über einen Steuerbus mit dem Steuerchip wird anhand der 7 und 8 erläutert. Die 7 und 8 beziehen sich dabei auf Speicherchips, die auf der rechten Seite der Modulplatine angeordnet sind. Die folgenden Ausführungen lassen sich allerdings ebenso auf die Speicherchips, die auf der linken Seite der Modulplatine platziert sind, übertragen.

Ein Ende E1 des Steuerbusses CAB ist über ein Kontaktierungsloch V0 und eine kurze Leiterbahn LHC auf der Oberseite der Modulplatine mit dem Steuerchip HC verbunden. Der Steuerbus CAB verläuft ausgehend von dem Kontaktierungsloch V0 entlang eines inneren Layers INT1 der Modulplatine bis zu einem Kontaktierungsloch V1. An dem Kontaktierungsloch V1 verzweigt sich der Steuerbus CAB in einen Teilbus CAB1 und einen Teilbus CAB2.

Der Teilbus CAB1 verläuft entlang des inneren Layers INT1. Entlang des Teilbusses CAB1 sind mehrere Kontaktierungslöcher V11, V12, V13, V14 und V15 angeordnet. Über das Kontaktierungsloch V11 und eine kurze Leiterbahn L1 auf der Oberseite der Modulplatine beziehungsweise eine kurze Leiterbahn L5 auf der Unterseite der Modulplatine sind die Speicherchips U1 beziehungsweise U5 mit dem Teilbus CAB1 verbunden. Über das Kontaktierungsloch V12 und eine kurze Leiterbahn L2 auf der Oberseite der Modulplatine beziehungsweise eine kurze Leiterbahn L6 auf der Unterseite der Modulplatine sind die Speicherchips U2 und U6 mit dem Teilbus CAB1 verbunden. Über das Kontaktierungsloch V13 und eine kurze Leiterbahn L3 auf der Oberseite der Modulplatine beziehungsweise eine kurze Leiterbahn L7 auf der Unterseite der Modulplatine sind die Speicherchips U3 und U7 mit dem Teilbus CAB1 verbunden. Die Speicherchips U4 beziehungsweise U5 sind über eine kurze Leiterbahn L4 auf der Oberseite der Modulplatine beziehungsweise eine kurze Leiterbahn L8 auf der Unterseite der Modulplatine und das Kontaktierungsloch V14 an den Teilbus CAB1 angeschlossen. Über das Kontaktierungsloch V15 und eine kurze Leiterbahn LR auf der Oberseite der Modulplatine ist ein Ende ECAB1 des Teilbusses CAB1 über einen Terminierungswiderstand R mit einer Versorgungsspannung Vtt verbunden.

Der Teilbus CAB2 verläuft entlang eines inneren Layers INT2 der mehrlagigen Modulplatine MP. Entlang des Teilbusses CAB2 sind mehrere Kontaktierungslöcher V21, V22, V23, V24 und V25 angeordnet. Über das Kontaktierungsloch V21 und eine kurze Leiterbahn L9 auf der Oberseite der Modulplatine beziehungsweise eine kurze Leiterbahn L13 auf der Unterseite der Modulplatine sind die Speicherchips U9 beziehungsweise U13 mit dem Teilbus CAB2 verbunden. Über das Kontaktierungsloch V22 und eine kurze Leiterbahn L10 auf der Oberseite der Modulplatine beziehungsweise eine kurze Leiterbahn L14 auf der Unterseite der Modulplatine sind die Speicherchips U10 und U14 mit dem Teilbus CAB2 verbunden. Über das Kontaktierungsloch V23 und eine kurze Leiterbahn L11 auf der Oberseite der Modulplatine beziehungsweise eine kurze Leiterbahn L15 auf der Unterseite der Modulplatine sind die Speicherchips U11 und U15 mit dem Teilbus CAB2 verbunden. Die Speicherchips U12 beziehungsweise U16 sind über eine kurze Leiterbahn L12 auf der Oberseite der Modulplatine beziehungsweise eine kurze Leiterbahn L16 auf der Unterseite der Modulplatine mit dem Kontaktierungsloch V24 verbunden. Über eine kurze Leiterbahn LR' auf der Oberseite der Modulplatine und das Kontaktierungsloch V25 ist ein Ende ECAB2 des Teilbusses CAB2 über einen Terminierungswiderstand R mit einer Spannungsversorgung Vtt verbunden.

Der ECC-Speicherchip U33 auf der Oberseite der Modulplatine ist über eine kurze Leiterbahn L33 auf der Oberseite der Modulplatine und das Kontaktierungsloch V1 mit dem Steuerbus CAB verbunden. Der ECC-Speicherchip U34 auf der Unterseite der Modulplatine ist über eine kurze Leiterbahn L34 auf der Unterseite der Modulplatine und das Kontaktierungsloch V1 mit dem Steuerbus CAB verbunden. Im Gegensatz zur bisherigen Verbindung des ECC-Speicherchips U33 mit dem Steuerchip HC entfällt bei der erfindungsgemäßen Busarchitektur des Steuerbusses ein rückwärts gerichteter Zweig des Teilbusses CAB1 auf einem inneren Layer INT2. Zur Verbindung des ECC-Speicherchips U34 mit dem Steuerchip HC entfällt im Vergleich zur 3 ebenfalls ein rückwärts gerichteter Buszweig des Teilbusses CAB2 entlang des inneren Layers INT1.

Dadurch können Leiterbahnen auf inneren Layern der Modulplatine in einem, in 5 gezeigten, an den Steuerchip HC eng angrenzenden Bereich B vermieden werden. In dem an den Steuerchip HC angrenzenden Bereich auf inneren Layern der Modulplatine steht somit mehr Platz zur Verfügung.

In dem an den Steuerchip HC angrenzenden Bereich B waren bisher zur Verbindung der ECC-Speicherchips, die alle auf der Unterseite der Modulplatine unterhalb des Steuerchips HC platziert waren, vier Kontaktierungslöcher, von denen in 4 lediglich das Kontaktierungsloch V20 gezeigt ist, notwendig. Gemäß 7 beziehungsweise 8 ist in dem an den Steuerchip HC angrenzenden Bereich B lediglich ein Kontaktierungsloch V0 erforderlich, das den Steuerchip HC mit einem Ende E1 des Steuerbusses CAB verbindet. Die Verzweigungen zu den ECC-Speicherchips erfolgt über Kontaktierungslöcher, beispielsweise das Kontaktierungsloch V1, die in einem Bereich der Modulplatine liegen, der von dem Steuerchip HC weiter entfernt ist. Somit entspannt sich in dem an den Steuerchip HC angrenzenden Bereich B die enge Platzsituation auf der Modulplatine.

Zur Verbindung des Steuerchips HC mit dem Steuerbus CAB und zur Verbindung der ECC-Speicherchips mit den Teilbussen CAB1 und CAB2 wurden, wie in 4 gezeigt, bisher blinde Kontaktierungslöcher verwendet, da durchgehende Kontaktierungslöcher von den zahlreichen Ein- und Ausgangspins des Steuerchips HC verwendet werden und somit zur Verbindung der ECC-Speicherchips mit den Zweigen der Teilbusse CAB1 und CAB2 nicht mehr ausreichend zur Verfügung stehen. Gemäß der erfindungsgemäßen Busarchitektur des Steuerbusses CAB ist es nunmehr möglich, in dem von dem Steuerchip HC weiter entfernt liegenden Bereich B zur Verbindung der ECC-Speicherchips mit dem Steuerbus durchgehende Kontaktierungslöcher, wie beispielsweise das Kontaktierungsloch V1, zu verwenden. Derartige durchgehende Kontaktierungslöcher sind wesentlich kostengünstiger herzustellen als blinde Kontaktierungslöcher.

Ein weiterer Vorteil des erfindungsgemäßen Bus Designs des Steuerbusses besteht darin, dass sich durch die Vermeidung von rückführenden Buszweigen die Signalintegrität von Signalen, die zwischen den ECC-Speicherchips und dem Steuerchip HC übertragen werden, verbessert.

Es wurde ferner darauf geachtet, dass die ECC-Speicherchips und die weiteren Speicherchips in einer symmetrischen Topologie auf der Modulplatine platziert sind. Dadurch ergibt sich eine gleichmäßige Lastverteilung für den Teilbus CAB1 und den Teilbus CAB2, wodurch sich ebenfalls eine gute Signalintegrität auf den Teilbussen erzielen lässt.

Durch die Anordnung der ECC-Speicherchips neben den Reihen der weiteren Speicherchips und dem Steuerchip muss zur erfindungsgemäße Anordnung der Steuer- und Speicherchips eine Modulplatine verwendet werden, die im Vergleich zu den bisherigen Modulplatinen geringfügig länger ist. Es ist jedoch davon auszugehen, dass mit zunehmender Miniaturisierung von Speicher- und Steuerchips in kurzer Zeit die bisher gebräuchliche Modulplatinen auch für die erfindungsgemäße Anordnung von Modulkomponenten verwendet werden können.

AR
Adressregister
AT
Auswahltransistor
BL
Bitleitung
BOT
Unterseite der Modulplatine
CAB
Steuerbus
CAB1, CAB2
Teilbus
CAS
Spaltenauswahlsignal
CD
Zeilendecoder
CLK
Taktsignal
CS
Chipauswahlsignal
DIO
Datenanschluss
HC
Steuerchip
HSM
Halbleiterspeichermodul
INT
innerer Layer der Modulplatine
L
Leiterbahn
MP
Modulplatine
R
Reihe
R
Terminierungswiderstand
RAS
Zeilenauswahlsignal
RD
Spaltendecoder
S
Steuerschaltung
SC
Speicherkondensator
SZ
Speicherzelle
SZF
Speicherzellenfeld
TOP
Oberseite der Modulplatine
U
Speicherchip
V
Kontaktierungsloch
WE
Schreibfreigabesignal
WL
Wortleitung


Anspruch[de]
Halbleiterspeichermodul mit Fehlerkorrektur

– mit einer Modulplatine (MP), die als eine mehrlagige Modulplatine mit verschiedenen inneren Layern (L1, L2) ausgebildet ist,

– mit Speicherchips (U1, ..., U4, U9, ..., U12, U33), die jeweils ein Speicherzellenfeld (SZF) mit Speicherzellen (SZ) zur Speicherung von Daten umfassen,

– mit einem Steuerchip (HC) zur Ansteuerung der Speicherchips (U1, ..., U4, U9, ..., U12, U33) mit Steuersignalen (RAS, CAS, WE),

– wobei erste der Speicherchips (U1, ..., U4) in einer ersten Reihe (R11) auf einer ersten Oberfläche (TOP) der Modulplatine (MP) angeordnet sind,

– wobei zweite der Speicherchips (U9, ..., U12) in einer zweiten Reihe (R12) auf der ersten Oberfläche (TOP) der Modulplatine (MP) angeordnet sind,

– wobei die zweite Reihe (R12) auf der ersten Oberfläche (TOP) der Modulplatine unterhalb der ersten Reihe (R11) auf der ersten Oberfläche der Modulplatine angeordnet ist,

– mit einem dritten der Speicherchips (U33), in dessen Speicherzellen Daten für eine Fehlerkorrektur speicherbar sind,

– bei dem der Steuerchip (HC) derart ausgebildet ist, dass er bei einem Lesezugriff auf die Speicherchips Daten, die aus den Speicherzellen der Speicherchips (U1, ..., U4, U9, ..., U12) fehlerhaft ausgelesen worden sind, anhand der in den Speicherzellen des dritten der Speicherchips (U33) gespeicherten Daten für die Fehlerkorrektur korrigiert,

– bei dem der dritte der Speicherchips (U33) in einer Mitte (M1) auf der ersten Oberfläche (TOP) der Modulplatine zwischen dem Steuerchip (HC) und den ersten und zweiten der Speicherchips (U1, ..., U4, U9, ..., U12) angeordnet ist,

– mit einem Steuerbus (CAB) zur Übertragung von Steuersignalen (RAS, CAS, WE, AS0, ..., ASn), der entlang eines der inneren Layer (L1) der Modulplatine verläuft,

– bei dem die Modulplatine (MP) mehrere Kontaktierungslöcher (V1, V11, ..., V15, V21, ..., V25) aufweist, die sich von der ersten Oberfläche (TOP) der Modulplatine bis mindestens zu dem einen der inneren Layer (L1) erstrecken,

– bei dem der Steuerbus (CAB) an einem ersten Ende (E1) mit dem Steuerchip (HC) verbunden ist,

– bei dem der Steuerbus (CAB) an einem zweiten Ende (E2) mit einem der Kontaktierungslöcher (V1) verbunden ist,

– bei dem der dritte der Speicherchips (U33) über eine Leiterbahn (L33) auf der ersten Oberfläche (TOP) der Modulplatine (MP) und über das eine der Kontaktierungslöcher (V1) an den Steuerbus (CAB) angeschlossen ist.
Halbleiterspeichermodul nach Anspruch 1,

– bei dem sich der Steuerbus (CAB) an dem einen der Kontaktierungslöcher (V1) in einen ersten Teilbus (CAB1) und einen zweiten Teilbus (CAB2) verzweigt,

– bei dem die ersten der Speicherchips (U1, ..., U4) entlang des ersten Teilbusses an den ersten Teilbus (CAB1) angeschlossen sind,

– bei dem die zweiten der Speicherchips (U9, ..., U12) entlang des zweiten Teilbusses an den zweiten Teilbus (CAB2) angeschlossen sind.
Halbleiterspeichermodul nach Anspruch 2,

– bei dem entlang des ersten Teilbusses (CAB1) erste der Kontaktierungslöcher (V11, ..., V15) angeordnet sind,

– bei dem die ersten der Speicherchips (U1, ..., U4) über jeweils eine Leiterbahn (L1, ..., L4) auf der ersten Oberfläche (TOP) der Modulplatine und über jeweils eines der ersten der Kontaktierungslöcher (V11, ..., V15) an den ersten Teilbus (CAB1) angeschlossen sind,

– bei dem entlang des zweiten Teilbusses (CAB2) zweite der Kontaktierungslöcher (V21, ..., V25) angeordnet sind,

– bei dem die zweiten der Speicherchips (U9, ..., U12) über jeweils eine Leiterbahn (L9, ..., L12) auf der ersten Oberfläche (TOP) der Modulplatine und über jeweils eines der zweiten der Kontaktierungslöcher (V21, ..., V25) an den zweiten Teilbus (CAB2) angeschlossen sind.
Halbleiterspeichermodul nach einem der Ansprüche 1 bis 3,

– wobei weitere erste der Speicherchips (U5, ..., U8) in einer ersten Reihe (R21) auf einer zweiten Oberfläche (BOT) der Modulplatine (MP) angeordnet sind,

– wobei weitere zweite der Speicherchips (U13, ..., U16) in einer zweiten Reihe (R22) auf der zweiten Oberfläche (BOT) der Modulplatine (MP) angeordnet sind,

– bei dem die zweite Reihe (R22) auf der zweiten Oberfläche (BOT) der Modulplatine (MP) unterhalb der ersten Reihe (R21) auf der zweiten Oberfläche (BOT) der Modulplatine angeordnet ist,

– mit einem weiteren dritten der Speicherchips, in dessen Speicherzellen Daten für eine Fehlerkorrektur speicherbar sind,

– bei dem der Steuerchip (HC) derart ausgebildet ist, dass er bei einem Lesezugriff auf die Speicherchips Daten, die aus den Speicherzellen der Speicherchips (U5, ..., U8, U13, ..., U16) fehlerhaft ausgelesen worden sind, anhand der in den Speicherzellen des weiteren dritten der Speicherchips (U34) gespeicherten Daten für die Fehlerkorrektur korrigiert,

– bei dem der weitere dritte der Steuerchips (U34) in einer Mitte (M2) auf der zweiten Oberfläche (BOT) der Modulplatine neben den weiteren ersten der Speicherchips (U5, ..., U8) und den weiteren zweiten der Speicherchips (U13, ..., U16) angeordnet ist.
Halbleiterspeichermodul nach Anspruch 4,

– bei dem sich das eine der Kontaktierungslöcher (V1) von der ersten Oberfläche (TOP) der Modulplatine bis zu der zweiten Oberfläche (BOT) der Modulplatine erstreckt,

– bei dem der weitere dritte der Speicherchips (U34) über eine Leiterbahn (L34) auf der zweiten Oberfläche (BOT) der Modulplatine (MP) und über das eine der Kontaktierungslöcher (V1) an den Steuerbus (CAB) angeschlossen ist.
Halbleiterspeichermodul nach einem der Ansprüche 4 oder 5,

– bei dem die weiteren ersten der Speicherchips (U5, ..., U8) entlang des ersten Teilbusses an den ersten Teilbus (CAB1) angeschlossen sind,

– bei dem die weiteren zweiten der Speicherchips (U13, ..., U16) entlang des zweiten Teilbusses an den zweiten Teilbus (CAB2) angeschlossen sind.
Halbleiterspeichermodul nach Anspruch 6,

– bei dem sich die mehreren Kontaktierungslöcher (V1, V11, ..., V15, V21, ..., V25) von der ersten Oberfläche (TOP) der Modulplatine bis zu der zweiten Oberfläche (BOT) der Modulplatine erstrecken,

– bei dem die weiteren ersten der Speicherchips (U5, ..., U8) über jeweils eine Leiterbahn (L5, ..., L8) auf der zweiten Oberfläche (BOT) der Modulplatine und über jeweils eines der ersten der Kontaktierungslöcher (V11, ..., V15) an den ersten Teilbus (CAB1) angeschlossen sind,

– bei dem die weiteren zweiten der Speicherchips (U13, ..., U16) über jeweils eine Leiterbahn (L13, ..., L16) auf der zweiten Oberfläche (BOT) der Modulplatine und über jeweils eines der zweiten der Kontaktierungslöcher (V21, ..., V25) an den zweiten Teilbus (CAB2) angeschlossen sind.
Halbleiterspeichermodul nach einem der Ansprüche 1 bis 7, bei dem der Steuerbus (CAB) als ein Bus zur Übertragung eines Zeilenauswahlsignals (RAS) zur Auswahl einer Zeile des Speicherzellenfeldes eines der Speicherchips ausgebildet ist. Halbleiterspeichermodul nach einem der Ansprüche 1 bis 7, bei dem der Steuerbus (CAB) als ein Bus zur Übertragung eines Spaltenauswahlsignals (CAS) zur Auswahl einer Spalte des Speicherzellenfeldes eines der Speicherchips ausgebildet ist. Halbleiterspeichermodul nach einem der Ansprüche 1 bis 7, bei dem der Steuerbus (CAB) als ein Bus zur Übertragung eines Schreibfreigabesignals (WE) zur Freigabe des Einschreibens von Daten in die Speicherzellen des Speicherzellenfeldes eines der Speicherchips ausgebildet ist. Halbleiterspeichermodul nach einem der Ansprüche 1 bis 7, bei dem der Steuerbus als ein Bus zur Übertragung eines Adresssignals (AS0, ..., ASn) zur Auswahl einer Speicherzelle der Speicherzellen des Speicherzellenfeldes einer der Speicherchips ausgebildet ist. Halbleiterspeichermodul nach einem der Ansprüche 1 bis 11, bei dem der Steuerchip als ein Hubchip (HC) ausgebildet ist. Halbleiterspeichermodul nach einem der Ansprüche 1 bis 12, bei dem die Speicherzellen (SZ) der Speicherchips (U1, ..., U16, U33, U34) als dynamische Speicherzellen vom wahlfreien Zugriffstyp ausgebildet sind. Halbleiterspeichermodul nach einem der Ansprüche 1 bis 13, bei dem der Steuerchip (HC) und die Speicherchips (U1, ..., U16, U33, U34) jeweils in einem Fine Pitch Ball Grid Array Gehäuse (FBGA) auf der Modulplatine angeordnet sind. Halbleiterspeichermodul nach einem der Ansprüche 1 bis 14, bei dem der erste Teilbus (CAB1) und der zweite Teilbus (CAB2) jeweils an einem Ende (ECAB1, ECAB2) des ersten und zweiten Teilbusses mit einem Terminierungswiderstand (R) abgeschlossen sind. Halbleiterspeichermodul nach einem der Ansprüche 4 bis 15, bei dem das Halbleiterspeichermodul in einer Modulkonfiguration 2Rx4 ausgebildet ist. Halbleiterspeichermodul nach einem der Ansprüche 1 bis 16, das als ein Fully Buffered Dual In Line Memory Modul ausgebildet ist.






IPC
A Täglicher Lebensbedarf
B Arbeitsverfahren; Transportieren
C Chemie; Hüttenwesen
D Textilien; Papier
E Bauwesen; Erdbohren; Bergbau
F Maschinenbau; Beleuchtung; Heizung; Waffen; Sprengen
G Physik
H Elektrotechnik

Anmelder
Datum

Patentrecherche

  Patente PDF

Copyright © 2008 Patent-De Alle Rechte vorbehalten. eMail: info@patent-de.com