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Dokumentenidentifikation DE102005045952B3 25.01.2007
Titel Verfahren zur Spannungsversorgung einer Bitleitung und entsprechend ausgestaltete Speicheranordnung
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Lehmann, Gunther, Dr., 83607 Holzkirchen, DE;
Martelloni, Yannick, 80336 München, DE;
Gupta, Siddharth, Bangalore, IN;
Dwivedi, Devesh, Bangalore, IN
Vertreter Patent- und Rechtsanwälte Kraus & Weisert, 80539 München
DE-Anmeldedatum 26.09.2005
DE-Aktenzeichen 102005045952
Veröffentlichungstag der Patenterteilung 25.01.2007
Veröffentlichungstag im Patentblatt 25.01.2007
IPC-Hauptklasse G11C 7/12(2006.01)A, F, I, 20051019, B, H, DE
Zusammenfassung Eine Speicheranordnung (50) ist derart ausgestaltet, dass sie bei einem Lesevorgang eine Ladevorrichtung (1) derart ansteuert, dass die Ladevorrichtung (1) eine virtuelle Spannungsversorgungsleitung (4) zur Spannungsversorgung von Speicherzellen auf ein Versorgungspotenzial der Speicheranordnung (50) lädt, zuerst eine Vorladevorrichtung (13, 15) derart ansteuert, dass die Vorladevorrichtung (13, 15) das Potenzial der durch den Lesevorgang betroffenen Bitleitung (6) auf ein Ausgangspotenzial der Speicheranordnung (50) bringt, und anschließend die Vorladevorrichtung (13, 15) deaktiviert. Dabei sind die Ladevorrichtung (1) und die Vorladevorrichtung (13, 15) an unterschiedlichen Enden derselben virtuellen Spannungsversorgungsleitung (4) mit dieser verbunden. Diese Speicheranordnung (50) ist eine Ausgestaltung eines Verfahrens, bei welchem die Vorladevorrichtung (13, 15) abhängig von dem Potenzial der virtuellen Spannungsversorgungsleitung (4) aktiviert/deaktiviert wird.

Beschreibung[de]

Die vorliegende Erfindung betrifft ein Verfahren zur Spannungsversorgung einer Bitleitung einer Speicheranordnung sowie eine entsprechend ausgestaltete Speicheranordnung, um negative Effekte aufgrund einer elektrischen Kopplung zwischen einer Bitleitung und einer virtuellen Spannungsversorgungsleitung zu verringern.

Die EP 0 434 104 A1 beschreibt eine integrierte Halbleiterschaltung vom Gate-Array-Typ. Diese Halbleiterschaltung umfasst Speicherzellen, welche in eine erste und eine zweite Gruppe unterteilt sind. Dabei umfasst die erste Gruppe Transistoren eines ersten Leitungstyps und die zweite Gruppe Transistoren eines zweiten Leitungstyps. Zusätzlich umfasst die Halbleiterschaltung ein Auswahlsignal, um entweder eine Ausgabe der ersten Gruppe oder eine Ausgabe der zweiten Gruppe auszuwählen. Bitleitungen der Speicherzellen der ersten Gruppe werden auf VDD vorgeladen, während Bitleitungen der Speicherzellen der zweiten Gruppe auf VSS vorgeladen werden. Darüber hinaus werden die Speicherzellen der ersten Gruppe über einen Schalt-Transistor mit VSS verbunden, während die Speicherzellen der zweiten Gruppe über einen zweiten Schalt-Transistor mit VDD verbunden werden. Die Ansteuerung erfolgt dabei über zwei separate, gegenphasige Steuersignale.

In 1 ist ein ROM 50 nach dem Stand der Technik dargestellt. Beim Lesevorgang wird ein Spalten-Multiplexer 12 über eine Steuervorrichtung 30 derart angesteuert, dass zum einen eine der entsprechenden Spalte zugeordnete virtuelle Spannungsversorgungsleitung 4 auf VDD geladen wird und zum anderen eine der entsprechenden Spalte zugeordnete Bitleitung 6 nicht mehr mit VSS verbunden ist. Nach dem Stand der Technik wird dazu ein Eingang einer entsprechenden Ladevorrichtung bzw. eines Inverters 1 von 1 auf 0 gelegt. Dadurch wird die mit dem Ausgang verbundene virtuelle Spannungsversorgungsleitung 4 auf VDD geladen und gleichzeitig mittels einer Vorladevorrichtung bzw. eines Inverters 7 und eines NFET-Transistors 2 eine Verbindung zwischen der Bitleitung 6 und VSS unterbrochen. Wenn nun die entsprechende Wortleitung 8 aktiviert wird, wird eine Information aus einer Speicherzelle der Speicheranordnung 50, welche durch die gewählte Spalte und Wortleitung 8 definiert ist, über die Bitleitung 6 ausgelesen.

Unter einer virtuellen Spannungsversorgungsleitung wird hier eine Leitung verstanden, welche Speicherzellen mit Spannung versorgt. Da nur diejenige oder diejenigen Speicherzellen mit Spannung versorgt werden müssen, die gerade in einen Lesevorgang (oder Schreibvorgang) involviert sind, ist die Spannungsversorgung der Speicherzellen häufig aus Gründen der Energieeinsparung (ab)schaltbar. Das heißt, nur diejenigen Spannungsversorgungsleitungen, welche die Speicherzelle(n) mit Spannung versorgen, die gerade in einen Lesevorgang (oder Schreibvorgang) involviert sind (beispielsweise alle Speicherzellen einer Spalte der Speicheranordnung 50), werden eingeschaltet, während alle anderen Spannungsversorgungsleitungen ausgeschaltet sind. Diese schaltbaren Spannungsversorgungsleitungen werden virtuelle Spannungsversorgungsleitungen genannt.

Da nach dem Stand der Technik das Laden der virtuellen Spannungsversorgungsleitung 4 und das Trennen der Bitleitung 6 von VSS nahezu zeitgleich auftritt, führt die elektrische parasitäre Kopplung (auch als Querkopplung bekannt) zwischen der virtuellen Spannungsversorgungsleitung 4 und der Bitleitung 6 dazu, dass die Bitleitung 6 zu dem Potenzial VDD, auf welches die virtuelle Spannungsversorgungsleitung 4 geladen wird, gezogen wird. Anders ausgedrückt führt das Schalten der Spannungsversorgung der Speicherzellen aufgrund der elektrischen Kopplung zu einer ungewünschten Potenzialänderung der Bitleitung 6. Ein Potenzialverlauf der virtuellen Spannungsversorgungsleitung 4 und der Bitleitung 6 ist für die Speicheranordnung nach dem Stand der Technik der 1 in 5a dargestellt. Dabei zeigt ein Bezugszeichen 31 einen Potenzialverlauf einer kurzen virtuellen Spannungsversorgungsleitung 4, während mit einem Bezugszeichen 32 ein Potenzialverlauf einer im Vergleich langen virtuellen Spannungsversorgungsleitung 4 dargestellt ist. Man erkennt an dem Potenzialverlauf 33 eines Bitleitung-Vorladesignals, welches einem Ausgangssignal 20 des Inverters 7 entspricht, dass der Potenzialverlauf dieses Bitleitung-Vorladesignals unabhängig davon ist, ob die Bitleitung 6 lang oder kurz ist bzw. mit einer langen oder kurzen virtuellen Spannungsversorgungsleitung 4 gekoppelt ist. Daher wird das Potenzial der Bitleitung 6 durch das Laden der virtuellen Spannungsversorgungsleitung 4 auf VDD ebenfalls auf VDD gezogen, wobei dieser Effekt bei einer langen Bitleitung 6, wenn die elektrische Kopplung zwischen der Bitleitung und der virtuellen Spannungsversorgungsleitung 4 größer ist, stärker auftritt, als es bei einer kurzen Bitleitung 6 der Fall ist. Dies ist ebenfalls durch einen Potenzialverlauf 34 für eine kurze Bitleitung 6 und einen Potenzialverlauf 35 für eine lange Bitleitung 6 in 5a dargestellt. Anders ausgedrückt ist die Zeitsteuerung nach dem Stand der Technik der Deaktivierung der Vorladevorrichtung der Bitleitung unabhängig von den Abmessungen der Speicheranordnung.

Daher ist es eine Aufgabe der vorliegenden Erfindung, ein Verfahren und/oder eine Vorrichtung bereitzustellen, wobei die negativen Effekte einer elektrischen Kopplung zwischen der virtuellen Spannungsversorgungsleitung und der Bitleitung einer Speicheranordnung zumindest im Vergleich zum Stand der Technik vermindert werden.

Diese Aufgabe wird erfindungsgemäß durch ein Verfahren zur Spannungsversorgung einer Bitleitung nach Anspruch 1 und eine Speicheranordnung nach Anspruch 7 gelöst. Die abhängigen Ansprüche definieren bevorzugte und vorteilhafte Ausführungsformen der Erfindung.

Im Rahmen der vorliegenden Erfindung wird ein Verfahren zur Spannungsversorgung einer Bitleitung einer Speicheranordnung bereitgestellt. Dabei wird eine Vorladevorrichtung, mit welcher die Bitleitung auf ein Ausgangspotenzial vorgeladen wird, bei einem Lesevorgang, welcher diese Bitleitung betrifft bzw. auswertet, in Abhängigkeit von dem Potenzial einer virtuellen Spannungsversorgungsleitung gesteuert, d.h. deaktiviert und auch aktiviert. Bei dem Lesevorgang wird die virtuelle Spannungsversorgungsleitung auf ein Versorgungspotenzial der Speicheranordnung gelegt, um Speicherzellen der Speicheranordnung, welche der Bitleitung zugeordnet sind, mit der Versorgungsspannung zu versorgen.

Indem die Vorladevorrichtung abhängig von dem Potenzial der virtuellen Spannungsversorgungsleitung deaktiviert bzw. abgeschaltet wird, so dass die Bitleitung nicht mehr auf das Ausgangspotenzial vorgeladen wird, erfolgt die Deaktivierung der Vorladevorrichtung vorteilhafter Weise erst dann, wenn die virtuelle Spannungsversorgungsleitung bereits ein vorbestimmtes Potenzial aufweist. Dadurch wird vermieden, dass eine Potenzialänderung der virtuellen Spannungsversorgungsleitung im Rahmen der Belegung der virtuellen Spannungsversorgungsleitung mit dem Versorgungspotenzial durch die vorhandene elektrische Kopplung zwischen der virtuellen Spannungsversorgungsleitung und der Bitleitung das Potenzial der Bitleitung derart stark beeinflusst, wie dies bei Speicheranordnungen nach dem Stand der Technik der Fall ist. Anders ausgedrückt erfolgt die Deaktivierung der Vorladevorrichtung der Bitleitung erst dann, wenn das Potenzial der der Bitleitung entsprechenden virtuellen Spannungsversorgungsleitung bereits wesentlich angestiegen ist, so dass ein weiterer Anstieg des Potenzials nur noch zu einer geringen negativen Beeinflussung des Potenzials der Bitleitung führt.

Die Aktivierung und vor allem auch die Deaktivierung der Vorladevorrichtung der Bitleitung können auch abhängig von einer Stärke einer elektrischen Kopplung zwischen der Bitleitung und der virtuellen Spannungsversorgungsleitung erfolgen. Dabei erfolgt die Deaktivierung insbesondere umso später, je größer die Stärke der elektrischen Kopplung zwischen der Bitleitung und der virtuellen Spannungsversorgungsleitung ist.

Dadurch ist es vorteilhafter Weise möglich, geometrische Strukturen der Speicheranordnung (beispielsweise die Länge der parallel angeordneten virtuellen Spannungsversorgungsleitung und Bitleitung) bei der Deaktivierung der Vorladevorrichtung zu berücksichtigen. Je größer die Speicheranordnung ist bzw. je länger die virtuelle Spannungsversorgungsleitung und die Bitleitung nämlich sind, desto später nach Beginn des Ladens der virtuellen Spannungsversorgungsleitung sollte die Vorladevorrichtung der Bitleitung deaktiviert werden, damit die virtuelle Spannungsversorgungsleitung ihr durch das Laden angestrebte Zielpotenzial bereits nahezu vollständig erreicht hat, wenn die Vorladung der Bitleitung abgeschaltet wird, so dass ein weitere Änderung des Potenzials der virtuellen Spannungsversorgungsleitung (aufgrund der Vorladung) das Potenzial der Bitleitung nicht mehr so stark beeinflussen kann. Der Grund dafür ist, dass die Stärke der elektrischen Kopplung zwischen der virtuellen Spannungsversorgungsleitung und der Bitleitung umso größer ist, je größer die Länge der virtuellen Spannungsversorgungsleitung und damit die Länge der Bitleitung sind.

Insbesondere wird die Vorladevorrichtung der Bitleitung erst dann deaktiviert, wenn eine Differenz zwischen dem Versorgungspotenzial und dem Potenzial der virtuellen Spannungsversorgungsleitung vom Betrag her einem vorbestimmten Wert unterschritten hat.

Da die virtuelle Spannungsversorgungsleitung bei dem Lesevorgang auf das Versorgungspotenzial geladen wird, kann durch eine entsprechende Festlegung des vorbestimmten Werts eine Potenzialänderung der virtuellen Spannungsversorgungsleitung nach dem Deaktivieren der Vorladevorrichtung der Bitleitung entsprechend begrenzt werden. Dadurch werden vorteilhafter Weise auch die negativen Effekte der Potenzialänderung der virtuellen Spannungsversorgungsleitung, welche durch die elektrische Kopplung zwischen der virtuellen Spannungsversorgungsleitung und der Bitleitung auftreten, entsprechend begrenzt.

Es ist erfindungsgemäß auch möglich, dass die Aktivierung und Deaktivierung der Vorladevorrichtung der Bitleitung zusätzlich abhängig von dem Potenzial einer besonderen virtuellen Spannungsversorgungsleitung bzw. einer virtuellen Referenzspannungsversorgungsleitung erfolgt. Dabei wird diese virtuelle Referenzspannungsversorgungsleitung vor dem Lesevorgang auf das Versorgungspotenzial der Speicheranordnung gelegt bzw. geladen. Dabei wird die Vorladevorrichtung der Bitleitung insbesondere erst dann deaktiviert, wenn sowohl die Differenz zwischen dem Versorgungspotenzial und dem Potenzial der virtuellen Spannungsversorgungsleitung vom Betrag her den vorbestimmten Wert unterschritten hat als auch eine Differenz zwischen dem Versorgungspotenzial und dem Potenzial der virtuellen Referenzspannungsversorgungsleitung einen weiteren vorbestimmten Wert unterschritten hat.

Indem die Deaktivierung der Vorladevorrichtung frühestens dann erfolgt, wenn das Potenzial der virtuellen Referenzspannungsversorgungsleitung einen bestimmten Wert annimmt oder übersteigt, wird vorteilhafter Weise eine Art zeitlicher Sicherheitspuffer eingebaut, der bewirkt, dass die Deaktivierung der Vorladevorrichtung nicht zu früh erfolgt, so dass die negative Beeinflussung aufgrund der Potenzialänderung der virtuellen Spannungsversorgungsleitung bezüglich der Bitleitung noch sicherer verringert werden kann.

Im Rahmen der vorliegenden Erfindung wird auch eine Speicheranordnung mit mehreren Speicherzellen, Bitleitungen und virtuellen Spannungsversorgungsleitungen bereitgestellt. Diese Speicheranordnung umfasst eine Ladevorrichtung um eine der virtuellen Spannungsversorgungsleitungen auf ein Versorgungspotenzial der Speicheranordnung zu laden, und eine Vorladevorrichtung, um eine der Bitleitungen auf ein Ausgangspotenzial der Speicheranordnung zu laden. Die Ansteuerung der Ladevorrichtung und der Vorladevorrichtung erfolgt dabei durch eine Steuervorrichtung der Speicheranordnung. Dabei sind die Ladevorrichtung an einem Ende einer der virtuellen Spannungsversorgungsleitungen und die Vorladevorrichtung an dem anderen Ende derselben virtuellen Spannungsversorgungsleitung mit dieser virtuellen Spannungsversorgungsleitung verbunden.

Indem die Ladevorrichtung und die Vorladevorrichtung an unterschiedlichen Enden derselben virtuellen Spannungsversorgungsleitung mit dieser verbunden sind, kann das Potenzial dieser virtuellen Spannungsversorgungsleitung zur Aktivierung und Deaktivierung der Vorladevorrichtung eingesetzt werden. Dazu wird die virtuelle Spannungsversorgungsleitung ausgehend von einem Ausgangspotenzial der Speicheranordnung bei dem Lesevorgang durch die Ladevorrichtung auf das Versorgungspotenzial der Speicheranordnung gezogen. Da die Vorladevorrichtung an dem anderen Ende der virtuellen Spannungsversorgungsleitung als die Ladevorrichtung mit dieser verbunden ist, wirkt sich eine Potenzialänderung der virtuellen Spannungsversorgungsleitung an der Vorladevorrichtung erst dann aus, wenn die Potenzialänderung die gesamte virtuelle Spannungsversorgungsleitung erfasst hat. Da die elektrische Kopplung zwischen der virtuellen Spannungsversorgungsleitung und der Bitleitung diese Potenzialänderung um so mehr verlangsamt, je stärker diese elektrische Kopplung ist, wirkt sich die Potenzialänderung der virtuellen Spannungsversorgungsleitung an der Vorladevorrichtung auch um so später aus, je stärker die elektrische Kopplung zwischen der virtuellen Spannungsversorgungsleitung und der Bitleitung ist. Wenn die Deaktivierung der Vorladevorrichtung in Abhängigkeit der Potenzialänderung der virtuellen Spannungsversorgungsleitung erfolgt, wird die Vorladevorrichtung für die Bitleitung demnach um so später deaktiviert, je stärker die elektrische Kopplung zwischen der virtuellen Spannungsversorgungsleitung und der Bitleitung ist.

Die vorliegende Erfindung eignet sich vorzugsweise zum Einsatz bei Speicheranordnungen, bei welchen eine Versorgungsspannung von Speicherzellen geschaltet wird. Dazu gehören neben ROMs auch RAMs, wie z.B. MRAMs und FeRAMs. Auch bei Flash-Speichern ist diese Erfindung einsetzbar. Da die Erfindung eine automatische Anspassung an die Größe der jeweiligen Speicheranordnung ermöglicht, ist sie auch gerade für in Halbleiterschaltungen eingebettete Speicheranordnungen geeignet, da eine aufwändige Berechnung und anpassende Zusatzschaltungen zur Vermeidung der negativen Beeinflussung der Potenzialänderung der Spannungsversorgungsleitung auf die Bitleitung nicht notwendig ist.

Da erfindungsgemäß die negative parasitäre Beeinflussung der Bitleitung im Vergleich zum Stand der Technik verringert ist, können Anforderungen an den Lesevorgang verringert werden, so dass ein Zeitintervall zwischen der Aktivierung der Wortleitung und der Auswertung der Bitleitung im Vergleich zum Stand der Technik verringert werden kann, was zu einer kürzeren Speicherzugriffszeit führt.

Die vorliegende Erfindung wird nachfolgend näher unter Bezugnahme auf die beigefügten Zeichnungen an Hand bevorzugter Ausführungsbeispiele erläutert.

1 stellt eine Speicheranordnung nach dem Stand der Technik dar.

2 stellt eine erste erfindungsgemäße Ausführungsform einer Speicheranordnung dar.

3 stellt eine zweite erfindungsgemäße Ausführungsform einer Speicheranordnung dar, wobei die erste Ausführungsform weiterentwickelt wurde.

4 stellt eine dritte erfindungsgemäße Ausführungsform einer Speicheranordnung dar, wobei die zweite Ausführungsform weiterentwickelt wurde.

5 stellt bestimmte Potenzialverläufe nach dem Stand der Technik und bei einer erfindungsgemäßen Speicheranordnung dar.

6 stellt eine effiziente Flächenbelegung einer erfindungsgemäßen Speicheranordnung beim Layout einer Halbleiterschaltung dar.

2 zeigt eine erste Ausführungsform einer erfindungsgemäßen Speicheranordnung 50. Neben einer Steuervorrichtung 30 umfasst die Speicheranordnung 50 ein ROM-Array 11 und einen Spalten-Multiplexer 12. Eine von mehreren virtuellen Spannungsversorgungsleitungen 4 wird jeweils durch einen Inverter 1 auf VDD vorgeladen, wenn bei einem Lesevorgang über die Steuervorrichtung 30 eine der virtuellen Spannungsversorgungsleitung 4 entsprechende Spalte der Speicheranordnung ausgewählt wird. Dabei ist jede virtuelle Spannungsversorgungsleitung 4 mit einem Ausgang des entsprechenden ersten Inverters 1 und mit einem Eingang eines der Spalte entsprechenden zweiten Inverters 7 verbunden. Der Ausgang des Inverters 7 ist mit einem Steueranschluss eines der entsprechenden Spalte zugeordneten NFET-Transistors 2 verbunden. Über diesen NFET-Transistor 2 ist VSS mit einer der Spalte entsprechenden Bitleitung 6 verbunden, wodurch der NFET-Transistor 2 die Bitleitung 6 auf VSS vorlädt bzw. hält, wenn die entsprechende Spalte nicht in einen Lesevorgang involviert ist.

Wenn eine bestimmte Spalte in einen Leservorgang involviert ist, d.h. eine Speicherzelle dieser Spalte soll gelesen werden, legt die Steuervorrichtung 30 den Eingang des entsprechenden Inverters 1 auf den Wert 0 bzw. VSS. Dadurch nimmt der Ausgang des Inverters 1 den Wert 1 bzw. VDD an, wodurch die mit dem Ausgang des Inverters 1 verbundene virtuelle Spannungsversorgungsleitung 4 auf VDD geladen wird. Da der zweite Inverter 7 eingangsseitig mit dem anderen Ende der virtuellen Spannungsversorgungsleitung 4 als der Ausgang des ersten Inverters 1 verbunden ist, ist der Wert an dem Eingang des zweiten Inverters 7 von der Laufzeit des Signals über die virtuelle Spannungsversorgungsleitung 4 und von dem Potenzialverlauf über der virtuellen Spannungsversorgungsleitung 4 und damit auch von der Koppelkapazität (elektrischen Kopplung) zwischen der virtuellen Spannungsversorgungsleitung 4 und der zugehörigen Bitleitung 6 abhängig. Wenn an dem Eingang des zweiten Inverters 7 VDD anliegt, liegt am Ausgang des zweiten Inverters 7 VSS an, wodurch der NFET-Transistor 2 sperrt. Dadurch ist die Bitleitung 6 nicht mehr mit VSS verbunden, um einen Wert annehmen zu können, welcher einer Information der durch den Lesevorgang auszulesenden Speicherzelle, welche über eine der Wortleitungen 8 adressiert wird, entspricht.

Da der Eingang des zweiten Inverters 7 mit dem anderen Ende der virtuellen Spannungsversorgungsleitung 4 verbunden ist als der Ausgang des ersten Inverters 1 ist vorteilhafter Weise sichergestellt, dass der NFET-Transistor 2 (Ladevorrichtung der Bitleitung 6) erst dann sperrt, wenn das Potenzial der virtuellen Spannungsversorgungsleitung 4 bereits nahe VDD liegt. Dadurch ist sichergestellt, dass während der kritischen Phase der Potenzialänderung der virtuellen Spannungsversorgungsleitung 4 die Bitleitung 6 über den NFET-Transistor auf VSS gehalten wird, so dass die elektrische Kopplung zwischen der virtuellen Spannungsversorgungsleitung 4 und der Bitleitung 6 während dieser kritischen Phase das Potenzial der Bitleitung 6 nicht in Richtung VDD verändern kann.

Es sei an dieser Stelle darauf hingewiesen, dass die erfindungsgemäße Speicheranordnung 50 eine selbst anpassende oder selbst justierende Eigenschaft aufweist. Je länger die parallel verlaufende virtuelle Spannungsversorgungsleitung 4 und Bitleitung 6 sind, desto größer ist auch die Stärke der elektrischen Kopplung zwischen der virtuellen Spannungsversorgungsleitung 4 und der Bitleitung 6. Da aber die Deaktivierung des NFET-Transistors 2 ausgehend vom Beginn der Vorladung der virtuellen Spannungsversorgungsleitung 4 auf VDD umso später stattfindet, umso länger die virtuelle Spannungsversorgungsleitung 4 ist und umso stärker die elektrische Kopplung zwischen der virtuellen Spannungsversorgungsleitung 4 und der Bitleitung 6 ist, ist auch in diesem Fall die kritische Phase der Potenzialänderung der virtuellen Spannungsversorgungsleitung 4 bereits beendet, wenn die Bitleitung 6 mittels des NFET-Transistors 2 von VSS getrennt wird. In ähnlicher Weise findet die Deaktivierung des NFET-Transistors 2 umso früher statt, je kürzer die virtuelle Spannungsversorgungsleitung 4 und damit auch die Bitleitung 6 ist. Mit anderen Worten findet die Deaktivierung des NFET-Transistors 2 bei einer kurzen Bitleitung 6 und damit kurzen virtuellen Spannungsversorgungsleitung 4 früher statt als bei einer langen Bitleitung 6 aber immer noch spät genug, um die negativen Effekte der elektrischen Kopplung zwischen der virtuellen Spannungsversorgungsleitung 4 und der Bitleitung 6 zu vermeiden.

Dieser selbst justierende Effekt ist von großer Bedeutung für Speichercompiler, welche Speicheranordnungen mit unterschiedlichen Größen automatisch erzeugen, da diese Speichercompiler den sonst nachteiligen Effekt der Länge der virtuellen Spannungsversorgungsleitung 4 durch zusätzliche Maßnahmen abmildern müssen. Darüber hinaus werden durch den erfindungsgemäßen Aufbau der Speicheranordnung 50 etwaig auftretende Prozessvariationen, welche die Koppelkapazität zwischen der virtuellen Spannungsversorgungsleitung 4 und der Bitleitung 6 verändern, automatisch berücksichtigt. Zum Beispiel führt eine größere Koppelkapazität dazu, dass der NFET-Transistor 2 für eine längere Zeitdauer aktiviert bleibt und so die Bitleitung 6 auf VSS hält.

In 3 ist eine weitere erfindungsgemäße Ausführungsform einer Speicheranordnung 50 dargestellt. Im Folgenden werden die Unterschiede der in 3 dargestellten Speicheranordnung 50 im Vergleich zu der in 2 dargestellten Speicheranordnung 50 erläutert. Die in 3 dargestellte Speicheranordnung 50 weist zusätzlich zu den virtuellen Spannungsversorgungsleitungen 4 eine virtuelle Referenzspannungsversorgungsleitung 3 und zusätzlich zu den Bitleitungen 6 eine Referenzbitleitung 5 auf. Dabei erfolgt die Vorladung sowohl der virtuellen Referenzspannungsversorgungsleitung 3 als auch der Referenzbitleitung 5 genauso wie die Vorladung einer beliebigen virtuellen Spannungsversorgungsleitung 4 oder Bitleitung 6. Die Speicherzellen innerhalb der Spalte, welche Referenzspalte genannt wird, in welcher die virtuelle Referenzspannungsversorgungsleitung 3 und die Referenzbitleitung 5 angeordnet sind, besitzen derart gewählte Speicherwerte, dass eine elektrische Kopplung zwischen der virtuellen Referenzspannungsversorgungsleitung 3 und der Referenzbitleitung 5 maximal ist. Anders ausgedrückt gibt es bei sonst gleichen Rahmenbedingungen keine Speicherbelegung der Referenzspalte, welche zu einer stärkeren elektrischen Kopplung zwischen der virtuellen Referenzspannungsversorgungsleitung 3 und der Referenzbitleitung 5 führen würde.

Die Steuervorrichtung 30 ist nun derart ausgestaltet, dass bei jedem Lesevorgang sowohl der Eingang des ersten Inverters 1 der zu lesenden Spalte als auch der Eingang des ersten Inverters 1 der Referenzspalte mit dem Wert 0 beaufschlagt wird.

Der zweite Inverter 7 aus der Ausführungsform der 2 ist durch ein NAND-Gatter 13 ersetzt. Dabei ist der eine Eingang des NAND-Gatters 13 mit der jeweiligen virtuellen Spannungsversorgungsleitung 4 und der andere Eingang über eine Verzögerungsvorrichtung 10 mit der virtuellen Referenzspannungsversorgungsleitung 3 verbunden. Der Ausgang des NAND-Gatters 13 ist über das Signal 20 mit dem Steuereingang des NFET-Transistors 2 verbunden. Das NAND-Gatter 13 ist in jeder Spalte notwendig, da nur derjenige NFET-Transistor 2 deaktiviert werden darf, dessen Spalte in den Lesevorgang involviert ist, während alle anderen NFET-Transistoren 2, mit Ausnahme des NFET-Transistors 2 der Referenzspalte, nach wie vor ihre Bitleitung 6 auf VSS halten.

Damit sperrt der NFET-Transistor 2 in einer bestimmten Spalte erst dann, wenn sowohl die entsprechende virtuelle Spannungsversorgungsleitung 4 den Wert 1 als auch die virtuelle Referenzspannungsversorgungsleitung 3 seit einiger Zeit, welche durch die Verzögerungsvorrichtung 10 bestimmt wird, den Wert 1 angenommen hat. Da die Speicherbelegung der Referenzspalte derart ausgelegt ist, dass die Koppelkapazität zwischen der virtuellen Referenzspannungsversorgungsleitung 3 und der Referenzbitleitung 5 maximal ist, stellt die Kopplung der Sperrung des NFET-Transistors 2 mit der virtuellen Referenzspannungsversorgungsleitung 3 eine Art Worst-Case-Timing dar, wodurch das Timing der Deaktivierung der Vorladung der entsprechenden Bitleitung 6 unabhängig von der Speicherbelegung der entsprechenden Spalte ist. Da die Länge der virtuellen Referenzspannungsversorgungsleitung 3 und der Referenzbitleitung 5 mit der Länge der anderen virtuellen Spannungsversorgungsleitungen 4 und Bitleitungen 6 übereinstimmt, besitzt auch die in 3 dargestellte Ausführungsform den bereits vorab erwähnten selbst justierenden Effekt.

In 4 ist eine weitere Ausführungsform einer erfindungsgemäßen Speicheranordnung 50 dargestellt. Die in 4 dargestellte Ausführungsform besitzt anstelle des NFET-Transistors 2 eine programmierbare Vorladevorrichtung 15 und anstelle der Verzögerungsvorrichtung 10 eine programmierbare Verzögerungsvorrichtung 16. Damit ist es bei der in 4 dargestellten Ausführungsform möglich, die Verzögerung bzw. das Delay zwischen der virtuellen Referenzspannungsversorgungsleitung 3 und dem NAND-Gatter 13oder der programmierbaren Vorladevorrichtung 15 einzustellen, wodurch wiederum Anpassungen an der Zeitsteuerung der Speicheranordnung 50 durchgeführt werden können.

Darüber hinaus ist es mit den programmierbaren Vorladevorrichtungen 15 möglich, die Größe der Vorladevorrichtung 15 und damit die Größe des Stromes, welcher bei einem Vorladen durch die Vorladevorrichtung 15 fließt, zu verändern. Damit ist es möglich auch die Vorladevorrichtung an die Gegebenheiten einer speziellen Speicheranordnung 50 anzupassen. In der Regel wird die Vorladevorrichtung umso größer gewählt werden, umso länger die virtuelle Spannungsversorgungsleitung 4 und die Bitleitung 6 sind. Dadurch ist es möglich, dass gerade bei kurzen Bitleitungen 6 ein Flächenbedarf für die Vorladevorrichtung 15 gegenüber dem Fall, dass die Vorladevorrichtung 15 nicht angepasst werden kann, gesenkt werden kann und auch Stromspitzen vermieden werden können.

Selbstverständlich ist auch eine erfindungsgemäße Ausführungsform (nicht dargestellt) möglich, bei welcher das Versorgungspotenzial VSS ist, so dass die Steuervorrichtung 30 die entsprechende virtuelle Spannungsversorgungsleitung 4 vorlädt, indem der entsprechende erste Inverter 1 eingangsseitig mit dem Wert 1 angesteuert wird. In diesem Fall wird der NFET-Transistor 2 durch einen PFET-Transistor und das NAND-Gatter 13 durch ein NOR-Gatter ersetzt. Die Bitleitungen 6 werden über den jeweiligen PFET-Transistor auf VDD vorgeladen.

In der 5 sind Potenzialverläufe der virtuellen Spannungsversorgungsleitung 4, der Bitleitung 6 und des Bitleitung-Vorladesignals 20 dargestellt. Der linke Teil der 5 bzw. die 5a wurde schon bei der Diskussion des Standes der Technik beschrieben. Man erkennt dass der Potenzialverlauf des Bitleitung-Vorladesignals 20 davon abhängt, ob eine kurze Bitleitung 6 bzw. virtuelle Spannungsversorgungsleitung 4 vorliegt (Bezugszeichen 43) oder ob eine im Vergleich lange Bitleitung 6 bzw. virtuelle Spannungsversorgungsleitung 4 vorliegt (Bezugszeichen 46), wodurch ein selbst nachführender Potenzialverlauf 49 des Bitleitung-Vorladesignals 20 realisiert ist. Mit dem Bezugszeichen 47 ist ein Potenzialverlauf einer um ein Delay 48 verzögerten virtuellen Referenzspannungsversorgungsleitung 3 dargestellt. Die Potenzialverläufe 44, 45 einer kurzen Bitleitung 6 und einer langen Bitleitung 6 bestätigen im Vergleich zu den entsprechenden Potenzialverläufen 34, 35 nach dem Stand der Technik, dass die erfindungsgemäße Speicheranordnung in der Lage ist, eine Bitleitung 6 unabhängig von ihrer Länge bei Beginn des Lesens aus einer Speicherzelle auf VSS zu halten, da die Vorladevorrichtung 15 oder der NFET-Transistor 2 den von der Potenzialänderung der virtuellen Spannungsversorgungsleitung 4 verursachten Potenzialanstieg der Bitleitung 6 noch vollständig abbauen können, da die Vorladevorrichtung 15 oder der NFET-Transistor 2 noch lange genug aktiviert ist.

In 6 ist die Flächenbelegung bei einem Layout einer erfindungsgemäßen Speicheranordnung bzw. einem erfindungsgemäßen ROM dargestellt. Dabei umfasst das Layout eine Dummy-Entladeschaltung 51, eine Bitleitung-Vorladeschaltung 52, einen Wortleitungsdecoder 19, einen Dummy bezüglich Bitleitung und virtueller Spannungsversorgungsleitung 53, ein ROM-Array 11, eine Steuerschaltung 18 und eine Datenpfad-Schaltung 17. Da die Vorladevorrichtungen für die Bitleitungen am anderen Ende der virtuellen Spannungsversorgungsleitung 4 bzw. am anderen Ende der Bitleitung 6 als die Ladevorrichtungen für die virtuellen Spannungsversorgungsleitungen 4 angeordnet sind, kann die Bitleitung-Vorladeschaltung 52 über dem ROM-Array 11 angeordnet sein, während die Datenpfad-Schaltung 17 (ohne Bitleitung-Vorladeschaltung 52) unterhalb des ROM-Arrays 11 angeordnet ist. Da oberhalb des ROM-Arrays 11 bereits nach dem Stand der Technik die Dummy-Entladeschaltung 51angeordnet ist, belegt die Bitleitung-Vorladeschaltung 52 erfindungsgemäß einen sonst frei bleibenden Platz. Daher vergrößert die Verlagerung der Bitleitung-Vorladeschaltung 52 oberhalb des ROM-Arrays 11 die Ausmaße der Speicheranordnung in Y-Richtung nicht, wohingegen eine Verringerung der Größe der Datenpfad-Schaltung 17 aufgrund der Verlagerung der Bitleitung-Vorladeschaltung 52 zu einer Verringerung der Gesamtgröße der Speicheranordnung 50 führt. Neben der erfindungsgemäßen Verringerung der Größe der Datenpfad-Schaltung 17 führt die Verlagerung der Bitleitung-Vorladeschaltung 52 aus der Datenpfad-Schaltung 17 heraus auch zu einer vorteilhaften Verringerung der Komplexität des Layouts der Datenpfad-Schaltung 17.

Die Verringerung der Gesamtabmessungen der Speicheranordnung 50 führt weiterhin vorteilhafter Weise zu kürzeren Zugriffszeiten und Zykluszeiten, so dass die Verlagerung der Bitleitung-Vorladeschaltung 52 aus der Datenpfad-Schaltung 17 heraus zu einer schnelleren Speicheranordnung 50 führt.


Anspruch[de]
Verfahren zur Spannungsversorgung einer Bitleitung (6) einer Speicheranordnung (50),

wobei eine Vorladevorrichtung (2, 7; 2, 13; 13, 15), welche die Bitleitung (6) auf ein Ausgangspotenzial vorlädt, bei einem die Bitleitung (6) betreffenden Lesevorgang deaktiviert wird,

wobei bei dem Lesevorgang eine Information über die Bitleitung (6) ausgelesen wird und zur Spannungsversorgung von der Bitleitung (6) zugeordneten Speicherzellen der Speicheranordnung (50) eine virtuelle Spannungsversorgungsleitung (4) auf ein Versorgungspotenzial der Speicheranordnung (50) gelegt wird,

dadurch gekennzeichnet,

dass die Vorladevorrichtung (2, 7; 2, 13; 13, 15) der Bitleitung (6) abhängig von dem Potenzial der virtuellen Spannungsversorgungsleitung (4) aktiviert/deaktiviert wird.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Vorladevorrichtung (2, 7; 2, 13; 13, 15) der Bitleitung (6) abhängig von einer Stärke einer elektrischen Kopplung zwischen der Bitleitung (6) und der virtuellen Spannungsversorgungsleitung (4) aktiviert/deaktiviert wird. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Vorladevorrichtung (2, 7; 2, 13; 13, 15) der Bitleitung (6) erst dann deaktiviert wird, wenn eine betragsmäßige Differenz zwischen dem Versorgungspotenzial und dem Potenzial der virtuellen Spannungsversorgungsleitung (4) einen vorbestimmten Wert unterschritten hat. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Vorladevorrichtung (2, 7; 2, 13; 13, 15) der Bitleitung (6) zusätzlich abhängig von dem Potenzial einer besonderen virtuellen Spannungsversorgungsleitung (3) aktiviert/deaktiviert wird, welche vor dem Lesevorgang auf das Versorgungspotenzial der Speicheranordnung (50) gelegt wird. Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass die Vorladevorrichtung (2, 7; 2, 13; 13, 15) der Bitleitung (6) erst dann deaktiviert wird, wenn sowohl die betragsmäßige Differenz zwischen dem Versorgungspotenzial und dem Potenzial der virtuellen Spannungsversorgungsleitung (4) einen vorbestimmten Wert als auch eine betragsmäßige Differenz zwischen dem Versorgungspotenzial und dem Potenzial der besonderen virtuellen Spannungsversorgungsleitung (3) einen weiteren vorbestimmten Wert unterschritten haben. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass die Vorladevorrichtung (2, 7; 2, 13; 13, 15) der Bitleitung (6) erst dann deaktiviert wird, wenn die betragsmäßige Differenz zwischen dem Versorgungspotenzial und dem Potenzial der virtuellen Spannungsversorgungsleitung (4) den vorbestimmten Wert unterschritten hat und wenn die betragsmäßige Differenz zwischen dem Versorgungspotenzial und dem Potenzial der besonderen virtuellen Spannungsversorgungsleitung (3) den weiteren vorbestimmten Wert eine vorbestimmte Zeitspanne lang unterschritten hat. Speicheranordnung,

mit einer Ladevorrichtung (1),

mit einer Vorladevorrichtung (2, 7; 2, 13; 13, 15),

mit Speicherzellen,

mit mehreren Bitleitungen (6),

mit mehreren virtuellen Spannungsversorgungsleitungen (4), und

mit einer Steuervorrichtung (30) zur Koordination eines Lesevorgangs, bei welchem eine Information über mindestens eine der Bitleitungen (6) ausgelesen wird,

wobei die Speicheranordnung (50) derart ausgestaltet ist,

dass die Steuervorrichtung (30) bei dem Lesevorgang die Ladevorrichtung (1) derart ansteuert, dass die Ladevorrichtung (1) eine der virtuellen Spannungsversorgungsleitungen (4) zur Spannungsversorgung von bestimmten Speicherzellen auf ein Versorgungspotenzial der Speicheranordnung (50) lädt, und

dass die Steuervorrichtung (30) die Vorladevorrichtung (2, 7; 2, 13; 13, 15) zuerst derart ansteuert, dass die Vorladevorrichtung (2, 7; 2, 13; 13, 15) das Potenzial einer der durch den Lesevorgang betroffenen Bitleitungen (6) auf ein Ausgangspotenzial der Speicheranordnung (50) bringt, und anschließend die Vorladevorrichtung (2, 7; 2, 13; 13, 15) deaktiviert,

dadurch gekennzeichnet,

dass die Ladevorrichtung (1) und die Vorladevorrichtung (2) an unterschiedlichen Enden derselben virtuellen Spannungsversorgungsleitung (4) mit dieser verbunden sind.
Speicheranordnung nach Anspruch 7,

dadurch gekennzeichnet,

dass dieselbe virtuelle Spannungsversorgungsleitung (4) mit ihrem einen Ende mit einem Ausgang der Ladevorrichtung (1) und mit ihrem anderen Ende mit einem Steuereingang der Vorladevorrichtung (2, 7; 2, 13; 13, 15) verbunden ist,

dass die Vorladevorrichtung (2, 7; 2, 13; 13, 15) derart ausgestaltet ist, dass die Vorladevorrichtung (2, 7; 2, 13; 13, 15) sperrt, wenn eine betragsmäßige Differenz zwischen dem Versorgungspotenzial und dem Potenzial der virtuellen Spannungsversorgungsleitung (4) einen vorbestimmten Wert unterschreitet, und

dass ein erster Anschluss der Vorladevorrichtung (2, 7; 2, 13; 13, 15) mit der Bitleitung (6) und ein zweiter Anschluss der Vorladevorrichtung (2, 7; 2, 13; 13, 15) mit dem Ausgangspotenzial verbunden ist.
Speicheranordnung nach Anspruch 8,

dadurch gekennzeichnet,

dass die Vorladevorrichtung (2, 7; 2, 13) einen Transistor (2) umfasst, welcher mit einem Steuereingang derart mit der virtuellen Spannungsversorgungsleitung (4) gekoppelt ist,

dass der Transistor (2) sperrt, wenn die betragsmäßige Differenz zwischen dem Versorgungspotenzial und dem Potenzial der virtuellen Spannungsversorgungsleitung (4) den vorbestimmten Wert unterschreitet, und

dass ein erster Anschluss des Transistors (2) mit der Bitleitung (6) und ein zweiter Anschluss des Transistors (2) mit dem Ausgangspotenzial verbunden ist.
Speicheranordnung nach Anspruch 9,

dadurch gekennzeichnet,

dass die Vorladevorrichtung (2, 7) einen Inverter (7) aufweist,

dass der Transistor (2) vom N-Leitungstyp ist,

dass das Versorgungsspannungspotenzial VDD und das Ausgangspotenzial VSS ist,

dass die virtuelle Spannungsversorgungsleitung (4) mit dem Eingang des Inverters (7) und der Ausgangs des Inverters (7) mit dem Steuereingang des Transistors (2) verbunden ist, und dass der Source-Anschluss des Transistors (2) mit VSS und der Drain-Anschluss des Transistors (2) mit der Bitleitung (6) verbunden ist.
Speicheranordnung nach Anspruch 9,

dadurch gekennzeichnet,

dass die Vorladevorrichtung einen Inverter umfasst,

dass der Transistor vom P-Leitungstyp ist,

dass das Versorgungsspannungspotenzial VSS und das Ausgangspotenzial VDD ist,

dass die virtuelle Spannungsversorgungsleitung mit dem Eingang des Inverters und der Ausgangs des Inverters (7) mit dem Steuereingang des Transistors verbunden ist, und dass der Source-Anschluss des Transistors mit VDD und der Drain-Anschluss des Transistors mit der Bitleitung verbunden ist.
Speicheranordnung nach einem der Ansprüche 7–11,

dadurch gekennzeichnet,

dass die Speicheranordnung (50) eine besondere virtuelle Spannungsversorgungsleitung (3) umfasst,

dass die Vorladevorrichtung (2, 13; 13, 15) derart ausgestaltet ist, dass die Vorladevorrichtung (2, 13; 13, 15) nur sperrt, wenn sowohl eine betragsmäßige Differenz zwischen dem Versorgungspotenzial und dem Potenzial der virtuellen Spannungsversorgungsleitung (4) einen vorbestimmten Wert als auch eine betragsmäßige Differenz zwischen dem Versorgungspotenzial und dem Potenzial der besonderen virtuellen Spannungsversorgungsleitung (3) einen weiteren vorbestimmten Wert unterschritten hat.
Speicheranordnung nach Anspruch 12,

dadurch gekennzeichnet,

dass die Speicheranordnung (50) eine besondere Bitleitung (5) umfasst,

dass die Speicheranordnung (50) derart ausgestaltet ist, dass eine Koppelkapazität zwischen der besonderen virtuellen Spannungsversorgungsleitung (3) und der besonderen Bitleitung (5) mindestens so groß wie irgendeine mögliche Koppelkapazität zwischen einer der Bitleitungen (6) und einer der virtuellen Spannungsversorgungsleitungen (4) ist, und

dass die besondere Bitleitung (5) vor dem Lesevorgang durch die Vorladevorrichtung (2, 7; 2, 13; 13, 15) auf das Ausgangspotenzial und anschließend die besondere virtuelle Spannungsversorgungsleitung (3) bei dem Lesevorgang durch die Ladevorrichtung (1) auf das Versorgungspotenzial gebracht wird.
Speicheranordnung nach Anspruch 12 oder 13,

dadurch gekennzeichnet,

dass die Vorladevorrichtung (2, 13) ein NAND-Gatter (13) und einen Transistor (2) umfasst,

dass der Transistor (2) vom N-Leitungstyp ist,

dass das Versorgungsspannungspotenzial VDD und das Ausgangspotenzial VSS ist,

dass die virtuelle Spannungsversorgungsleitung (4) mit einem ersten Eingang des NAND-Gatters (13), die besondere virtuelle Spannungsversorgungsleitung (3) mit einem zweiten Eingang des NAND-Gatters (13) und der Ausgang des NAND-Gatters (13) mit dem Steuereingang des Transistors (2) verbunden ist, und

dass der Source-Anschluss des Transistors (2) mit VSS und der Drain-Anschluss des Transistors (2) mit der Bitleitung (6) verbunden sind.
Speicheranordnung nach Anspruch 12 oder 13,

dadurch gekennzeichnet,

dass die Vorladevorrichtung ein NOR-Gatter und einen Transistor umfasst,

dass der Transistor vom P-Leitungstyp ist,

dass das Versorgungsspannungspotenzial VSS und das Ausgangspotenzial VDD ist,

dass die virtuelle Spannungsversorgungsleitung mit einem ersten Eingang des NOR-Gatters, die besondere virtuelle Spannungsversorgungsleitung mit einem zweiten Eingang des NOR-Gatters und der Ausgang des NOR-Gatters mit dem Steuereingang des Transistors verbunden ist, und

dass der Source-Anschluss des Transistors mit VDD und der Drain-Anschluss des Transistors mit der Bitleitung verbunden sind.
Speicheranordnung nach einem der Ansprüche 12–15,

dadurch gekennzeichnet,

dass die Speicheranordnung (50) eine Verzögerungsschaltung (10; 16) aufweist,

dass die Speicheranordnung (50) derart ausgestaltet ist, dass die Vorladevorrichtung (2, 13; 13, 15) nur sperrt, wenn sowohl die betragsmäßige Differenz zwischen dem Versorgungspotenzial und dem Potenzial der virtuellen Spannungsversorgungsleitung (4) den vorbestimmten Wert unterschritten hat als auch die betragsmäßige Differenz zwischen dem Versorgungspotenzial und dem Potenzial der besonderen virtuellen Spannungsversorgungsleitung (3) den weiteren vorbestimmten Wert eine durch die Verzögerungsschaltung (10; 16) bestimmte Zeitspanne lang unterschritten hat.
Speicheranordnung nach Anspruch 16, dadurch gekennzeichnet, dass die Verzögerungsschaltung eine programmierbare Verzögerungsschaltung (16) ist. Speicheranordnung nach einem der Ansprüche 7–17, dadurch gekennzeichnet, dass die Vorladevorrichtung (15) eine programmierbare Stromdurchsatzgröße aufweist, so dass eine Ladezeit mindestens einer der Bitleitungen (6) einstellbar ist. Speicheranordnung nach einem der Ansprüche 7–18, dadurch gekennzeichnet, dass die Speicheranordnung (50) derart ausgestaltet ist, dass jeder Bitleitung (6) eine virtuelle Spannungsversorgungsleitung (4) und eine Vorladevorrichtung (2, 7; 2, 13; 13, 15) und jeder virtuellen Spannungsversorgungsleitung (4) eine Ladevorrichtung (1) zugeordnet ist. Speicheranordnung nach einem der Ansprüche 7–19, dadurch gekennzeichnet, dass jeweils eine der Bitleitungen (6) und eine dieser Bitleitung (6) zugeordnete der virtuellen Spannungsversorgungsleitungen (4) parallel verlaufen. Speicheranordnung nach einem der Ansprüche 7–20, dadurch gekennzeichnet, dass die Speicheranordnung (50) zur Durchführung eines Verfahrens nach einem der Ansprüche 1–6 ausgestaltet ist. Halbleiterschaltung, dadurch gekennzeichnet, dass die Halbleiterschaltung mit einer Speicheranordnung (50) nach einem der Ansprüche 7–21 ausgestaltet ist.






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