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Dokumentenidentifikation DE102006024434A1 25.01.2007
Titel Integrierter Schaltungschip mit einer über eine zweite Verzögerungsschaltung abgeglichenen ersten Verzögerungsschaltung und Verfahren zum Einstellen einer Verzögerungszeit
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Schnell, Josef, Charlotte, Vt., US;
Stahl, Ernst, Essex Junction, Vt., US
Vertreter Epping Hermann Fischer, Patentanwaltsgesellschaft mbH, 80339 München
DE-Anmeldedatum 24.05.2006
DE-Aktenzeichen 102006024434
Offenlegungstag 25.01.2007
Veröffentlichungstag im Patentblatt 25.01.2007
IPC-Hauptklasse G11C 7/22(2006.01)A, F, I, 20061005, B, H, DE
IPC-Nebenklasse G11C 29/12(2006.01)A, L, I, 20061005, B, H, DE   
Zusammenfassung Ein integrierter Schaltungschip mit einer ersten Verzögerungsschaltung und einer zweiten Verzögerungsschaltung. Die erste Verzögerungsschaltung weist eine erste Verzögerungsschaltungstopologie auf, die konfiguriert ist, um ein Signal um eine erste Verzögerung zu verzögern. Die zweite Verzögerungsschaltung weist eine zweite Verzögerungsschaltungstopologie auf, die konfiguriert ist, um eine zweite Verzögerung in einer Schaltungsschleife bereitzustellen, die konfiguriert ist, überwacht zu werden und ein oszillierendes Signal bereitzustellen. Die zweite Verzögerungsschaltungstopologie ist im Wesentlichen die gleiche wie die erste Verzögerungsschaltungstopologie, und die erste Verzögerungsschaltung ist konfiguriert, abgeglichen zu werden, um die erste Verzögerung auf der Basis der zweiten Verzögerung und des oszillierenden Signals einzustellen.

Beschreibung[de]

Integrierter Schaltungschip mit einer über eine zweite Verzögerungsschaltung abgeglichenen ersten Verzögerungsschaltung und Verfahren zum Einstellen einer Verzögerungszeit

Ein Computersystem enthält in der Regel eine Reihe integrierter Schaltungschips, die zum Ausführen von Systemanwendungen miteinander kommunizieren. Chipgeschwindigkeiten nehmen weiter zu, und die zwischen Chips kommunizierte Datenmenge nimmt weiter zu, um den Anforderungen von Systemanwendungen zu genügen. Mit der Zunahme des Volumens von zwischen Chips kommunizierten digitalen Daten werden Nachrichtenverbindungen mit höherer Bandbreite benötigt, um Datenkommunikationsengpässe zwischen Chips zu verhindern.

Das Computersystem enthält oftmals eine Steuereinheit (engl. Controller) wie einen Mikroprozessor und einen oder mehrere Speicherchips wie etwa Direktzugriffsspeicher (RAM)Chips. Bei den RAM-Chips kann es sich um einen beliebigen geeigneten Typ von RAM handeln, wie etwa dynamische RAMs (DRAM), synchrone DRAMs mit doppelter Datenrate (DDR-SDRAM), Grafik DDR-SDRAMs (GDDR-SDRAM), DRAMs mit verringerter Latenz (RLDRAM), pseudostatische RAMs (PSRAM), DDR-SDRAMs mit geringer Stromaufnahme (LPDDR-SDRAM).

In der Regel werden Daten und ein Abtastsignal zwischen Chips wie etwa einer Steuereinheit und einem RAM über die Nachrichtenverbindung kommuniziert, um Daten zu lesen und zu schreiben. Um Daten in einen Chip wie etwa einen RAM zu schreiben, werden Daten und ein Abtastsignal zu dem Chip übertragen, und die empfangenen Daten werden über das empfangene Abtastsignal abgetastet. Um Daten aus dem Chip auszulesen werden Daten und ein Abtastsignal von dem Chip übertragen. Die zeitliche Abstimmung der Daten und des Abtastsignals sind für einen zuverlässigen Betrieb der Nachrichtenverbindung entscheidend.

Nachrichtenverbindungen mit höherer Bandbreite können errichtet werden, indem Eingabe/Ausgabe-(E/A)-Datenbit- und Abtastsignalgeschwindigkeiten heraufgesetzt werden. Durch das Heraufsetzen von E/A-Datenbit- und Abtastsignalgeschwindigkeiten werden jedoch Datenbit- und Abtastsignalzeitsteuerbudgets reduziert wie etwa Einstell- und Haltezeiten, was zu Problemen der zeitlichen Abstimmung beim Lesen und Schreiben führen kann. Manchmal sind in kritischen Signalwegen wie etwa Lese- und Schreibdatenwegen eine oder mehrere Verzögerungsschaltungen enthalten, um die zeitliche Abstimmung der Signale einzustellen. Prozessvariationen können jedoch Verzögerungszeiten einer Verzögerungsschaltung beeinflussen und Wettlaufsituationen verursachen, was zu funktionalen Ausfällen oder einem reduzierten Budget für die zeitliche Abstimmung führen kann. Ein reduziertes Budget für die zeitliche Abstimmung reduziert die maximale Arbeitsgeschwindigkeit.

Aus diesen und anderen Gründen gibt es einen Bedarf für die vorliegende Erfindung.

Kurze Darstellung der Erfindung

Ein Aspekt der vorliegenden Erfindung stellt einen integrierten Schaltungschip mit einer ersten Verzögerungsschaltung und einer zweiten Verzögerungsschaltung bereit. Die erste Verzögerungsschaltung weist eine erste Verzögerungsschaltungstopologie auf, die konfiguriert ist, um ein Signal um eine erste Verzögerung zu verzögern. Die zweite Verzögerungsschaltung weist eine zweite Verzögerungsschaltungstopologie auf, die konfiguriert ist, um eine zweite Verzögerung in einer Schaltungsschleife bereitzustellen, die konfiguriert ist, überwacht zu werden und ein oszillierendes Signal bereitzustellen. Die zweite Verzögerungsschaltungstopologie ist im Wesentlichen die gleiche wie die erste Verzögerungsschaltungstopologie, und die erste Verzögerungsschaltung ist konfiguriert, abgeglichen zu werden, um die erste Verzögerung auf der Basis der zweiten Verzögerung und des oszillierenden Signals einzustellen.

Kurze Beschreibung der Zeichnungen

Ausführungsformen der Erfindung lassen sich unter Bezugnahme auf die folgenden Zeichnungen besser verstehen. Die Elemente der Zeichnungen sind relativ zueinander nicht notwendigerweise maßstabsgetreu gezeichnet. Gleiche Referenzzahlen bezeichnen entsprechende ähnliche Teile.

1 ist ein Blockdiagramm, das eine Ausführungsform eines Computersystems gemäß der vorliegenden Erfindung veranschaulicht.

2 ist ein Blockdiagramm, das eine Ausführungsform eines Computersystems einschließlich einer Steuereinheit und einem RAM gemäß der vorliegenden Erfindung veranschaulicht.

3 ist ein Diagramm, das eine Ausführungsform einer Speicherzelle in einem Array von Speicherzellen veranschaulicht.

4 ist ein Diagramm, das eine Ausführungsform einer internen Schaltung veranschaulicht.

5 ist ein Diagramm, das eine Ausführungsform einer Prüfschaltung veranschaulicht.

6 ist ein Diagramm, das eine Ausführungsform einer internen Schaltung veranschaulicht, die ein Taktsignal empfängt und ein gepulstes Ausgangssignal liefert.

7 ist ein Diagramm, das eine Ausführungsform einer Prüfschaltung veranschaulicht, die einen Inverter und eine Prüfverzögerungsschaltung in einem Ringoszillator enthält.

Ausführliche Beschreibung

In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen an Hand einer Darstellung spezifische Ausführungsformen gezeigt werden, in denen die Erfindung praktiziert werden kann. In dieser Hinsicht wird Richtungsterminologie wie etwa "oben", "unten", "vorne", "hinten", "Vorder-," "Hinter-," usw. unter Bezugnahme auf die Orientierung der einen oder mehreren beschriebenen Figuren verwendet. Da Komponenten von Ausführungsformen der vorliegenden Erfindung in einer Reihe unterschiedlicher Orientierungen positioniert werden können, wird die Richtungsterminologie zu Zwecken der Veranschaulichung verwendet und ist in keiner Weise beschränkend. Es versteht sich, dass andere Ausführungsformen verwendet werden können und strukturelle oder logische Änderungen vorgenommen werden können, ohne vom Schutzbereich der vorliegenden Erfindung abzuweichen. Die folgende ausführliche Beschreibung ist deshalb nicht in einem beschränkenden Sinne zu verstehen, und der Schutzbereich der vorliegenden Erfindung wird durch die beigefügten Ansprüche definiert.

1 ist ein Blockdiagramm, das eine Ausführungsform eines Computersystems 20 gemäß der vorliegenden Erfindung veranschaulicht. Das Computersystem 20 enthält einen ersten integrierten Schaltungschip 22 und einen zweiten integrierten Schaltungschip 24. Chip 22 ist über einen Kommunikationsweg 26 elektrisch mit Chip 24 gekoppelt. Bei einer Ausführungsform ist Chip 22 eine Speichersteuereinheit und Chip 24 ist ein RAM wie etwa ein DRAM, ein DDR-SDRAM, ein GDDR-SDRAM, ein RLDRAM, ein PSRAM oder ein LPDDR-SDRAM. Die Steuereinheit und das RAM kommunizieren miteinander, um Systemanwendungen durchzuführen. Bei anderen Ausführungsformen kann es sich bei Chip 22 und Chip 24 um beliebige geeignete Chips handeln, die miteinander kommunizieren.

Chip 24 enthält eine interne Schaltung 28 und eine Prüfschaltung 30. Die interne Schaltung 28 empfängt ein Eingangssignal INP bei 32 und liefert ein Ausgangssignal OUT bei 34. Die Prüfschaltung 30 empfängt ein Ein/Aus-Signal EIN/AUS bei 36 und liefert ein Prüfausgangssignal TOUT bei 38. Die Prüfschaltung 30 wird über das Ein/Aus-Signal EIN/AUS bei 36 eingeschaltet, und Prüfausgangssignal TOUT bei 38 wird gemessen, um Verzögerungen der zeitlichen Abstimmung in der Prüfschaltung 30 zu bestimmen oder zu charakterisieren. Verzögerungen der zeitlichen Abstimmung in der internen Schaltung 24 werden auf der Basis der Verzögerungen der zeitlichen Abstimmung der Prüfschaltung 30 abgeglichen.

Die interne Schaltung 28 empfängt das Eingangssignal INP bei 32 und verzögert das Eingangssignal INP bei 32 über eine interne Verzögerungsschaltung, die auf einen Verzögerungszeitwert abgeglichen werden kann. Ein über die interne Verzögerungsschaltung verzögertes Signal wird als Ausgangssignal OUT bei 34 bereitgestellt. Bei der internen Schaltung 28 kann es sich um eine beliebige geeignete Schaltung mit einer Verzögerungsschaltung handeln, die abgeglichen werden kann. Bei einer Ausführungsform ist die interne Schaltung 28 eine Kritische-Signalweg-Schaltung wie etwa eine Lesedatenwegschaltung in einem RAM oder eine Schreibdatenwegschaltung in einem RAM. Bei einer Ausführungsform enthält die interne Schaltung 28 eine Kritische-Signalweg-Schaltung, die in Reihe mit der internen Verzögerungsschaltung gekoppelt ist, das Eingangssignal INP bei 32 wird über die Kritische-Signalweg-Schaltung und die interne Verzögerungsschaltung verzögert, um das Ausgangssignal OUT bei 34 bereitzustellen.

Die Prüfschaltung 30 enthält einen Oszillator, der eine Prüfverzögerungsschaltung enthält. Die Prüfverzögerungsschaltung in der Prüfschaltung 30 ist im Wesentlichen die gleiche oder eine Kopie der internen Verzögerungsschaltung der internen Schaltung 28. Die Oszillatorschaltung in der Prüfschaltung 30 wird über das Ein/Aus-Signal EIN/AUS bei 36 eingeschaltet, um ein oszillierendes Signal zu liefern, und die Frequenz des oszillierenden Signals basiert auf der Verzögerungszeit der Prüfverzögerungsschaltung. Das Messen der Frequenz des oszillierenden Signals oder eine Ableitung des oszillierenden Signals charakterisiert die Zeitverzögerung der Prüfverzögerungsschaltung. Die interne Verzögerungsschaltung in der internen Schaltung 28 wird auf der Basis der Verzögerungszeit der Prüfverzögerungsschaltung in der Prüfschaltung 30 abgeglichen.

Das Abgleichen der internen Verzögerungsschaltung in der internen Schaltung 28 auf der Basis der Zeitverzögerung der Prüfverzögerungsschaltung in der Prüfschaltung 30 reduziert oder eliminiert auf Prozessvariationen wie etwa Chip zu Chip-Variationen und Charge zu Charge-Variationen zurückzuführende Zeitverzögerungsprobleme. Zeitverzögerungen für kritische Signalwege können auf einer Chip zu Chip Basis eingestellt werden, um die Reduzierung bei Budgets der zeitlichen Abstimmung aufgrund von Prozessvariationen, Spannungsvariationen und Temperaturvariationen zu minimieren und die Betriebsfrequenz zu maximieren. Dies kann außerdem die Ausbeuten erhöhen und Chipkosten verringern. Außerdem können zuverlässige Kommunikationen mit höherer Bandbreite zwischen Chip 22 und Chip 24 aufrechterhalten werden, wobei erhöhte E/A-Datenbit- und Abtastsignalgeschwindigkeiten verwendet werden.

Bei einer Ausführungsform wird die Frequenz des oszillierenden Signals herunter dividiert, um ein dividiertes oszillierendes Ausgangssignal zu liefern, und die Frequenz des dividierten oszillierenden Ausgangssignals wird gemessen, um die Zeitverzögerung der Prüfverzögerungsschaltung zu charakterisieren. Bei einer Ausführungsform wird die Prüfverzögerungsschaltung auf einen Abgleichswert abgeglichen, um eine ausgewählte Oszillationsfrequenz des oszillierenden Signals oder eine Ableitung des oszillierenden Signals bereitzustellen, und die interne Verzögerungsschaltung wird auf der Basis des Abgleichswerts für die Prüfverzögerungsschaltung abgeglichen. Bei einer Ausführungsform enthält die Prüfschaltung 30 eine Kritische-Signalweg-Prüfschaltungsanordnung, die in Reihe mit der Prüfverzögerungsschaltung gekoppelt ist, und die Frequenz der Oszillatorschaltung basiert auf der Kritische-Signalweg-Prüfschaltungsanordnung und der Prüfverzögerungsschaltung. Bei einer Ausführungsform ist die Kritische-Signalweg-Prüfschaltungsanordnung im Wesentlichen die gleiche wie oder eine Kopie der Kritische-Signalweg-Prüfschaltungsanordnung in der internen Schaltung 28. Bei einer Ausführungsform enthält der Chip 24 eine beliebige geeignete Anzahl interner Schaltungen wie etwa eine interne Schaltung 28 und entsprechende Prüfschaltungen wie etwa die Prüfschaltung 30.

2 ist ein Blockdiagramm, das eine Ausführungsform eines Computersystems 40 gemäß der vorliegenden Erfindung veranschaulicht. Das Computersystem 40 enthält eine Steuereinheit 42 und ein RAM 44. Die Steuereinheit 42 ist über einen Speicherkommunikationsweg 46 und Datenkommunikationsweg 48 elektrisch mit dem RAM 44 gekoppelt. Die Steuereinheit 42 liefert Zeilen- und Spaltenadressen und Steuersignale an den RAM 44 über den Speicherkommunikationsweg 46. Die Steuereinheit 42 liefert Datensignale und Abtastsignale an den RAM 44 und empfängt Datensignale und Abtastsignale vom RAM 44 über Datenkommunikationsweg 48. Bei dem RAM 44 kann es sich um einen beliebigen geeigneten Typ von RAM handeln wie etwa DRAM, DDR-SDRAM, GDDR-SDRAM, PSRAM oder LPDDR-SDRAM.

Das RAM 44 enthält ein Array von Speicherzellen 50, einen Zeilenadresszwischenspeicher und -decodierer 52, einen Spaltenadresszwischenspeicher und -decodierer 54, eine Leseverstärkerschaltung 56, eine RAM-E/A-Schaltung 58, eine Steuerschaltung 60 und ein Adressregister 62. Als Zeilenauswahlleitungen bezeichnete leitfähige Wortleitungen 64 verlaufen in der x-Richtung über das Array von Speicherzellen 50. Als Fingerleitungen bezeichnete leitfähige Bitleitungen 66 verlaufen in der y-Richtung über das Array von Speicherzellen 50. Eine Speicherzelle 68 befindet sich an jedem Kreuzungspunkt aus einer Wortleitung 64 und einer Bitleitung 66.

Jede Wortleitung 64 ist elektrisch mit einem Zeilenadresszwischenspeicher und -decodierer 52 gekoppelt, und jede Bitleitung 66 ist elektrisch mit einem der Leseverstärker in der Leseverstärkerschaltung 56 gekoppelt. Die Leseverstärkerschaltung 56 ist über leitfähige Spaltenauswahlleitungen 70 elektrisch mit dem Spaltenadresszwischenspeicher und -decodierer 54 gekoppelt. Außerdem ist die Leseverstärkerschaltung 56 elektrisch mit dem Zeilenadresszwischenspeicher und -decodierer 52 über Kommunikationsweg 72 und mit der RAM-E/A-Schaltung 58 über den E/A-Kommunikationsweg 74 verbunden. Die RAM-E/A-Schaltung 58 ist elektrisch mit der Steuereinheit 42 über den Datenkommunikationsweg 48 gekoppelt. Datensignale und Abtastsignale werden zwischen der RAM-E/A-Schaltung 58 und der Steuereinheit 42 über den Datenkommunikationsweg 48 übertragen.

Die Steuereinheit 42 ist elektrisch an die RAM-E/A-Schaltung 58 über den Datenkommunikationsweg 48 und mit der Steuerschaltung 60 und dem Adressregister 62 über den Speicherkommunikationsweg 46 gekoppelt. Die Steuerschaltung 60 ist elektrisch mit dem Zeilenadresszwischenspeicher und -decodierer 52 und dem Spaltenadresszwischenspeicher und -decodierer 54 über den Steuerkommunikationsweg 76 gekoppelt. Das Adressregister 62 ist elektrisch mit dem Zeilenadresszwischenspeicher und -decodierer 52 und dem Spaltenadresszwischenspeicher und -decodierer 54 über Zeilen- und Spaltenadressleitungen 78 gekoppelt.

Das Adressregister 62 empfängt Zeilen- und Spaltenadressen von der Steuereinheit 42 über den Speicherkommunikationsweg 46. Das Adressregister 62 liefert eine Zeilenadresse an den Zeilenadresszwischenspeicher und -decodierer 52 über Zeile- und Spaltenadressleitungen 78, und die Steuerschaltung 60 liefert ein RAS-Signal an den Zeilenadresszwischenspeicher und -decodierer 52 über den Steuerkommunikationsweg 76, um die gelieferte Zeilenadresse in dem Zeilenadresszwischenspeicher und -decodierer 52 zwischenzuspeichern. Das Adressregister 62 liefert eine Spaltenadresse an den Spaltenadresszwischenspeicher und -decodierer 54 über Zeilen- und Spaltenadressleitungen 78, und die Steuerschaltung 60 liefert ein CAS-Signal an den Spaltenadresszwischenspeicher und -decodierer 54 über den Steuerkommunikationsweg 76, um die gelieferte Spaltenadresse in dem Spaltenadresszwischenspeicher und -decodierer 54 zwischenzuspeichern.

Der Zeilenadresszwischenspeicher und -decodierer 52 empfängt Zeilenadressen und RAS-Signale und speichert die Zeilenadressen in dem Zeilenadresszwischenspeicher und -decodierer 52 zwischen. Der Zeilenadresszwischenspeicher und -decodierer 52 decodiert jede der Zeilenadressen, um eine Zeile von Speicherzellen 68 auszuwählen. Außerdem liefert der Zeilenadresszwischenspeicher und -decodierer 52 Leseverstärkeraktivierungssignale und Entzerrungs- und Vorladesignale an die Leseverstärkerschaltung 56 über den Kommunikationsweg 72.

Der Spaltenadresszwischenspeicher und -decodierer 54 aktiviert Spaltenauswahlleitungen 70, um Leseverstärker in der Leseverstärkerschaltung 56 mit der RAM-E/A-Schaltung 58 zu verbinden. Der Spaltenadressspeicher und -decodierer 54 empfängt eine Spaltenadresse und zwischenspeichert die Spaltenadresse in dem Spaltenadresszwischenspeicher und -decodierer 54 zwischen. Der Spaltenadresszwischenspeicher und -decodierer 54 decodiert die Spaltenadresse, um adressierte Spaltenauswahlleitungen 70 auszuwählen. Außerdem empfängt der Spaltenadresszwischenspeicher und -decodierer 54 Spaltenauswahlleitungsaktivierungssignale von der Steuerschaltung 60 über den Steuerkommunikationsweg 76. Die Spaltenauswahlleitungsaktivierungssignale geben an, welche der adressierten Spaltenauswahlleitungen 70 von dem Spaltenadresszwischenspeicher und -decodierer 54 aktiviert werden sollen. Der Spaltenadresszwischenspeicher und -decodierer 54 aktiviert Spaltenauswahlleitungen 70, die von der Spaltenadresse adressiert und von den Spaltenauswahlleitungsaktivierungs-signalen zur Aktivierung ausgewählt werden. Aktivierte Spaltenauswahlleitungen 70 werden für die Leserverstärkerschaltung 56 bereitgestellt, um Leseverstärker in der Leserverstärkerschaltung 56 mit der RAM-E/A-Schaltung 58 zu verbinden.

Die Steuerschaltung 60 empfängt Adressen und Steuersignale von der Steuereinheit 42 über den Speicherkommunikationsweg 46. Die Steuereinheit 42 liefert Steuersignale wie etwa Lese/Schreibfreigabe-, RAS und CAS-Signale an die Steuerschaltung 60. Die Steuerschaltung 60 liefert RAS-Signale an den Zeilenadresszwischenspeicher und –decodierer 52 und CAS-Signale an den Spaltenadresszwischenspeicher und -decodierer 54. Außerdem liefert die Steuerschaltung 60 Steuersignale an den Spaltenadresszwischenspeicher und -decodierer 54, um Spaltenauswahlleitungen 70 selektiv zu aktivieren.

Die Steuereinheit 42 und die RAM-E/A-Schaltung 58 kommunizieren Datensignale und Abtastsignale zwischen der Steuereinheit 42 und RAM 44 über den Datenkommunikationsweg 48. Steuereinheit 42 und RAM 44 sind ähnlich dem Chip 22 und dem Chip 24 (in 1 gezeigt). Die RAM-E/A-Schaltung 58 enthält eine geeignete Anzahl von Sender- und Empfängerpaaren und die Steuereinheit 42 enthält eine geeignete Anzahl von Sender- und Empfängerpaaren. Jedes Sender- und Empfängerpaar in der RAM-E/A-Schaltung 58 entspricht einem Sender- und Empfängerpaar in der Steuereinheit 42. Der Datenkommunikationsweg 48 enthält einen oder mehrere Signalwege, und jedes Sender- und Empfängerpaar in der RAM-E/A-Schaltung 58 ist elektrisch mit dem entsprechenden Sender- und Empfängerpaar in der Steuereinheit 42 über mindestens einen der Signalwege im Datenkommunikationsweg 48 gekoppelt.

Die Leseverstärkerschaltung 56 enthält Leseverstärker, Entzerrungs- und Vorladeschaltungen und Schalter. Die Leseverstärker sind Leseverstärker mit differentiellem Eingang, und jeder Leseverstärker empfängt eine Bitleitung 66 an jedem der zwei differentiellen Eingänge. Einer der differentiellen Eingänge empfängt ein Datenbit von einer ausgewählten Speicherzelle 68, und der andere der differentiellen Eingänge wird als Referenz verwendet. Die Entzerrungs- und Vorladeschaltungen entzerren die Spannung an den mit dem gleichen Leserverstärker verbundenen Bitleitungen 66 vor einer Lese- oder Schreiboperation.

Zum Lesen eines Datenbits verstärkt ein Leseverstärker die Differenz zwischen dem Datenbitwert und dem Referenzwert und liefert einen erfassten Ausgangswert an die RAM-E/A-Schaltung 58 über den E/A-Kommunikationsweg 74. Eines der Sender- und Empfängerpaare in der RAM-E/A-Schaltung 58 empfängt den erfassten Ausgangswert und liefert den erfassten Ausgangswert an das entsprechende Sender- und Empfängerpaar in der Steuereinheit 42 über den Datenkommunikationsweg 48.

Zum Schreiben eines Datenbits liefert eines der Sender- und Empfängerpaare in der Steuereinheit 42 ein Datensignal an das entsprechende Sender- und Empfängerpaar in der RAM-E/A-Schaltung 58 über den Datenkommunikationsweg 48. Außerdem liefert eines der Sender- und Empfängerpaare in der Steuereinheit 42 ein Abtastsignal an das entsprechende Sender- und Empfängerpaar in der RAM-E/A-Schaltung 58 über den Datenkommunikationsweg 48. Die RAM-E/A-Schaltung 58 empfängt das Datensignal und das Abtastsignal und tastet das Datensignal über das Abtastsignal ab, um abgetastete Datenbit zu liefern.

Die RAM-E/A-Schaltung 58 liefert jedes Datenbit an einen Leseverstärker in der Leseverstärkerschaltung 56 über den E/A-Kommunikationsweg 74. Die RAM-E/A-Schaltung 58 übersteuert den Leserverstärker, um den Datenbitwert auf eine Bitleitung 66 zu steuern, die mit einer der Speicherzellen 68 verbunden ist. Die RAM-E/A-Schaltung 58 übersteuert auch den Kehrwert des Datenbitwerts auf die Referenzbitleitung 66. Der Leseverstärker schreibt den empfangenen Datenbitwert in die ausgewählte Speicherzelle 68.

Die RAM-E/A-Schaltung 58 enthält eine interne Schaltung 80, die ein Eingangssignal INP bei 82 erhält und ein Ausgangssignal OUT bei 84 liefert. Die interne Schaltung 80 ist der internen Schaltung 28 (in 1 gezeigt) ähnlich. Die interne Schaltung 80 empfängt das Eingangssignal INP bei 82 und verzögert das Eingangssignal INP bei 82 über eine interne Verzögerungsschaltung, die auf einen Verzögerungszeitwert abgeglichen werden kann. Ein über die interne Verzögerungsschaltung verzögertes Signal wird als Ausgangssignal OUT bei 84 geliefert. Bei der internen Schaltung 80 kann es sich um eine beliebige geeignete Schaltung einschließlich einer Verzögerungsschaltung handeln, die abgeglichen werden kann. Bei einer Ausführungsform ist die interne Schaltung 80 eine Kritische-Signalweg-Schaltung wie etwa eine Lesedatenwegschaltung oder eine Schreibdatenwegschaltung in der RAM-E/A-Schaltung 58. Bei einer Ausführungsform enthält die interne Schaltung 80 eine Kritische-Signalweg-Schaltungsanordnung, die in Reihe mit der internen Verzögerungsschaltung gekoppelt ist, und das Eingangssignal INP bei 82 wird über die Kritische-Signalweg-Schaltung und die interne Verzögerungsschaltung verzögert, um das Ausgangssignal OUT bei 84 bereitzustellen.

Das RAM 44 enthält auch eine Prüfschaltung 86, die ein Ein/Aus-Signal EIN/AUS bei 88 empfängt und ein Prüfausgangssignal TOUT bei 90 liefert. Die Prüfschaltung 86 ist der Prüfschaltung 30 (in 1 gezeigt) ähnlich. Die Prüfschaltung 86 enthält einen Oszillator, der eine Prüfverzögerungsschaltung enthält. Die Prüfverzögerungsschaltung in der Prüfschaltung 86 ist im Wesentlichen die gleiche oder eine Kopie der internen Verzögerungsschaltung der internen Schaltung 80. Die Oszillatorschaltung in der Prüfschaltung 86 wird über das Ein/Aus-Signal EIN/AUS bei 88 eingeschaltet, um ein oszillierendes Signal zu liefern, und die Frequenz des oszillierenden Signals basiert auf der Verzögerungszeit der Prüfverzögerungsschaltung. Das Messen der Frequenz des oszillierenden Signals oder eine Ableitung des oszillierenden Signals charakterisiert die Zeitverzögerung der Prüfverzögerungsschaltung. Die interne Verzögerungsschaltung in der internen Schaltung 80 wird auf der Basis der Verzögerungszeit der Prüfverzögerungsschaltung in der Prüfschaltung 86 abgeglichen.

Bei einer Ausführungsform wird die Frequenz des oszillierenden Signals herunter dividiert, um ein dividiertes oszillierendes Ausgangssignal zu liefern, und die Frequenz des dividierten oszillierenden Ausgangssignals wird gemessen, um die Zeitverzögerung der Prüfverzögerungsschaltung zu charakterisieren. Bei einer Ausführungsform wird die Prüfverzögerungsschaltung auf einen Abgleichswert abgeglichen, um eine ausgewählte Oszillationsfrequenz des oszillierenden Signals oder eine Ableitung des oszillierenden Signals bereitzustellen, und die interne Verzögerungsschaltung wird auf der Basis des Abgleichswerts für die Prüfverzögerungsschaltung abgeglichen. Bei einer Ausführungsform enthält die Prüfschaltung 86 eine Kritische-Signalweg-Prüfschaltungsanordnung, die in Reihe mit der Prüfverzögerungsschaltung gekoppelt ist, und die Frequenz der Oszillatorschaltung basiert auf der Kritische-Signalweg-Prüfschaltungsanordnung und der Prüfverzögerungsschaltung. Bei einer Ausführungsform ist die Kritische-Signalweg-Prüfschaltungsanordnung im Wesentlichen die gleiche wie oder eine Kopie der Kritische-Signalweg-Prüfschaltungsanordnung in der internen Schaltung 80. Bei einer Ausführungsform enthält der RAM 44 eine beliebige geeignete Anzahl interner Schaltungen wie etwa eine interne Schaltung 80 und entsprechende Prüfschaltungen wie etwa die Prüfschaltung 86.

Während einer Leseoperation empfängt die Steuerschaltung 60 Lesesteuersignale, und das Adressregister 62 empfängt die Zeilenadresse einer oder mehrerer ausgewählter Speicherzellen 68. Die Zeilenadresse wird vom Adressregister 62 an den Zeilenadresszwischenspeicher und -decodierer 52 geliefert und von einer Steuerschaltung 60 und einem RAS-Signal in dem Zeilenadresszwischenspeicher und -decodierer 52 zwischengespeichert. Der Zeilenadresszwischenspeicher und -decodierer 52 decodiert die Zeilenadresse und aktiviert die ausgewählte Wortleitung 64. Wenn die ausgewählte Wortleitung 64 aktiviert wird, wird der in jeder an die ausgewählte Wortleitung 64 gekoppelten Speicherzelle 68 gespeicherte Wert an die jeweilige Bitleitung 66 weitergegeben. Der bei einer Speicherzelle 68 gespeicherte Bitwert wird von einem Leseverstärker detektiert, der elektrisch mit der jeweiligen Bitleitung 66 gekoppelt ist.

Als nächstes empfangen die Steuerschaltung 60 und das Adressregister 62 die Spaltenadresse der einen oder mehreren ausgewählten Speicherzellen 68. Die Spaltenadresse wird vom Adressregister 62 an den Spaltenadresszwischenspeicher und -decodierer 54 geliefert und von der Steuerschaltung 60 und einem CAS-Signal in dem Spaltenadresszwischenspeicher und -decodierer 54 zwischengespeichert. Der Spaltenadresszwischenspeicher und -decodierer 54 decodiert die Spaltenadresse, um Spaltenauswahlleitungen 70 auszuwählen. Die Steuerschaltung 60 liefert Steuersignale an den Spaltenadresszwischenspeicher und -decodierer 54, um Spaltenauswahlleitungen 70 selektiv zu aktivieren und ausgewählte Leseverstärker mit der RAM-E/A-Schaltung 58 zu verbinden. Erfasste Ausgangswerte werden an Sender- Empfängerpaare in der RAM-E/A-Schaltung 58 und an die entsprechenden Sender- und Empfängerpaare in der Steuereinheit 42 über den Datenkommunikationsweg 48 geliefert.

Während einer Schreiboperation empfängt die Steuerschaltung 60 Schreibsteuersignale, und das Adressregister 62 empfängt die Zeilenadresse einer oder mehrerer ausgewählter Speicherzellen 68. Die Zeilenadresse wird vom Adressregister 62 an den Zeilenadresszwischenspeicher und -decodierer 52 geliefert und von der Steuerschaltung 60 und einem RAS-Signal in dem Zeilenadresszwischenspeicher und -decodierer 52 zwischengespeichert. Der Zeilenadresszwischenspeicher und -decodierer 52 decodiert die Zeilenadresse und aktiviert die ausgewählte Wortleitung 64. Wenn die ausgewählte Wortleitung 64 aktiviert wird, wird der in jeder an die ausgewählte Wortleitung 64 gekoppelten Speicherzelle 68 gespeicherte Wert an die jeweilige Bitleitung 66 und an den an die jeweilige Bitleitung 66 elektrisch gekoppelten Leseverstärker weitergegeben.

In dem Array von Speicherzellen 50 zu speichernde Daten werden von Sender- und Empfängerpaaren in der Steuereinheit 42an Sender- und Empfängerpaare in der E/A-Schaltung 58 über den Datenkommunikationsweg 48 geliefert. Die RAM-E/A-Schaltung 58 empfängt die Datensignale und Abtastsignale und tastet die Datensignale über die Abtastsignale ab, um abgetastete Datenbit zu liefern.

Die Steuerschaltung 60 und das Adressregister 62 empfangen die Spaltenadresse der einen oder der mehreren ausgewählten Speicherzellen 68. Das Adressregister 62 liefert die Spaltenadresse an den Spaltenadresszwischenspeicher und -decodierer 54, und die Spaltenadresse wird von der Steuerschaltung 60 und einem CAS-Signal im Spaltenadresszwischenspeicher und -decodierer 54 zwischengespeichert. Der Spaltenadresszwischenspeicher und -decodierer 54 empfängt Spaltenauswahlleitungsaktivierungssignale von der Steuerschaltung 60 und aktiviert ausgewählte Spaltenauswahlleitungen 70, um Leseverstärker in der Leseverstärkerschaltung 56 mit der RAM-E/A-Schaltung 58 zu verbinden. Die RAM-E/A-Schaltung 58 liefert Datenbits an Leseverstärker in der Leseverstärkerschaltung 56 über den E/A-Kommunikationsweg 74. Die RAM-E/A-Schaltung 58 übersteuert die Leseverstärker, um Daten in die eine oder die mehreren ausgewählten Speicherzellen 68 über Bitleitungen 66 zu schreiben.

3 ist ein Diagramm, das eine Ausführungsform einer Speicherzelle 68 in dem Array von Speicherzellen 50 veranschaulicht. Die Speicherzelle 68 enthält einen Transistor 92 und einen Kondensator 94. Das Gate des Transistors 92 ist elektrisch an eine Wortleitung 64 gekoppelt. Eine Seite des Drain-Source-Wegs des Transistors 92 ist elektrisch mit einer Bitleitung 66 gekoppelt, und die andere Seite des Drain-Source-Wegs ist elektrisch mit einer Seite des Kondensators 94 gekoppelt. Die andere Seite des Kondensators 94 ist elektrisch an eine Referenz 96 gekoppelt, wie etwa die Hälfte der Versorgungsspannung. Der Kondensator 94 wird geladen und entladen, so dass er eine logische 0 oder eine logische 1 darstellt.

Während einer Leseoperation wird die Wortleitung 64 aktiviert, um den Transistor 92 einzuschalten, und der im Kondensator 94 gespeicherte Wert wird von einem Leseverstärker über die Bitleitung 66 gelesen. Während einer Schreiboperation wird die Wortleitung 64 aktiviert, um den Transistor 92 einzuschalten, um auf den Kondensator 94 zuzugreifen. Der mit der Bitleitung 66 verbundene Leseverstärker wird übersteuert, um über die Bitleitung 66 und den Transistor 92 einen Wert auf den Kondensator 94 zu schreiben.

Eine Leseoperation an der Speicherzelle 68 ist eine destruktive Leseoperation. Nach jeder Leseoperation wird der Kondensator 94 auf den Datenwert, der gerade gelesen wurde, wieder aufgeladen oder entladen. Selbst ohne Leseoperation entlädt sich außerdem die Ladung am Kondensator 94 im Laufe der Zeit. Um einen gespeicherten Wert beizubehalten, wird die Speicherzelle 68 durch das Lesen und/oder Schreiben der Speicherzelle 68 periodisch aufgefrischt. Alle Speicherzellen 68 in dem Array von Speicherzellen 50 werden periodisch aufgefrischt, damit sie ihre Werte beibehalten.

4 ist ein Diagramm, das eine Ausführungsform einer internen Schaltung 100 veranschaulicht, die das Eingangssignal INP an 102 empfängt und das Ausgangssignal OUT bei 104 liefert. Die interne Schaltung 100 ist der internen Schaltung 28 (in 1 gezeigt) und der internen Schaltung 80 (in 2 gezeigt) ähnlich.

Die interne Schaltung 100 enthält eine Kritische-Signalweg-Schaltungsanordnung 106 und eine interne Verzögerungsschaltung 108. Die Kritische-Signalweg-Schaltungsanordnung 106 ist elektrisch über den internen Signalweg 110 an die Verzögerungsschaltung 108 gekoppelt. Die Kritische-Signalweg-Schaltungsanordnung 106 empfängt das Eingangssignal INP bei 102 und liefert ein verzögertes Signal DS bei 110 an die Verzögerungsschaltung 108 über den internen Signalweg 110. Die Verzögerungsschaltung 108 empfängt das verzögerte Signal DS bei 110 und verzögert das verzögerte Signal DS bei 110, um das Ausgangssignal OUT bei 104 zu liefern. Die Verzögerung durch die interne Schaltung 100 vom Eingangssignal INP bei 102 zum Ausgangssignal OUT bei 104 beinhaltet die Verzögerung durch die Kritische-Signalweg-Schaltungsanordnung 106 plus die Verzögerung durch die Verzögerungsschaltung 108. Die Verzögerung durch die Verzögerungsschaltung 108 kann bei 112 eingestellt oder abgeglichen werden, um eine Verzögerung durch die interne Schaltung 100 zu erhalten, die die Betriebsfrequenz- und Betriebszeitbudgets maximiert.

Bei der Kritische-Signalweg-Schaltungsanordnung 106 kann es sich um eine beliebige Signalwegschaltung handeln, die eine beliebige geeignete Funktion an dem Eingangssignal INP bei 102 ausführt. Bei einer Ausführungsform ist die Kritische-Signalweg-Schaltungsanordnung 106 eine Schreibdatenwegschaltungsanordnung, die Daten von einem anderen integrierten Schaltungschip empfängt. Bei einer Ausführungsform ist die Kritische-Signalweg-Schaltungsanordnung 106 eine Lesedatenwegschaltungsanordnung, die Daten an einen anderen integrierten Schaltungschip überträgt.

Die Verzögerungsschaltung 108 liefert eine Verzögerungszeit, die über Abgleichschritte bei 112 eingestellt oder abgeglichen werden kann. Bei einer Ausführungsform enthält die Verzögerungsschaltung 108 einen oder mehrere Multiplexer, die so programmiert werden können, dass sie eine Inverterkettenlänge auswählen, die eine Verzögerung durch die Verzögerungsschaltung 108 liefert. Bei einer Ausführungsform enthält die Verzögerungsschaltung 108 einen oder mehrere Kondensatoren, die in die Verzögerungsschaltung 108 hinein oder aus dieser heraus programmiert werden können, um die Verzögerung durch die Verzögerungsschaltung 108 einzustellen. Bei einer Ausführungsform enthält die Verzögerungsschaltung 108 elektrische Sicherungen, die so programmiert werden können, dass die Verzögerung durch die Verzögerungsschaltung 108 abgeglichen wird. Bei einer Ausführungsform enthält die Verzögerungsschaltung 108 Lasersicherungen, die so programmiert werden können, dass die Verzögerung durch die Verzögerungsschaltung 108 abgeglichen wird.

5 ist ein Diagramm, das eine Ausführungsform einer Prüfschaltung 118 veranschaulicht, die ein Ein/Aus-Signal und EIN/AUS bei 120 empfängt und ein Prüfausgangssignal TOUT bei 122 liefert. Die Prüfschaltung 118 ist der Prüfschaltung 30 (in 1 gezeigt) und der Prüfschaltung 86 (in 2 gezeigt) ähnlich.

Die Prüfschaltung 118 enthält eine Oszillatorschaltung 124 und eine Teilerschaltung 126. Die Oszillatorschaltung 124 ist elektrisch mit der Teilerschaltung 126 über den Oszillatorsignalweg 128 gekoppelt. Die Oszillatorschaltung 124 ist ein Ringoszillator, der ein Ein/Aus-Signal EIN/AUS bei 120 empfängt und ein Oszillatorsignal OSC bei 128 an die Teilerschaltung 126 über den Oszillatorsignalweg 128 liefert. Die Oszillatorschaltung 124 wird über ein Ein/Aus-Signal EIN/AUS bei 120 abgeschaltet, um einen konstanten Spannungspegel im Oszillatorsignal OSC bei 128 zu liefern. Die Oszillatorschaltung 124 wird über das Ein/Aus-Signal EIN/AUS bei 120 eingeschaltet, um eine Oszillationsfrequenz im Oszillatorsignal OSC bei 128 zu liefern. Die Teilerschaltung 126 empfängt das Oszillatorsignal OSC bei 128 und dividiert die Oszillationsfrequenz des Oszillatorsignals OSC bei 128 herunter, um ein dividiertes Oszillationsausgangssignal als Prüfausgangssignal TOUT bei 122 zu liefern. Die Oszillationsfrequenz des Prüfausgangssignals TOUT bei 122 wird überwacht und gemessen. Außerdem kann die Oszillationsfrequenz des Oszillatorsignals OSC bei 128 über Multiplikation der gemessenen Oszillationsfrequenz des Prüfausgangssignals TOUT bei 122 bestimmt werden.

Die Oszillatorschaltung 124 enthält eine Kritische-Signalweg-Prüfschaltungsanordnung 130 und eine Prüfverzögerungsschaltung 132. Der Ausgang der Kritische-Signalweg-Prüfschaltungsanordnung 130 ist elektrisch an den Eingang der Prüfverzögerungsschaltung 132 über einen Prüfsignalweg 134 gekoppelt. Der Ausgang der Prüfverzögerungsschaltung 132 ist elektrisch an den Eingang der Teilerschaltung 126 und den Eingang der Kritische-Signalweg-Prüfschaltungsanordnung 130 über den Oszillatorsignalweg 128 gekoppelt. Der Ausgang der Teilerschaltung 126 liefert das Prüfausgangssignal TOUT bei 122.

Die Kritische-Signalweg-Prüfschaltungsanordnung 130 und die Prüfverzögerungsschaltung 132 liefern ein Oszillatorsignal OSC bei 128. Die Kritische-Signalweg-Prüfschaltungsanordnung 130 empfängt ein Oszillatorsignal OSC bei 128 und liefert ein verzögertes Prüfsignal DTS bei 134 an die Prüfverzögerungsschaltung 132 über den Prüfsignalweg 134. Die Prüfverzögerungsschaltung 132 empfängt das verzögerte Prüfsignal DTS bei 134 und verzögert das verzögerte Prüfsignal DTS bei 134, um das Oszillatorsignal OSC bei 128 zu liefern. Die Kritische-Signalweg-Prüfschaltungsanordnung 130 oder die Prüfverzögerungsschaltung 132 invertiert das empfangene Eingangssignal, um ein Ausgangssignal zu liefern, das gegenüber dem empfangenen Eingangssignal invertiert ist. Bei einer Ausführungsform invertiert die Kritische-Signalweg-Prüfschaltungsanordnung 130 das Oszillatorsignal OSC bei 128 und liefert ein verzögertes Prüfsignal DTS bei 134, das im Vergleich zu dem empfangenen Oszillatorsignal OSC bei 128 invertiert ist. Bei einer Ausführungsform invertiert die Prüfverzögerungsschaltung 132 das verzögerte Prüfsignal DTS bei 134 und liefert ein Oszillatorsignal OSC bei 128, das im Vergleich zu dem empfangenen verzögerten Testsignal DTS bei 134 invertiert ist.

Die Oszillationsfrequenz des Oszillatorsignals OSC bei 128 basiert auf der Verzögerung durch die Kritische-Signalweg-Prüfschaltungsanordnung 130 und die Verzögerung durch die Prüfverzögerungsschaltung 132. Die Verzögerung durch die Prüfverzögerungsschaltung 132 kann bei 136 eingestellt oder abgeglichen werden, um eine ausgewählte Oszillationsfrequenz im Oszillatorsignal OSC bei 128 und dem Prüfausgangssignal TOUT bei 122 zu liefern. Bei einer Ausführungsform kann die Verzögerung durch die Prüfverzögerungsschaltung 132 nicht eingestellt werden, um die Oszillationsfrequenz des Oszillatorsignals OSC bei 128 und das Prüfausgangssignal TOUT bei 122 zu ändern.

Bei der Kritische-Signalweg-Prüfschaltungsanordnung 130 kann es sich um eine beliebige geeignete Signalwegschaltung handeln, die eine beliebige geeignete Funktion durchführt. Bei einer Ausführungsform ist die Kritische-Signalweg-Prüfschaltungsanordnung 130 im Wesentlichen gleich der Kritische-Signalweg-Schaltungsanordnung 106 (in 4 gezeigt). Bei einer Ausführungsform weist die Kritische-Signalweg-Prüfschaltungsanordnung 130 im Wesentlichen die gleiche Topologie wie die Kritische-Signalweg-Schaltungsanordnung 106 auf. Bei einer Ausführungsform ist die Kritische-Signalweg-Prüfschaltungsanordnung 130 eine Layoutkopie der Kritische-Signalweg-Schaltungsanordnung 106.

Die Prüfverzögerungsschaltung 132 ist ähnlich der (in 4 gezeigten) Verzögerungsschaltung 108. Bei einer Ausführungsform ist die Prüfverzögerungsschaltung 132 im Wesentlichen gleich der Verzögerungsschaltung 108. Bei einer Ausführungsform weist die Prüfverzögerungsschaltung 132 im Wesentlichen die gleiche Topologie wie die Verzögerungsschaltung 108 auf. Bei einer Ausführungsform ist die Prüfverzögerungsschaltung 132 eine Layoutkopie der Verzögerungsschaltung 108.

Die Prüfverzögerungsschaltung 132 liefert eine Verzögerungszeit, die über Abgleichschritte bei 136 eingestellt oder abgeglichen werden kann. Bei einer Ausführungsform enthält die Prüfverzögerungsschaltung 132 einen oder mehrere Multiplexer, die so programmiert werden können, dass sie eine Inverterkettenlänge auswählen, die eine Verzögerung durch die Prüfverzögerungsschaltung 132 liefert. Bei einer Ausführungsform enthält die Prüfverzögerungsschaltung 132 einen oder mehrere Kondensatoren, die in die Prüfverzögerungsschaltung 132 hinein oder aus dieser heraus programmiert werden können, um die Verzögerung durch die Prüfverzögerungsschaltung 132 einzustellen. Bei einer Ausführungsform kann die Prüfverzögerungsschaltung 132 an Hand von Software über einen Prüfcode auf einen Abgleichswert eingestellt werden, der die Verzögerung durch die Prüfverzögerungsschaltung 132 einstellt oder abgleicht.

Bei Betrieb wird die Oszillatorschaltung 124 über ein Ein/Aus-Signal EIN/AUS bei 120 eingeschaltet. Die Oszillatorschaltung 124 liefert eine Oszillationsfrequenz im Oszillatorsignal OSC bei 128, und die Teilerschaltung 126 dividiert die Oszillationsfrequenz im Oszillatorsignal OSC bei 128 herunter, um ein dividiertes Oszillationsausgangssignal als Prüfausgangssignal TOUT bei 122 zu liefern. Die Oszillationsfrequenz des Prüfausgangssignals TOUT bei 122 wird gemessen, und die Verzögerungszeit der Prüfverzögerungsschaltung 132 wird im Wesentlichen an Hand der gemessenen Oszillationsfrequenz des Prüfausgangssignals TOUT bei 122 bestimmt. Außerdem kann die Oszillationsfrequenz des oszillierenden Signals OSC bei 128 an Hand der Oszillationsfrequenz des Prüfausgangssignals TOUT bei 122 bestimmt werden.

Als nächstes wird die Prüfverzögerungsschaltung 132 mit einem Prüfabgleichswert abgeglichen, um die Oszillationsfrequenz im Prüfausgangssignal TOUT bei 122 zu ändern. Die Prüfverzögerungsschaltung 132 wird abgeglichen, um eine ausgewählte Verzögerung durch die Kritische-Signalweg-Prüfschaltungsanordnung 130 und die Prüfverzögerungsschaltung 132 zu erhalten. Der Prüfabgleichswert wird gespeichert und die Verzögerungsschaltung 108 (in 4 gezeigt) wird über den Prüfabgleichswert oder einen entsprechenden internen Verzögerungsschaltungsabgleichswert abgeglichen, um die Verzögerung durch die interne Schaltung 100 einzustellen und die Betriebsfrequenz und die Betriebszeitbudgets zu maximieren. Bei einer weiteren Ausführungsform kann die Verzögerung durch die Prüfverzögerungsschaltung 132 nicht eingestellt oder abgeglichen werden, um die Oszillationsfrequenz des Prüfausgangssignals TOUT bei 122 zu ändern, und die Oszillationsfrequenz des Prüfausgangssignals TOUT bei 122 wird in einer Tabelle nachgeschlagen, die Oszillationsfrequenzen des Prüfausgangssignals TOUT bei 122 und entsprechende Abgleichswerte für die Verzögerungsschaltung 108 (in 4 gezeigt) enthält.

6 ist ein Diagramm, das eine Ausführungsform einer internen Schaltung 200 veranschaulicht, die ein Taktsignal CLK bei 202 empfängt und ein gepulstes Ausgangssignal POUT bei 204 liefert. Die interne Schaltung 200 ist der internen Schaltung 28 (in 1 gezeigt), der internen Schaltung 80 (in 2 gezeigt) und der internen Schaltung 100 von 4 ähnlich.

Die interne Schaltung 200 enthält einen invertierenden Puffer 206, eine interne Verzögerungsschaltung 208 und ein AND-Gatter 210. Der Ausgang des Pufferspeichers 206 ist elektrisch mit dem Eingang der Verzögerungsschaltung 208 über den Puffersignalweg 212 verbunden. Der Puffer 206 empfängt das Taktsignal CLK bei 202 und liefert ein gepuffertes Taktsignal BCLK bei 212 an die Verzögerungsschaltung 208 über den Puffersignalweg 212.

Der Ausgang der Verzögerungsschaltung 208 ist elektrisch an einen Eingang des AND-Gatters 210 über einen verzögerten Taktsignalweg 214 gekoppelt. Die Verzögerungsschaltung 208 liefert ein verzögertes Taktsignal DCLK bei 214 an das AND-Gatter 210. Der andere Eingang des AND-Gatters 210 empfängt das Taktsignal CLK bei 202, und das AND-Gatter 210 liefert Impulse im gepulsten Ausgangssignal POUT bei 204. Die Verzögerung durch die Verzögerungsschaltung 208 bestimmt die Impulsbreite der Impulse im Impulsausgangssignal POUT bei 204. Die Verzögerung durch die Verzögerungsschaltung 208 kann bei 216 eingestellt oder abgeglichen werden, um eine Impulsbreite zu liefern, die die Betriebsfrequenz und Betriebszeitbudgets maximiert.

Die Verzögerungsschaltung 208 liefert eine Verzögerungszeit, die über Abgleichschritte bei 216 eingestellt oder abgeglichen werden kann. Bei einer Ausführungsform enthält die Verzögerungsschaltung 208 einen oder mehrere Multiplexer, die so programmiert werden können, dass sie eine Inverterkettenlänge auswählen, die eine Verzögerung durch die Verzögerungsschaltung 208 liefert. Bei einer Ausführungsform enthält die Verzögerungsschaltung 208 einen oder mehrere Kondensatoren, die in die Verzögerungsschaltung 208 hinein oder aus dieser heraus programmiert werden können, um die Verzögerung durch die Verzögerungsschaltung 208 einzustellen. Bei einer Ausführungsform enthält die Verzögerungsschaltung 208 elektrische Sicherungen, die so programmiert werden können, dass die Verzögerung durch die Verzögerungsschaltung 208 abgeglichen wird. Bei einer Ausführungsform enthält die Verzögerungsschaltung 208 Lasersicherungen, die so programmiert werden können, dass die Verzögerung durch die Verzögerungsschaltung 208 abgeglichen wird.

7 ist ein Diagramm, das eine Ausführungsform einer Prüfschaltung 218 veranschaulicht, die ein Ein/Aus-Signal EIN/AUS bei 220 empfängt und ein Prüfausgangssignal TOUT bei 222 liefert. Die Prüfschaltung 218 ist der Prüfschaltung 30 (in 1 gezeigt), der Prüfschaltung 86 (in 2 gezeigt) und Prüfschaltung 118 von 5 ähnlich.

Die Prüfschaltung 218 enthält eine Oszillatorschaltung 224 und eine Teilerschaltung 226. Die Oszillatorschaltung 224 ist elektrisch mit der Teilerschaltung 226 über den Oszillatorsignalweg 228 gekoppelt. Die Oszillatorschaltung 224 empfängt das Ein/Aus-Signal EIN/AUS bei 220 und liefert ein Oszillatorsignal OSC bei 228 an die Teilerschaltung 225 über den Oszillatorsignalweg 228. Die Oszillatorschaltung 224 wird über einen niedrigen Logikpegel in dem Ein/Aus-Signal EIN/AUS bei 220 abgeschaltet, um einen niedrigen Logikpegel im Oszillatorsignal OSC bei 228 zu liefern. Die Oszillatorschaltung 224 wird über einen hohen Logikpegel im Ein/Aus-Signal EIN/AUS bei 220 eingeschaltet, um eine Oszillationsfrequenz im Oszillatorsignal OSC bei 228 zu liefern. Die Teilerschaltung 226 empfängt das Oszillatorsignal OSC bei 228 und dividiert die Oszillationsfrequenz des Oszillatorsignals OSC bei 228 herunter, um ein dividiertes Oszillationsausgangssignal als Prüfausgangssignal TOUT bei 222 zu liefern. Die Oszillationsfrequenz des Prüfausgangssignals TOUT bei 222 wird überwacht und gemessen. Außerdem kann die Oszillationsfrequenz des Oszillatorsignals OSC bei 228 über Multiplikation der gemessenen Oszillationsfrequenz des Prüfausgangssignals TOUT bei 222 bestimmt werden.

Die Oszillatorschaltung 224 enthält einen Inverter 230, eine Prüfverzögerungsschaltung 232 und ein AND-Gatter 234. Der Inverter 230 und die Prüfverzögerungsschaltung 232 liefern einen Ringoszillator. Der Ausgang des Inverters 230 ist elektrisch an den Eingang der Prüfverzögerungsschaltung 232 über den Prüfsignalweg 236 gekoppelt. Der Ausgang der Prüfverzögerungsschaltung 232 ist elektrisch an einen Eingang des AND-Gatters 234 und den Eingang des Inverters 230 über den Verzögerungssignalweg 238 gekoppelt. Der andere Eingang des AND-Gatters 234 erhält ein Ein/Aus-Signal EIN/AUS bei 220, und der Ausgang des AND-Gatters 234 ist elektrisch an den Eingang der Teilerschalturg 226 über den Oszillatorsignalweg 228 gekoppelt. Der Ausgang der Teilerschaltung 226 liefert das Prüfausgangssignal TOUT bei 222.

Der Inverter 230 und die Prüfverzögerungsschaltung 232 liefern ein Ringoszillatorsignal ROSC bei 238. Der Inverter 230 empfängt das Ringoszillatorsignal ROSC bei 238 und invertiert das Ringoszillatorsignal ROSC bei 238, um ein invertiertes Ringoszillatorsignal bei 236 für die Prüfverzögerungsschaltung 232 über den Prüfsignalweg 236 zu liefern. Die Prüfverzögerungsschaltung 232 erhält und verzögert das invertierte Ringoszillatorsignal bei 236, um ein Ringoszillatorsignal ROSC bei 238 zu liefern.

Das AND-Gatter 234 erhält das Ringoszillatorsignal ROSC bei 238. Wenn das Ein/Aus-Signal EIN/AUS bei 220 auf einem niedrigen Logikpegel liegt, liefert das AND-Gatter 234 einen niedrigen Logikpegel im Oszillatorsignal OSC bei 228. Wenn das Ein/Aus-Signal EIN/AUS bei 220 auf einem hohen Logikpegel ist, liefert das AND-Gatter 234 ein oszillierendes Signal im Oszillatorsignal OSC bei 228. Die Oszillationsfrequenz des Oszillatorsignals OSC bei 228 ist gleich der Oszillationsfrequenz des Ringoszillatorsignals ROSC bei 238.

Die Oszillationsfrequenz des Ringoszillatorsignals ROSC bei 238 und des Oszillatorsignals OSC bei 228 basiert auf der Verzögerung durch den Inverter 230 und der Verzögerung durch die Prüfverzögerungsschaltung 232. Die Verzögerung durch die Prüfverzögerungsschaltung 232 kann bei 240 eingestellt oder abgeglichen werden, um eine ausgewählte Oszillationsfrequenz im Oszillatorsignal OSC bei 228 und im Prüfausgangssignal TOUT bei 222 zu liefern. Bei einer Ausführungsform kann die Verzögerung durch die Prüfverzögerungsschaltung 232 nicht eingestellt werden, um die Oszillationsfrequenz des Oszillatorsignals OSC bei 228 und des Prüfausgangssignals TOUT bei 222 zu ändern.

Der Inverter 230 ist dem Puffer 206 (in 6 gezeigt) ähnlich. Bei einer Ausführungsform ist der Inverter 230 im Wesentlichen der gleiche wie der Puffer 206, und die Verzögerung durch den Inverter 230 ist im Wesentlichen die gleiche wie die Verzögerung durch den Puffer 206. Bei einer Ausführungsform weist der Inverter 230 im Wesentlichen die gleiche Topologie wie der Puffer 206 auf. Bei einer Ausführungsform ist der Inverter 230 im Wesentlichen eine Layoutkopie des Puffers 206.

Die Prüfverzögerungsschaltung 232 ist ähnlich der (in 5 gezeigten) Verzögerungsschaltung 208. Bei einer Ausführungsform ist die Prüfverzögerungsschaltung 232 im Wesentlichen gleich der Verzögerungsschaltung 208. Bei einer Ausführungsform weist die Prüfverzögerungsschaltung 232 im Wesentlichen die gleiche Topologie wie die Verzögerungsschaltung 208 auf. Bei einer Ausführungsform ist die Prüfverzögerungsschaltung 232 eine Layoutkopie der Verzögerungsschaltung 208.

Die Prüfverzögerungsschaltung 232 liefert eine Verzögerungszeit, die über Abgleichschritte bei 240 eingestellt oder abgeglichen werden kann. Bei einer Ausführungsform enthält die Prüfverzögerungsschaltung 232 einen oder mehrere Multiplexer, die so programmiert werden können, dass sie eine Inverterkettenlänge auswählen, die eine Verzögerung durch die Prüfverzögerungsschaltung 232 liefert. Bei einer Ausführungsform enthält die Prüfverzögerungsschaltung 232 einen oder mehrere Kondensatoren, die in die Prüfverzögerungsschaltung 232 hinein oder aus dieser heraus programmiert werden können, um die Verzögerung durch die Prüfverzögerungsschaltung 232 einzustellen. Bei einer Ausführungsform kann die Prüfverzögerungsschaltung 232 an Hand von Software über einen Prüfcode auf einen Abgleichswert eingestellt werden, der die Verzögerung durch die Prüfverzögerungsschaltung 232 einstellt oder abgleicht.

Bei Betrieb liefern der Inverter 230 und die Prüfverzögerungsschaltung 232 ein oszillierendes Signal im Ringoszillatorsignal ROSC bei 238. Die Oszillatorschaltung 224 wird über einen hohen Logikpegel im Ein/Aus-Signal EIN/AUS bei 220 eingeschaltet, und die Oszillatorschaltung 224 liefert ein oszillierendes Signal mit einer Oszillationsfrequenz im Oszillatorsignal OSC bei 228. Die Teilerschaltung 226 dividiert die Oszillationsfrequenz des Oszillatorsignals OSC bei 228 herunter, um ein dividiertes oszillierendes Ausgangssignal als Prüfausgangssignal TOUT bei 222 zu liefern. Die Oszillationsfrequenz des Prüfausgangssignals TOUT bei 222 wird gemessen und die Verzögerungszeit der Prüfverzögerungsschaltung 232 wird an Hand der gemessenen Oszillationsfrequenz des Prüfausgangssignals TOUT bei 222 bestimmt. Außerdem kann die oszillierende Frequenz des oszillierenden Signals OSC bei 228 an Hand der Oszillationsfrequenz des Prüfausgangssignals TOUT bei 222 bestimmt werden.

Als nächstes wird die Prüfverzögerungsschaltung 232 mit einem Prüfabgleichswert abgeglichen, um die Oszillationsfrequenz im Prüfausgangssignal TOUT bei 222 zu ändern. Die Prüfverzögerungsschaltung 232 wird abgeglichen, um eine ausgewählte Verzögerung durch den Inverter 230 und die Prüfverzögerungsschaltung 232 zu erhalten. Der Prüfabgleichswert wird gespeichert und die Verzögerungsschaltung 208 (in 6 gezeigt) wird über den Prüfabgleichswert oder einen entsprechenden internen Verzögerungsschaltungsabgleichswert abgeglichen, um die Verzögerung durch die Verzögerungsschaltung 208 einzustellen und eine Impulsbreite im gepulsten Ausgangssignal POUT bei 204 zu liefern, die die Betriebsfrequenz und Betriebszeitbudgets maximiert. Bei einer Ausführungsform kann die Verzögerung durch die Prüfverzögerungsschaltung 232 nicht eingestellt oder abgeglichen werden, um die Oszillationsfrequenz des Prüfausgangssignals TOUT bei 222 zu ändern, und die Oszillationsfrequenz des Prüfausgangssignals TOUT bei 222 wird in einer Tabelle nachgeschlagen, die Oszillationsfrequenzen des Prüfausgangssignals TOUT bei 222 und entsprechende Abgleichswerte für die Verzögerungsschaltung 208 (in 6 gezeigt) enthält.

Das Abgleichen einer internen Verzögerungsschaltung, wie etwa der Verzögerungsschaltung 108 (in 4 gezeigt) und der Verzögerungsschaltung 208 (in 6 gezeigt), auf der Basis der Verzögerung durch eine Prüfverzögerungsschaltung wie etwa der Prüfverzögerungsschaltung 132 (in 5 gezeigt) und der Prüfverzögerungsschaltung 232 (in 7 gezeigt) reduziert oder eliminiert Verzögerungsprobleme von internen Schaltungen aufgrund von Prozessvariationen wie etwa Chip zu Chip-Variationen und Charge zu Charge-Variationen. Zeitverzögerungen für kritische Signalwege können auf einer Basis Chip zu Chip eingestellt werden, um die Reduzierung bei Budgets der zeitlichen Abstimmung aufgrund von Prozessvariationen, Spannungsvariationen und Temperaturvariationen zu minimieren und die Betriebsfrequenz zu maximieren. Dies kann außerdem die Ausbeuten erhöhen und Chipkosten verringern. Außerdem können zuverlässige Kommunikationen mit höherer Bandbreite aufrechterhalten werden, wobei erhöhte E/A-Datenbit- und Abtastsignalgeschwindigkeiten verwendet werden. Bei einer Ausführungsform kann ein Chip eine beliebige geeignete Anzahl interner Schaltungen und entsprechende Prüfschaltungen enthalten, und der Prozess des Einstellens der Verzögerung durch eine interne Verzögerungsschaltung auf der Basis der Verzögerung durch eine entsprechende Prüfverzögerungsschaltung wird für jede interne Schaltung und jedes entsprechende Prüfverzögerungsschaltungspaar wiederholt.

Wenngleich hier spezifische Ausführungsformen veranschaulicht und beschrieben worden sind, versteht der Durchschnittsfachmann, dass eine Vielfalt von alternativen und/oder äquivalenten Implementierungen für die gezeigten und beschriebenen spezifischen Ausführungsformen substituiert werden kann, ohne vom Schutzbereich der vorliegenden Erfindung abzuweichen. Diese Anmeldung soll alle Adaptationen und Variationen der hier erörterten spezifischen Ausführungsformen abdecken. Deshalb soll die vorliegende Erfindung nur durch die Ansprüche und die Äquivalente davon begrenzt werden.


Anspruch[de]
Integrierter Schaltungschip, umfassend:

– eine erste Verzögerungsschaltung mit einer ersten Verzögerungsschaltungstopologie, die konfiguriert ist, um ein Signal mit einer ersten Verzögerung zu verzögern; und

– eine zweite Verzögerungsschaltung mit einer zweiten Verzögerungsschaltungstopologie, die konfiguriert ist, um eine zweite Verzögerung in einer Schaltungsschleife bereitzustellen, die konfiguriert ist, überwacht zu werden und ein oszillierendes Signal bereit zustellen, wobei die zweite Verzögerungsschaltungstopologie im Wesentlichen die gleiche wie die erste Verzögerungsschaltungstopologie ist, und die erste Verzögerungsschaltung konfiguriert ist, um abgeglichen zu werden, um die erste Verzögerung auf der Basis der zweiten Verzögerung und des oszillierenden Signals einzustellen.
Integrierter Schaltungschip nach Anspruch 1, umfassend:

– eine erste Schaltung mit einer ersten Schaltungstopologie, die konfiguriert ist, um das Signal mit einer ersten Schaltungsverzögerung zu verzögern; und

– eine zweite Schaltung mit einer zweiten Schaltungstopologie, die konfiguriert ist, um eine zweite Schaltungsverzögerung in der Schaltungsschleife bereitzustellen, wobei die zweite Schaltungstopologie im Wesentlichen gleich der ersten Schaltungstopologie ist und die zweite Schaltungsverzögerung im Wesentlichen die gleiche wie die erste Schaltungsverzögerung ist,
Integrierter Schaltungschip nach Anspruch 1 oder 2, wo bei die zweite Verzögerungsschaltung konfiguriert ist, abgeglichen zu werden, um die zweite Verzögerung in der Schaltungsschleife einzustellen, und die erste Verzögerungsschaltung konfiguriert ist, abgeglichen zu werden, um die erste Verzögerung auf der Basis einer Einstellung der zweiten Verzögerung einzustellen. Integrierter Schaltungschip nach einem der Ansprüche 1 bis 3, wobei das oszillierende Signal eine Oszillationsfrequenz aufweist, die gemessen wird, um einen gemessenen Frequenzwert zu liefern, und die erste Verzögerungsschaltung abgeglichen wird über das Vergleichen des gemessenen Frequenzwerts mit einer Tabelle von Frequenzwerten und Abgleichwerten. Integrierter Schaltungschip nach einem der Ansprüche 1 bis 4, umfassend eine Teilerschaltung, die konfiguriert ist, um das oszillierende Signal zu empfangen und das oszillierende Signal hinunter zu dividieren, um ein dividiertes oszillierendes Ausgangssignal zu liefern. Integrierter Schaltungschip nach einem der Ansprüche 1 bis 5, wobei die erste Verzögerungsschaltung und die zweite Verzögerungsschaltung um weniger als 1 Millimeter voneinander entfernt angeordnet sind. Direktzugriffsspeicher, umfassend:

– eine erste Schaltung mit einer ersten Verzögerungsschaltung, die konfiguriert ist, um eine erste Verzögerung zu liefern, wobei die erste Schaltung konfiguriert ist, um ein oszillierendes Signal mit einer Oszillationssignalfrequenz auf der Basis der ersten Verzögerung zu liefern; und

– eine zweite Schaltung mit einer zweiten Verzögerungsschaltung, die konfiguriert ist, um ein Signal um eine zweite Verzögerung zu verzögern, wobei die erste Verzögerungsschaltung im Wesentlichen eine Kopie der zweiten Verzögerungsschaltung ist und das oszillierende Signal überwacht wird, um die erste Verzögerung zu charakterisieren und die zweite Verzögerungsschaltung abzugleichen, die zweite Verzögerung auf der Basis der ersten Verzögerung einzustellen.
Direktzugriffsspeicher nach Anspruch 7, wobei die erste Schaltung eine erste Kritische-Weg-Schaltung enthält, die konfiguriert ist, um eine erste Kritische-Weg-Verzögerung zu liefern, und die Oszillationssignalfrequenz auf der ersten Verzögerung und der ersten Kritische-Weg-Verzögerung basiert, und die zweite Schaltung eine zweite Kritische-Weg-Schaltung enthält, die konfiguriert ist, um das Signal um eine zweite Kritische-Weg-Verzögerung zu verzögern, wobei die erste Kritische-Weg-Verzögerung im Wesentlichen gleich der zweiten Kritische-Weg-Verzögerung ist. Direktzugriffsspeicher nach Anspruch 8, wobei die erste Kritische-Weg-Schaltung im Wesentlichen eine Kopie der zweiten Kritische-Weg-Schaltung ist. Direktzugriffsspeicher nach einem der Ansprüche 7 bis 9, wobei die erste Schaltung eine Teilerschaltung enthält, die konfiguriert ist, um das oszillierende Signal zu empfangen und die Oszillationssignalfrequenz zu dividieren, um ein dividiertes oszillierendes Ausgangssignal zu liefern. Direktzugriffsspeicher nach einem der Ansprüche 7 bis 10, wobei die erste Schaltung und die zweite Schaltung weniger als 1 Millimeter voneinander entfernt angeordnet sind. Direktzugriffsspeicher nach einem der Ansprüche 7 bis 11, wobei die zweite Schaltung mindestens eines von einem Multiplexer und einem Kondensator enthält, die konfiguriert sind, um die zweite Verzögerungsschaltung ab zugleichen. Direktzugriffsspeicher nach einem der Ansprüche 7 bis 11, wobei die zweite Schaltung mindestens eines von einer Lasersicherung und einer elektrischen Sicherung enthält, die konfiguriert sind, die zweite Verzögerungsschaltung abzugleichen. Direktzugriffsspeicher, umfassend:

– eine Prüfschaltung, die konfiguriert ist, um ein oszillierendes Ausgangssignal zu liefern, wobei die Prüfschaltung umfasst:

– einen Oszillator, der konfiguriert ist, um eines oszillierendes Signal mit einer Oszillationssignalfrequenz zu liefern, und umfasst:

– eine erste Kritische-Weg-Schaltung, die konfiguriert ist, um eine erste Kritische-Weg-Verzögerung zu liefern; und

– eine erste Verzögerungsschaltung, die konfiguriert ist, um eine erste Verzögerung zu liefern, wobei die Oszillationssignalfrequenz auf der ersten Verzögerung und der ersten Kritische-Weg-Verzögerung basiert; und

– eine Teilerschaltung, die konfiguriert ist, das oszillierende Signal zu empfangen und die Oszillationssignalfrequenz herunterzudividieren, um das oszillierende Ausgangssignal zu liefern; und

– eine interne Schaltung, umfassend:

– eine zweite Kritische-Weg-Schaltung, die konfiguriert ist, um ein Signal um eine zweite Kritische-Weg-Verzögerung zu verzögern, wobei die zweite Kritische-Weg-Schaltung im Wesentlichen eine Kopie der ersten Kritische-Weg-Schaltung ist; und

– eine zweite Verzögerungsschaltung, die konfiguriert ist, um das Signal um eine zweite Verzögerung zu verzögern, wobei die erste Verzögerungsschaltung im Wesentlichen eine Kopie der zweiten Verzögerungsschaltung ist und die zweite Verzögerungsschaltung auf der Basis der ersten Verzögerung der ersten Verzögerungsschaltung abgeglichen wird.
Direktzugriffsspeicher nach Anspruch 14, wobei die erste Verzögerungsschaltung konfiguriert ist, abgeglichen zu werden, um die erste Verzögerung und die Oszillationssignalfrequenz des oszillierenden Signals einzustellen, und die zweite Verzögerungsschaltung konfiguriert ist, um abgeglichen zu werden, um die zweite Verzögerung auf der Basis der Einstellung der ersten Verzögerung einzustellen. Direktzugriffsspeicher nach Anspruch 14 oder 15, wobei die Oszillationssignalfrequenz überwacht wird, um einen gemessenen Frequenzwert zu liefern, und die zweite Verzögerungsschaltung abgeglichen wird, um die zweite Verzögerung einzustellen über das Vergleichen des gemessenen Frequenzwerts mit einer Tabelle von Frequenzwerten und Abgleichwerten, Direktzugriffsspeicher, umfassend:

– Mittel zum Verzögern eines ersten Signals um eine erste Verzögerung;

– Mittel zum Liefern eines oszillierenden Signals mit einer Oszillationssignalfrequenz auf der Basis der ersten Verzögerung;

– Mittel zum Beobachten der ersten Verzögerung;

– Mittel zum Verzögern eines zweiten Signals um eine zweite Verzögerung, das im Wesentlichen eine Kopie des Mittels zum Verzögern eines ersten Signals um eine erste Verzögerung ist; und

– Mittel zum Einstellen der zweiten Verzögerung auf der Basis der ersten Verzögerung.
Direktzugriffsspeicher nach Anspruch 17, wobei das Mittel zum Liefern eines oszillierenden Signals umfasst:

– Mittel zum Verzögern des ersten Signals um eine erste Schaltungsverzögerung und

– Mittel zum Liefern eines oszillierenden Signals mit einer Oszillationssignalfrequenz auf der Basis der ersten Verzögerung und der ersten Schaltungsverzögerung.
Direktzugriffsspeicher nach Anspruch 18, umfassend:

Mittel zum Verzögern des zweiten Signals um eine zweite Schaltungsverzögerung, die im Wesentlichen gleich der ersten Schaltungsverzögerung ist.
Direktzugriffsspeicher nach Anspruch 19, wobei das Mittel zum Verzögern des zweiten Signals um eine zweite Schaltungsverzögerung im Wesentlichen eine Kopie des Mittels zum Verzögern des ersten Signals um eine erste Schaltungsverzögerung ist. Direktzugriffsspeicher nach einem der Ansprüche 17 bis 20, wobei das Mittel zum Beobachten folgendes umfasst:

Mittel zum Dividieren der Oszillationssignalfrequenz, um ein dividiertes Oszillationsausgangssignal zu liefern.
Verfahren zum Einstellen von Schaltungsverzögerungszeiten in einem integrierten Schaltungschip, umfassend:

– Verzögern eines Signals um eine erste Verzögerung über eine erste Verzögerungsschaltung;

– Liefern eines oszillierenden Signals mit einer Oszillationssignalfrequenz auf der Basis der ersten Verzögerung;

– Beobachten des oszillierenden Signals, um die erste Verzögerung zu charakterisieren;

– Verzögern eines zweiten Signals um eine zweite Verzögerung über eine zweite Verzögerungsschaltung, die im Wesentlichen eine Kopie der ersten Verzögerungsschaltung ist; und

– Einstellen der zweiten Verzögerung auf der Basis der ersten Verzögerung.
Verfahren nach Anspruch 22, wobei das Liefern eines oszillierenden Signals umfasst:

– Verzögern des ersten Signals um eine erste Schaltungsverzögerung über eine erste Schaltung und

– Liefern eines oszillierenden Signals mit einer Oszillationssignalfrequenz auf der Basis der ersten Verzögerung und der ersten Schaltungsverzögerung.
Verfahren nach Anspruch 23, umfassend:

Verzögern des zweiten Signals um eine zweite Schaltungsverzögerung, die im Wesentlichen gleich der ersten Schaltungsverzögerung ist.
Verfahren nach einem der Ansprüche 22 bis 24, wobei das Beobachten des oszillierenden Signals umfasst:

– Dividieren der Oszillationssignalfrequenz, um ein dividiertes Oszillationsausgangssignal zu liefern; und

– Beobachten des dividierten oszillierenden Ausgangssignals.
Verfahren nach einem der Ansprüche 22 bis 25, umfassend:

Abgleichen der ersten Verzögerungsschaltung, um die erste Verzögerung und die Oszillationssignalfrequenz zu ändern.
Verfahren nach einem der Ansprüche 22 bis 26, wobei das Einstellen der zweiten Verzögerung umfasst:

Abgleichen der zweiten Verzögerungsschaltung über Sicherungen, um die zweite Verzögerung einzustellen.
Verfahren zum Einstellen von Schaltungsverzögerungszeiten in einem Direktzugriffsspeicher, umfassend:

– Verzögern eines ersten Signals um eine erste Verzögerung über eine erste Verzögerungsschaltung mit einer ersten Verzögerungsschaltungstopologie;

– Verzögern eines zweiten Signals um eine zweite Verzögerung in einer Schaltungsschleife über eine zweite Verzögerungsschaltung mit einer zweiten Verzögerungsschaltungstopologie, die im Wesentlichen der ersten Verzögerungsschaltungstopologie gleich ist;

– Liefern eines oszillierenden Signals über die Schaltungsschleife mit einer Oszillationssignalfrequenz auf der Basis der zweiten Verzögerung; und

– Abgleichen der ersten Verzögerungsschaltung, um die erste Verzögerung auf der Basis der zweiten Verzögerung und des oszillierenden Signals einzustellen.
Verfahren nach Anspruch 28, umfassend:

– Verzögern des ersten Signals um eine erste Kritische-Weg-Verzögerung über eine erste Kritische-Weg-Schaltung mit einer ersten Kritische-Weg-Schaltungstopologie und

– Verzögern des zweiten Signals um eine zweite Kritische-Weg-Verzögerung in der Schaltungsschleife über eine zweite Kritische-Weg-Schaltung mit einer zweiten Kritische-Weg-Schaltungstopologie, die im Wesentlichen die gleiche ist wie die erste Schaltungstopologie.
Verfahren nach Anspruch 28 oder 29, wobei das Abgleichen der ersten Verzögerungsschaltung umfasst:

– Abgleichen der zweiten Verzögerungsschaltung, um die zweite Verzögerung in der Schaltungsschleife um die Oszillationssignalfrequenz einzustellen; und

– Abgleichen der ersten Verzögerungsschaltung, um die erste Verzögerung auf der Basis des auf die zweite Verzögerungsschaltung angewendeten Abgleichs und der an der zweiten Verzögerung und der Oszillationssignalfrequenz vorgenommene Einstellung einzustellen.
Verfahren nach einem der Ansprüche 28 bis 30, wobei das Abgleichen der ersten Verzögerungsschaltung umfasst:

– Messen der Oszillationssignalfrequenz, um einen gemessenen Frequenzwert zu liefern;

– Vergleichen des gemessenen Frequenzwerts mit einer Tabelle von Frequenzwerten, um einen Abgleichswert zu bestimmen; und

– Abgleichen der ersten Verzögerungsschaltung auf der Basis des Abgleichswerts.
Verfahren nach einem der Ansprüche 28 bis 31, umfassend:

– Herunterdividieren der Oszillationssignalfrequenz, um ein dividiertes Oszillationsausgangssignal zu liefern;

– Überwachen des dividierten Oszillationsausgangsignals.
Verfahren zum Einstellen einer Verzögerungszeit in einem Direktzugriffsspeicher, umfassend:

– Verzögern eines ersten Signals um eine erste Kritische-Weg-Verzögerung über eine erste Kritische-Weg-Schaltung in einem Schwingkreis;

– Verzögern des ersten Signals um eine erste Verzögerung über eine Verzögerungsschaltung in dem Schwingkreis;

– Liefern eines oszillierenden Signals mit einer Oszillationssignalfrequenz auf der Basis der ersten Kritische-Weg-Verzögerung und der ersten Verzögerung über den Schwingkreis;

– Dividieren der Oszillationssignalfrequenz, um eine dividierte Oszillationssignalfrequenz zu liefern;

– Verzögern eines zweiten Signals um eine zweite Kritische-Weg-Verzögerung über eine zweite Kritische-Weg-Schaltung;

– Verzögern des zweiten Signals um eine zweite Verzögerung über eine zweite Verzögerungsschaltung und

– Abgleichen der zweiten Verzögerungsschaltung, um die zweite Verzögerung auf der Basis der ersten Verzögerung und der dividierten Oszillationssignalfrequenz einzustellen.
Verfahren nach Anspruch 33, wobei das Abgleichen der zweiten Verzögerungsschaltung umfasst:

– Abgleichen der ersten Verzögerungsschaltung, um die erste Verzögerung und die dividierte Oszillationssignalfrequenz einzustellen; und

– Abgleichen der zweiten Verzögerungsschaltung, um die zweite Verzögerung auf der Basis des auf die erste Verzögerungsschaltung angewendeten Abgleichs und der an der ersten Verzögerung und der dividierten Oszillationssignalfrequenz vorgenommenen Einstellung einzustellen.
Verfahren nach Anspruch 33 oder 34, wobei das Abgleichen der zweiten Verzögerungsschaltung umfasst:

– Messen der dividierten Oszillationssignalfrequenz, um einen gemessenen Frequenzwert zu liefern;

– Vergleichen des gemessenen Frequenzwerts mit einer Tabelle von Frequenzwerten, um einen Abgleichswert zu bestimmen; und

– Abgleichen der zweiten Verzögerungsschaltung auf der Basis des Abgleichswerts.






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