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Dokumentenidentifikation DE102004057237B4 08.02.2007
Titel Verfahren zum Herstellen von Kontaktlöchern in einem Halbleiterkörper sowie Transistor mit vertikalem Aufbau
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Poelzl, Martin, Ossiach, AT
Vertreter Müller - Hoffmann & Partner Patentanwälte, 81667 München
DE-Anmeldedatum 26.11.2004
DE-Aktenzeichen 102004057237
Offenlegungstag 01.06.2006
Veröffentlichungstag der Patenterteilung 08.02.2007
Veröffentlichungstag im Patentblatt 08.02.2007
IPC-Hauptklasse H01L 29/423(2006.01)A, F, I, 20051017, B, H, DE
IPC-Nebenklasse H01L 29/78(2006.01)A, L, I, 20051017, B, H, DE   H01L 21/334(2006.01)A, L, I, 20051017, B, H, DE   

Beschreibung[de]

Die Erfindung betrifft ein Verfahren zum Herstellen von Kontaktlöchern in einem Halbleiterkörper, ausgehend von einer Struktur, bei der:

  • – in dem Halbleiterkörper mehrere durch Mesagebiete voneinander getrennte Trenches vorgesehen sind, und
  • – in den Trenches Elektroden vorgesehen sind, die durch eine erste Isolationsschicht gegenüber dem Halbleiterkörper elektrisch isoliert sind, und deren obere Enden tiefer als die oberen Enden der Trenches liegen.

Die Erfindung betrifft ferner einen Transistor mit vertikalem Aufbau nach dem Oberbegriff des Patentanspruches 1. Ein solcher Transistor ist aus der US 4,967,245 bekannt.

Zur Herstellung hochintegrierter Halbleiterbauteile sind Herstellungsverfahren mit geringen Toleranzbereichen notwendig. So muss bei der Herstellung von Trenchtransistoren beispielsweise darauf geachtet werden, dass Kontaktlöcher, die in zwischen den Trenches befindlichen Mesagebieten (der zwischen den Trenches befindliche Teil des Halbleiterkörpers, in dem die Trenches ausgebildet sind) ausgebildet werden, einen definierten Abstand zu den Trenches aufweisen. Ist dies nicht der Fall, so unterliegt die Einsatzspannung des Trenchtransistors großen Schwankungen.

Die Herstellung von Kontaktlöchern in Mesagebieten erfolgt in der Regel unter Einsatz so genannter "Spacer". Die Spacer werden vor Ausbildung der Kontaktlöcher hergestellt und definieren die spätere Beabstandung zwischen den Trenches und den herzustellenden Kontaktlöchern. Es kommen mehrere Verfahren in Betracht:

In der bereits oben erwähnten US 4,967,245 werden Transistoren beschrieben, bei denen Trenches so mit Elektroden gefüllt sind, dass die oberen Enden der Elektroden mit den oberen Enden der Trenches zusammenfallen.

Bei einem aus der JP 03-11765 A bekannten Verfahren werden Masken zur Definition von thermisch zu oxidierenden Halbleiterbereichen beschrieben. Diese Masken sind jedoch größer als eine Aufweitung des Trenches ergibt.

In der DE 40 42 163 C2 werden die Spacer unter Verwendung aufwändiger Masken hergestellt.

In der DE 102 45 249 A1 werden die Spacer unter Verwendung eigens zu erzeugender Isolationsstrukturen hergestellt.

In der US 5,385,852 werden die zur Erzeugung der Kontaktlöcher benötigten Spacer unter Verwendung einer Trenchmaske erzeugt.

In der US 2002/0008284 A1 werden die Spacer über einen Mesagebiet-Rückätzprozess erzeugt.

Weiterhin sei auf die US 5,801,417 verwiesen, in der die Spacer unter Verwendung einer Hartmaske hergestellt werden.

Schließlich sind weitere Möglichkeiten zum Herstellen von Masken mit Spacern und ohne Planarisieren der Maske aus der WO 96/35231 A1 bekannt.

Die oben beschriebenen Verfahren haben zum Nachteil, dass die Toleranzen, die bei der Herstellung der Spacer auftreten, relativ groß sind. Außerdem werden zum Herstellen der Spacer extra Masken benötigt.

Die der Erfindung zugrunde liegende Aufgabe ist, ein Verfahren zur Herstellung von Kontaktlöchern in Mesagebieten eines Halbleiterkörpers anzugeben, das einfach ist und dessen Toleranzen möglichst gering sind; außerdem soll ein entsprechend hergestellter Transistor angegeben werden.

Zur Lösung dieser Aufgabe stellt die Erfindung ein Herstellungsverfahren gemäß Patentanspruch 1 bereit. Weiterhin. stellt die Erfindung einen Transistor gemäß Patentanspruch 10 bereit. Vorteilhafte Ausgestaltungen bzw. Weiterbildungen des Erfindungsgedankens finden sich in den Unteransprüchen.

Das erfindungsgemäße Verfahren zum Herstellen von Kontaktlöchern in einem Halbleiterkörper geht von einer Struktur aus, bei der:

  • – in dem Halbleiterkörper mehrere durch Mesagebiete voneinander getrennte Trenches vorgesehen sind, und
  • – in den Trenches Elektroden vorgesehen sind, die durch eine erste Isolationsschicht gegenüber dem Halbleiterkörper elektrisch isoliert sind, und deren obere Enden tiefer als die oberen Enden der Trenches liegen,
und weist die folgenden Schritte auf:
  • – Erzeugen einer zumindest Teile der Oberfläche der Struktur bedeckenden zweiten Isolationsschicht, indem die Oberfläche der Struktur einem thermischen Oxidationsprozess unterworfen wird,
  • – Durchführen eines Planarisierungsprozesses, derart, dass der Halbleiterkörper im Bereich der Mesagebiete freiliegt,
  • – Ausbilden der Kontaktlöcher in den Mesagebieten unter Verwendung der nach dem Planarisierungsprozess verbliebenen Reste der zweiten Isolationsschicht als Kontaktloch-Maske.

Vorzugsweise wird vor Durchführen des thermischen Oxidationsprozesses der obere Bereich der Elektroden freigelegt (falls dies noch nicht der Fall ist).

Unter "Planarisieren" wird hier das Abtragen von Schichten (z.B. durch Ätzen, Schleifen oder Polieren) verstanden.

Das erfindungsgemäße Verfahren ermöglicht eine passive Justierung des Abstands zwischen den Kontaktlöchern und den Trenches. Zur Herstellung der Kontaktlöcher wird somit keine eigene Maske benötigt. Die mit einer derartigen Maske verknüpften Ungenauigkeiten können vermieden werden; die Toleranzen des thermischen Oxidationsprozesses sind wesentlich geringer als die Toleranzen, die der Einsatz einer separaten Maske mit sich bringen würde.

Die durch den thermischen Oxidationsprozess erzeugte zweite Isolationsschicht fungiert einerseits als Spacer zwischen den Kontaktlöchern und den Trenches. Andererseits fungiert die zweite Isolationsschicht als Isolation der Elektroden nach oben hin, beispielsweise gegenüber einer später aufzubringenden Sourcemetallisierung.

In der folgenden Beschreibung sei beispielhaft davon ausgegangen, dass die Elektroden innerhalb der Trenches Gateelektroden eines Trenchtransistors sind.

Um eine ausreichende Isolierung der Gateelektroden gegenüber der Sourcemetallisierung sicherzustellen, wird in einer bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens nach Ausbilden der zweiten Isolationsschicht eine dritte Isolationsschicht auf der zweiten Isolationsschicht (bzw. über die gesamte Oberfläche der bislang erzeugten Struktur) abgeschieden. Die dritte Isolationsschicht füllt verbliebene Freiräume innerhalb der Trenches auf und sorgt somit für eine bessere Isolierung zwischen Sourcemetallisierung und Gateelektroden.

Der Planarisierungsprozess zum Freilegen des Halbleiterkörpers im Bereich der Mesagebiete (genauer gesagt des waagrecht verlaufenden Teils der Oberflächen der Mesagebiete) kann beispielsweise ein CMP-Prozess (Chemisch-Mechanisches-Polieren) und/oder ein Ätzprozess sein. Durch den Planarisierungsprozess werden Teile der zweiten Isolationsschicht und/oder der dritten Isolationsschicht entfernt.

Die Ausbildung der Kontaktlöcher erfolgt vorzugsweise mittels eines Ätzprozesses, wobei das Ätzmittel ein selektives Ätzmittel ist, derart, dass nur der Halbleiterkörper (die Mesagebiete), nicht jedoch die zweite Isolationsschicht geätzt wird. Es wird demnach ein selektiver Ätzprozess durchgeführt, wobei die nach dem Planarisierungsprozess verbliebenen Reste der zweiten Isolationsschicht als Ätzmaske dienen.

Das erfindungsgemäße Verfahren lässt sich insbesondere als Teil eines Verfahrens zum Herstellen eines Halbleiterbauteils, insbesondere eines Trenchtransistors, eines IGBTs, einer Schottkydiode und dergleichen, einsetzen. Das erfindungsgemäße Verfahren kann prinzipiell immer dann angewendet werden, wenn Kontaktlöcher und Trenches nebeneinander definiert beabstandet erzeugt werden müssen.

Die Elektroden (Gateelektroden) bestehen vorzugsweise aus einem halbleitenden Material, da dann auch die Oberfläche der Gateelektroden durch den thermischen Oxidationsprozess in isolierendes Material umgewandelt werden kann. Das Material der Elektroden kann auch aus einem nicht halbleitenden Material bestehen. In diesem Fall muss nach bzw. vor dem thermischen Oxidationsprozess auf der Gateelektrode eine separate Isolation vorgesehen werden. In einer bevorzugten Ausführungsform besteht der Halbleiterkörper aus monokristallinem Silizium, und die Gateelektroden aus Polysilizium. Die Erfindung ist jedoch nicht hierauf beschränkt. Beispielsweise können Wolfram, Ti, Titannitrid, Cu oder Al zum Einsatz kommen.

Die Erfindung stellt weiterhin einen Transistor bereit, der einen Halbleiterkörper, in dem mehrere durch Mesagebiete voneinander getrennte Trenches vorgesehen sind, aufweist, wobei in jedem der Trenches eine Elektrode vorgesehen ist, die durch eine entsprechende Isolierung gegenüber ihrer Umgebung elektrisch isoliert ist, und deren oberes Ende tiefer als das obere Ende des entsprechenden Trenches liegt. Jeder der Trenches weist im oberen Bereich eine Aufweitung auf, die durch die entsprechende Isolierung zumindest teilweise aufgefüllt wird. Die lateralen Begrenzungen (Enden) der Isolierungen sind so gewählt, dass die Isolierungen als Kontaktloch-Maske zur Ausbildung von Kontaktlöchern in den Mesagebieten nutzbar sind.

Der erfindungsgemäße Transistor hat den Vorteil, dass die Isolierungen, die zur Isolierung der in den Trenches vorgesehenen Elektroden dienen, gleichzeitig als Spacerstrukturen (Beabstandungsstrukturen) zur Erzeugung von Kontaktlöchern in den Mesagebieten genutzt werden können. Da die Isolierungen zumindest zum Teil mittels eines hochpräzisen Oxidationsprozess erzeugen lassen, können die Kontaktlöcher sehr genau in den Mesagebieten platziert werden.

Vorzugsweise haben die Aufweitungen eine trichterförmige oder schüsselförmige Form. Oberhalb der Elektroden befindliche Teile der Isolierungen können aus mehreren Isolationsschichten bestehen.

In einer bevorzugten Ausführungsform liegt die vertikale Position des oberen Endes jeder Elektrode oberhalb der vertikalen Position des unteren Endes der entsprechenden trichterförmigen Aufweitung.

Die Bereiche der Elektroden, die sich oberhalb der vertikalen Position der unteren Enden der trichterförmigen Aufweitungen befinden, können prinzipiell eine beliebige Form aufweisen. In einer besonders bevorzugten Ausführungsform weisen die Elektroden in diesen Bereichen nicht-nachoben-aufweitende Formen, also beispielsweise nach oben verjüngende Formen, auf.

Die Elektroden können im unteren Bereich der Trenches verdünnt ausgestaltet sein, wobei der obere verdickte Bereich sowie der untere verdünnte Bereich einer Elektrode miteinander zu einer gemeinsamen Einheit, verschmolzen sein können. Alternativ kann jede Elektrode in eine obere und eine untere Elektrode aufgeteilt sein, die voneinander isoliert sind, wobei die untere Elektrode dünner als die obere Elektrode ist. In diesem Fall dient die obere Elektrode als Gateelektrode, und die untere Elektrode fungiert als Feldplatte (liegt vorzugsweise auf Sourcepotenzial). Die Isolierung im unteren Bereich der Trenches ist vorteilhafterweise verdickt ausgestaltet.

Der Transistor ist ein Transistor mit vertikalem Aufbau sein, wobei in jedem Mesagebiet ein Sourcegebiet und ein Bodygebiet ausgebildet sind. In diesem Fall ist vorteilhafterweise in jedem Mesagebiet ein Kontaktloch zur Kontaktierung von Source- und Bodygebiet ausgebildet, dessen maximale laterale Ausdehnung (an der Oberfläche des Mesagebiets) an den Isolierungen benachbarter Trenches (genauer gesagt an den Teilen der Isolierungen, die an die Oberfläche der Mesagebiete angrenzen) endet. Um eine gute Kontaktierung des Bodygebiets zu gewährleisten, kann zumindest im Bodenbereich jedes Kontaktlochs ein Bodykontaktgebiet ausgebildet sein.

In einer bevorzugten Ausführungsform ist der Halbleiterkörper vom ersten Leitungstyp, das Sourcegebiet vom ersten Leitungstyp, das Bodygebiet vom zweiten Leitungstyp, und das Bodykontaktgebiet vom zweiten Leitungstyp.

Die Erfindung wird im Folgenden unter Bezugnahme auf die Figuren in beispielsweiser Ausführungsform näher erläutert. Es zeigen:

1 ein erstes Prozessstadium einer bevorzugten Ausführungsform des erfindungsgemäßen Herstellungsverfahrens in Querschnittsdarstellung,

2 ein zweites Prozessstadium einer bevorzugten Ausführungsform des erfindungsgemäßen Herstellungsverfahrens in Querschnittsdarstellung,

3 ein drittes Prozessstadium einer bevorzugten Ausführungsform des erfindungsgemäßen Herstellungsverfahrens in Querschnittsdarstellung,

4 ein viertes Prozessstadium einer bevorzugten Ausführungsform des erfindungsgemäßen Herstellungsverfahrens in Querschnittsdarstellung,

5 ein fünftes Prozessstadium einer bevorzugten Ausführungsform des erfindungsgemäßen Herstellungsverfahrens in Querschnittsdarstellung,

6 ein sechstes Prozessstadium einer bevorzugten Ausführungsform des erfindungsgemäßen Herstellungsverfahrens in Querschnittsdarstellung.

In den Figuren sind identische bzw. einander entsprechende Bereiche, Bauteile oder Bauteilgruppen mit denselben Bezugsziffern gekennzeichnet. Weiterhin können in sämtlichen Ausführungsformen die Dotiertypen miteinander vertauscht werden, das heißt n-Gebiete können durch p-Gebiete ersetzt werden und umgekehrt.

In 1 ist das Ausgangsstadium des erfindungsgemäßen Herstellungverfahrens gezeigt. Zu sehen ist eine Struktur, die einen Halbleiterkörper 1 aufweist. In dem Halbleiterkörper 1 sind mehrere Trenches (in 1 ist nur ein Trench zu sehen) 2 vorgesehen, wobei die Trenches 2 durch Mesagebiete 3 voneinander getrennt sind. In den Trenches 2 sind Gateelektroden 4 sowie Sourceelektroden (auf Sourcepotenzial liegende Elektroden) 5 vorgesehen. Die Sourceelektroden 5 sind gegenüber den Gateelektroden 4 elektrisch isoliert. Die Gateelektroden 4 und die Sourceelektroden 5 sind gegenüber dem Halbleiterkörper 1 durch eine erste Isolationsschicht 6 elektrisch isoliert, die im unteren Bereich der Trenches 2, das heißt im Bereich der Sourceelektroden 5, verdickt ausgestaltet ist. Die erste Isolationsschicht bedeckt in diesem Prozessstadium auch die Oberflächen 7 der Mesagebiete 3.

Im nächsten Prozessschritt (2) wird die erste Isolationsschicht 2 bis in die Trenches 2 hinein zurückgeätzt. Die Ätztiefe wird so gewählt, dass ein oberer Bereich 8 jeder Gateelektrode 4 aus entsprechenden Resten der ersten Isolationsschicht 6 herausragt und somit freiliegt.

Im nächsten Prozessschritt (3) wird die Oberfläche der Struktur einem thermischen Oxidationsprozess unterworfen, wobei unter der Oberfläche der Struktur die Oberfläche verstanden wird, die sich aus den Oberflächen der Mesagebiete 7, den Oberflächen der freiliegenden Bereiche 9 der Innenwände der Trenches 2 sowie den Oberflächen der Teile der Gateelektroden 4, die aus den Resten der ersten Isolationsschichten 6 herausragen, zusammensetzt. Durch den thermischen Oxidationsprozess werden Teile der Mesagebiete 3 sowie Teile der oberen Bereiche 8 (der freiliegenden Bereiche) der Gateelektroden 4 in eine zweite Isolationsschicht 10 umgewandelt. In einem weiteren Prozessschritt (4) wird auf der Oberfläche der zweiten Isolationsschicht 10 eine dritte Isolationsschicht 11 abgeschieden, beispielsweise phosphordotiertes Silikatglas (PSG), undotiertes Silikatglas (USG), TEOS (High Density Plasma Oxid), BPSG (Bor-Phosphor-Silikatglas) oder Nitrid. Durch Aufbringen der dritten Isolationsschicht 11 werden innerhalb der Trenches 2 verbliebene Freiräume 12 mit isolierendem Material aufgefüllt.

Im nächsten Prozessschritt (5) wird ein Planarisierungsprozess durchgeführt (beispielsweise nasschemisch-mechanisches Polieren und/oder Ätzen), womit die Oberflächen 7 der Mesagebiete 3 freigelegt werden. Wahlweise kann auch tiefer planarisiert werden. Wichtig ist, dass zumindest Teile der Oberflächen verbliebener Mesagebiete freigelegt werden. Es werden Source- und Bodygebiete in den oberen Bereichen der Mesagebiete 3 ausgebildet.

Im nächsten Prozessschritt (6) werden in den Mesagebieten 3 Kontaktlöcher 12 ausgebildet, die anschließend mit einem leitfähigen Material 13 (beispielsweise einem Metall) aufgefüllt werden. Das leitende Material 13 kontaktiert sowohl Sourcegebiete 14 als auch Bodygebiete 15. Die zweite Isolationsschicht 10 dient hierbei als Maske zum Ausbilden der Kontaktlöcher 12. Durch Verwenden der zweiten Isolationsschicht 10 als Maske zur Ausbildung der Kontaktlöcher 12 kann eine sehr genaue Relativpositionierung zwischen den Trenches 2 und den Kontaktlöchern 12 erzielt werden, da die Reproduzierbarkeit der lateralen Ausdehnung der zweiten Isolationsschicht 10 (durch den thermischen Oxidationsprozess erzeugt) sehr gut ist.

Im Folgenden sollen weitere Aspekte der Erfindung näher erläutert werden.

Das erfindungsgemäße Verfahren ermöglicht, den Abstand zwischen Trench und Kontaktgebiet selbstjustiert einzustellen. Ziel ist, möglichst große Packungsdichten (minimaler Pitch) für Leistungstransistoren zu ermöglichen.

Derzeit werden zur Herstellung von Leistungstransistoren justierte Kontaktfotoebenen eingesetzt. Nachteilig hierbei ist, dass der Abstand zwischen Trench und Kontaktloch den Schwankungen der Fototechnik unterworfen ist (CD-Maß der Fototechnik, Justagetoleranz der Fototechnik). Diese Schwankungen schränken die Bauelementeskalierung ("Shrinkroadmap") ein, da die Erzeugung eines Bodykontaktgebiets (in der Regel eine p+-Implantation) im Kontaktloch die Einsatzspannung des Bauelements beeinflusst.

In der Druckschrift DE 40 42 163 C2 wird eine Spacertechnik eingesetzt, die im Gegensatz zur Erfindung vor der Trenchätzung die Spacer über eine Schüsselätzung (isotrope Ätzung) definiert. Dazu wird ein aufwändiger Maskenstack, der auch in aufwändiger Weise wieder entfernt werden muss, eingesetzt. Die Schüsselätzung erreicht zudem nicht die Genauigkeit, die durch die erfindungsgemäß verwendeten Spacer erzielt werden kann. Die Gateelektroden, die in den Trenches vorgesehen sind, weisen eine T-ähnliche Form auf, wobei die Aufweitungen (die durch den Ätzprozess entstandenen Schüsseln) in den oberen Bereichen der Trenches zumindest teilweise durch die Gateelektroden aufgefüllt werden. Die Isolationsschichten, die die Gateelektroden gegenüber dem Halbleiterkörper trennen, weisen innerhalb der Schüsselbereiche eine homogene Schichtdicke auf. Erfindungsgemäß ist der Ätzprozess zum Ausbilden der Schüsseln nicht notwendig, da die Schüsseln (die Aufweitungen, d.h. die V-förmigen Trichter) mittels eines thermischen Oxidationsprozesses erzeugt werden, wobei die Schüsseln mit während des thermischen Oxidationsprozesses entstandenem isolierenden Material aufgefüllt werden. Erfindungsgemäß sind die Schüsseln also nicht, wie in Druckschrift DE 40 42 163 C2 offenbart, durch den oberen Teil T-förmiger Gateelektroden, sondern durch isolierendes Material gefüllt. Die Gateelektroden weisen erfindungsgemäß also keine T-förmige Gestalt, sondern vorzugsweise eine eher plattenförmige Form auf. Die Schichtdicke der Isolationsschicht in den Aufweitungen ist (nach Ausführen des Planarisierungsprozesses) erfindungsgemäß inhomogen. Ein weiterer Unterschied ist, dass erfindungsgemäß zuerst die Gatelektroden innerhalb der Trenches mit im wesentlichen senkrecht verlaufenden Wänden, und dann die Aufweitungen erzeugt werden, in Druckschrift DE 40 42 163 C2 dieser Prozess hingegen umgekehrt verläuft.

In der Druckschrift DE 102 45 249 A1 werden die Spacer über Rückziehen der Mesa realisiert. Der Herstellungsprozess wird wiederum durch mehrere Prozessschwankungen beeinflusst (Trenchwinkelschwankung, Mesarückätzung, Spacer-TEOS-Dickenschwankung, Ätzschwankungen), die erfindungsgemäß vermieden werden. Die in dieser Druckschrift beschriebenen, aus dem Mesagebiet ragenden Trenchisolierungen sind im erfindungsgemäßen Verfahren überflüssig.

In der Druckschrift US 6,753,228 B2 wird ein Spacer genützt, um die Erzeugung eines Bodykontaktgebiets (p+-Implantation) selbstjustiert zu definieren. Dieses Verfahren ist im Zusammenhang mit Strukturen ohne Gräben beschrieben. Nachteilig sind Spacerbreitenschwankungen, welche die Bauelementeskalierung einschränken (Hardmaskenerosion während der Trenchätzung, Poly-Rückätzschwankungen, Spaceroxiddicken- und Ätzschwankungen).

In der Druckschrift US 5,385,852 wird eine Trenchmaske verwendet, um nach einem Poly-Recess einen Spacer mittels einer lokalen Oxidation zu erzeugen. Nachteilig hierbei ist, dass die Feldoxidation bei bestehendem Hardmaskennitrid zu hohem Stress und starken Unterätzungen bei nachfolgender Feldplattenätzung führt). Von Nachteil ist weiterhin, dass ein komplizierter, mit höheren Streuungen behafteter Hardmaskenprozess und eine LOCOS-Oxidation (lokale Oxidation unter Ausnutzung einer Nitridschicht, die die Oxidation partiell unterdrückt) notwendig sind.

In der Druckschrift US 2002/0008284 A1 wird ein Spacer über eine Mesarückätzung realisiert. Die Nachteile des Verfahrens sind dieselben wie die im Zusammenhang mit Dokument DE 102 45 249 A1 beschriebenen Nachteile.

In der Druckschrift US 5,801,417 wird ein Spacer mittels der Trenchhardmaske realisiert. Die beschriebene Herstellung einer Hartmaske aus Oxid/Poly/Oxid-Stack und einem Spacer aus TEOS ist mit einem Feldplattenkonzept, wie im SFET3-Konzept (zwei voneinander isolierte Elektroden im Trench ("Doppelpoly")) benutzt, schwer zu kombinieren. Der Spacer müsste während der Feldplattenätzung entfernt werden. Weiterhin sind die Streuungen der Spacerendbreite nicht vernachlässigbar (drei Schichten des Hardmaskenstacks, Spacer-TEOS-Dicke und Ätzung).

Erfindungsgemäß wird ein Prozessablauf vorgeschlagen, der durch Ausnutzung eines Postoxidprozesses eine Selbstjustage zwischen Graben und Trench ermöglicht. Gleichzeitig wird das Postoxid als optimales Isolationsoxid zur Isolierung zwischen Gate- und Sourcemetallisierung eingesetzt. Die Vorteile des erfindungsgemäßen Verfahrens sind:

  • – Kompatibilität mit dem SFET3-Prozess.
  • – Minimale Prozessstreuungen der Spacerbreite durch Beschränkung der Definition der Spacerbreite auf minimale Dickeschwankungen bei einer thermischen Oxidation.
  • – Das spacerdefinierende Oxid kann als Gateisolation benutzt werden.

Ein wesentlicher Aspekt der Erfindung ist die Realisierung eines (auf einen Trench bezogenen) selbstjustierten Grabenkontakts mit minimalen Spacerbreitenschwankungen, was höchstmögliche Packungsdichten (kleinstmögliche Pitches) erlaubt.

1 entspricht dem Prozessstadium des Poly-G-Recess im SFET3-Standardprozess. Der Gaterecess wird ca. 200 nm tiefer als im Standardprozess gelegt, um später eine ausreichend dicke Isolation zur Sourcemetallisierung sicherzustellen. Anschließend erfolgt die restlose Entfernung des Restgateoxids (2).

Als Nächstes erfolgt eine Postoxidation. In diesem Schlüsselprozess wird ein Postoxid in der Stärke von etwa 200–300 nm gewachsen. Dabei wird ca. 100–150 nm vom Silizium (Halbleiterkörper) – sowohl planar als auch an der Seitenwand über der Gaterecesskante konsumiert (3). Diese Form wird im Folgenden als Spacer genützt. Das Gap über dem Trench wird mit Zwischenoxid gefüllt (4). Das Zwischenoxid kann dotiert (Phosphor, Bor) oder auch undotiert sein, kann über LPCVD-Prozesse (Low-Pressure-Chemical-Vapour-Deposition) oder plasma-unterstützt abgeschieden werden, auch HDP-Prozesse (High-Density-Plasma) sind denkbar. Die Rückätzung erfolgt wahlweise rein anisotrop in einem Oxidätzer oder in einer Kombination aus CMP und einem Oxidätzer (5). Die Ätzung endet auf der Silizium-Oberfläche der Mesagebiete. Die Spacerkanten definieren den Abstand zwischen Gräben und Trenches (6). Nach der Grabenätzung erfolgt die Herstellung eines p+-Kontakts (Bodykontaktgebiet) und eine Grabenfüllung (mit Polysilizium und AlSiCu oder mit einer Barriere aus "Hot-AlCu" (heiß abgeschiedenes AlCu)).

Die Vorteile des erfindungsgemäßen Verfahrens sind:

  • – Kritische Dejustage/CD-Anforderungen bezüglich der Kontaktlochebene entfallen.
  • – Der Spacer ist aufgrund der geringen Oxiddickenschwankungen sehr genau einstellbar (Schwankungen kleiner 15 nm). Damit können die Auswirkungen der Bodykontaktgebiete auf die Einsatzspannung minimiert werden.
  • – Die dielektrische Isolation zum Sourcemetall durch das Postoxid weist eine höhere Qualität auf als die im Stand der Technik eingesetzten, durch Plasmaprozesse erzeugten Isolationen.
  • – Das Gateoxid wird durch das durch Oxidation erzeugte Oxid verstärkt.

Das erfindungsgemäße Verfahren ist grundsätzlich mit SFET3-EDP (Electronic Data Processing (Motherboard, Notebook)) kompatibel.

Das erfindungsgemäße Verfahren ist auch auf Standardtrenches anwendbar bzw. auf Feldplattentrenches mit gemeinsamer Elektrode (Gateelektrode und darunterliegende Sourceelektrode sind zu einer gemeinsamen Elektrode verschmolzen).

1
Halbleiterkörper
2
Trench
3
Mesagebiet
4
Gateelektrode bzw. Elektroden
5
Sourceelektrode bzw. Elektroden
6
erste Isolationsschicht
7
Oberfläche der Mesagebiete
8
Oberer Bereich der Gateelektrode
9
Freiliegender Bereich der Trenchinnenwand
10
Zweite Isolationsschicht bzw. weitere Isolierschichten
11
Dritte Isolationsschicht bzw. weitere Isolierschichten
12
Kontaktloch
13
Leitendes Material
14
Sourcegebiet
15
Bodygebiet


Anspruch[de]
Verfahren zum Herstellen von Kontaktlöchern (12) in einem Halbleiterkörper (1), ausgehend von einer Struktur, bei der:

– in dem Halbleiterkörper (1) mehrere durch Mesagebiete (3) voneinander getrennte Trenches (2) vorgesehen sind, und

– in den Trenches (2) Elektroden (4) vorgesehen sind, die durch eine erste Isolationsschicht (6) gegenüber dem Halbleiterkörper (1) elektrisch isoliert sind, und deren obere Enden tiefer als die oberen Enden der Trenches liegen,

mit den folgenden Schritten:

– Erzeugen einer zumindest Teile der Oberfläche (7, 8, 9) der Struktur bedeckenden zweiten Isolationsschicht (10), indem die Oberfläche der Struktur einem thermischen Oxidationsprozess unterworfen wird,

– Durchführen eines Planarisierungsprozesses, derart, dass der Halbleiterkörper (1) im Bereich der Mesagebiete (3) freiliegt,

– Ausbilden der Kontaktlöcher (12) in den Mesagebieten (3) unter Verwendung der nach dem Planarisierungsprozess verbliebenen Reste der zweiten Isolationsschicht (10) als Kontaktloch-Maske.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass vor Durchführen des thermischen Oxidationsprozesses der obere Bereich (8) der Elektroden (4) freiliegt beziehungsweise freigelegt wird. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass nach Ausbilden der zweiten Isolationsschicht (10) eine dritte Isolationsschicht (11) auf der zweiten Isolationsschicht (10) abgeschieden wird. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass der Planarisierungsprozess mittels eines CMP-Prozesses und/oder eines Ätzprozesses erfolgt, wodurch Teile der zweiten Isolationsschicht (10) und/oder der dritten Isolationsschicht (11) entfernt werden. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Ausbildung der Kontaktlöcher (12) mittels eines Ätzprozesses erfolgt, wobei das Ätzmittel ein selektives Ätzmittel ist, derart, dass nur die Halbleiterkörper (1), nicht jedoch die zweite Isolationsschicht (10) geätzt wird. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass das Verfahren Zwischenschritte eines Verfahrens zum Herstellen eines Halbleiterbauteils, insbesondere eines Trenchtransistors, eines IGBTs, einer Schottkydiode und dergleichen, darstellt. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die Elektroden (4) aus halbleitendem Material bestehen. Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass der Halbleiterkörper (1) aus monokristallinem Silizium und die Elektroden (4) aus Polysilizium bestehen. Verfahren nch einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Elektroden Gateelektroden eines Trenchtransistors sind. Transistor mit vertikalem Aufbau, mit einem Halbleiterkörper (1), mit einem Sourcegebiet (14) vom ersten Leitungstyp und mit einem Bodygebiet (15) vom zweiten Leitungstyp, wobei in dem Halbleiterkörper (1) mehrere durch Mesagebiete (3) voneinander getrennte Trenches (2) vorgesehen sind, wobei in den Trenches (2) erste Isolierschichten (6) und Elektroden (4, 5) vorgesehen sind, wobei auf den Elektroden (4, 5) und den ersten Isolierschichten (6) im Trench (2) weitere Isolierschichten (10, 11) vorgesehen sind, wobei das obere Ende der Elektroden (4) tiefer als das obere Ende der Trenches liegt, wobei jeder der Trenches (2) im oberen Bereich eine Aufweitung aufweist, die durch die weiteren Isolierschichten (10, 11) zumindest teilweise aufgefüllt ist, und wobei die weiteren Isolierschichten (10, 11) eine laterale Begrenzung von Kontaktlöchern (12) in den Mesagebieten sind, dadurch gekennzeichnet, dass die weiteren Isolierschichten (10, 11) eine planare Oberfläche am oberen Ende der Trenches (2) bilden. Transistor nach Anspruch 10, dadurch gekennzeichnet, dass die Aufweitungen eine trichterförmige Form aufweisen. Transistor nach Anspruch 10 oder 11, dadurch gekennzeichnet, dass oberhalb der Elektroden (4) befindliche Teile der weiteren Isolierschichten (10, 11) aus mehreren Isolationsschichten (10, 11) bestehen. Transistor nach Anspruch 11 oder 12, dadurch gekennzeichnet, dass die vertikale Position des oberen Endes jeder Elektrode oberhalb der vertikalen Position des unteren Endes der entsprechenden trichterförmigen Aufweitung liegt. Transistor nach Anspruch 13, dadurch gekennzeichnet, dass die Bereiche der Elektroden, die sich oberhalb der vertikalen Position der unteren Enden der trichterförmigen Aufweitungen befinden, nicht-aufweitende Formen aufweisen. Transistor nach einem der Ansprüche 10 bis 14, dadurch gekennzeichnet, dass die Elektroden im unteren Bereich der Trenches verdünnt ausgestaltet sind. Transistor nach Anspruch 15, dadurch gekennzeichnet, dass jede Elektrode in eine obere (4) und eine untere Elektrode (5) aufgeteilt ist, die voneinander isoliert sind, wobei die untere Elektrode dünner als die obere Elektrode ist. Transistor nach Anspruch 15 oder 16, dadurch gekennzeichnet, dass die Isolierung (6) im unteren Bereich der Trenches (2) verdickt ausgestaltet ist. Transistor nach einem der Ansprüche 10 bis 17, dadurch gekennzeichnet, dass in jedem Mesagebiet ein Sourcegebiet (14) und ein Bodygebiet (15) ausgebildet sind. Transistor nach Anspruch 18, dadurch gekennzeichnet, dass in jedem Mesagebiet ein Kontaktloch (12) zur Kontaktierung von Source- und Bodygebiet ausgebildet ist, dessen laterale Ausdehnung an den Isolierungen (10) benachbarter Trenches endet. Transistor nach Anspruch 19, dadurch gekennzeichnet, dass zumindest im Bodenbereich jedes Kontaktlochs ein Bodykontaktgebiet ausgebildet ist.






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