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Dokumentenidentifikation DE112004002761T5 08.02.2007
Titel Eine nicht verbleite Halbleiterbaugruppe und ein Verfahren, um diese zusammenzusetzen
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Low, Min Wee, Singapore, SG;
Yip, Tian Siang, Singapore, SG
Vertreter Schweiger & Partner, 80333 München
DE-Aktenzeichen 112004002761
Vertragsstaaten AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, EP, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW, BW, GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZM, ZW, AM, AZ, BY, KG, KZ, MD, RU, TJ, TM, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PT, RO, SE, SI, SK, TR, BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG, BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG
WO-Anmeldetag 26.02.2004
PCT-Aktenzeichen PCT/IB2004/000496
WO-Veröffentlichungsnummer 2005091353
WO-Veröffentlichungsdatum 29.09.2005
Date of publication of WO application in German translation 08.02.2007
Veröffentlichungstag im Patentblatt 08.02.2007
IPC-Hauptklasse H01L 21/56(2006.01)A, F, I, 20051017, B, H, DE
IPC-Nebenklasse H01L 21/68(2006.01)A, L, I, 20051017, B, H, DE   

Beschreibung[de]

Die Erfindung bezieht sich auf eine nicht verbleite Halbleiterbaugruppe und auf ein Verfahren, eine nicht verbleite Halbleiterbaugruppe zusammenzusetzen.

Die US 6,498,099 offenbart ein Verfahren, um eine bleilose Halbleiterbaugruppe durch halbes Ätzen einer oder beider Seiten des Flachleiterrahmenbands zu erzeugen. Nach der Ausführung der Drahtanschlüsse und des Formpressens wird ein weiterer Ätzprozess ausgeführt, um die Lötaugenkontakte zu isolieren und freizulegen.

Dieses Verfahren umfasst viele Prozessschritte und im Besonderen viele Ätzvorgänge. Ätzen ist ein langsames und deshalb teures Fertigungsverfahren.

Es ist ein Ziel der Erfindung, eine nicht verbleite Halbleiterbaugruppe und ein einfacheres und kostenwirksameres Verfahren dafür zur Verfügung zu stellen, die Baugruppe herzustellen.

Dieses Ziel der Erfindung wird durch den Gegenstand der unabhängigen Ansprüche gelöst. Weitere Verbesserungen ergeben sich aus dem Inhalt der abhängigen Ansprüche.

Eine nicht verbleite Halbleiterbaugruppe wird unter Verwendung einer Flachleiterrahmenbandanordnung zusammengesetzt. Ein Verfahren, um die Flachleiterrahmenbandanordnung entsprechend der Erfindung zu erzeugen, umfasst die folgenden Schritte. Als Erstes wird einer Metallfolie zur Verfügung gestellt und ein Trägerband wird mit einer Oberfläche verbunden. Eine Vielzahl von Flachleiterrahmen wird dann in der Metallfolie ausgeformt, wobei jeder Flachleiterrahmen eine Chipinsel oder eine Chipmontageinsel umfasst, das an den Seiten von einer Vielzahl von Flachleitern umgeben ist. Jeder Flachleiterrahmen umfasst den Entwurf der gewünschten Halbleiterbaugruppe. Vorzugsweise wird die Vielzahl von Flachleiterrahmen durch einen Ätzprozess ausgeformt, der noch bevorzugter von einer Seite der Metallfolie ausgeführt wird. Eine Vielzahl von isolierten einzelnen Flachleiterrahmen wird ausgeformt.

Durch Ausführen des nur einen Ätzprozesses wird das Fertigungsverfahren gemäß der Erfindung vereinfacht. Den Ätzprozess von nur einer Seite der Metallfolie auszuführen, führt zu einer Vereinfachung der Ausrüstung, die erforderlich ist, um die Flachleiterrahmen auszuformen und die Herstellungskosten zu senken.

Alternativ dazu wird in dem Metallstreifen eine Vielzahl von Flachleiterrahmen durch Laserschneiden oder Stanzen oder jedem anderen in der Technik bekannten Verfahren ausgeformt. In dieser Ausführungsform der Erfindung werden die Flachleiterrahmen durch dünne metallene Verbindungsstreifen mit einander verbunden und formen ein fortlaufendes Flachleiterrahmenband aus. Das Flachleiterrahmenband wird dann auf der haftenden Beschichtung eines Trägerbands befestigt. Die metallenen Verbindungsstreifen werden dann zum Beispiel durch Ätzen oder durch Laserschneiden entfernt, um eine Vielzahl von isolierten Flachleiterrahmen auszuformen, die auf dem Trägerband befestigt sind. Der Ätzprozess wird von nur einer Seite des Flachleiterrahmenbands ausgeführt. Dieses Verfahren weist den Vorteil auf, dass das Laserschneiden oder der Stanzprozess relativ schnell sind, so dass die Herstellungszeit reduziert wird.

Die Flachleiterrahmenbandanordnung entsprechend der Erfindung umfasst deshalb eine auf einem Trägerband befestigte Metallfolie. Die Metallfolie umfasst eine Vielzahl von Flachleiterrahmen, die auf der Metallfolie vorzugsweise in einer regelmäßigen Matrix aus Spalten und Reihen angeordnet sind. Jeder Flachleiterrahmen umfasst eine Chipmontageinsel, das an den Seiten von einer Vielzahl von Flachleitern umgeben ist. Die Anordnung der Flachleiter und der Chipmontageinsel steht in Beziehung zu der gewünschten Ausführungsform der Baugruppe.

Vorzugsweise umfassen die Chipinsel und die Flachleiter jedes Flachleiterrahmens des Flachleiterrahmenbandes Verankerungsmerkmale. Typischerweise umfassen die Seitenwände der Chipinsel und die inneren Seitenwände der Flachleiter vorstehende Teilbereiche, die von einem ungefähr viereckigen ausgeschnittenen Abschnitt an der Basis der Seitenwände ausgeformt werden. Der vorstehende Teilbereich erstreckt sich daher ungefähr horizontal von den Seitenwänden des Unterbaus zur Befestigung des Chips und den Innenseiten der Flachleiter und weist typischerweise einen ungefähr viereckigen Querschnitt auf. Die obere Oberfläche des vorstehenden Teilbereichs liegt ungefähr in der gleichen Ebene wie die obere Oberfläche des Unterbaus zur Befestigung des Chips und der Flachleiter. Dieser vorstehende Teilbereich stellt das Verankerungsmerkmal dar, das die Zuverlässigkeit der Baugruppe vorteilhaft verbessert.

Vorzugsweise werden die Chipinsel und die Flachleiter jedes Flachleiterrahmens der Flachleiterrahmenbandanordnung räumlich von einander getrennt und jeder Flachleiterrahmen der Metallfolie der Flachleiterrahmenbandanordnung wird vorzugsweise räumlich von seinem Nachbarn getrennt. Die Chipinsel und die Flachleiter von jedem Flachleiterrahmen sind seitlich isoliert und sind nicht miteinander verbunden. Jeder der Flachleiterrahmen ist ebenfalls seitlich isoliert und ist nicht mit den benachbarten Flachleiterrahmen verbunden. Die isolierten Flachleiterrahmen werden mechanisch vom Trägerband unterstützt. Diese Anordnung der Flachleiterrahmenbandanordnung entsprechend der Erfindung ist vorteilhaft dahin gehend, dass die bei konventionellem Fertigungsverfahren von Flachleiterrahmen verwendeten Schneide- und Ablösungsprozesse vermieden werden. Diese Produktionsstrasse wird deshalb vereinfacht.

Außerdem wird durch das Isolieren der Flachleiter eine Aussparung zwischen benachbarten Flachleiterrahmen erzeugt. Deshalb werden die Flachleiter während des Prozesses der Auftrennung in einzelne Baugruppen nicht abgeschnitten, was äußerst vorteilhaft ist.

Vorzugsweise umfasst das Trägerband einen Polyimidfolie mit einer Beschichtung aus Silikonklebstoff. Dieses Trägerbandmaterial weist den Vorteil auf, dass es eine gute Widerstandsfähigkeit gegenüber Wärme aufweist und stellt deshalb während des Ablaufs des Fertigungsverfahrens und im Besonderen während des Formpressverfahrens eine gute mechanische Unterstützung für die Flachleiterrahmen zur Verfügung. Auch kann der Klebstoff am Ende der Produktionsstrasse kurz vor der Auftrennung in einzelne Baugruppen von den einzelnen Halbleiterbaugruppen sauber von der unteren Oberfläche des ausgeformten Flachleiterrahmenmoduls oder des Paneels entfernt werden.

Dies reduziert die komplexen und kostspieligen Reinigungsschritte.

Vorzugsweise umfasst die Metallfolie Kupfer oder Aluminium oder eine der Legierungen davon und umfasst noch bevorzugter sauerstofffreies hoch leitfähiges (Oxygen Free High Conductivity – OFHC) Kupfer. Diese Materialien weisen gute elektrische Leitfähigkeit auf, sind relativ preisgünstig und können leicht verarbeitet werden.

Die Metallfolie umfasst vorzugsweise eine Dicke von etwa 1 mm bis etwa 0,01 mm oder noch bevorzugter etwa 0,25 mm bis etwa 0,1 mm. Die Flachleiterrahmenbandanordnung entsprechend der Erfindung ist vorteilhaft dahin gehend, dass die Dicke der Metallfolie, die verwendet wird, um die Vielzahl von Flachleiterrahmen auszuformen, dünner sein kann als die, die bei konventionellen Verfahren verwendet wird, da das Trägerband eine mechanische Stütze zur Verfügung stellt. Auch wird beim Verfahren entsprechend der Erfindung der ganze Oberflächenbereich des Metallstreifens nicht durch einen Ätzprozess ausgedünnt, um so die Flachleiterrahmen der gewünschten Dicke zu erzeugen.

Die Materialkosten und die Herstellungszeit werden daher reduziert.

Das Flachleiterrahmenband kann teilweise oder vollständig von einer galvanisch aufgebrachten Beschichtung bedeckt werden. Verschiedene Teilbereiche von einem Flachleiterrahmen, wie die Chipmontageinsel, die Flachleiter und die Kontaktbereiche der Flachleiter können mit verschiedenen Materialien beschichtet werden. Die galvanisch aufgebrachte Beschichtung kann Silber, Nickel/Palladium/Gold oder Nickel/phosphorigen Nickel umfassen.

In der nächsten Stufe des Verfahrens wird auf jedem Unterbau zur Befestigung eines Chips der Flachleiterrahmenbandanordnung ein Halbleiterchip, der eine aktive Oberfläche mit einer Vielzahl von Chipkontaktlötaugen und eine passiven Oberfläche umfasst, befestigt. Jeder Chip wird elektrisch durch eine Vielzahl von Bonddrähten mit dem Flachleiterrahmen verbunden, die die Chipkontaktlötaugen und die Leitungskontaktbereiche der Flachleiter verbinden.

Die Vielzahl von mit der Flachleiterrahmenbandanordnung verbundenen Chips, die Flachleiter, die Bonddrähte und die obere Oberfläche des Trägerbands werden dann in Gussmaterial gekapselt, wodurch ein Paneel oder ein vergossenes Flachleiterrahmenmodul ausgeformt wird. Das Gussmaterial ist typischerweise ein auf einem Polymer basiertes Material.

Ein Verfahren, um eine nicht verbleite Halbleiterbaugruppe entsprechend der Erfindung zusammenzusetzen, umfasst die folgenden Schritte. Das Paneel oder das vergossene Flachleiterrahmenmodul, das durch den Fertigungsprozess für Flachleiterrahmenbandanordnungen ausgeformt wurde, wird zur Verfügung gestellt und das auf der unteren Oberfläche befestigte Trägerband wird entfernt. Die einzelnen nicht verbleiten Halbleiterbaugruppen werden aus dem Paneel durch Sägen in einzelne Baugruppen getrennt.

Der Sägeprozess kann mit einem Sägeblatt, einem Wasserstrahl oder einem Laser ausgeführt werden. Die Flachleiterrahmenbandanordnung entsprechend der Erfindung stellt ein Paneel zur Verfügung, in dem die Baugruppen nur durch Schneiden durch das Gussmaterial in einzelne Baugruppen getrennt werden, da die Flachleiterrahmenbandanordnung getrennte Flach-leiterrahmen, Unterbauten zur Chipbefestigung und Flachleiter umfasst. Dies vereinfacht den Sägeprozess deutlich.

Wenn ein Sägeblatt benutzt wird, um durch zwei verschiedene Materialien zu schneiden, können sich Risse zwischen den zwei Materialien ausformen, stellt die Ausformung von Graten ein Problem dar und die Abnutzungsgeschwindigkeit des Sägeblatts wird erhöht. Wasserstrahltechnologie ist äußerst langsam und kann deshalb für die Produktion großer Mengen undurchführbar sein, da sie zu kostspielig ist. Wenn ein Laserstrahl verwendet wird um zwei Arten von Materialien durchzuschneiden, dann muss die Intensität justiert werden, was zu einem komplizierten Verfahren führt. Diese Probleme werden von der Flachleiterrahmenbandanordnung entsprechend der Erfindung vermieden.

Die Flachleiterrahmenbandanordnung und das Verfahren gemäß der Erfindung werden vorteilhaft verwendet, um sehr dünne quadratische, flache und nicht verbleite (Very thin Quad Flat Non-leaded – VQFN) Baugruppen zu erzeugen und im Besonderen für Baugruppen von Flachleiterrahmen in einem flächigen Design, die eine Vielzahl von aneinander grenzenden Flachleiterrahmen umfassen.

Eine Ausführungsform der Erfindung wird jetzt auf dem Weg eines Beispiels mit Bezug auf die Zeichnungen beschrieben.

1 zeigt eine nicht verbleite Halbleiterbaugruppe gemäß der Erfindung,

2 zeigt eine Sicht im Querschnitt auf einen Abschnitt einer Kupferfolie mit einem Trägerband gemäß der Erfindung,

3 zeigt eine Sicht im Querschnitt auf einen Abschnitt des Kupferstreifens gemäß 2 nach einem Ätzprozess, um eine Vielzahl von isolierten Flachleiterrahmen auszuformen, von denen jeder isolierte Flachleiter aufweist,

4 zeigt eine Sicht im Querschnitt auf einen Abschnitt zeigt der Flachleiterrahmenbandanordnung gemäß 3, nachdem ein Chip damit verbunden und Bonddrähte hergestellt wurden,

5 zeigt eine Sicht im Querschnitt auf einen Abschnitt der Flachleiterrahmenbandanordnung gemäß 4 nach einem Formpressvorgang, und

6 zeigt eine Sicht im Querschnitt auf einen Abschnitt der Flachleiterrahmenbandanordnung gemäß 5 während des Arbeitsablaufs der Auftrennung in einzelne Baugruppen.

1 zeigt eine nicht verbleite Halbleiterbaugruppe gemäß der Erfindung. Die Baugruppe 1 umfasst einen Halbleiterchip 2 und einen Flachleiterrahmen 3. Der Flachleiterrahmen 3 umfasst ungefähr in seinem lateralen Zentrum eine Chipmontageinsel, die seitlich von einer Vielzahl von Flachleitern 5 umgeben ist. Die Chipmontageinsel 4 und die Flachleiter 5 weisen im Wesentlichen dieselbe Dicke auf und liegen im Wesentlichen in derselben lateralen Ebene. Die inneren Enden der Flachleiter 5 umfassen Leitungskontaktbereiche 6. Die Seitenwände der Chipmontageinsel 4 und die innere Seitenwand der Flachleiter 5 umfassen einen hervorstehenden Teilbereich 19, dessen obere Oberfläche ungefähr in der gleichen Ebene liegt wie der der oberen Oberfläche der Chipmontageinsel und der Flachleiter. Die vorstehenden Teilbereiche 19 weisen einen ungefähr viereckigen Querschnitt auf. Der Flachleiterrahmen 3 umfasst sauerstofffreies hoch leitfähiges Kupfer.

Der Halbleiterchip 2 umfasst eine aktive Oberfläche mit einer Vielzahl von Chipfeldkontakten 7 und eine passive Oberfläche. Die passive Oberfläche des Chips 2 ist ungefähr im lateralen Zentrum der Chipmontageinsel 4 durch Chipbefestigungsmaterial 8 befestigt. Der Chip 2 ist elektrisch mit dem Flachleiterrahmen 3 verbunden durch eine Vielzahl von Bonddrähten 9, die die Chipfeldkontakte 7 und die Leitungskontaktbereiche 6 verbinden.

Die obere Oberfläche des Chips 2, die Flachleiter 5, die Bonddrähte 9 und die Aussparung zwischen der Chipinsel 4 und den Flachleitern 5 ist mit Gussmaterial 10 verkapselt. Die untere Oberfläche 11 der nicht verbleiten Baugruppe 1 umfasst das Gussmaterial 10 und die unteren Oberflächen der Chipmontageinsel 4 und der Flachleiter 5 auf einer im Wesentlichen gemeinsamen Ebene. Die äußeren Seitenoberflächen der Flachleiter 5 sind mit einer dünnen Schicht des Gussmaterials 10 bedeckt. Die äußeren Seiten der Halbleiterbaugruppe 1 sind im Wesentlichen senkrecht. Die unteren Oberflächen der Flachleiter 5 stellen die externen Kontaktbereiche der Baugruppe 1 zur Verfügung.

2 zeigt eine auf einem Trägerband 13 befestigte Kupferfolie 12 in der ersten Stufe des Verfahrens gemäß der Erfindung zur Herstellung von sehr dünnen quadratischen, flachen und nicht verbleiten (Very thin Quad Flat Non-leaded – VQFN) Baugruppen. Die Kupferfolie umfasst sauerstofffreies, hoch leitfähiges Kupfer und umfasst eine Dicke zwischen etwa 0,25 mm und etwa 0,1 mm. Der Kupferstreifen 12 ist befestigt auf der Klebstoffbeschichtung 17 auf der oberen Oberfläche eines Trägerbands 13, das ein Substrat aus Polyimidfolie mit einer Schicht des Silikonklebstoffs 17 auf seiner oberen Oberfläche umfasst.

3 zeigt die nächste Stufe des Verfahrens gemäß der Erfindung in welchem eine Vielzahl von Flachleiterrahmen 3 in der Kupferfolie 1 ausgeformt werden. Die Flachleiterrahmen 3 werden durch einen selektiven Ätzprozess ausgeformt, der auf einer Seite, wie in 2 gezeigt von der Oberseite des Kupferstreifens 12 stattfindet. Die obere Oberfläche des Trägerbands 13 wirkt als Stopp für das Ätzen.

Die Flachleiterrahmen 3 sind lateral in einer regelmäßigen Matrix aus Reihen und Spalten in der Kupferfolie 12 angeordnet. Jeder Flachleiterrahmen 3 umfasst eine Chipmontageinsel 4 im Zentrum, die seitlich von einer Vielzahl von Flachleitern 5 umgeben ist. Die seitliche Anordnung der Vielzahl von Flachleiterrahmen und die seitliche Anordnung jedes einzelnen Flachleiterrahmens können aus den Querschnittsdarstellungen der Figuren nicht ersehen werden.

Die Flachleiter 5 sind von der Chipmontageinsel 4 getrennt und sind nicht mit einander verbunden. Jeder Flachleiterrahmen 3 ist seitlich von den benachbarten Flachleiterrahmen in der Kupferfolie 12 isoliert, und die untere Oberfläche jedes Flachleiterrahmens ist auf der Klebstoffbeschichtung 17 des Trägerbands 13 befestigt. Das Trägerband 13 stellt die mechanischen Unterstützung für die isolierten Flachleiterrahmen 3 zur Verfügung, von denen jeder während der nächsten Stufen des Fertigungsverfahrens bis kurz vor der Auftrennung in einzelne Baugruppen eine einzelne Chipmontageinsel 4 und eine Vielzahl von einzelnen Flachleitern 5 umfasst.

Im nächsten Schritt in dem in 4 gezeigten Verfahren wird ein Halbleiterchip 2 unter Verwendung des Chipbefestigungsmaterials 8 auf der Chipinsel 4 jedes Flachleiterrahmens 3 in der Kupferfolie 12 befestigt. Der Halbleiterchip 2 umfasst eine aktive obere Oberfläche einschließlich einer Vielzahl von Chipfeldkontakten 7. Der innere Teilbereich jedes Flachleiters 5 des Flachleiterrahmens 3 umfasst auch einen Kontaktbereich 6. Die elektrische Verbindung zwischen den Kontaktfeldern 7 des Halbleiterchips 2 und den Kontaktbereichen 6 der Flachleiter 5 des Flachleiterrahmens 3 wird durch Bonddrähte 9 ausgeformt.

5 zeigt das Gussverfahren des Verfahrens gemäß der Erfindung. Die Vielzahl von Flachleiterrahmen 3 wird durch Gussmaterial 10 verkapselt, um ein vergossenes Flachleiterrahmenmodul oder Paneel 14 auszuformen. Der Chip 2, die Chipmontageinsel 4, die Flachleiter 5, die Bonddrähte 9 und die Bereiche zwischen den Flachleitern 5, den Chipmontageinseln 4 und der oberen Oberfläche des Trägerbands 13 von jedem einer Vielzahl von Flachleiterrahmen 3 werden von einer einzelnen Masse des Gussmaterials 10 verkapselt. Die obere Oberfläche des Trägerbands 13 wirkt als die untere Oberfläche der Gussform. Das Gussmaterial wird dann einer entsprechenden Behandlung zur Aushärtung unterzogen.

6 zeigt den letzten Schritt des Verfahrens, in dem das Trägerband 13 von dem vergossenen Flachleiterrahmenmodul 14 entfernt wird. Die untere Oberfläche 16 des vergossenen Flachleiterrahmenmoduls 14 umfasst Gussmaterial 10 und isolierte Bereiche, die die unteren Metalloberflächen der Chipmontageinseln 4 und die isolierten Flachleiter 5 auf einer im Wesentlichen gemeinsamen Oberfläche umfassen. Die einzelnen nicht verbleiten Baugruppen 1 werden aus dem vergossenen Flachleiterrahmenmodul 14 durch Sägen durch das Gussmaterial 10 zwischen den einzelnen Flachleiterrahmen 3 in einzelne Baugruppen getrennt, wie durch die punktierten Linien 15 und das Sägeblatt 18 angezeigt.

Kontaktmittel, wie zum Beispiel Lötzinnkugeln werden dann auf der unteren Oberfläche der Flachleiter 5 befestigt und stellen den externen Kontakten von der nicht verbleiten Baugruppe 1 zum Beispiel zu einer gedruckten Leiterplatte zur Verfügung. Alternativ dazu können die Lötzinnkugeln auf den Flachleitern 5 befestigt werden, während die Baugruppe einen Teil des vergossenen Flachleiterrahmenmoduls ausformt. Die Baugruppen 1 werden dann getestet, verpackt und zum Beispiel auf eine gedruckte Leiterplatte montiert.

1
Nicht verbleite Halbleiterbaugruppe
2
Halbleiterchip
3
Flachleiterrahmen
4
Chipmontageinsel
5
Flachleiter
6
Kontaktbereich
7
Chipkontaktfeld
8
Chipbefestigungsmaterial
9
Bonddraht
10
Gussmaterial
11
untere Oberfläche der Baugruppe
12
nicht verbleite Baugruppe
13
Trägerband
14
vergossenes Flachleiterrahmenmodul,
15
Auftrennungslinien
16
untere Oberfläche des Flachleiterrahmenmoduls
17
Klebstoffbeschichtung
18
Sägeblatt
19
vorstehender Teilbereich

Zusammenfassung

Ein Verfahren, um eine nicht verbleite Halbleiterbaugruppe (1) zusammenzusetzen, das die folgenden Schritte umfasst. Ein Trägerband (13) wird auf einer Metallfolie (12) befestigt. Eine Vielzahl von Flachleiterrahmen (3) wird in der Metallfolie (12) ausgeformt, wobei jeder Flachleiterrahmen (3) eine Chipinsel (4) umfasst, das seitlich von einer Vielzahl von Flachleitern (5) umgeben ist. Ein Halbleiterchip (2), der eine aktive Oberfläche mit einer Vielzahl von Chipfeldkontakten (7) umfasst, wird auf jedem Chipmontageinsel (4) befestigt und elektrisch mit dem Flachleiterrahmen (3) verbunden durch eine Vielzahl von Bonddrähten (9), die die Chipfeldkontakte (7) und die Leitungskontaktbereiche (6) der Flachleiter (5) verbindet. Eine Vielzahl von Flachleiterrahmen (3), von denen jeder einen mit Draht verbundenen Halbleiterchip umfasst wird mit Gussmaterial (10) verkapselt. Das Trägerband (13) wird entfernt und die nicht verbleiten Halbleiterbaugruppen (1) werden getrennt.


Anspruch[de]
Verfahren, um eine Flachleiterrahmenbandanordnung zusammenzusetzen, das nachfolgende Schritte umfasst:

– zur Verfügung stellen einer Metallfolie (12),

– Ausformen einer Vielzahl von Flachleiterrahmen (3) in der Metallfolie (12) durch Laserschneiden oder Ausstanzen, wobei jeder Flachleiterrahmen (3) eine Chipinsel (4) umfasst, die seitlich von einer Vielzahl von Flachleitern (5) umgeben ist, wobei die Flachleiterrahmen (3) mit einander verbunden sind durch dünne metallene Verbindungsstreifen, um ein fortlaufendes Flachleiterrahmenband auszuformen,

– Befestigen eines Trägerbandes (13) auf der Metallfolie (12).
Verfahren gemäß Anspruch 1, um eine Flachleiterrahmenbandanordnung zusammenzusetzen, dadurch gekennzeichnet, dass die dünnen Verbindungsstreifen durch ein Ätzverfahren von dem Trägerband entfernt werden. Verfahren gemäß Anspruch 2, um eine Flachleiterrahmenbandanordnung zusammenzusetzen, dadurch gekennzeichnet, dass das Ätzverfahren von einer Seite der Metallfolie (12) ausgeführt wird, wodurch eine Vielzahl von isolierten Flachleiterrahmen (3) ausformt wird. Flachleiterrahmenbandanordnung, die nachfolgendes umfasst:

– ein Trägerband (13) einschließlich einer darauf befestigten Metallfolie (12),

– eine Vielzahl von in der Metallfolie (12) ausgeformten Flachleiterrahmen (3), wobei jeder Flachleiterrahmen (3) eine Chipinsel (4) umfasst, die seitlich von einer Vielzahl von Flachleitern (5) in der Metallfolie (12) umgeben ist.
Flachleiterrahmenbandanordnung nach Anspruch 4 dadurch gekennzeichnet, dass die Chipinsel (4) und die Flachleiter (5) von jedem Flachleiterrahmen (3) der Metallfolie (12) räumlich von einander getrennt sind. Flachleiterrahmenbandanordnung gemäß Anspruch 4 oder Anspruch 5 dadurch gekennzeichnet, dass jeder Flachleiterrahmen (3) der Metallfolie (12) räumlich von seinem Nachbarn getrennt ist. Flachleiterrahmenbandanordnung gemäß einem der Ansprüche 4 bis 6 dadurch gekennzeichnet, dass das Trägerband (13) eine Polyimidfolie mit einer Beschichtung aus Silikonklebstoff (17) umfasst und die Metallfolie (12) OFHC Cu umfasst. Flachleiterrahmenbandanordnung gemäß einem der Ansprüche 4 bis 7 Dadurch gekennzeichnete, dass die Metallfolie eine Dicke von etwa 1 mm bis etwa 0,01 mm oder etwa 0,25 mm bis etwa 0,1 mm umfasst. Flachleiterrahmenbandanordnung gemäß einem der Ansprüche 4 bis 8 dadurch gekennzeichnet, dass die Flachleiterrahmenbandanordnung weiterhin eine Vielzahl von Halbleiterchips (2) umfasst, von denen jeder eine aktive Oberfläche mit einer Vielzahl von Chipfeldkontakten (7) umfasst und eine passive Oberfläche, die auf den Chipmontageinseln (4) befestigt ist und elektrisch mit dem Flachleiterrahmen (3) verbunden ist durch eine Vielzahl von Bonddrähten (9), die die Chipfeldkontakte (7) und die Leitungskontaktbereiche (6) der Flachleiter (5) verbindet. Paneel (14), das einen Abschnitt der Flachleiterrahmenbandanordnung gemäß Anspruch 9 umfasst, dadurch gekennzeichnet, dass die Vielzahl von Chips (2), die Flachleiter (5), die Bonddrähte (9) und die obere Oberfläche des Trägerbands (13) in Gussmaterial (10) gekapselt sind. Verfahren, um eine nicht verbleite Halbleiterbaugruppe (1) zusammenzusetzen, das die nachfolgenden Schritte umfasst:

– zur Verfügung stellen eines Paneels nach Anspruch 10,

– Entfernen des Trägerbands (13), und

– Auftrennen der nicht verbleiten Halbleiterbaugruppen (1).
Nicht verbleite Halbleiterbaugruppe (1), die nachfolgendes umfasst:

– einen Flachleiterrahmen (3), der ungefähr in seinem lateralen Zentrum eine Chipmontageinsel (4) umfasst, die seitlich von einer Vielzahl von Flachleitern (5) umgeben ist, die jeder einen Kontaktbereich (6) aufweisen,

– Halbleiterchip (2) einschließlich einer aktiven Oberfläche mit einer Vielzahl von Chipfeldkontakten (7) und einer passiven Oberfläche, die auf der Chipmontageinsel (4) befestigt ist, der elektrisch mit dem Flachleiterrahmen (3) verbunden ist durch eine Vielzahl von Bonddrähten (9), die die Chipfeldkontakte (7) und die Leitungskontaktbereiche (6) der Flachleiter (5) verbinden,

– die obere Oberfläche des Chips (2), die Flachleiter (5), die Bonddrähten (9) und Aussparung zwischen der Chipinsel (4) und den Flachleitern (5) sind verkapselt mit Gussmaterial (10),

– die untere Oberfläche (11) der nicht verbleiten Halbleiterbaugruppe (1), die Gussmaterial (10) und die untere Oberfläche der Chipmontageinsel (4) und der Flachleiter (5) auf einer im Wesentlichen gemeinsamen Ebene umfasst.
Nicht verbleite Halbleiterbaugruppe (1) gemäß Anspruch 12 dadurch gekennzeichnet, dass der Flachleiterrahmen (3) eine Dicke von etwa 1 mm bis etwa 0,01 mm oder etwa 0,25 mm bis etwa 0,1 mm umfasst.






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