PatentDe  


Dokumentenidentifikation DE102006029281A1 22.02.2007
Titel Halbleiterbauelement mit einer vergrabenen Gateelektrode und Verfahren zu seiner Ausbildung
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Hierlemann, Matthias, Fishkill, N.Y., US;
Lindsay, Richard, Fishkill, N.Y., US
Vertreter Kindermann, Patentanwälte, 85598 Baldham
DE-Anmeldedatum 26.06.2006
DE-Aktenzeichen 102006029281
Offenlegungstag 22.02.2007
Veröffentlichungstag im Patentblatt 22.02.2007
IPC-Hauptklasse H01L 27/088(2006.01)A, F, I, 20061107, B, H, DE
IPC-Nebenklasse H01L 27/092(2006.01)A, L, I, 20061107, B, H, DE   H01L 21/8238(2006.01)A, L, I, 20061107, B, H, DE   
Zusammenfassung Ein Ausführungsform der Erfindung stellt ein Halbleiterherstellungsverfahren bereit. Das Verfahren umfasst das Ausbilden eines Isolationsgebiets zwischen einem ersten und einem zweiten Gebiet in einem Substrat, Ausbilden einer Vertiefung in der Substratoberfläche und Auskleiden der Vertiefung mit einem gleichförmigen Oxid. Ausführungsformen beinhalten weiterhin das Dotieren eines Kanalgebiets unter der unteren Vertiefungsoberfläche in dem ersten und zweiten Gebiet und Abscheiden eines Gateelektrodenmaterials in der Vertiefung. Bevorzugte Ausführungsformen beinhalten weiterhin das Ausbilden von Source-/Draingebieten neben dem Kanalgebiet in dem ersten und zweiten Gebiet, bevorzugt nach dem Schritt des Abscheidens des Gateelektrodenmaterials. Ein weitere Ausführungsform der Erfindung stellt ein Halbleiterbauelement bereit, das eine Vertiefung in einer Oberfläche des ersten und zweiten Gebiets und in dem Isolationsgebiet umfasst, und eine dielektrische Schicht mit einer gleichförmigen Dicke, die die Vertiefung auskleidet.

Beschreibung[de]
ERFINDUNGSSGEBIET

Die vorliegende Erfindung betrifft allgemein die Halbleiterbauelementherstellung und insbesondere einen Transistor mit vergrabener Gateelektrode zum Einsatz in einem Halbleiterbauelement.

Integrierte Schaltungen wie etwa ultrahöchstintegrierte (ULSI – ultra-large scale integrated) Schaltungen können bis zu einer Milliarde Transistoren oder mehr enthalten. Am typischsten werden ULSI-Schaltungen aus in einem CMOS-(Complementary Metal Oxide Semiconductor)-Prozeß ausgebildeten Feldeffekttransistoren (FETs) ausgebildet. Jeder MOSFET enthält eine Gateelektrode, die über einem Kanalgebiet des Halbleitersubstrats ausgebildet ist, das zwischen einem Draingebiet und einem Sourcegebiet verläuft.

Um die Bauelementdichte und die Arbeitsgeschwindigkeit der integrierten Schaltungen zu erhöhen, muss die Strukturmerkmalsgröße eines Transistors innerhalb der Schaltungen reduziert werden. Mit der fortgesetzten Reduzierung der Bauelementgröße jedoch müssen MOS-Transistoren im Submikrometermaßstab viele technische Herausforderungen überwinden. Wenn die MOS-Transistoren kleiner werden und ihre Kanallänge abnimmt, werden problematische Kurzkanaleffekte (SCE – short channel effects) wie etwa Source-Drain-Leckstrom ausgeprägter.

Eine Lösung, um die physischen Abmessungen von ULSI-Schaltungen zu verringern, besteht in der Ausbildung von Transistoren mit vertiefter oder vergrabener Gateelektrode, bei denen eine Gateelektrode in einer Substratvertiefung oder einem Substratgraben vergraben ist. Eine derartige Architektur gestattet eine größere Schaltungsdichte aufgrund von weniger Topographie über der Siliziumoberfläche, wodurch weniger Grundregeleinschränkungen erzeugt werden, und indem das Entstehen von Übergangsprofilen in der Regel auf der Siliziumebene auf der vertikalen Seite der Gateelektrode gestattet wird, zum Beispiel unter dem Abstandshalter ausgebildete Source-/Drainerweiterungen.

Diese Art von Transistor reduziert SCEs durch Erhöhen des durchschnittlichen Abstands von Source- und Drainelektrode, ohne dass die Kanallänge zunimmt. Durch Verwendung einer vertikalen Dimension kann eine derartige Struktur auch dazu verwendet werden, eine größere Überlappung der Source-/Drainelektrode unter der Gateelektrode zu gestatten, ohne dass Source- und Drainelektrode näher aneinander gebracht werden. Als solcher wird der Strom im Einschaltzustand erhöht, während die SCEs nicht degradiert werden. Das effektive Ausbilden von Transistoren mit vertiefter Gateelektrode ist jedoch eine schwierige Aufgabe.

Um SCEs zu reduzieren, werden Übergangstiefen seitlich (und vertikal) unter der Gateelektrode reduziert. Die Reduzierung dieses Überlappungsgebiets (gemessen durch Überlappungskapazität Cov) erhöht jedoch stark den Widerstand an diesem Punkt, wodurch der Strom im Einschaltzustand (Ion) und die Leistung des Bauelements reduziert werden. Bei herkömmlichen Oberflächengateelektroden in fortgeschrittenen Bauelementen wird durch Erreichen von guten SCEs der Ion aufgrund dieses Mangels an Überlappung degradiert.

Angesichts solcher Probleme werden alternative Strukturen benötigt, um diesen Cov-SCEs-Kompromiss zu durchbrechen. Es besteht außerdem eine Notwendigkeit, dass diese Strukturen sich leicht integrieren lassen, um solch eine Änderung in einer MOSFET-Architektur zu erzeugen.

KURZE DARSTELLUNG DER ERFINDUNG

Diese und weitere Probleme werden im allgemeinen gelöst oder umgangen und technische Vorteile werden im allgemeinen erzielt durch bevorzugte Ausführungsformen der vorliegenden Erfindung, die Verfahren und Strukturen für Transistoren mit vergrabener Gateelektrode mit verbesserter Immunität gegenüber SCEs und auch zum gleichzeitigen Erhöhen der Übergangsüberlappung bereitstellen.

Eine Ausführungsform der Erfindung stellt ein Halbleiterherstellungsverfahren bereit. Das Verfahren umfaßt das Ausbilden eines Isolationsgebiets zwischen einem ersten und einem zweiten Gebiet in einem Substrat, Ausbilden mehrerer Vertiefungen in der Substratoberfläche und Auskleiden der Vertiefung mit einem gleichförmigen Oxid. Ausführungsformen beinhalten weiterhin das getrennte Dotieren eines Kanalgebiets unter der unteren Vertiefungsoberfläche in dem ersten und zweiten Gebiet und Abscheiden eines Gateelektrodenmaterials in der Vertiefung. Bevorzugte Ausführungsformen beinhalten das Ausbilden von Source-/Draingebieten neben dem Kanalgebiet in dem ersten und zweiten Gebiet, bevorzugt nach dem Schritt des Abscheidens des Gateelektrodenmaterials.

Eine weitere Ausführungsform der Erfindung stellt ein Halbleiterbauelement bereit. Ausführungsformen beinhalten eine Vertiefung in einer Oberfläche des ersten und zweiten aktiven Gebiets und in dem Isolationsgebiet, und eine dielektrische Schicht mit einer gleichförmigen Dicke, die die Vertiefung auskleidet. Das Herstellen des Bauelements beinhaltet bevorzugt das Ausbilden von Source-/Draingebieten neben dem Kanalgebiet in dem ersten und zweiten Gebiet, bevorzugt nach dem Schritt des Abscheidens des Gateelektrodenmaterials.

Noch eine weitere Ausführungsform der Erfindung stellt einen Transistor mit einer vertieften Gateelektrode und ein Verfahren zu seiner Herstellung bereit.

Der vorausgegangene Text hat die Merkmale und technischen Vorteile der vorliegenden Erfindung recht allgemein umrissen, damit die ausführliche Beschreibung der Erfindung, die folgt, besser verstanden wird. Zusätzliche Merkmale und Vorteile der Erfindung werden im folgenden beschrieben, die den Gegenstand der Ansprüche der Erfindung bilden. Der Fachmann versteht jedoch, dass die offenbarte Konzeption und spezifische Ausführungsform ohne weiteres als Basis verwendet werden kann, um andere Strukturen oder Prozesse zu modifizieren oder auszulegen, um die gleichen Zwecke der vorliegenden Erfindung auszuführen. Der Fachmann versteht jedoch, daß solche äquivalenten Konstruktionen nicht von dem Gedanken und Schutzbereich der Erfindung abweichen, wie sie in den beigefügten Ansprüchen dargelegt sind.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Für ein umfassenderes Verständnis der vorliegenden Erfindung und ihrer Vorteile wird nun auf die folgenden Beschreibungen in Verbindung mit den beiliegenden Zeichnungen Bezug genommen. Es zeigen:

1 eine Seitenansicht, die ein Substrat zum Ausbilden eines Transistors mit vergrabener Gateelektrode gemäß einer Ausführungsform der Erfindung darstellt;

2a und 2b eine Seiten- und eine Draufsicht, die das Ausbilden einer Vertiefung in aktiven Gebieten und STI-Gebieten für einen bevorzugten Transistor mit vergrabener Gateelektrode darstellen;

3 eine Seitenansicht, die das Ausbilden des Gateoxids und die Kanaldotierung für einen Transistor mit vergrabener Gateelektrode darstellen;

4 eine Seitenansicht einer Ausführungsform der Erfindung, die das Ausbilden von Seitenwandabstandshaltern darstellt, dann Source-/Draingebiete einschließlich Metallsilizid;

5a und 5b zwei der Vorteile von Ausführungsformen der Erfindung;

6-8 verschiedene alternative Ausführungsformen der Erfindung;

9a9c eine erste Implementierung einer Schaltung unter Verwendung von Konzepten der Erfindung und

10a10c eine zweite Implementierung einer Schaltung unter Verwendung von Konzepten der Erfindung.

Sofern nichts anderes angegeben ist, beziehen sich entsprechende Zahlen und Symbole in verschiedenen Figuren im allgemeinen auf entsprechende Teile. Die Figuren sind gezeichnet, um die relevanten Aspekte der bevorzugten Ausführungsformen klar zu veranschaulichen, und sind nicht notwendigerweise maßstabsgetreu gezeichnet. Um bestimmte Ausführungsformen deutlicher zu veranschaulichen, kann einer Figurzahl ein Buchstabe folgen, der Variationen der gleichen Struktur, des gleichen Materials oder des gleichen Prozeßschritts anzeigt.

AUSFÜHRLICHE BESCHREIBUNG VERANSCHAULICHENDER AUSFÜHRUNGSFORMEN

Die Herstellung und der Einsatz der gegenwärtig bevorzugten Ausführungsformen werden unten ausführlich erörtert. Es ist jedoch zu verstehen, dass die vorliegende Erfindung viele anwendbare erfindungsgemäße Konzepte bereitstellt, die in einer großen Vielfalt spezifischer Kontexte verkörpert werden können, die nicht auf die hier angegebenen Ausführungsbeispiele beschränkt werden sollen.

Ausführungsformen der Erfindung stellen einen ermöglichenden Prozeßfluss für die gleichzeitige Verbesserung bei Kurzkanaleffekten wie etwa Cov und Ioff bereit. Ein derartiger Prozeßfluss liefert mehrere Vorteile gegenüber dem Stand der Technik. Beispielsweise beinhalten Ausführungsformen der Erfindung das Ätzen von Isolationsgebieten, damit eine vergrabene Gateelektrode mehrere Source-/Drainelektroden verbinden oder Poly-auf-Isolation kontaktieren kann. Dadurch erhält man mehrere Vorzüge, wozu weniger Topographieprobleme, einfacherer Prozeßfluß (nur ein CMP), weniger STI-Vertiefungsvariation, wodurch weniger Streß verursacht wird, und Variationsprobleme bei der Schwellwertspannung (Vt) zählen. Ausführungsformen der Erfindung beinhalten auch das Durchführen von Source-/Drainimplantierungen nach der Elektrodenvertiefungs- und Gateausbildung. Vorzüge daraus beinhalten die gleichzeitige Gate- und Source-/Draindotierung, gleichförmige Gateoxidausbildung weil gleichförmigere Dotierung in Substrat während Oxidation (nur Muldendotierung).

Im Gegensatz zu herkömmlichen Verfahren, bei denen die Herstellung vertiefter Gateelektroden die Source-/Draindotierung vor der Gateausbildung beinhaltet, verwenden Ausführungsformen eine dünne Oxidseitenwand, um Cov gegenüber SCEs zu erhöhen. Das Gateoxid ist von der gleichen Dicke für Kanal- und Source-/Drainüberlappungsgebiet. Zu Vorzügen daraus zählen eine bessere Leistung im eingeschalteten Zustand, weil die Source-/Drainelektrode sehr stark dotiert ist, wo sie den Kanal trifft. Für einen maximalen Strom im eingeschalteten Zustand muss dieser Kontakt zwischen S/D und Kanal am dünnsten Oxid liegen, das heißt wo Cov am höchsten ist, wodurch man die höchste Anzahl von Trägern in dem Kanal erzeugt.

Die Erfindung wird nun bezüglich bevorzugter Ausführungsformen in einem spezifischen Kontext beschrieben, nämlich ein Verfahren zum Ausbilden eines Transistors mit vergrabener Gateelektrode in einem CMOS-Bauelement. Bevorzugte Ausführungsformen der Erfindung enthalten ein Isolationsgebiet, wie etwa ein STI- (shallow trench isolation – flache Grabenisolation)-Gebiet zwischen nMOS- und pMOS-Transistoren in einem CMOS-Bauelement. Bevorzugte Ausführungsformen der Erfindung sorgen für eine robuste Herstellungssequenz zum Ausbilden vergrabener Gateelektroden sowohl in dem STI- als auch dem aktiven Gebiet. Bevorzugte Ausführungsformen beinhalten das Ausbilden des Gatedielektrikums und der Gateelektrode vor dem Ausführen einer Source-/Drainimplantierung.

Im Gegensatz zu herkömmlichen Verfahren, die die Source-/Drainimplantierung zuerst durchführen, vermeiden Ausführungsformen der Erfindung vorteilhafterweise Verarbeitungsprobleme hinsichtlich Halbleitervertiefungsvariation, die durch dotierstoffabhängige Oxidations- und Ätzraten verursacht wird. Diese Variationen wiederum führen zu einem ungleichförmigen Oxid um das Gate herum. Der herkömmliche Source-/Drain-Implantierung-zuerst-Ansatz begrenzt deshalb die Verwendung und Wiederholbarkeit von Verfahren und Strukturen mit vergrabener Gateelektrode. Ein weiterer, mit Ausführungsformen erzielter Vorteil besteht darin, dass die Source-/Drainimplantierung nach der Gateausbildung das Dotieren sowohl von nMOS- als auch pMOS-Transistoren gleichzeitig wie die Source-/Drainelektrode gestattet. Dadurch spart man zusätzliche Maskenebenen oder getrennte in situ Poly-Gatedotierungsverfahren.

Die Erfindung wird nun bezüglich bevorzugter Ausführungsformen in einem spezifischen Kontext beschrieben, nämlich n-Kanal- und p-Kanal-Transistoren in einem CMOS-Bauelement. Ausführungsformen der vorliegenden Erfindung können jedoch auch auf andere Halbleiter- oder integrierte Schaltungsanwendungen angewendet werden, wo ein oder mehrere Transistoren mit vertiefter Gateelektrode verwendet werden. Man beachte, dass die veranschaulichenden Ausführungsformen nur ein pMOS-Bauelement und ein nMOS-Bauelement enthalten. In der Regel werden jedoch während jedem der hier beschriebenen Herstellungsprozesse auf einem Halbleitersubstrat viele (z.B. Tausende oder Millionen) pMOS- und nMOS-Bauelemente ausgebildet.

Nunmehr unter Bezugnahme auf 1 wird eine Ausführungsform der Erfindung dargestellt, die ein Substrat 102 wie etwa Silizium oder andere Halbleitermaterialien enthält. Das Substrat 102 kann ein einkristallines Siliziumsubstrat oder eine einkristalline Siliziumschicht über einem anderen Halbleiter (z.B. Si, SiGe, SiC) oder einen Isolator (z.B. ein Silizium-auf-Isolator- oder SOI-Substrat) umfassen. Verbund- oder Legierungshalbleiter wie etwa GaAs, InP, SiGe oder SiC (als Beispiele) können anstelle von Silizium verwendet werden.

Das Substrat 102 enthält einen ersten aktiven Bereich 104 und einen zweiten aktiven Bereich 106. In dem CMOS-Beispiel, das beschrieben wird, wird ein p-Kanal-Transistor (pMOS) in dem ersten aktiven Bereich 104 und ein n-Kanal-Transistor (nMOS) in dem zweiten aktiven Bereich 106 ausgebildet. Als solcher ist der erste aktive Bereich 104 mit Dotierstoffen vom n-Typ und der zweite aktive Bereich 106 mit Dotierstoffen vom p-Typ schwach dotiert. Bei anderen Ausführungsformen können andere Bauelemente ausgebildet werden. Beispielsweise können in aktiven Bereichen ähnlich 104 und 106 andere nMOS-Transistoren, andere pMOS-Transistoren, Bipolartransistoren, Dioden, Kondensatoren, Widerstände und andere Bauelemente ausgebildet werden.

Wie in 1 gezeigt sind das erste Gebiet 104 und das zweite Gebiet 106 durch ein in dem Substrat 102 ausgebildetes Isolationsgebiet getrennt, wie etwa ein STI-(shallow trench isolation – flache Grabenisolation)-Gebiet 108. Das STI-Gebiet 108 ist mit einem Grabenfüllmaterial gefüllt, das ein Oxid wie etwa Siliziumdioxid umfassen kann. Bei einer Ausführungsform wird das Oxid unter Verwendung eines HDP-(high density plasma – hochdichtes Plasma)-Prozesses abgeschieden. Bei einer weiteren Ausführungsform kann das Oxid über die Zerlegung von Tetraethyloxysilan (TEOS) abgeschieden werden. Bei anderen Ausführungsformen können andere Materialien verwendet werden. Beispielsweise kann ein Grabenfüllmaterial amorphes oder polykristallines (dotiertes oder undotiertes) Silizium oder ein Nitrid wie etwa Siliziumnitrid sein. Bei anderen nicht dargestellten Ausführungsformen können Seitenwände des Grabens des STI-Gebiets 108 einen Liner enthalten. Beispielsweise kann ein Oxid- und/oder ein Nitridliner (nicht gezeigt) zwischen dem Grabenfüllmaterial und dem das Substrat 102 umfassenden Material ausgebildet sein. Andere isolierende Techniken (z.B. Feldoxid) sind ebenfalls möglich.

Zum Ausbilden der Struktur von 1 wird eine Pufferschicht 112 über dem Substrat 102 abgeschieden. Die Pufferschicht 112 dient als entspannende Schicht während der nachfolgenden Verarbeitung und kann beispielsweise CVD-Siliziumdioxid umfassen. Die Pufferschicht weist eine Dicke von zwischen etwa 1 und 50 nm, bevorzugt etwa 10 nm, auf. Auf der Pufferschicht 112 ist eine Hartmaskenschicht 114 wie etwa Siliziumnitrid ausgebildet. Die Hartmaske 114 ist bevorzugt ein CVD-Nitrid (z.B. Si3N4) und ist mit einer Dicke zwischen etwa 10 und 500 nm ausgebildet. Über der Hartmaske 114 ist ein Fotolack 116 ausgebildet, der beispielsweise einen negativen PC-Fotolack für eine standardmäßige PC-Maske oder einen positiven PC-Fotolack auf einer invertierten PC-Maske umfassen kann.

Nunmehr unter Bezugnahme auf 2a ist dort die Struktur von 1 nach dem Ausbilden einer Vertiefung 118 in der Oberfläche des Substrats 102. Vertiefungen 118 werden bevorzugt mit einer Tiefe zwischen etwa 5 nm und etwa 200 nm ausgebildet. Wie in der Draufsicht von 2b dargestellt, beinhalten bevorzugte Ausführungsformen der Erfindung gleichzeitiges Ausbilden der Vertiefung 118 im Abschnitt des Isolationsgebiets 108 zwischen miteinander verbindenden aktiven Gebieten 104/106/107. Das gleichzeitige Ausbilden der Vertiefung 118 umfasst ein separates SiO2-Ätzmittel wie etwa HF, das das vertiefte Si nicht weiter angreift.

Nunmehr unter Bezugnahme auf 3 wird die Struktur der 2a und 2b nach dem Entfernen des Fotolacks 116 dargestellt. Ein Gatedielektrikum 120 wird in der Vertiefung 118 ausgebildet. Bevorzugt umfasst das Gatedielektrikum 120 ein thermisch aufgewachsenes Oxid (z.B. SiO2) mit einer Dicke zwischen etwa 0,5 nm und 5 nm. Es kann auch ein Nitrid (z.B. Si3N4) oder eine Kombination aus Oxid und Nitrid (z.B. SiN, Oxid-Nitrid-Oxid-Sequenz) umfassen. Bei anderen Ausführungsformen wird als das Gatedielektrikum 120 ein dielektrisches Material mit einem hohen k-Wert bzw. einer Dielektrizitätskonstante von etwa 0,5 oder darüber verwendet. Zu geeigneten Materialien mit einem hohen k-Wert zählen HfO2, HfSiOx, Al2O3, ZrO2, ZrSiOx, Ta2O5, La2O3, Nitride davon, SixNy, SiON, HfAlOx, HfAlOxN1-x-y, ZrAlOx, ZrAlOxNy, SiAlOx, SiAlOxN1-x-y, HfSiAlOx, HfSiAlOxNy, ZrSiAlOx, ZrSiAlOxNy, Kombinationen davon oder Kombinationen davon mit SiO2 (als Beispiele). Alternativ kann das Gatedielektrikum 120 andere isolierende Materialien mit einem hohen k-Wert oder andere dielektrische Materialien umfassen. Das Gatedielektrikum 120 kann eine einzelne Schicht aus Material umfassen, oder alternativ kann das Gatedielektrikum 120 zwei oder mehr Schichten umfassen.

Das Gatedielektrikum 120 kann auch durch CVD (chemical vapor deposition – chemische Dampfabscheidung), MOCVD (metal organic chemical vapor deposition – metallorganische chemische Dampfabscheidung), PVD (physical vapor deposition – physikalische Dampfabscheidung), ALD (atomic layer deposition – Atomschichtabscheidung) oder JVD (jet vapor deposition – Strahldampfabscheidung) abgeschieden werden, als Beispiele.

Nach dem Ausbilden des Gatedielektrikums 120 bildet eine flache erste Dotierstoffimplantierung 122 ein dotiertes Kanalgebiet 124. Weil die flache Implantierung die Hartmaske 114 nicht durchdringt, ist die höchste Dotierstoffkonzentration in dem dotierten Kanalgebiet 124, das unter der Vertiefung 118 ausgebildet ist, wie in 3 dargestellt. Das dotierte Kanalgebiet 124 moduliert die Schwellwertspannung zum Ein- und Ausschalten des Transistors.

Wegen der Geometrie der Vertiefung 118 ist die Dotierkonzentration an Seitenwandgebieten 125 der Vertiefung 118 auf eine niedrigere Konzentration als direkt unter der Vertiefung 118 dotiert. Wie unten in Verbindung mit bevorzugten Ausführungsformen beschrieben wird, ist die Source-/Drainelektrode (228) des Transistors so ausgebildet, dass sie auf das dotierte Kanalgebiet 124 in der Nähe der Seitenwandgebiete 125 der Vertiefung 118 trifft, wo die Kanaldotierungskonzentration geringer ist. Da die Source-/Drainelektrode 228 den Kanal bei dieser geringeren Kanaldotierung an den Seitenwänden 125 trifft (nicht unter dem niedrigeren Gateoxid), werden alle Werte der Übergangskapazität, der gateinduzierten Barrierenabsenkung, der Erzeugung heißer Träger und des Übergangsleckstroms verbessert.

Als nächstes wird eine Gateelektrode 126 über dem Gatedielektrikum 120 ausgebildet. Die Gateelektrode 126 umfasst bevorzugt ein Halbleitermaterial wie etwa Polysilizium oder amorphes Silizium, obwohl alternativ andere Halbleitermaterialien für die Gateelektrode 126 verwendet werden können. Bei anderen Ausführungsformen kann die Gateelektrode 126 Polysilizium, TiN, HfN, TaN, W, Al, Ru, RuTa, TaSiN, NiSix, CoSix, TiSix, Ir, Y, Pt, Ti, PtTi, Pd, Re, Rh, Boride, Phosphide oder Antimonide von Ti, Hf, Zr, TiAlN, Mo, MoN, ZrSiN, ZrN, HfN, HfSiN, WN, Ni, Pr, VN, TiW, ein teilweise silizidiertes Gatematerial, ein vollständig silizidiertes Gatematerial (FUSI), andere Metalle und/oder Kombinationen davon umfassen (als Beispiele). Bei einer Ausführungsform umfasst die Gateelektrode 126 eine unter einer Silizidschicht liegende dotierte Polysiliziumschicht (z.B. Titansilizid, Nickelsilizid, Tantalsilizid, Kobaltsilizid, Platinsilizid).

Wenn die Gateelektrode 126 als Beispiel FUSI umfasst, kann Polysilizium über dem Gatedielektrikum 120 abgeschieden werden, und ein Metall wie etwa Nickel kann über dem Polysilizium abgeschieden werden. Alternativ können andere Metalle wie etwa feuerfeste Metalle Ta, Ti, Co, Pt verwendet werden. Das Substrat 102 kann dann auf etwa 600 oder 700°C erhitzt werden, um eine einzelne Schicht aus Nickelsilizid zu bilden. Die Gateelektrode 143 kann mehrere gestapelte Gatematerialien wie etwa eine Metallunterschicht mit einer über der Metallunterschicht angeordneten Polysiliziumkappenschicht umfassen. Eine Gateelektrode 126 zwischen etwa 1000 und 2000 Å dick kann unter Verwendung von CVD, PVD, ALD oder anderen Abscheidungstechniken abgeschieden werden.

Als nächstes wird unter Verwendung von CMP-Planarisierung überschüssiges Polysilizium vom Ausbilden der Gateelektrode 126 entfernt. Bei bevorzugten Ausführungsformen wird die Hartmaskenschicht 114 durch Nassätzen entfernt, zum Beispiel HPO3. Bevorzugt werden der Source-/Drain-Übergang und die Poly-Dotierungsimplantierungen vor dem Ausbilden von Abstandshaltern hergestellt. Dies gestattet eine bessere Tiefensteuerung der Source-/Drainelektrode an dem Gateoxidrand, da die Pufferdicke besser gesteuert wird als die Dicke des verbleibenden poly-Si oder der Hartmaske nach dem CMP und RIE wie beschrieben. In diesem Fall würde eine neue Hartmaskenschicht (z.B. ein dünnes Oxid, dann Nitrid, oder nur Nitrid) abgeschieden und Abstandshalter wie zuvor ausgebildet werden, bevorzugt unter Verwendung einer RIE. In anderen Ausführungsformen kann die S/D nach dem Ausbilden des Abstandshalters hergestellt werden, um tiefere S/D-Gebiete weg von den Gateoxidseitenwänden zu gestatten. In allen Fällen wird die Pufferschicht beibehalten, um eine unabhängige Optimierung der relativen Tiefen der Source-/Drainelektrode und Polydotierung während Implantierung zu gestatten.

Unter weiterer Bezugnahme auf 4 wird weiterhin ein CMOS-Bauelement 202 dargestellt, das einen p-Kanal-Transistor 216 und einen n-Kanal-Transistor 218 bevorzugt mit den vertieften Gateelektroden 126 enthält. Wenn die Gateelektroden einen Halbleiter enthalten, kann der Halbleiter für den p-Kanal-Transistor 216 und den n-Kanal-Transistor 218 unterschiedlich dotiert sein. In beiden Fällen wird jedoch die Gateelektrode bevorzugt zur gleichen Zeit wie die Source-/Draingebiete dotiert. Bei anderen Ausführungsformen können die verschiedenen Arten von Transistoren Gateelektroden aus verschiedenen Materialien enthalten.

Source-/Draingebiete 228 können in der n-Mulde 104 und p-Mulde 106 ausgebildet werden. Bevorzugt werden Ionen (z.B. Bor für den pMOS-Transistor 216 und Arsen und/oder Phosphor für den nMOS-Transistor 218) gemäß herkömmlicher Verfahren implantiert, um stark dotierte Source-/Draingebiete 228 auszubilden. Die Dotierstoffe können dann aktiviert werden. Beispielsweise kann eine herkömmliche Ausheilung (z.B. durch eine schnelle thermische Ausheilung (RTA – rapid thermal anneal) bei etwa 1050°C, durchgeführt werden, um die Dotierstoffe zu aktivieren und den Implantierungsschaden zu reduzieren.

Für minimale SCEs erstrecken sich die Source-/Draingebiete 228 bevorzugt nicht an der Ebene des unteren Gateoxids vorbei, doch ist dies unter einigen Umständen je nach Gatelängeneinschränkungen möglich. Bei den bevorzugten Fällen trifft die stark dotierte Source-/Drainelektrode 228 den Kanal an einem Punkt, wo das Gateoxid nicht dicker ist als das Gateoxid unter der Gateelektrode. Aufgrund eines minimierten S/D-zu-Kanal-Widerstands gestattet dies eine maximale Transistorleistung.

Ein Dielektrikum wie etwa Siliziumnitrid wird abgeschieden und unter Verwendung einer reaktiven Ionenätzung geformt, um Abstandshalter 214 auszubilden, wie in 4 dargestellt. Ein Abschnitt der Pufferschicht 112a bleibt zurück und wird als ein Implantierungsoxid für die Implantierungen beim Ausbilden der Source-/Draingebiete 228 verwendet.

Ein Silizid 230 (z.B. Nickelsilizid) wird über den Source-/Draingebieten 228 und der Gateelektrode 126 ausgebildet. Das Silizidmaterial 230 kann beispielsweise durch chemische Dampfabscheidung (CVD), physikalische Dampfabscheidung (PVD) oder durch ein beliebiges anderes Abscheidungsmittel ausgebildet werden. Das Silizid 230 kann beispielsweise Kobaltsilizid, Titansilizid, Tantalsilizid, Platinsilizid, Nickel-Platin-Silizid oder andere Silizide umfassen. Bevorzugt ist das verwendete Abscheidungsverfahren selektiv, so dass über den Abstandshaltern 214 kein Silizid 230 entsteht.

Gemäß bevorzugter Ausführungsformen der Erfindung verhindern die Abstandshalter 214 vorteilhafterweise, dass das über der Gateelektrode 125 ausgebildete Silizid 230 zu dem über dem Source-/Draingebieten 228 ausgebildeten Silizid 230 überbrückt. Ein solcher Vorteil ergibt sich, weil der Abstandshalter mit der erforderlichen Breite oder Höhe hergestellt werden kann, um eine vollständige Trennung des auf beiden Bereichen ausgebildeten nachfolgenden Silizids sicherzustellen. Dies ist in der Regel größer als etwa 20 nm Breite oder Höhe. Als solches führt, keine Abstandshalter zu haben oder sich auf ein verdicktes Gateoxid zu verlassen (in der Regel unter etwa 5 nm), zu einem unannehmbar niedrigen Silizid-zu-Silizid-Abstand und verursacht eine Silizidüberbrückung, wodurch eine Reihe von Transistoren in einer Schaltung kurzgeschlossen werden.

Wenngleich dies nicht gezeigt ist, versteht sich, dass über den Transistoren 216 und 218 eine ILD-(interlayer dielectric – Zwischenschichtdielektrikum)-Schicht ausgebildet wird. Geeignete ILD-Schichten enthalten Materialien wie etwa dotiertes Glas (BPSG, PSG, BSG), Organo-Silikatglas (OSG), fluoriertes Silikatglas (FSG), Aufschleuderglas (SOG), Siliziumnitrid und PE-Plasma-verstärktes Tetraethoxysilan (TEOS) (als Beispiele). In der Regel werden durch das Zwischenschichtdielektrikum hindurch nicht gezeigte Gateelektroden- und Source-/Drainelektrodenkontakte ausgebildet. Metallisierungsschichten, die die verschiedenen Komponenten miteinander verbinden, sind ebenfalls in dem Chip enthalten, der Einfachheit halber aber nicht dargestellt.

Zusammenfassend stellt 4 eine Ausführungsform der Erfindung dar, die ein Halbleiterbauelement wie etwa ein CMOS-Bauelement umfaßt. Ausführungsformen stellen auch ein Verfahren zum Ausbilden eines derartigen Bauelements bereit, wobei das Verfahren das Ausbilden eines Isolationsgebiets zwischen einem ersten und einem zweiten Gebiet in einem Substrat umfasst. Ausführungsformen umfassen weiterhin das Ausbilden einer Vertiefung in einer Oberfläche des ersten und zweiten Gebiets und in dem Isolationsgebiet und Ausbilden einer Oxidschicht auf einer unteren Vertiefungsoberfläche und einem Paar von Vertiefungsseitenwänden. Ausführungsformen beinhalten auch das Dotieren eines Kanalgebiets in dem ersten und zweiten Gebiet, Abscheiden eines zweiten Gateelektrodenmaterials in der Vertiefung und Ausbilden von Source-/Draingebieten neben dem Kanalgebiet in dem ersten und zweiten Gebiet nach dem Abscheiden des Gateelektrodenmaterials.

5a und 5b veranschaulichen zwei Vorteile von Ausführungsformen der Erfindung. 5a veranschaulicht, dass das stark dotierte Source-/Draingebiet 228 den Kanal 124 an einem Punkt trifft, wo das Gatedielektrikum (z.B. Gateoxid) am dünnsten ist. Dieser Punkt ist durch den mit 125 bezeichneten Kreis angegeben. 5b veranschaulicht, dass die Höhe H der Gateelektrode 126 über der Oberfläche des Halbleiterkörpers und die Breite W des Abstandshalters 214 eingestellt werden können, um den Abstand zwischen dem Silizidgebiet 230 und der Gateelektrode 126 zu optimieren. Dieses Merkmal hilft dabei, die Silizidüberbrückung zu vermeiden, die Kurzschlüsse verursachen kann. Diese Merkmale sowie andere hier beschriebenen Merkmale können in variierenden Designs kombiniert oder individuell implementiert werden.

Eine beispielhafte Implementierung der Erfindung ist in 9a9c dargestellt. 9a ist eine Draufsicht auf einen nFET 310 und einem pFET 315, die zusammen eine Komponente, nämlich einen CMOS-Inverter, eines integrierten Schaltungsbauelements umfassen können. 9b ist ein Schaltplan der in 9a dargestellten Struktur. 9c liefert eine Perspektivansicht.

Zusätzliche Merkmale, die mit Ausführungsformen der Erfindung integriert werden können, sind in den 68 gezeigt. Mit 6 kann der Einsatz lokalisierter Halo-Implantierung unter Verwendung einer Siliziumvertiefungschattenbildung veranschaulicht werden. Halos erfolgen in der Regel in fortgeschrittenen Einrichtungen zum Verbessern von SCEs, d.h. um ein Reduzieren der Schwellwertspannung aufgrund der Nähe der Source- und Drainelektrode zu stoppen. Es ist effektiv eine lokalisierte höhere Kanaldotierung, die nur dann erfolgt, wo die S/D den Kanal trifft, d.h. mit einem relativ stärkeren Effekt für Kurzkanalbauelemente.

Bei herkömmlichen Bauelementen werden Halos so unter einem Winkel unter der Gateelektrode implantiert, dass sie sich an den Gaterändern befinden. Halos müssen jedoch recht tief implantiert werden, um zu verhindern, dass SCEs von den tieferen Gebieten der S/D entstehen. Dies verursacht eine breitere Verteilung bei der Halo-Dotierung, die sich in der Regel in die Masse des Kanals ausbreitet. Dies verursacht eine Reduzierung beim Kanalstrom (Mobilität) aufgrund dessen, dass eine übermäßige Dotierung die Trägerstreuung in den Kanal erhöht.

Wenn bei Ausführungsformen der Ansatz mit vergrabener Gateelektrode, der dieses Merkmal verwendet, würde die Halo-Implantierung 452, die durch Pfeile 450 angedeutet, unmittelbar nach der Kanalimplantierung 124 erfolgen. Die Halo-Neigung würde auf die Siliziumvertiefung und Hartmaskenhöhe zugeschnitten werden, in der Regel zwischen 10 und 50 Grad. Der Halo würde aus zwei Halbdosisimplantierungen bestehen, getrennt durch eine Waferdrehung von 180 Grad. Diese Halo-Implantierung eignet sich bei fortgeschrittenen Bauelementen, da Gateelektroden im allgemeinen aufgrund von Lithographieeinschränkungen für eine höhere Schaltungsdichte in einer Richtung ausgerichtet sind. Die Hartmaske liefert eine Schattenbildung der stark geneigten Halo-Implantierung, wodurch sie an den Seiten des Kanals wie gewünscht implantiert werden kann, während verhindert wird, dass sie in dem Großteil des Kanals ankommt.

Ein Hauptvorteil gegenüber dem herkömmlichen Oberflächengateansatz besteht darin, dass die Energie des Halos aufgrund des Mangels an Source-/Drainelektrode unter dem Gateoxidniveau (keine SCEs von der Source-/Drainelektrode) weitaus flacher sein kann. Dies gestattet eine größere Steuerung der Lokalisierung des Halos, um SCEs zu verbessern und eine Mobilitätsdegradation zu verhindern. Die Art der über das Gateoxidniveau angehobene Source-/Drainelektrode lindert automatisch die Dosisanforderungen des Halos. Als solche können geringere Dosen verwendet werden und in Kombination mit den reduzierten Energieanforderungen wird die Kanalmobilität aufgrund reduzierter Dotierungskonzentrationen in den Kanal erhöht.

7 soll eine angehobene Source-/Drainausführungsform zeigen, die beispielsweise dazu verwendet werden kann, die Überlappungskapazität Cov zu optimieren. Wenngleich ein höherer Cov-Wert den Ion-Wert heraufsetzt, kann ein übermäßiges Cov die Schaltungslaufzeit aufgrund der S/D-zu-Gate-Kapazität erhöhen. Um dies zu überwinden, kann die Vertiefung aus Silizium (oder einem anderen Halbleitermaterial) auf einen gewünschten Cov zugeschnitten werden. Für ein niedriges Cov (d.h. kleine Si-Vertiefung) gibt es Probleme damit, dass die Source-/Drainelektroden zu flach sind (z.B. darf es dem Silizid nicht gestattet werden, durch die Source-/Drainelektrode hindurchzugreifen).

Die Ausführungsform von 7 zeigt ein Beispiel für die endgültige Ausbildung der vergrabenen Gateelektrode. Bei geringeren Vertiefungstiefen kann eine epitaxial abgeschiedene Halbleiterschicht 454, z.B. Silizium, nach dem Entfernen der Pufferschicht und vor die Implantierung der Source-/Drainelektrode 228 ausgebildet werden, um das Silizid weg von dem Boden der Source-/Drainelektrode 228 anzuheben. Bei einer Ausführungsform könnte die epitaxial aufgewachsene angehobene Source-/Drainelektrode mit einer flachen Vertiefung verwendet werden, z.B. einer, die etwa 10 nm tief ist. Gegebenenfalls kann die Gateelektrode 126 mit einem Dielektrikum 456, z.B. TEOS, gekappt werden, um während des epitaxialen Aufwachsprozesses eine Siliziumabscheidung auf der GAteelektrode zu verhindern. Diese Kappe 456 würde auf der Gateelektrode 124 nach dem CMP zur Hartmaske abgeschieden werden und würde gegenüber der nachfolgenden Hartmaskennassätzung beständig sein.

Diese Ausführungsform weist eine Reihe von Merkmalen auf. Beispielsweise sind der Kontaktwiderstand und der Leckstrom minimiert. Ein weiterer Vorteil ist der reduzierte Silizidkontakt mit Gateoxid, da Abstandshalter höher sind, z.B. wenn das Silizid dicker ist. Zudem gestattet das epitaxiale Silizium eine viel einfachere Implantierung für gleichzeitige Source-Drain- und Gate-Dotierung (z.B. können die Dicken viel ähnlicher sein).

Eine weitere Ausführungsform würde darin bestehen, eine weitere Abstandshalterschicht (z.B. Si3N4) unmittelbar nach dem CMP auf der Hartmaske abzuscheiden. Bevorzugt ist das Material das gleiche wie die Hartmaske. Als solche können Abstandshalter unmittelbar durch RIE des Hartmasken-/Abstandshaltermaterials ausgebildet werden. Die Pufferschicht würde dann vor der S/D-Implantierung entfernt werden. Infolge dieser Ausführungsform könnte die Source-/Drainelektrode viel tiefer weg von dem Gateoxid sein, als sie sich an dem Gateoxid befindet, wie in 8 gezeigt.

Gemäß bevorzugten Ausführungsformen der Erfindung sind die nFET-310- und pFET-315-Bauelemente von einer Isolationsstruktur 108 wie etwa einem Gebiet mit flacher Grabenisolation umgeben. Wie gezeigt ist das Sourcegebiet S1 von dem Draingebiet D1 durch die Gateelektrode 320 beabstandet, und das Sourcegebiet S2 ist durch die Gateelektrode 320 von dem Draingebiet D2 beabstandet. Die Gateelektrode 320 ist für beide Transistorbauelemente 310 und 315 gemeinsam.

Zur Ausbildung des Inverters von 9b ist das Sourcegebiet S1 elektrisch an das Sourcegebiet S2 gekoppelt. Diese elektrische Verbindung kann durch Metall (nicht gezeigt) oder einen lokalen Interconnect (nicht gezeigt) hergestellt werden (als Beispiele). Außerdem ist das Draingebiet D1 elektrisch mit einem ersten Versorgungsspannungsknoten gekoppelt, in diesem Fall VDD. Das Draingebiet D2 ist elektrisch an einen zweiten Versorgungsspannungsknoten gekoppelt, in diesem Fall Masse. Diese Versorgungsverbindungen sind in der Regel durch einen Kontakt zum Metall (nicht gezeigt) hergestellt.

Eine weitere Ausführungsform, die Konzepte der vorliegenden verwenden kann, ist eine Speicherzelle wie etwa ein DRAM. 10a zeigt ein Schemadiagramm einer DRAM-Zelle, die einen in Serie mit einem Speicherkondensator 564 gekoppelten Zugangstransistor 201 enthält. Bei dieser Ausführungsform kann der Zugangstransistor eine beliebige Ausführungsform oben beschriebener vergrabener Gatetransistor sein. Die 10b und 10c liefern zwei Beispiele einer Speicherzellenstruktur, die den hierin beschrieben Transistor mit vergrabener Gateelektrode enthalten. Insbesondere zeigt 10b eine Grabenkondensatorausführungsform, und 10c zeigt eine Stapelkondensatorausführungsform. Die Elemente von 10b und 10c sind in Übereinstimmung mit dem Schemadiagramm von 10a bezeichnet worden.

Nunmehr unter Bezugnahme auf die 10a10c enthält ein Transistor mit vergrabener Gateelektrode ein erstes Source-/Draingebiet 228b, das elektrisch an eine nicht gezeigte Bitleitung gekoppelt sein kann. Die Gateelektrode 124 ist elektrisch an eine nicht gezeigte Wortleitung gekoppelt. Bei einer bevorzugten Implementierung kann die Gateelektrode 124 als die Wortleitung dienen und eine ganze Reihe von Speicherzellen in einem Array überspannen. (Siehe z.B. 2, die einen Graben 118 für einen Gateleiter zeigt, der mehrere aktive Bereiche überspannt.) Die Wortleitung kann silizidiert werden, um den Widerstand zu reduzieren, und kann wahlweise einen parallelen Metalleiter enthalten, der periodisch eine Kontaktbrücke zum Gateleiter bildet, um den Widerstand weiter zu reduzieren.

Die zweite Source-/Drainelektrode 228a ist elektrisch mit einer ersten Platte 566 eines Kondensators 564 gekoppelt. Bei dem Grabenkondensatorbeispiel (10b) ist die erste Platte 566 ein Leiter innerhalb des Grabens, der mit dem Source-/Draingebiet 228a über eine Kontaktbrücke 562 gekoppelt ist. Bei dem Stapelkondensatorbeispiel (10c) ist die erste Platte 566 eine erste leitende Schicht, die über ein sehr gut leitendes Gebiet 562 im Substrat 102 an die Source-/Drainelektrode 228a gekoppelt ist. Die zweite Platte 568 des Kondensators 564 ist durch ein Kondensatordielektrikum 570 von der ersten Platte 566 getrennt. Bei dem Grabenkondensatorbeispiel (10b) ist die zweite Platte 568 ein dotiertes Gebiet innerhalb des Substrats 102. Bei dem Stapelkondensatorbeispiel (10c ist die zweite Platte 568 eine zweite leitende Schicht, die über der ersten leitenden Schicht liegt.

Obwohl die vorliegende Erfindung und ihre Vorteile ausführlich beschrieben worden sind, ist zu verstehen, dass daran zahlreiche Änderungen; Substitutionen und Abänderungen vorgenommen werden können, ohne von dem Gedanken und Schutzbereich der Erfindung wie durch die beigefügten Ansprüche definiert abzuweichen.

Beispielsweise versteht der Fachmann ohne weiteres, dass Materialien und Verfahren variiert werden können und man dabei innerhalb des Schutzbereichs der vorliegenden Erfindung bleibt. Es versteht sich außerdem, dass die vorliegende Erfindung viele anwendbare erfindungsgemäße Konzepte außer den spezifischen Kontexten bereitstellt, mit denen bevorzugte Ausführungsformen veranschaulicht werden. Die beigefügten Ansprüche sollen dementsprechend innerhalb ihres Schutzbereichs solche Prozesse, Maschinen, Herstellungen, Materiezusammensetzungen, Mittel, Verfahren oder Schritte beinhalten.


Anspruch[de]
Halbleiterbauelement mit einem Transistor mit vergrabener Gateelektrode, wobei das Halbleiterbauelement folgendes umfaßt:

einen Halbleiterkörper, der ein von einem Grabenisolationsgebiet umgebenes aktives Gebiet enthält;

eine Vertiefung in einer Oberfläche des aktiven Gebiets und in dem Grabenisolationsgebiet;

eine die Vertiefung auskleidende dielektrische Schicht und

ein die Vertiefung füllendes Elektrodenmaterial.
Halbleiterbauelement nach Anspruch 1, wobei die dielektrische Schicht durch eine konforme Abscheidung sowohl auf einem Boden als auch Seitenwänden der Vertiefung ausgebildet ist. Halbleiterbauelement nach Anspruch 1, wobei das Elektrodenmaterial eine im wesentlichen gleichförmige Dicke innerhalb des aktiven Gebiets und innerhalb des Grabenisolationsgebiets aufweist. Halbleiterbauelement nach Anspruch 1, wobei das Elektrodenmaterial ein Material umfaßt ausgewählt aus der Gruppe bestehend aus Polysilizium, einem Metall und Kombinationen davon. Halbleiterbauelement nach Anspruch 1, wobei die dielektrische Schicht ein Material umfaßt ausgewählt aus der Gruppe bestehend aus Siliziumoxid, Siliziumnitrid, Hafniumoxid, Aluminiumoxid und nitrierten Verbindungen davon. Halbleiterbauelement nach Anspruch 1, weiterhin umfassend ein zweites aktives Gebiet, das von dem ersten aktiven Gebiet durch das Grabenisolationsgebiet getrennt ist, wobei sich die Vertiefung von dem ersten aktiven Gebiet über das Grabenisolationsgebiet und zu dem zweiten aktiven Gebiet erstreckt. Halbleiterbauelement nach Anspruch 6, weiterhin umfassend einen in dem ersten aktiven Gebiet ausgebildeten n-Kanal-Transistor und einen in dem zweiten aktiven Gebiet ausgebildeten p-Kanal-Transistor, wobei das Elektrodenmaterial als eine Gateelektrode sowohl für den n-Kanal-Transistor als auch den p-Kanal-Transistor dient. Halbleiterbauelement nach Anspruch 1, wobei das Bauelement eine dynamische Direktzugriffsspeicherzelle umfasst, wobei Gateelektrodenmaterial elektrisch an eine Wortleitung gekoppelt ist, wobei das Bauelement weiterhin einen an das aktive Gebiet des Halbleiterkörpers gekoppelten Kondensator umfasst. Halbleiterbauelement nach Anspruch 8, wobei der Kondensator einen Stapelkondensator umfasst. Transistorbauelement mit vergrabener Gateelektrode, umfassend:

einen Halbleiterkörper mit einem aktiven Gebiet, wobei das aktive Gebiet von einem Isolationsgebiet umgeben ist;

eine in dem aktiven Gebiet angeordnete Vertiefung; eine Seitenwände und eine Bodenoberfläche der Vertiefung auskleidende dielektrische Schicht, wobei die dielektrische Schicht eine kleinste Dicke aufweist;

einen Gateelektrodenleiter, der die Vertiefung derart füllt, dass die dielektrische Schicht zwischen dem Gateelektrodenleiter und Halbleitermaterial des aktiven Gebiets angeordnet ist;

ein innerhalb des aktiven Gebiets neben mindestens einem oberen Abschnitt einer ersten Seitenwand der Vertiefung angeordnetes erstes Source-/Draingebiet, wobei das erste Source-/Draingebiet auf einen ersten Leitfähigkeitstyp stark dotiert ist, wobei das erste Source-/Draingebiet an die dielektrische Schicht an einem Punkt anstößt, wo die dielektrische Schicht die kleinste Dicke aufweist und eine erste Source-/Drain-Dotierstoffkonzentration bei oder in der Nähe ihres höchsten Werts ist;

ein innerhalb des aktiven Gebiets neben mindestens einem oberen Abschnitt einer zweiten Seitenwand der Vertiefung angeordnetes zweites Source-/Draingebiet, wobei das zweite Source-/Draingebiet auf den ersten Leitfähigkeitstyp stark dotiert ist, wobei das zweite Source-/Draingebiet durch die Vertiefung von dem ersten Source-/Draingebiet beabstandet ist, wobei das erste Source-/Draingebiet an die dielektrische Schicht an einem Punkt anstößt, wo die dielektrische Schicht die kleinste Dicke aufweist und eine zweite Source-/Drain-Dotierstoffkonzentration bei oder in der Nähe ihres höchsten Werts ist; und

ein innerhalb des aktiven Gebiets zumindest unter der unteren Oberfläche der Vertiefung angeordnetes Kanalgebiet, wobei das Kanalgebiet auf einen zweiten Leitfähigkeitstyp, der dem ersten Leitfähigkeitstyp entgegengesetzt ist, schwach dotiert ist.
Bauelement nach Anspruch 10, wobei sich die Vertiefung durch Abschnitte des Isolationsgebiets neben dem aktiven Gebiet erstreckt. Bauelement nach Anspruch 10, wobei die dielektrische Schicht eine im wesentlichen gleichförmige Dicke entlang der Seitenwand- und unteren Oberflächen der Vertiefung aufweist. Bauelement nach Anspruch 10, wobei die dielektrische Schicht ein Material mit einer hohen Dielektrizitätskonstante umfaßt. Transistorbauelement mit vergrabener Gateelektrode, umfassend:

einen aktiven Bereich aus Halbleitermaterial, wobei der aktive Bereich eine obere Oberfläche aufweist;

ein in dem aktiven Bereich angeordnetes erstes Source-/Draingebiet;

ein in dem aktiven Bereich angeordnetes zweites Source-/Draingebiet;

eine zwischen dem ersten Source-/Draingebiet und dem zweiten Source-/Draingebiet angeordnete Gateelektrode, wobei ein erster Abschnitt der Gateelektrode innerhalb des Halbleitermaterials des aktiven Bereichs vertieft ist und sich ein zweiter Abschnitt der Gateelektrode über die obere Oberfläche des aktiven Bereichs hinaus erstreckt, wobei der zweite Abschnitt der Gateelektrode Seitenwände aufweist;

ein zwischen der Gateelektrode und dem Halbleitermaterial des aktiven Bereichs angeordnetes Gatedielektrikum;

entlang der Seitenwände der Gateelektrode angeordnete Seitenwandabstandshalter und

in dem ersten und zweiten Source-/Draingebiet angeordnete Silizidgebiete, wobei die Silizidgebiete seitlich von der Gateelektrode durch die Seitenwandabstandshalter beabstandet sind.
Bauelement nach Anspruch 14, wobei das Silizidgebiet Kobaltsilizidgebiete umfasst. Bauelement nach Anspruch 14, wobei die Gateelektrode ein Halbleitermaterial umfasst, wobei das Bauelement weiterhin ein Silizidgebiet entlang einem oberen Abschnitt der Gateelektrode umfasst. Bauelement nach Anspruch 14, wobei der aktive Bereich von einem Isolationsgebiet umgeben ist, wobei sich die Gateelektrode durch einen Graben in dem Isolationsgebiet erstreckt. Bauelement nach Anspruch 14, weiterhin umfassend ein Kanalgebiet innerhalb des aktiven Bereichs unter der Gateelektrode, wobei die erste Source-/Drainelektrode das Kanalgebiet an einer Stelle neben der dielektrischen Schicht trifft, wo die dielektrische Schicht ihren dünnsten Punkt aufweist. Verfahren zum Herstellen eines Halbleiterbauelements, wobei das Verfahren folgendes umfasst:

Bereitstellen eines Halbleiterkörpers;

Ausbilden einer Vertiefung in einer Oberfläche des Halbleiterkörpers;

Ausbilden eines dielektrischen Liners in der Vertiefung;

Ausbilden einer Gateelektrode in der Vertiefung und

Ausbilden erster und zweiter stark dotierter Source-/Draingebiete in dem Halbleiterkörper nach dem Ausbilden der vergrabenen Gateelektrode, wobei die ersten und zweiten stark dotierten Source-/Draingebiete seitlich durch die Gateelektrode beabstandet sind.
Verfahren nach Anspruch 19, wobei das Ausbilden der Vertiefung das lithographische Strukturieren und Ätzen einer Vertiefung zwischen etwa 5 nm und etwa 200 nm umfaßt. Verfahren nach Anspruch 19, wobei das Ausbilden eines dielektrischen Liners das thermische Aufwachsen einer Oxidschicht umfaßt. Verfahren nach Anspruch 19, wobei das Ausbilden eines dielektrischen Liners das Abscheiden eines Materials mit hohem k-Wert umfaßt. Verfahren nach Anspruch 19, wobei das Ausbilden einer Gateelektrode das Ausbilden einer vergrabenen Gateelektrode umfasst, die sich aus einem aktiven Bereich herauserstreckt, wobei das Verfahren weiterhin folgendes umfasst:

Ausbilden von Seitenwandabstandshaltern entlang Seitenwänden der Gateelektrode;

Ausbilden eines Silizids über den ersten und zweiten Source-/Draingebieten, wobei das Silizid seitlich von der Gateelektrode durch die Seitenwandabstandshalter beabstandet ist.
Verfahren nach Anspruch 19, weiterhin umfassend das Durchführen einer Halo-Implantierung nach dem Ausbilden der Vertiefung. Verfahren nach Anspruch 24, wobei die Halo-Implantierung unter Verwendung einer Neigungswinkelimplantierung durchgeführt wird, die die Si-Vertiefungs- und Hartmaskengeometrie verwendet, um die Implantierung lediglich an Rändern eines Kanals abzudecken und dadurch zu lokalisieren, während gleichzeitig eine Implantierung in der Masse des Kanals vermieden wird. Verfahren nach Anspruch 19, weiterhin umfassend das Ausbilden eines ersten vertieften Source-/Draingebiets über dem ersten Source-/Draingebiet und eines zweiten angehobenen Source-/Draingebiets über dem zweiten Source-/Draingebiet. Verfahren zum Herstellen eines Halbleiterbauelements, wobei das Verfahren folgendes umfasst:

Bereitstellen eines Halbleiterkörpers mit einem ersten aktiven Gebiet, einem zweiten aktiven Gebiet und einem Isolationsgebiet zwischen dem ersten aktiven Gebiet und dem zweiten aktiven Gebiet;

Ausbilden einer Vertiefung in einer Oberfläche des Halbleiterkörpers, wobei die Vertiefung sich über das erste aktive Gebiet, das Isolationsgebiet und das zweite aktive Gebiet erstreckt;

Ausbilden eines Gatedielektrikums innerhalb der Vertiefung;

Ausbilden einer Gateelektrode in der Vertiefung und

Ausbilden eines ersten und zweiten Source-/Draingebiets in dem ersten aktiven Bereich und eines dritten und vierten Source-/Draingebiets in den zweiten aktiven Bereichen, wobei das erste Source-/Draingebiet von dem zweiten Source-/Draingebiet durch die Gateelektrode und das dritte Source-/Draingebiet von dem vierten Source-/Draingebiet durch die Gateelektrode beabstandet sind.
Verfahren nach Anspruch 27, wobei die Source-/Draingebiete nach dem Ausbilden der Gateelektrode ausgebildet werden. Verfahren nach Anspruch 27, weiterhin umfassend das Dotieren eines Kanalgebiets in dem ersten und zweiten aktiven Gebiet vor dem Ausbilden der Gateelektrode. Verfahren nach Anspruch 27, wobei das erste aktive Gebiet einen n-dotierten Halbleiter und das zweite aktive Gebiet einen p-dotierten Halbleiter umfasst. Verfahren nach Anspruch 27, weiterhin umfassend:

elektrisches Koppeln des ersten Source-/Draingebiets an das dritte Source-/Draingebiet;

elektrisches Koppeln des zweiten Source-/Draingebiets an einen ersten Versorgungsspannungsknoten und

elektrisches Koppeln des vierten Source-/Draingebiets an einen zweiten Versorgungsspannungsknoten.






IPC
A Täglicher Lebensbedarf
B Arbeitsverfahren; Transportieren
C Chemie; Hüttenwesen
D Textilien; Papier
E Bauwesen; Erdbohren; Bergbau
F Maschinenbau; Beleuchtung; Heizung; Waffen; Sprengen
G Physik
H Elektrotechnik

Anmelder
Datum

Patentrecherche

Patent Zeichnungen (PDF)

Copyright © 2008 Patent-De Alle Rechte vorbehalten. eMail: info@patent-de.com