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Dokumentenidentifikation DE102006035815A1 22.02.2007
Titel Halbleiterspeichervorrichtung
Anmelder Hitachi, Ltd., Tokyo, JP;
Elpida Memory, Inc., Tokyo, JP
Erfinder Sekiguchi, Tomonori, Tokyo, JP;
Takemura, Riichiro, Tokyo, JP;
Akiyama, Satoru, Tokyo, JP;
Hanzawa, Satoru, Tokyo, JP;
Kajigaya, Kazuhiko, Tokyo, JP
Vertreter BEETZ & PARTNER Patentanwälte, 80538 München
DE-Anmeldedatum 01.08.2006
DE-Aktenzeichen 102006035815
Offenlegungstag 22.02.2007
Veröffentlichungstag im Patentblatt 22.02.2007
IPC-Hauptklasse G11C 29/52(2006.01)A, F, I, 20061114, B, H, DE
IPC-Nebenklasse G11C 29/24(2006.01)A, L, I, 20061114, B, H, DE   
Zusammenfassung Es wird eine Halbleiterspeichervorrichtung bereitgestellt, die fähig ist, einen ausreichenden Betriebsspielraum zu erreichen, ohne eine Bereichs-Penalty sogar im Fall einer Miniaturisierung zu erhöhen. Ein Fehlerkorrektursystem, das aus einem Datenbit von 64 Bits und einem Prüfbit von 9 Bits zusammengesetzt ist, ist in ein Speicher-Array, wie zum Beispiel einen DRAM, eingeführt und eine in diesem erforderliche Fehlerkorrektur-Code-Schaltung ist nahe einem Leseverstärker-Array angeordnet. Zusätzlich zu normalen Speicher-Arrays, die aus derartigen Speicher-Arrays zusammengesetzt sind, ist ein redundantes Speicher-Array, das ein Leserverstärker-Array und eine Fehlerkorrektur-Code-Schaltung angrenzend an dieses hat, in einem Chip vorgesehen. Durch dieses Mittel kann der Fehler, der bei der Fertigung auftritt, ersetzt werden. Ferner korrigiert die Fehlerkorrektur-Code-Schaltung den Fehler zum Zeitpunkt eines Aktivierungsbefehls und speichert das Prüfbit zum Zeitpunkt eines Vorladebefehls.

Beschreibung[de]
QUERVERWEIS ZU VERWANDTER ANMELDUNG

Die vorliegende Anmeldung beansprucht die Priorität aus der japanischen Patentanmeldung Nr. JP 2005-223012, eingereicht am 1. August 2005, deren Inhalt hiermit durch Bezugnahme in diese Anmeldung integriert wird.

TECHNISCHES GEBIET DER ERFINDUNG

Die vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung. Insbesondere betrifft sie einen Halbleiterspeicher, wie zum Beispiel einen dynamischen Direktzugriffsspeicher (DRAM), der mit einer Fehlerkorrektur-Code-Schaltung angebracht ist.

HINTERGRUND DER ERFINDUNG

Gemäß der Untersuchung durch die Erfinder der vorliegenden Erfindung sind die folgenden Technologien zur Verbesserung der Zuverlässigkeit des DRAMs bekannt.

Beispielsweise beschreibt die japanische Offenlegungsschrift Nr. 2003-77294 (Patentdokument 1) eine Speicherschaltung wie in 21 gezeigt. Die in 21 gezeigte Speicherschaltung hat einen Aufbau, bei dem die Daten von Speicherzellen eines SRAMs oder DRAMs überprüft und in den Fehlerkorrektur-Code-Schaltungen (ECC-Schaltung) korrigiert werden. Falls der Aufbau wie oben beschrieben verwendet wird, kann, sogar wenn ein Fehler in dem Datenbit von 4 Bits auftritt, der Fehler durch Verwendung des Prüfbits von 3 Bits korrigiert werden.

Weiter sind mehrere ECC-Schaltungen für ein Speicher-Array vorgesehen, und die Daten aus den Bitleitungen, die nicht nebeneinander liegen, sind mit jeder ECC-Schaltung in 21 verbunden, und die Fehlerkorrektur wird in diesem Aufbau durchgeführt. Deshalb kann, sogar wenn der so genannte Mehrbitsoftfehler in mehreren aufeinander folgenden Bitleitungen auftritt, die Fehlerkorrektur durchgeführt werden. Ferner sind redundante Speicherzellen bereitgestellt, um den Ausfall des Hängenbleibens zu ersetzen, und die Daten aus der normalen Speicherzelle und die Daten aus der redundanten Speicherzelle können im Verlauf einer Verbindung von der Leseverstärkerschaltung zu den ECC-Schaltungen ersetzt werden.

ZUSAMMENFASSUNG DER ERFINDUNG

Übrigens sind gemäß der Untersuchung der Technologie zur Verbesserung der Zuverlässigkeit des DRAMs durch die Erfinder der vorliegenden Erfindung die folgenden Tatsachen offenbart worden.

Kondensatoren und miniaturisierte Transistoren, die fähig sind, eine große Kapazität in einem begrenzten Bodenbereich einer Speicherzelle zu erreichen, sind erforderlich, um die Miniaturisierung und die hohe Integrationsdichte der DRAM-Speicherzelle zu erreichen. Wenn jedoch die Speicherzellentransistoren miniaturisiert werden, wird die Variation der Vorrichtungen bedeutend erhöht und der Betriebsspielraum des DRAMs wird aufgrund der Variation und des Einflusses der Spannungsreduzierung in Kombination verschlechtert.

Insbesondere verursachen die Nichtübereinstimmung der Schwellenspannung von MOS-Transistoren, die den Leseverstärker bilden, und die Reduzierung der Spannung an dem Speicherknoten aufgrund des Übergangsverluststroms ernste Probleme. Weitere Skalierung führt zur Zunahme einer Nichtübereinstimmung der Schwellenspannung, weil die Anzahl der Verunreinigungen in dem Kanal des miniaturisierten MOS-Transistors erheblich schwankt. Ferner wird der Übergangsverluststrom ebenfalls erhöht, weil das elektrische Feld in der Diffusionsschicht aufgrund der Miniaturisierung stärker wird. Aufgrund der Vorrichtungsvariationen wie oben beschrieben wird die effektive Signalamplitude zu dem Zeitpunkt, wenn die Daten aus der Speicherzelle gelesen werden, reduziert, und das Risiko, dass die Daten fälschlicherweise ausgelesen werden, wenn die Signale durch den Leseverstärker verstärkt werden, wird erhöht.

Dementsprechend wird zur Verbesserung des Betriebsspielraums des DRAMs, wie oben beschrieben, die Technologie des oben beschriebenen Patentdokuments 1 in Betracht gezogen. Da jedoch bei der Technologie des Patentdokuments 1 das Prüfbit von 3 Bits für das Datenbit von 4 Bits vorgesehen ist, wird der Bereich der Speicherzelle um 75% im Vergleich zu dem Fall erhöht, in dem die Fehlerkorrektur durch die ECC-Schaltungen nicht angewendet wird. Der DRAM-Chip mit einer derartig großen Bereichs-Penalty ist schwierig auf kostenbewusste Produkte, wie zum Beispiel einen Server, einen Personalcomputer (PC) und elektrische Geräte, anzuwenden. Deshalb ist es erwünscht, dass das ECC-System, bei dem ein Prüfbit von ungefähr 8 Bits für ein Datenbit von 64 Bits vorgesehen ist, für den DRAM verwendet wird, so dass die Bereichs-Penalty der Speicherzelle auf ungefähr 10% heruntergedrückt wird, um die Zunahme von Chipbereich und -kosten zu reduzieren.

Inzwischen ist es zum Betreiben der ECC-Schaltungen unter Verwendung einer großen Anzahl von Bits, wie oben beschrieben, notwendig, eine große Anzahl von Bits von dem Leseverstärker zu den ECC-Schaltungen zu bringen. In einem solchen Fall werden der Energieverbrauch und die Verdrahtungsverzögerung, die in dieser Verdrahtung auftreten, auf ein unakzeptables Niveau erhöht. Deshalb ist es erwünscht, dass die ECC-Schaltungen nahe der Leseverstärkerschaltung angeordnet sind, um den Energieverbrauch und die Verdrahtungsverzögerung zu reduzieren.

Bei der Technologie des Patentdokuments 1 wird jedoch erwartet, dass es praktisch schwierig ist, die ECC-Schaltung nahe der Leseverstärkerschaltung anzuordnen. Einer der Faktoren davon ist, dass, da bei der Technologie des Patentdokuments 1 das ECC-System verwendet wird, in dem das Prüfbit von 3 Bits für das Datenbit von 4 Bits vorgesehen ist, der Bereich der ECC-Schaltung vergrößert ist. Dementsprechend ist, wenn ein derartiger Aufbau auf den DRAM angewendet wird und die ECC-Schaltung und der Leseverstärker nahe beieinander angeordnet werden, der Bereich der so genannten direkten peripheren Schaltungen vergrößert, und als Ergebnis ist der Chipbereich in unerwünschter Weise vergrößert.

Ein weiterer Faktor dafür ist, dass, obwohl bei der Technologie des Patentdokuments 1 die ECC-Schaltungen für die normalen Speicherzellen, wie in 21 gezeigt, bereitgestellt sind, die ECC-Schaltung nicht für die redundanten Speicherzellen vorgesehen ist. In einem solchen Fall muss, wenn die Daten der normalen Speicherzelle für die Daten der redundanten Speicherzelle substituiert werden sollen, das Schalten der Pfade durchgeführt werden, indem ein Multiplexer oder dergleichen auf dem Pfad von der Leseverstärkerschaltung zu den ECC-Schaltungen angeordnet wird.

Deshalb muss ein Bereich zum Anordnen des Multiplexers auf dem Gestaltung zwischen dem Leseverstärker und der ECC-Schaltung vorgesehen sein, und in diesem Fall können der Leseverstärker und die ECC-Schaltung nicht nahe beieinander angeordnet werden. Ferner ist, da mehrere Leseverstärkerschaltungen getrennt in einem Chip im DRAM angeordnet sind, falls der Multiplexer wie oben beschrieben angeordnet ist, der Bereich der direkten peripheren Schaltungen einschließlich des Verdrahtungsbereiches derselben bedeutend vergrößert. Folglich ist es schwierig, die Leseverstärkerschaltung und die ECC-Schaltung nahe beieinander anzuordnen. Überdies verursacht die Verzögerungszeit aufgrund des Multiplexers und seiner Verdrahtung die Verschlechterung der Vorgangsgeschwindigkeit.

Die vorliegende Erfindung ist im Licht der oben beschriebenen Probleme gemacht worden. Die obigen und weiteren Aufgaben und neuen Charakteristika der vorliegenden Erfindung werden aus der Beschreibung dieser Spezifikation und den beigefügten Zeichnungen ersichtlich.

Die typischen der dieser Anmeldung offenbarten Erfindungen werden im Folgenden kurz beschrieben.

Die Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung umfasst: mehrere Speicher-Arrays, die jeweils mehrere Wortleitungen, mehrere Bitleitungen und mehrere Speicherzellen haben; und Leseverstärker-Arrays, die so angeordnet sind, dass sie den Speicher-Arrays entsprechen, wobei Fehlerkorrektur-Code-Schaltungen nahe den Leseverstärker-Arrays angeordnet sind. Ferner führt die Fehlerkorrektur-Code-Schaltung die Fehlerkorrektur der zu jedem Leseverstärker in dem Leseverstärker-Array gelesenen Daten aus. Ein derartiger Aufbau ist geeignet für das System, bei dem die Fehlerkorrektur durchgeführt wird, wenn ein Aktivierungsbefehl eingegeben wird.

Weiterhin kann, da das Leseverstärker-Array und die Fehlerkorrektur-Code-Schaltung nahe beieinander angeordnet sind, der Energieverbrauch, der für die Ladung und Entladung in der Verdrahtung zwischen diesen erforderlich ist, reduziert werden. Zusätzlich kann die Penalty der Vorgangsgeschwindigkeit aufgrund der Verzögerungszeit der Verdrahtung ebenfalls reduziert werden. Noch weiter kann, da die Integrationsdichte erhöht werden kann, weil sie nahe beieinander liegen, die Bereichs-Penalty verringert werden.

Übrigens ist zusätzlich zu dem System, bei dem die Fehlerkorrektur in einem Zyklus des Aktivierungsbefehls (Reihenbefehls) durchgeführt wird, das System, bei dem die Fehlerkorrektur gemäß einem Spaltenbefehl durchgeführt wird, auch verfügbar. Bei einem derartigen System des Spaltenbefehls kann die Fehlerkorrektur-Code-Schaltung in den so genannten indirekten peripheren Schaltungen angeordnet sein. Deshalb kann die Bereichs-Penalty im Vergleich zu dem System des Reihenbefehls verringert werden. Jedoch, obwohl das System des Reihenbefehls auf dem Zyklus von einigen zehn ns basiert, basiert das System des Spaltenbefehls auf dem Zyklus von ungefähr einigen ns. Deshalb ist die Penalty, die dem Vorgangszyklus des gesamten Chips gegeben wird, sehr groß. Dementsprechend können die Vorgangszyklus-Penalty und die Bereichs-Penalty wirksam reduziert werden, wenn das System des Reihenbefehls angewendet wird, und dann sind das Leseverstärker-Array und die Fehlerkorrektur-Code-Schaltungen eng beieinander angeordnet.

Auch umfasst die Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung: ein redundantes Speicher-Array, das in den mehreren Speicher-Arrays eingeschlossen ist, wobei die Fehlerkorrektur-Code- Schaltung nahe dem Leseverstärker-Array des redundanten Speicher-Arrays angeordnet ist. Durch dieses Mittel können die Ausbeute und Zuverlässigkeit des Chips sowohl von dem Ausfallersatz mittels der Fehlerkorrektur-Code-Schaltungen als auch dem Ausfallersatz mittels der Redundanzsubstituierung her verbessert werden. Außerdem ist, da die Fehlerkorrektur-Code-Schaltung zur Verwendung nur durch das redundante Speicher-Array vorgesehen ist, der Pfadschaltkreis oder dergleichen zwischen dem Leseverstärker und der Fehlerkorrektur-Code-Schaltung, der erforderlich ist, wenn die exklusive Fehlerkorrektur-Code-Schaltung nicht vorgesehen ist und die Fehlerkorrektur-Code-Schaltung des normalen Speicher-Arrays gemeinsam verwendet wird, unnötig. Folglich wird es möglich, die Fehlerkorrektur-Code-Schaltungen leicht nahe dem Leseverstärker-Array anzuordnen.

Es ist zu beachten, dass es, da das redundante Speicher-Array eine exklusive Fehlerkorrektur-Code-Schaltung hat, wünschenswert ist, dass die Redundanzsubstituierung des redundanten Speicher-Arrays und des normalen Speicher-Arrays in Einheiten eines Speicher-Arrays durchgeführt wird. Ferner ist es bei dieser Substituierung in Einheiten eines Speicher-Arrays bevorzugt, das System einzusetzen, bei dem das Verbindungsziel des Eingabe-/Ausgabepuffers aus der E/A-Leitung, die mit dem normalen Speicher-Array verbunden ist, und der E/A-Leitung, die mit dem redundanten Speicher-Array verbunden ist, durch einen Multiplexer ausgewählt wird.

Insbesondere kann die oben beschriebene Fehlerkorrektur-Code-Schaltung aus mehreren Unterschaltungen ausgebildet sein, die auf eine Eins-zu-Eins-Weise nahe den jeweiligen Leseverstärkerschaltungen angeordnet sind. Ferner können die mehreren oben beschriebenen Unterschaltungen in mehrere erste Unterschaltungen und mehrere zweite Unterschaltungen klassifiziert sein. In diesem Fall entspricht die erste Unterschaltung jeder Leseverstärkerschaltung des Datenbits, und sie hat die Funktion, ein Prüfbit basierend auf den zu dem Leseverstärker gelesenen Daten zu erzeugen und die zu dem Leseverstärker gelesenen Daten zu korrigieren, wenn ein Fehler in den Daten vorhanden ist. Andererseits entspricht die zweite Unterschaltung jedem Leseverstärker des Prüfbits, und sie hat die Funktion, einen Wert des Prüfbits, der in der ersten Unterschaltung erzeugt worden ist, und einen Wert des Prüfbits, der vorab erzeugt und gespeichert worden ist, zu vergleichen und zu überprüfen und das Ergebnis des Vergleichs, der die Anwesenheit/Abwesenheit des Fehlers zeigt, an die erste Unterschaltung zu übertragen. Mit einem derartigen Schaltungsaufbau kann das Leseverstärker-Array nahe den Fehlerkorrektur-Code-Schaltungen in einem effizienten Gestaltung angeordnet sein.

Die durch typische Aspekte der vorliegenden Erfindung erhaltenen Wirkungen werden nachstehend kurz beschrieben. Das heißt, es ist möglich, die Bereichs-Penalty und die Vorgangszyklus-Penalty, die durch Bereitstellen einer Fehlerkorrektur-Code-Schaltung in einer Halbleiterspeichervorrichtung verursacht werden, effizient zu reduzieren.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

1A ist eine Draufsicht, die ein Beispiel für den Aufbau eines gesamten Chips in einer Halbleiterspeichervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung zeigt;

1B ist eine Draufsicht, die ein Beispiel für den Aufbau einer Speicherbank in 1A in einer Halbleiterspeichervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung zeigt;

2A ist ein schematisches Diagramm, das ein Beispiel für den Aufbau um ein Speicher-Array herum einschließlich einer Fehlerkorrektur-Code-Schaltung in der in 1 gezeigten Halbleiterspeichervorrichtung zeigt;

2B ist ein Ablaufdiagramm, das ein Betriebsbeispiel für den Aufbau in 2B in der in 1 gezeigten Halbleiterspeichervorrichtung zeigt;

3 ist ein Schaltplan, der ein Beispiel für den Aufbau des Speicher-Arrays in der in 1 gezeigten Halbleiterspeichervorrichtung zeigt;

4 ist eine Draufsicht, die ein Beispiel für die detaillierte Beziehung in dem Gestaltung des Leseverstärker-Arrays, des Unterworttreiber-Arrays und der Fehlerkorrektur-Code-Schaltung in der in 1 gezeigten Halbleiterspeichervorrichtung zeigt;

5 ist ein Blockdiagramm, das ein Beispiel für den Aufbau zeigt, der einen redundanten Bereich in der Speicherbank in der in 1 gezeigten Halbleiterspeichervorrichtung hat;

6A ist ein Diagramm, das ein Beispiel für den Schaltungsaufbau des Multiplexers in dem Aufbau in 5 zeigt;

6B ist ein Diagramm, das ein Beispiel für den Schaltungsaufbau des Sicherungsblocks in dem Aufbau in 5 zeigt;

7 ist ein Blockdiagramm, das ein weiteres Beispiel für den Aufbau zeigt, der einen redundanten Bereich in der Speicherbank in der in 1 gezeigten Halbleiterspeichervorrichtung hat;

8 ist ein schematisches Diagramm, das ein Beispiel für die detaillierte Verbindung zwischen dem Leseverstärker-Array und der Fehlerkorrektur-Code-Schaltung in der in 1 gezeigten Halbleiterspeichervorrichtung zeigt;

9 ist ein Schaltplan, der ein Beispiel für den detaillierten Aufbau des Leseverstärkers und der ECC-Unterschaltung für ein Datenbit in dem Aufbaubeispiel in 8 zeigt;

10 ist ein Schaltplan, der ein Beispiel für den detaillierten Aufbau des Leseverstärkers und der ECC-Unterschaltung für ein Prüfbit in dem Aufbaubeispiel in 8 zeigt;

11 ist ein Schaltplan, der ein Beispiel für den Aufbau eines Querbereiches in der in 1 gezeigten Halbleiterspeichervorrichtung zeigt;

12A ist ein erläuterndes Diagramm einer Paritätsprüfungsmatrix, die in der Fehlerkorrektur-Code-Schaltung in der in 1 gezeigten Halbleiterspeichervorrichtung verwendet wird;

12B ist ein erläuterndes Diagramm von jedem Element in der Paritätsprüfungsmatrix in 12A, die in der Fehlerkorrektur-Code-Schaltung in der in 1 gezeigten Halbleiterspeichervorrichtung verwendet wird;

13 ist ein Diagramm, das ein Beispiel für das Gestaltung des Speicher-Arrays in der in 1 gezeigten Halbleiterspeichervorrichtung zeigt;

14 ist ein Diagramm, das ein Beispiel für den Querschnittsaufbau entlang der Linie A-A' in dem Gestaltung in 13 zeigt;

15 ist ein Diagramm, das ein Beispiel für das Gestaltung des Speicher-Arrays zeigt, das unterschiedlich von jenem von 13 ist;

16 ist ein Schaltplan, der ein Beispiel für den Aufbau des Unterworttreiber-Arrays in der in 1 gezeigten Halbleiterspeichervorrichtung zeigt;

17 ist ein Blockdiagramm, das ein weiteres Beispiel für den Aufbau zeigt, der einen redundanten Bereich in der Speicherbank in der in 1 gezeigten Halbleiterspeichervorrichtung hat;

18 ist ein Schaltplan, der ein Beispiel für den Aufbau des Multiplexers in dem Aufbaubeispiel in 17 zeigt;

19A ist ein Wellenformdiagramm, das ein Beispiel für die Vorgang in dem Aufbaubeispiel in 18 zeigt, bei welcher der Redundanzersatz nicht durchgeführt wird;

19B ist ein Wellenformdiagramm, das ein Beispiel für die Vorgang in dem Aufbaubeispiel in 18 zeigt, bei welcher der Redundanzersatz durchgeführt wird;

20 ist ein schematisches Diagramm, das ein Modifizierungsbeispiel für das Gestaltung der Fehlerkorrektur-Code-Schaltungen in dem in 4 gezeigten Aufbaubeispiel zeigt; und

21 ist ein schematisches Diagramm, das ein Beispiel für den Aufbau einer herkömmlichen Halbleiterspeichervorrichtung zeigt, die vor der vorliegenden Erfindung geprüft worden ist.

BESCHREIBUNGEN DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Nachtend werden Ausführungsformen der vorliegenden Erfindung detailliert unter Bezugnahme auf die beigefügten Zeichnungen beschrieben. Es ist zu beachten, dass in allen Zeichnungen zum Beschreiben der Ausführungsform Komponenten mit derselben Funktion durch dieselben Bezugszeichen bezeichnet werden und auf ihre wiederholte Beschreibung verzichtet wird. Auch ist in den Zeichnungen einem Gate des PMOS-Transistors eine Pfeilmarkierung hinzugefügt, um diesen von dem NMOS-Transistor zu unterscheiden. Weiterhin kann, obwohl die Verbindung des Substratpotentials des MOS-Transistors in den Zeichnungen nicht besonders beschrieben ist, irgendeine Verbindungsmethode eingesetzt werden, so lange MOS-Transistoren normal betrieben werden können.

1 ist eine Draufsicht, die ein Beispiel für einen Chipaufbau in einer Halbleiterspeichervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung zeigt, bei der 1A ein Beispiel für den Aufbau des gesamten Chips zeigt und 1B ein Beispiel für den Aufbau einer Speicherbank in 1A zeigt.

Die in 1 gezeigte Halbleiterspeichervorrichtung ist ein DRAM. Der gesamte Aufbau seines Speicherchips CHIP ist grob unterteilt in beispielsweise eine Steuerschaltung CNTL, Eingangs-/Ausgangsschaltungen DQC und Speicherbänke BANK, wie in 1A gezeigt. Taktgeber-, Adressen- und Steuersignale werden von außerhalb des Speicherchips CHIP in die Steuerschaltung CNTL eingegeben, in welcher der Betriebsmodus des Speicherchips CHIP bestimmt wird und eine Vordekodierung der Adresse oder dergleichen durchgeführt wird. Die Eingabe-/Ausgabeschaltung DQC hat einen Eingabe-/Ausgabepuffer und andere, in die Schreibdaten von außerhalb des Speicherchips CHIP eingegeben werden und von denen Lesedaten an außerhalb des Speicherchips CHIP ausgegeben werden.

In der Speicherbank BANK sind beispielsweise mehrere Speicher-Arrays ARY in einem Array von Reihen und Spalten angeordnet, wie in 1B gezeigt, und ein Leseverstärker-Array SAA, ein Unterworttreiber-Array SWDA, eine Fehlerkorrektur-Code-Schaltung ECC und ein Querbereich XP sind um jedes Speicher-Array ARY herum angeordnet. Zusätzlich sind in der Peripherie der Speicherbank BANK Spalten-Dekodierer YDEC und ein Hauptverstärker-Array MAA parallel zu dem Leseverstärker-Array SAA angeordnet, und Reihen-Dekodierer XDEC und Array-Steuerschaltungen ACC sind parallel zu dem Unterworttreiber-Array SWDA angeordnet.

2 zeigt einen Aufbau um das Speicher-Array herum und die Vorgang des Speicher-Arrays in der in 1 gezeigten Halbleiterspeichervorrichtung, bei welcher 2A ein schematisches Diagramm ist, das ein Beispiel für den Aufbau um das Speicher-Array herum einschließlich der Fehlerkorrektur-Code-Schaltung zeigt, und 2B ein Ablaufdiagramm zur Erläuterung des Vorgangsbeispiels in 2A ist. Bei der in 2A gezeigten Halbleiterspeichervorrichtung ist eine Fehlerkorrektur-Code-Schaltung ECC an dem Leseverstärker-Array SAA angebracht, das nahe dem Speicher-Array ARY auf eine Eins-zu-Eins-Weise angeordnet ist. In diesem Fall ist ECC eine Schaltung, die eine Fehlerkorrekturfähigkeit von 1 Bit hat.

Es ist zu beachten, dass das Leseverstärker-Array SAA im Allgemeinen auch eine direkte periphere Schaltung genannt wird und die für das Leseverstärker-Array SAA bereitgestellte Fehlerkorrektur-Code-Schaltung ECC auch zu der direkten peripheren Schaltung gehört. Inzwischen werden Adressenschaltungen, wie zum Beispiel XDEC und YDEC, und Datenschaltungen, die zu der äußeren Anschlussseite des Chips gehören, als MAA, im Allgemeinen indirekte periphere Schaltungen genannt.

Das Speicher-Array ARY ist aufgeteilt in ein Array für ein Datenbit (DATENBIT) und ein Array für ein Prüfbit (PRÜF-ARRAY), und ein ECC-Block (ECC-BLOCK) ist aus einem Datenbit von 64 Bits und einem Prüfbit von 9 Bits gebildet. Bei diesem Aufbau wird durch einen Array-Vorgang der gesamte ECC-Block zu dem Leseverstärker-Array SAA gelesen, und die Fehlerprüfung und -korrektur werden in der Fehlerkorrektur-Code-Schaltung ECC durchgeführt. Da die Fehlerkorrektur durch die ECC durchgeführt wird, kann der Chipbetriebsspielraum vergrößert werden, selbst wenn die Speicherzelle miniaturisiert und die Vorrichtungsvariation vergrößert ist. Ferner kann, da das Prüfbit nur 9 Bits für eine große Anzahl von Bits von 64 Bits hat, die Bereichs-Penalty der Speicherzelle oder dergleichen reduziert werden.

Als Nächstes wird ein Beispiel für den Betrieb der Halbleiterspeichervorrichtung unter Bezugnahme auf 2B beschrieben. Der Betrieb in dem Chip nach dem Aktivierungsbefehl, jener nach dem Lese-/Schreibbefehl und jener nach dem Vorladebefehl sind in 2B gezeigt. Das Merkmal dieses Betriebsbeispiels liegt darin, dass die Fehlerkorrektur-Code-Schaltung ECC nach dem Aktivierungsbefehl und dem Vorladebefehl betrieben wird.

Als Fluss des externen Befehls wird die Bank als Erstes durch den Aktivierungsbefehl aktiviert und die Daten werden mit der Bank durch den Lese-/Schreibbefehl ausgetauscht. Danach wird die Bank durch den Vorladebefehl inaktiviert. Als Reaktion auf diesen Fluss wird in dem Chip durch den Aktivierungsbefehl die Wortleitung aktiviert, und ein Signal wird zu der Bitleitung ausgelesen. Anschließend werden nach Verstärken des gelesenen Signals in dem Leseverstärker die Fehlerprüfung und Korrektur der Daten in dem Leseverstärker in der ECC durchgeführt. Zu diesem Zeitpunkt wird, wenn der Lese-/Schreibbefehl eingegeben wird, die Spaltenauswahlleitung aktiviert, um die fehlerkorrigierten Daten aus dem Leseverstärker zu lesen oder um neue Daten in den Leseverstärker zu schreiben. Dann wird, wenn der Vorladebefehl eingegeben wird, in der ECC das Prüfbit erzeugt, und das erzeugte Prüfbit wird in die Speicherzelle für das Prüfbit geschrieben. Danach wird die Wortleitung inaktiviert, um die Bitleitung vorzuladen.

Wie oben bei dem Aufbau und Vorgang in 2 beschrieben, ist die ECC für den Leseverstärker vorgesehen, und die Fehlerkorrektur wird durchgeführt, wenn der Aktivierungsbefehl eingegeben wird. Da der Zyklus des Aktivierungsvorgangs ungefähr 60 ns beträgt, kann die Penalty, die dem Vorgangszyklus aufgrund der Verzögerung von einigen ns, die in der Fehlerkorrektur-Code-Schaltung ECC erzeugt werden, gegeben wird, vorteilhaft reduziert werden. Deshalb können die Zeitsteuerungsspezifikationen erreicht werden, die jenen des DRAMs äquivalent sind, der nicht mit der Fehlerkorrektur-Code-Schaltung versehen ist. Inzwischen wird in dem Fall, in dem die ECC in den indirekten peripheren Schaltungen angeordnet ist und die Fehlerkorrektur zum Zeitpunkt des Lese-/Schreibvorgangs durchgeführt wird, wie bei der herkömmlichen Technologie, da die Penalty von einigen ns zu dem Vorgangszyklus von ungefähr 5 ns hinzugefügt wird, die Vorgangsgeschwindigkeit weitgehend reduziert.

3 ist ein Schaltplan, der ein Beispiel für den Aufbau des Speicher-Arrays in der in 1 gezeigten Halbleiterspeichervorrichtung zeigt. Wie in 3 gezeigt, ist das Speicher-Array ARY aus mehreren Speicherzellen MC zusammengesetzt. Jede Speicherzelle MC ist eine DRAM-Speicherzelle und ist aus einem MOS-Transistor (Speicherzellentransistor) und einem Kondensator Cs zusammengesetzt. Von Source und Drain des Speicherzellentransistors ist die eine mit einer Bitleitung BLT oder einer Bitleitung BLB verbunden, und die andere von Source und Drain des Speicherzellentransistors ist mit einem Speicherknoten SN verbunden. Auch ist eines seiner Gates mit einer Wortleitung WL verbunden.

Ein Anschluss des Kondensators Cs ist mit dem Speicherknoten SN verbunden, und sein anderer Anschluss ist mit einer gemeinsamen Platte PL verbunden. Es ist zu beachten, dass die Bitleitungen BLT und BLB als ein Bitleitungspaar (komplementäre Bitleitungen) fungieren und mit demselben Leseverstärker SA verbunden sind. Das Leseverstärker-Array SAA und die Fehlerkorrektur-Code-Schaltung ECC sind wechselweise über und unter dem Speicher-Array ARY angeordnet, und sie sind mit dem Bitleitungspaar BLT/BLB in den oberen und unteren Speicher-Arrays ARY verbunden und werden gemeinsam verwendet. Dementsprechend sind in jedem von den Leseverstärker-Arrays SAA die angrenzenden Leseverstärker SA in einem Abstand angeordnet, der gleich dem Zwischenraum eines Bitleitungspaars ist.

Bei dem Aufbau wie oben beschrieben können, da die Teilung zwischen Leseverstärkern SA gelockert ist, die Leseverstärker leicht angeordnet werden und die Miniaturisierung erreicht werden. Auch kann, obwohl später detailliert unter Bezugnahme auf 8 und andere beschrieben, die Teilung zwischen ECC-Unterschaltungen in ähnlicher Weise gelockert werden, wenn die ECC-Unterschaltungen angeordnet sind, um jeder SA auf eine Eins-zu-Eins-Weise zu entsprechen. Deshalb wird die Gestaltung erleichtert und kann die Miniaturisierung erreicht werden. Auch ist, da die ECC nahe dem SA angeordnet ist, die Verdrahtung zwischen ihnen kurz und der Ladungs-Entladungs-Energieverbrauch der Verdrahtung klein. Andererseits muss im Fall der Verwendung des ECC-Systems, bei dem die ECC in den indirekten peripheren Schaltungen angeordnet ist und das Prüfbit für eine derartig große Anzahl von Bits vorgesehen ist, eine große Anzahl von Langstreckenverdrahtungen auf dem Chip angeordnet werden. Deshalb ist der Energieverbrauch erhöht.

4 ist eine Draufsicht, die ein Beispiel für die detaillierte Beziehung in der Gestaltung des Leseverstärker-Arrays, des Unterworttreiber-Arrays und der Fehlerkorrektur-Code-Schaltung in der in 1 gezeigten Halbleiterspeichervorrichtung zeigt. Wie in 4 gezeigt, sind die Leseverstärker SA des Leseverstärker-Arrays SAA und die Fehlerkorrektur-Code-Schaltung ECC wechselweise über und unter dem Speicher-Array ARY angeordnet und sind gemeinsam mit den Bitleitungspaaren BLT/BLB der oberen und unteren Speicher-Arrays ARY verbunden.

In ähnlicher Weise sind die Unterworttreiber SWD in dem Unterworttreiber-Array SWDA wechselweise rechts und links des Speicherarrays ARY angeordnet und sind gemeinsam mit den Wortleitungen WL in den rechten und linken Speicher-Arrays ARY verbunden. Bei einem derartigen Aufbau kann die Teilung zwischen den Unterworttreibern SWD in dem Unterworttreiber-Array SWDA auf die zweifache Teilung zwischen den Wortleitungen WL in dem Speicher-Array ARY ausgedehnt werden. Dementsprechend kann die Miniaturisierung erleichtert werden.

Auch ist in dem Leseverstärker-Array SAA eine lokale E/A-Leitung LIO angeordnet, und LIO ist mit einer Haupt-E/A-Leitung MIO durch einen Schalter SW in dem Querbereich XP verbunden. Bei dem Lesevorgang werden die Daten in dem Leseverstärker SA, deren Fehler unter Verwendung der ECC korrigiert wird, über LIO und MIO zu dem Äußeren des Chips gelesen, und bei dem Schreibvorgang werden Daten von außerhalb des Chips über MIO und LIO zu dem Leseverstärker SA geschrieben.

5 ist ein Blockdiagramm, das ein Beispiel für den Aufbau zeigt, der einen redundanten Bereich in der Speicherbank in der in 1 gezeigten Halbleiterspeichervorrichtung hat. Obwohl in der Speicherbank BANK im Allgemeinen einige zehn Speichermatten MAT eingeschlossen sind, ist zur Vereinfachung der Beschreibung in 5 der Fall gezeigt, wo zwei Speichermatten MAT aus MAT0 und MAT1 angeordnet sind. Die normalen Speicher-Arrays ARY0 bis ARY7 und die redundanten Speicher-Arrays RARY0 und RARY1 haben den entsprechenden Leseverstärker-Array SAA und die entsprechende Fehlerkorrektur-Code-Schaltung ECC. Zur Vereinfachung der Beschreibung haben sie jedoch nicht den Aufbau, bei dem das Leseverstärker-Array SAA gemeinsam mit den Speicherarrays ARY, wie in 4 gezeigt, verbunden ist. Ferner gehören in 5 ARY0 bis ARY3 und RARY0 zu der Speichermatte MAT0, und ARY4 bis ARY7 und RARY1 gehören zu der Speichermatte MAT1.

Bei einem derartigen Aufbau kann beispielsweise, wenn ein Fertigungsausfall, der nicht durch die ECC ersetzt werden kann, in einem Speicher-Array ARY in einer bestimmten Speichermatte MAT auftritt, der Ausfall durch Substituierung des gesamten entsprechenden Arrays ARY für das redundante Speicherarray ARY in der gleichen Speichermatte MAT ersetzt werden. Überdies kann, da das redundante Speicher-Array RARY getrennt von den normalen Speicher-Arrays ARY vorgesehen ist und die unabhängige Fehlerkorrektur-Code-Schaltung ECC für das Leseverstärker-Array SAA des redundanten Speicher-Arrays RARY vorgesehen ist, der Multiplexer zwischen dem redundanten Leseverstärker und der ECC, der bei der herkömmlichen Technologie erforderlich ist, beseitigt werden. Dementsprechend ist es möglich, die Reduzierung des Schaltungsbereiches und des Verdrahtungsbereiches zu erreichen.

Es ist zu beachten, dass die Fehlerkorrektur-Code-Schaltung ECC in 5 einen Fehler korrigieren kann, falls der Fehler in 1 Bit von 64 Bits vorhanden ist. Sie kann den Fehler jedoch nicht korrigieren, falls der Fehler in mehreren Bits vorhanden ist. Auch entsprechen bei dem Fehlerkorrekturverfahren gemäß der vorliegenden Ausführungsform ECC und SAA einander in einer Eins-zu-Eins-Weise, und das Verdrahtungsmuster der ECC-Abschnitte unterscheidet sich für jeden SA im SAA. Deshalb kann die Substituierung in Einheiten eines Leseverstärkers, das heißt, dass der normale Leseverstärker, der mit einem Fehlerbit verbunden ist, für den redundanten Leseverstärker substituiert wird, nicht leicht durchgeführt werden. Dementsprechend wird, wenn die Fehlerkorrektur nicht durch Verwendung der ECC durchgeführt werden kann, die Substituierung in Einheiten eines Speicher-Arrays, bei welchem die Fehlerkorrektur erforderlich ist, durchgeführt. Durch dieses Mittel kann der Redundanzersatz durchgeführt werden, während die Fehlerkorrektur verwendet wird. Auch kann, da das redundante Speicher-Array vorbereitet ist, den Ersatz durchzuführen, der Defekt, der bei der Fertigung der Produkte auftritt, ersetzt und die Ausbeute des Chips verbessert werden.

Wie oben beschrieben, ist, da der Redundanzersatz in Einheiten eines Speicher-Arrays entsprechend der ECC durchgeführt wird, ein Multiplexer MUX in einem früheren Stadium des Eingabe-/Ausgabepuffers DQ angeordnet, und eine E/A-Leitung, die mit dem normalen Speicher-Array ARY verbunden ist, und eine E/A-Leitung, die mit dem redundanten Speicher-Array RARY verbunden ist, sind mit den Multiplexer MUX in dem Aufbaubeispiel von 5 verbunden. Wenn der DRAM den Aktivierungsbefehl erhält, wird die Wortleitung in einer Speichermatte (beispielsweise MAT0) ausgewählt, und Daten werden zu dem Leseverstärker-Array SAA aus allen Speicher-Arrays (beispielsweise ARY0 bis ARY3 und RARY0) in der Speichermatte gelesen. In den normalen Speicher-Arrays (beispielsweise ARY0 bis ARY3) werden die zu dem SAA gelesenen Daten durch die Spaltenauswahlleitung YS ausgewählt, die von dem Spaltendekodierer YDEC ausgegeben wird, und dann zu den Haupt-E/A-Leitungen MIO0 bis MIO3 gelesen. Auch in dem redundanten Speicher-Array (beispielsweise RARY0) werden die Daten zu der redundanten Haupt-E/A-Leitung RMIO gelesen.

Die zu MIO0 bis MIO3 und RMIO gelesenen Daten werden durch den Hauptverstärker MA verstärkt und dann zu den normalen globalen E/A-Leitungen GIO0 bis GIO3 und der redundanten globalen E/A-Leitung RGIO ausgegeben. In diesem Fall, wenn kein Ausfall eines Hängenbleibens in ARY0 bis ARY3 auftritt und der Redundanzersatz nicht durchgeführt wird, gehen die Daten auf GIO0 bis GIO3 durch den Multiplexer MUX und werden durch die Eingabe-/Ausgabepuffer DQ0 bis DQ3 direkt nach außerhalb des Chips ausgegeben. Inzwischen wird, wenn der Redundanzersatz durchgeführt wird, irgendeine der Redundanzauswahlleitungen RN0 bis RN3 aktiviert, und die Daten von irgendeiner von GIO0 bis GIO3 werden für die Daten von RGIO durch MUX substituiert. Ferner wird die Anzahl der Speicher-Arrays ARY, die in jeder Speichermatte MAT zu ersetzen sind, vorab in dem Sicherungsblock FB programmiert.

Wenn der Aktivierungsbefehl in den DRAM eingegeben wird, werden die Mattenauswahlsignale MS0 bis MS31 entsprechend den Speichermatten MAT0 bis MAT31 aus dem Reihenadressen-Vordekodierer XPD zu FB eingegeben. Dann wird das Speicher-Array, das in der Speichermatte entsprechend dem eingegebenen Auswahlsignal zu ersetzen ist, basierend auf der Sicherungsinformation in FB bestimmt, und das Redundanzauswahlsignal RN entsprechend dem Speicher-Array wird aktiviert. Durch dieses Mittel kann beispielsweise ARY0 durch RARY0 in MAT0 ersetzt werden, und ARY6 kann durch RARY1 in MAT1 ersetzt werden. Es ist zu beachten, dass in diesem Fall der Fall des Redundanzersatzes, der bei dem Lesevorgang aus dem Speicher-Array durchgeführt wird, beschrieben worden ist. Jedoch wird der Redundanzersatz natürlich auch bei dem Schreibvorgang zu dem Speicher-Array auf die gleiche Weise durchgeführt.

6 ist ein Diagramm, das ein Detail der internen Schaltungen in dem Aufbau in 5 zeigt, bei dem 6A ein Diagramm ist, das ein Beispiel für den Schaltungsaufbau des Multiplexers zeigt, und 6B ein Diagramm ist, das ein Beispiel für den Schaltungsaufbau des Sicherungsblocks zeigt. Wie in 6A gezeigt, ist der Multiplexer MUX aus Durchgangstransistoren zusammengesetzt und so angeordnet, dass er dem Eingabe-/Ausgabepuffer DQ entspricht. Wenn das Redundanzauswahlsignal (beispielsweise RN0), das aus dem Sicherungsblock FB ausgegeben wird, in einem aktivierten Zustand ist, ist die redundante globale E/A-Leitung (beispielsweise RGIO) mit dem Eingabe-/Ausgabepuffer DQ verbunden, und wenn es in einem inaktivierten Zustand ist, ist die normale globale E/A-Leitung (beispielsweise GIO0) mit dem Eingabe-/Ausgabepuffer DQ verbunden.

Wie in 6B gezeigt, werden Sicherungen entsprechend jeweiligen Speicher-Arrays ARY in der Speichermatte MAT in dem Sicherungsblock FB vorgesehen. Insbesondere ist in jeder Speichermatte MAT die Sicherung FUSE entsprechend dem Speicher-Array ARY, in dem der Ersatz durchgeführt werden soll, unterbrochen, und wenn das Mattenauswahlsignal MS aktiviert ist, wird das Redundanzauswahlsignal RN entsprechend dem ARY, in dem der Ersatz durchgeführt werden soll, in der Speichermatte MAT entsprechend MS aktiviert. 6B zeigt den Fall, in dem RN0 aktiviert ist, wenn MS0 aktiviert ist, und RN2 aktiviert ist, wenn MS30 aktiviert ist.

7 ist ein Blockdiagramm, das ein weiteres Beispiel für den Aufbau zeigt, der einen redundanten Bereich in der Speicherbank in der in 1 gezeigten Halbleiterspeichervorrichtung hat. Der Unterschied zu dem Beispiel in 5 liegt in der Verbindung zwischen der normalen globalen E/A-Leitung GIO und dem Multiplexer MUX. In der oben beschriebenen 5 sind die normale globale E/A-Leitung GIO und die redundante globale E/A-Leitung RGIO mit jedem Multiplexer MUX entsprechend jedem DQ verbunden. Inzwischen sind bei dem in 7 gezeigten Aufbau angrenzende zwei globale E/A-Leitungen GIO mit einem Multiplexer verbunden. Insbesondere sind GIO0 und GIO1 mit dem Multiplexer MUX von DQ0 verbunden. Auf ähnliche Weise sind die globale E/A-Leitung GIO3 und die redundante E/A-Leitung RGIO mit dem letzten Eingabe-/Ausgabepuffer DQ3 verbunden.

Wenn bei einem derartigen Aufbau ein Ausfall in ARY1 von MAT0 auftritt, wird das Redundanzauswahlsignal RN1 durch den Dekodierer DC dekodiert, das Redundanzdekodiersignal RD0 wird inaktiviert und RD1 bis RD3 werden aktiviert. Dann wird, wenn RD0 in einem inaktivierten Zustand ist, GIO0 mit DQ0 verbunden, und wenn RD1 bis RD3 in einem aktivierten Zustand sind, werden jeweils GIO2 und DQ1, GIO3 und DQ2 sowie RGIO und DQ3 miteinander verbunden. Dementsprechend kann zusätzlich zu dem Vorteil, dass der Redundanzersatz durchgeführt werden kann, während die Fehlerkorrektur angewendet wird, der Vorteil, dass die Vorgangsgeschwindigkeit erhöht werden kann, durch Ausführung der Substituierung in Einheiten eines Speicher-Arrays erreicht werden, in dem die Fehlerkorrektur durchgeführt werden soll, weil die Länge der redundanten globalen E/A-Leitung RGIO gekürzt werden kann.

8 ist ein schematisches Diagramm, das ein Beispiel für die detaillierte Verbindung zwischen dem Leseverstärker-Array und der Fehlerkorrektur-Code-Schaltung in der in 1 gezeigten Halbleiterspeichervorrichtung zeigt. Das Leseverstärker-Array SAA umfasst Leseverstärker SA, in die das Signal von dem Datenbit eingegeben wird und Leseverstärker SA, in die das Signal von dem Prüfbit eingegeben wird. Die Fehlerkorrektur-Code-Schaltung ECC umfasst ECC-Unterschaltungen ECS für ein Datenbit entsprechend den Leseverstärkern SA für ein Datenbit und ECC-Unterschaltungen CKS für ein Prüfbit entsprechend den Leseverstärkern SA für ein Prüfbit. SA und ECS werden auf eine Eins-zu-Eins-Weise betrieben und werden durch die Bitleitungspaare BLTU/BLBU und BLTD/BLBD gemeinsam benutzt, die über und unter SA und ECS angeordnet sind. Es ist zu beachten, dass in 8 64-Bit-Leitungspaare (BLT/BLB0 bis BLT/BLB63), 64 Leseverstärker SA und 64 ECC-Unterschaltungen ECS vorgesehen sind, um dem Signal des Datenbits zu entsprechen, und 9-Bit-Leitungspaare (BLT/BLB64 bis BLT/BLB72), 9 Leseverstärker SA und 9 ECC-Unterschaltungen CKS vorgesehen sind, um dem Signal des Prüfbits zu entsprechen.

Auch ist eine ECC-Freigabeschaltung ECE in dem Querbereich XP angeordnet. In der ECE werden neun Syndromvorbereitungssignale P<0:8> (im Folgenden werden neun Signale von P<0> bis P<8> zusammen als P<0:8> bezeichnet) aktiviert. Das Detail der ECE wird nachstehend unter Bezugnahme auf 11 beschrieben. Das Signal wird von links nach rechts verbreitet, während es in der ECC arithmetisch ausgelöst wird, und dann in die ganz rechte CKS eingegeben, und das Berechnungsergebnis in der CKS wird das Syndrom S<0:8>. Inzwischen wird das Syndrom S<0:8> von rechts nach links verbreitet und wird verwendet, um den Leseverstärker SA zu bestimmen, an dem die Fehlerkorrektur durchgeführt wird.

Die mehreren ECS und CKS können den gleichen Schaltungsaufbau und die gleiche Schaltungsgestaltung haben, obwohl ihr detaillierter Aufbau nachstehend beschrieben wird, und die Verdrahtungsgestaltung des Syndromvorbereitungssignals P<0:8> und des Syndroms S<0:8> ist in jeder ECS oder jeder CKS leicht verschieden. Deshalb kann ihre Gestaltung leicht und effizient ausgebildet werden, um den Leseverstärkern zu entsprechen, und die Reduzierung des Schaltungsbereiches kann erzielt werden.

9 ist ein Schaltplan, der ein Beispiel für den detaillierten Aufbau der Leseverstärker und der ECC-Unterschaltungen für ein Datenbit in dem Aufbaubeispiel von 8 zeigt. Jeder der Leseverstärker SA umfasst ein Transfer-Gate TGC, eine Vorladeschaltung PCC, einen Kreuzkoppelverstärker CC, und einen Lese-/Schreib-Port IOP. Das Transfer-Gate TGC ist eine Schaltung, die den Leseverstärker SA und das Speicher-Array ARY verbindet, wenn ein Leseverstärker-Isoliersignal (SHR-Signal) aktiviert wird. Die Vorladeschaltung PCC gleicht die Bitleitungen BLT und BLB aus, die ein Paar bilden, wenn ein Bitleitungs-Vorladesignal (BLEQ-Signal) aktiviert wird, und sie lädt die Bitleitungen auf ein Bitleitungs-Vorladeniveau VBLR vor. Das Bitleitungs-Vorladeniveau VBLR wird auf einen mittleren Punkt VDL/2 der Bitleitungs-Amplitudenspannung VDL eingestellt (das gleiche Niveau wie die Stromversorgungsspannung VCC von außerhalb des Chips oder das Niveau, das durch Heruntertransformieren der Spannung VCC erhalten wird).

Der Kreuzkoppelverstärker CC ist eine Schaltung, die eine gemeinsame PMOS-Source-Leitung CSP zu der Spannung VDL treibt und eine gemeinsame NMOS-Source-Leitung CNS zu der Erdungsspannung VSS treibt, nachdem ein winziges Lesesignal von der Speicherzelle MC auf den Bitleitungen BLT und BLB erzeugt worden ist, eine von BLT und BLB, die eine höhere Spannung hat, zu VDL und die andere von diesen zu VSS verstärkt, und dann die verstärkte Spannung verriegelt. Der Lese-/Schreib-Port IOP ist eine Schaltung, die lokale IO-Leitungen (LIO-Leitung) LIOT/LIOB und das Bitleitungspaar BLT/BLB verbindet, wenn die Spaltenauswahlleitung YS aktiviert ist. Es ist zu beachten, dass die LIO-Leitungen LIOT/LIOB auf einem Vorladeniveau in einem Bereitschaftszustand gehalten werden, um den Stromverbrauch in dem unausgewählten Leseverstärker-Array SAA zu verhindern.

Die ECC-Unterschaltung ECS für ein Datenbit umfasst ein Transfer-Gate TGC, eine Exklusiv-ODER-Schaltung EXOR, einen Komparator COMP und einen Inverter INV. Die Exklusiv-ODER-Schaltung EXOR hat einen Durchgangstransistoraufbau und wird verwendet, um ein Prüfbit zu erzeugen, das verwendet wird, um ein Syndrom zum Finden des Leseverstärkers zu erzeugen, der einen Fehler in diesem hat. In der EXOR wird der Exklusiv-ODER-Vorgang zwischen den Daten in jedem Leseverstärker SA (das heißt, BLT/BLB) und den Syndromvorbereitungssignalen von links (das heißt, PTI/PBI) durchgeführt, und das Ergebnis davon (das heißt, PTO/PBO) wird zu der ECS auf der rechten Seite übertragen.

Es ist zu beachten, dass, wie oben beschrieben, bei dem Fehlerkorrekturverfahren gemäß dieser Ausführungsform das Prüfbit von 9 Bits zu dem Datenbit von 64 Bits hinzugefügt wird und die Fehlerkorrektur von 1 Bit durchgeführt wird. Die Paritätsprüfungsmatrix für den Gebrauch dabei ist in 12 gezeigt (ein Detail davon wird unten beschrieben), bei der nur 3 Bits der Werte in einem Säulenelement 1 sein können und die anderen 0 sein können. Deshalb sind drei EXOR in jeder ECS angeordnet, und drei von neun Syndromvorbereitungssignalen P<0:8> sind mit den drei EXOR verbunden. Für ihre Verwirklichung sind drei Leitungen der neun Verdrahtungsleitungen, die in einer Metallverdrahtungsschicht angeordnet sind, zu einer unteren Schicht ausgedehnt und dann mit einer EXOR verbunden, die auf einem Substrat ausgebildet ist.

Auch sind Nummern der drei zu verbindenden Leitungen die Reihennummern, wobei 1 in der Spalte dem Leseverstärker in der in 12 gezeigten Paritätsprüfungsmatrix entspricht. Beispielsweise sind bei dem zweiten Verstärker von links die Syndromvorbereitungssignale von P<0>, P<2> und P<4> mit einer EXOR verbunden. Insbesondere ist bei dem in 9 gezeigten Beispiel P<0> mit PTI0 verbunden (invertiertes Signal von P<0> ist mit PBI0 verbunden), P<2> ist mit PTI1 verbunden (invertiertes Signal von P<2> ist mit PBI1 verbunden), und P<4> ist mit PTI2 verbunden (invertiertes Signal von P<4> ist mit PBI2 verbunden).

Der Komparator COMP ist aus einer Drei-Eingangs-NAND-Schaltung und einem Inverter zusammengesetzt. Wenn ein Fehler auftritt, stimmt der Wert des Syndroms S<0:8> mit einem Wert eines Spaltenelements in der Paritätsprüfungsmatrix (als eine Leseverstärker-ID bezeichnet) überein, und es ist verständlich, dass der Fehler in dem Leseverstärker entsprechend der übereinstimmenden Leseverstärker-ID auftritt. Deshalb werden auf die Art und Weise wie oben beschrieben die Syndrome der Reihennummern, wobei 1 in der Spalte dem Leseverstärker in der Paritätsprüfungsmatrix entspricht, in die Drei-Eingangs-NAND eingegeben. Beispielsweise ist im Fall des oben beschriebenen zweiten Leseverstärkers von links S<0> mit S0 verbunden, S<2> ist mit S1 verbunden, und S<4> ist mit S2 in 9 verbunden. Dann wird, nur wenn das Syndrom S<0:8> mit der Leseverstärker-ID aufgrund des Auftretens eines Fehlers übereinstimmt, der Ausgangswert der Drei-Eingangs-NAND 0 und das invertierte Signal RV wird aktiviert. Dementsprechend ist es durch Verwendung der Schaltung wie oben beschrieben möglich, zu überprüfen, ob ein Fehler in dem Leseverstärker SA entsprechend der Schaltung vorhanden ist.

Der Inverter INV ist aus vier NMOSs zusammengesetzt und fungiert als Durchgangstransistor. In einem Anfangszustand wird ein Vorwärtssignal FW aktiviert, und in diesem Zustand wird der Lesevorgang durchgeführt, um die Daten zu dem Kreuzkoppelverstärker CC zu verriegeln. Danach wird, wenn ein Fehler in den Daten beobachtet wird, das invertierte Signal RV als Reaktion auf die Übereinstimmung zwischen dem Syndrom und der Leseverstärker-ID aktiviert. Dementsprechend können, da die Verbindung zwischen CC und den Bitleitungen BLT/BLB umgekehrt wird, die Daten von BLT/BLB durch die treibende Kraft von CC umgekehrt werden.

10 ist ein Schaltplan, der ein Beispiel für den detaillierten Aufbau des Leseverstärkers und der ECC für ein Prüfbit in dem Aufbaubeispiel in 8 zeigt. Da der Leseverstärker SA für ein Prüfbit der gleiche ist wie jener für ein Datenbit, der oben beschrieben worden ist, wird auf seine Beschreibung verzichtet.

Die ECC-Unterschaltung CKS für ein Prüfbit umfasst ein Transfer-Gate TGC, eine Exklusiv-ODER-Schaltung EXOR, eine Syndromvorbereitungssignal-Leseschaltung PSA, eine Prüfbit-Schreibschaltung CWC und eine Syndromleseschaltung SSA.

Die Syndromvorbereitungssignal-Leseschaltung PSA ist aus einem Kreuzkoppel-Invertertyp-Leseverstärker SE1 und einer Vorladeschaltung PCC zusammengesetzt. In einem Bereitschaftszustand werden die Syndromvorbereitungssignale PT und PB auf die Erdungsspannung VSS vorgeladen. Nachdem der Aktivierungsbefehl eingegeben worden ist und das Signal zu dem Leseverstärker SA gelesen worden ist, werden die Syndrome berechnet. Wie oben beschrieben, wird, da die Syndromvorbereitungssignale durch mehrere Durchgangstransistortyp-Exklusiv-ODER-Schaltungen hindurchgehen, ihre Amplitude am Eingangsanschluss von CKS stark vermindert. Deshalb wird die PSA als eine Verstärkerschaltung betrieben, um das winzige Signal auf die volle Amplitude zu verstärken.

Zu einer Aktivierungszeit ist die Prüfbit-Schreibschaltung CWC in einem Inaktivierungszustand (CWE ist auf einem "L"-Niveau). Zu diesem Zeitpunkt wird die Exklusiv-ODER-Vorgang zwischen den durch die PSA verstärkten Syndromvorbereitungssignalen PT/PB und den aus dem Prüfbit gelesenen Daten auf dem Bitleitungspaar BLT/BLB durch eine EXOR durchgeführt, um das Vorgangsergebnis als das Syndrom S auszugeben. Wenn ein Fehler in einem Leseverstärker SA für ein Datenbit auftritt, wird das Syndrom S aktiviert. Dann wird in der Syndromleseschaltung SSA das ausgegebene Syndrom S verstärkt und LT wird inaktiviert, wodurch der Zustand verriegelt wird.

Inzwischen werden, wenn der Vorladebefehl erhalten wird, die Syndromvorbereitungssignale PT/PB durch den Exklusiv-ODER-Vorgang in dem Datenbit in der PSA verstärkt. Danach wird die Prüfbit-Schreibschaltung CWC aktiviert (CWE wird auf ein "H"-Niveau eingestellt). Dann werden die verstärkten PT/PB direkt als das Prüfbit in den Leseverstärker SA und die Speicherzelle für ein Prüfbit geschrieben.

Wie oben beschrieben, sind bei dem Aufbaubeispiel in 10, zwei Leseverstärker in der CKS vorgesehen und ein Durchgangs-Gate ist dazwischen vorgesehen, welches es möglich macht, die zwei Leseverstärker voneinander zu isolieren. Deshalb kann das in der Aktivierungszeit berechnete Syndrom S in dem Leseverstärker SE2 in der letzteren SSA zurückgehalten werden. Dementsprechend kann in 9, da der Wert von FW oder RV zurückgehalten werden kann, bis die Vorladung durchgeführt ist, wenn die Fehlerkorrektur (invertiertes Schreiben durch RV) notwendig ist, die Fehlerkorrektur ausnahmslos durchgeführt werden. Überdies kann, sogar wenn der Schreibbefehl in der Periode zwischen der Aktivierung und der Vorladung erzeugt wird, das geeignete Datenschreiben in die Speicherzelle des Datenbits durchgeführt werden.

Ferner kann durch Isolieren von SSA und PSA durch LT, wenn der Schreibbefehl erzeugt wird, die aus der Aktivierung resultierende Fehlerkorrekturinformation (Syndrom) in der SSA zurückgehalten werden, und der Wert des Prüfbits, der durch den nachfolgenden Schreibbefehl (Syndromvorbereitungssignal) erzeugt wird, kann in der PSA zurückgehalten werden. Ferner wird der in der PSA zurückgehaltene Wert zum Zeitpunkt der Vorladung in die Speicherzelle des Prüfbits geschrieben.

Es ist zu beachten, dass, wenn ein 1-Bit-Fehler in dem Prüfbit auftritt, das Prüfbit nicht gebraucht wird, um die Daten nach außerhalb zu lesen, und die Korrektur unnötig ist. Deshalb ist der Inverter nicht für das Prüfbit vorgesehen. In diesem Fall wird, da das Syndrom nicht damit übereinstimmt, das Datenbit nicht fälschlicherweise invertiert, und es verursacht nicht irgendein Problem. Bevor der Vorladebefehl eingegeben wird und die Wortleitung inaktiviert wird, wird das Prüfbit noch einmal basierend auf dem neuen Datenbit geprüft, das in der Schreibzeit neu geschrieben wird, und in die Speicherzelle geschrieben.

Auch kann die Anzahl der Prüfbits, die hinzugefügt werden, um einen 1-Bit-Fehler in dem Datenbit von N=64 Bits zu erfassen, 7 Bits betragen. In dem Fall, in dem die Anzahl der Prüfbits auf M=8 größer als oder gleich log2(N)+2 eingestellt wird, kann der Fehler von 2 Bits erfasst werden. Jedoch wird bei der vorliegenden Erfindung, auch wenn die Anzahl der Prüfbits 9 Bits beträgt, was größer als oder gleich log2(N)+2 ist, zur Vereinfachung des Schaltungsaufbaus nur die Erfassung des 1-Bit-Fehlers durchgeführt. Durch dieses Mittel kann der Bereich der ECC-Schaltung und ihre Vorgangsverzögerung reduziert werden.

11 ist ein Schaltplan, der ein Beispiel für den Aufbau des Querbereiches in der in 1 gezeigten Halbleiterspeichervorrichtung zeigt. Der Querbereich XP ist mit einem SHR-Signaltreiber SHD, einer LIO-Leitungs-Vorladeschaltung REQ, einem Lese-/Schreib-Gate RGC, einem CS-Leitungstreiber CSD, einer CS-Leitungs-Vorladeschaltung SEQ, einem BLEQ-Signaltreiber EQD, einem FX-Leitungstreiber FXD und einer ECC-Treiberschaltung ECE versehen.

Ein komplementäres Signal SHRB des SHR-Signals wird in den SHR-Signaltreiber SHD eingegeben, und ein invertiertes Signal davon wird von dem SHR-Signaltreiber SHD ausgegeben. Die LIO-Leitungs-Vorladeschaltung REQ lädt die LIO-Leitungen LIOT/LIOB auf die Spannung VPC vor, wenn das Lese-/Schreib-Freigabesignal RWE auf einem Inaktivierungs-VSS-Niveau ist. Das Lese-/Schreib-Gate RGC verbindet die LIO-Leitungen LIOT/LIOB und die Haupt-IO-Leitungen MIOT/MIOB, wenn das Lese-/Schreib-Freigabesignal RWE auf einer Aktivierungsspannung VCL ist (welche als eine Peripherieschaltungs-Stromversorgungsspannung auf dem gleichen Niveau wie das externe VCC-Niveau oder das durch Heruntertransformieren des VCC-Niveaus erhaltene Niveau verwendet wird).

Der CS-Leitungstreiber CSD ist eine Schaltung, welche die gemeinsame NMOS-Source-Leitung CSN auf die Erdungsspannung VSS treibt, wenn das NMOS-Leseverstärker-Freigabesignal SAN in einem Aktivierungszustand ist, und die gemeinsame PMOS-Source-Leitung CSP auf die Spannung VDL treibt ("H"-Niveau der Bitleitung), wenn das PMOS-Leseverstärker-Freigabesignal SAP1B in einem Aktivierungszustand (VSS-Niveau) ist.

Die CS-Vorladeschaltung SEQ ist eine Schaltung, welche die gemeinsame PMOS-Source-Leitung CSP und die gemeinsame NMOS-Source-Leitung CSN auf VDL/2 vorlädt, wenn das BLEQ-Signal aktiviert ist. Das komplementäre Signal BLEQB des Vorladesignals BLEQ wird in den BLEQ-Signaltreiber EQD eingegeben, und dessen invertiertes Signal wird von dem BLEQ-Signaltreiber EQD ausgegeben. Das Signal FXB wird in den FX-Leitungstreiber FXD eingegeben, und der FX-Leitungstreiber FXD gibt dessen komplementäres Signal von diesem an die Unterworttreiber-Auswahlleitung FX (FX-Leitung) aus.

In der ECC-Treiberschaltung ECE wird das Syndrom-Aktivierungssignal GE erhalten, und neun Syndromvorbereitungssignale PTI<0:8> werden auf VCL aktiviert. PBI<0:8> bleiben VSS. Wie aus 8 verständlich wird, sind die Signale PTI und PBI die Anfangswerte des Signals, das in die erste ECS eingegeben worden ist, und sie werden von links nach rechts verbreitet, während sie in der ECC arithmetisch ausgelöst werden. Dann werden sie das Prüfbit in der ganz rechten CKS und werden bei der Berechnung des Syndroms S<0:8> verwendet. Wenn die Berechnung des Syndroms beendet ist, um nach dem Vorladebefehl in dem Bereitschaftszustand zu sein, wird PCP aktiviert, und sowohl PTI<0:8> als auch PBI<0:8> werden auf VSS vorgeladen.

12 ist ein erläuterndes Diagramm eines Beispiels für die Codes, die in der Fehlerkorrektur-Code-Schaltung in der in 1 gezeigten Halbleiterspeichervorrichtung verwendet werden, bei welchem 12A ist ein erläuterndes Diagramm einer Paritätsprüfungsmatrix ist und 12B ein erläuterndes Diagramm von jedem Element in der Paritätsprüfungsmatrix in 12A ist. Die in 12A gezeigte Paritätsprüfungsmatrix H hat einen Aufbau von 64 Spalten × 9 Reihen, die durch Ausrichten von 8 Submatrices erhalten werden, von denen jede aus 8 Spalten × 9 Reihen zusammengesetzt ist, und die Submatrix aus 8 Spalten × 9 Reihen hat die Werte wie in 12B gezeigt. Ferner werden bei der Paritätsprüfungsmatrix H in 12A zusammen mit der Steigerung der Spaltenanzahl der Submatrices die Reihenelemente (h0, h1, ..., h8) in den Submatrices um 1 Bit in der Reihenrichtung umgewälzt. In dem Fall, in dem derartige Codes verwendet werden, werden 3 Bits der 9 Bits der Spaltenelemente in der Submatrix "1" und die anderen 6 Bits werden "0", wenn ein Fehler auftritt.

Insbesondere entsprechen, wenn eine derartige Paritätsprüfungsmatrix H in der Fehlerkorrektur-Code-Schaltung ECC angebracht ist, 64 Spalten der Paritätsprüfungsmatrix H 64 Leseverstärkern, und die Reihenelemente (h0, h1, ..., h8) der 9 Reihen entsprechen den Syndromvorbereitungssignalen P<0:8> und dem Syndrom S<0:8>. In diesem Fall wird P<2> (dritte Reihe der Paritätsprüfungsmatrix H) als Beispiel genommen. Als Erstes wird nach dem Aktivierungsbefehl der Exklusiv-ODER-Vorgang für die Leseverstärker SA0, SA1 und SA5 entsprechend h2 durch eine EXOR in einer ECS (nullte ECS, erste ECS und fünfte ECS von links) in einem linken Teil von 8 durchgeführt. Dann wird das Ergebnis des Vorgangs an die ECS auf der rechten Seite übermittelt, und der Exklusiv-ODER-Vorgang für die Leseverstärker SA 11, SA 12 und SA 15 entsprechend h 1 wird durch eine EXOR in der ECS durchgeführt. Schließlich wird der Exklusiv-ODER-Vorgang für die Leseverstärker SA56, SA57, SA58 und SA59 entsprechend h4 durch eine EXOR in der ganz rechten ECS durchgeführt, wodurch der endgültige Wert von P<2> bestimmt wird. Dann wird dieser Wert beispielsweise in die dritte CKS von links von 8 entsprechend P<2> eingegeben.

Dieses in eine CKS eingegebene Vorgangsergebnis wird als das Prüfbit über den Leseverstärker SA und das Bitleitungspaar BLT/BLB66 zum Zeitpunkt des Vorladebefehls in die Speicherzelle geschrieben. Danach werden zum Zeitpunkt des nächsten Aktivierungsbefehls die Daten dieser Speicherzelle gelesen, und die Daten des nächsten P<2> werden auf die gleiche Weise durch den Aktivierungsbefehl erzeugt. Dann wird der Exklusiv-ODER-Vorgang der gelesenen Daten und der Daten des erzeugten P<2> durch eine EXOR in der dritten CKS durchgeführt, und das Vorgangsergebnis wird Syndrom S<2>. Deshalb wird, wenn ein Fehler in den Daten von SA1, der mit P<2> verbunden ist, vorhanden ist, der Wert von S<2> "1". Auch werden, wenn ein Fehler in SA1 vorhanden ist, da SA1 mit P<0> und S<0> sowie P<4> und S<4> zusätzlich zu P<2> und S<2>, wie in 12B gezeigt, verbunden ist, die Werte von S<0> und S<4> auch "1".

Wie oben beschrieben kann, da das erzeugte Syndrom mit dem Spaltenelement der Paritätsprüfungsmatrix entsprechend dem Leseverstärker, in dem ein Fehler auftritt, übereinstimmt, das Spaltenelement als die Leseverstärker-ID betrachtet werden. Deshalb werden die Syndrome der Reihennummern, die 1 in der Spalte entsprechend dem Leseverstärker in der Paritätsprüfungsmatrix haben, in die Drei-Eingangs-NAND eingegeben. Nur wenn das Syndrom und die Leseverstärker-ID miteinander übereinstimmen, wird der Ausgabewert der Drei-Eingangs-NAND 0, und das invertierte Signal RV wird aktiviert. 12B zeigt das Beispiel, wo die Syndrome S<0>, S<2> und S<4> aktiviert sind und der zweite SA1 von links getroffen wird. In diesem Fall wird der Zustand von SA1 durch den Inverter INV in 9 invertiert, um die korrekten Daten zu erhalten.

Es ist zu beachten, dass die Komparatoren für 9 Bits für den Vergleich der Eingaben von 9 Bits notwendig sind. Jedoch wird bei dem Fehlerkorrekturverfahren dieser Ausführungsform nur die Fehlerkorrektur von 1 Bit unterstützt. Deshalb ist es nicht notwendig, die Datenmuster aller Bits der Syndrome zu überprüfen. Insbesondere ist bei dem hier beschriebenen Fehlerkorrekturverfahren die Paritätsprüfungsmatrix auf der Basis des Konzepts von 9C3=84 (≥64 Bits) definiert. Deshalb kann der Komparator aus lediglich der Drei-Eingangs-NAND in einer ECS, wie oben beschrieben, gebildet sein. Dementsprechend kann die Reduzierung des Schaltungsbereichs erreicht werden. Ferner kann der Vergleichsvorgang mit hoher Geschwindigkeit durchgeführt werden.

Übrigens ist für die Unterscheidung von 64 Bits das Prüfbit von wenigstens 7 Bits notwendig. In diesem Fall ist jedoch, da die Bestimmung zum Überprüfen von 0 und 1 von allen 7 Bits erforderlich ist, der Komparator kompliziert, und der Schaltungsbereich wird vergrößert. Ferner wird in dem Fall, in dem das Prüfbit von 8 Bits verwendet wird, beispielsweise, da 8C4=70 (≥ 64 Bits) erhalten wird, die Paritätsprüfungsmatrix basierend auf diesem definiert, und der Komparator der Vier-Eingangs-NAND kann in einer ECS verwendet werden. Praktisch ist die Zunahme des Schaltungsbereiches einer ECS in einem derartigen Ausmaß akzeptabel. Deshalb ist es erwünscht, dass das Prüfbit von 8 oder mehr Bits für das Datenbit von 64 Bits vorgesehen ist, und es ist mehr erwünscht, das Prüfbit von 9 Bits, wie in 12B gezeigt, vorzusehen. Überdies ist beispielsweise in dem Fall, in dem das Prüfbit von 12 Bits verwendet wird, da 12C2=66 (≥ 64 Bits) erhalten wird, die Zwei-Eingangs-NAND verfügbar. Falls die Bereichs-Penalty der Speicherzelle aufgrund des Prüfbits innerhalb eines akzeptablen Bereichs liegt, kann das Prüfbit wie oben beschrieben verwendet werden.

13 ist ein Diagramm, das ein Beispiel für die Gestaltung des Speicher-Arrays in der in 1 gezeigten Halbleiterspeichervorrichtung zeigt. 14 ist ein Diagramm, das ein Beispiel für den Querschnittsaufbau entlang der Linie A-A' in dem Gestaltung in 13 zeigt. Die in 13 gezeigte Gestaltung umfasst mehrere Wortleitungen WL0 bis WL4 und mehrere Bitleitungspaare BLT/BLB, in denen der komplementäre Vorgang durch das Bitleitungspaar BLT/BLB durchgeführt werden kann. Es ist zu beachten, dass bei der Gestaltung wie oben beschrieben das Bitleitungspaar BLT/BLB sich mit einer Wortleitung kreuzt, und eine derartige Gestaltung wird ein Zwei-Kreuzungs-Speicher-Array genannt.

Bei einer derartigen Gestaltung sind mehrere aktive Regionen ACT parallel zu den Bitleitungen ausgebildet, und zwei Wortleitungen erstrecken sich auf jede der aktiven Regionen ACT. Zwei Speicherzellentransistoren, welche die zwei Wortleitungen als jeweilige Gates derselben haben, sind in jeder aktiven Region ACT ausgebildet. Die einen Enden von Source/Drain der zwei Speicherzellentransistoren sind mit der Bitleitungen durch einen gemeinsamen Bitleitungskontakt verbunden, und die anderen Enden derselben sind mit den unterschiedlichen Speicherknoten SN durch die unterschiedlichen Speicherknotenkontakte SC verbunden. Es ist zu beachten, dass der Speicherknoten SN ausgelegt ist, um eine Breite in der Bitleitungsrichtung zu haben, die groß genug ist, um die angrenzenden zwei Wortleitungen zu überlappen.

Wie in 14 gezeigt, hat jede DRAM-Speicherzelle einen N-Kanal-MOS-Transistor (Speicherzellentransistor), der auf einem Halbleitersubstrat PW ausgebildet ist, und einen gestapelten Kondensator, der auf der Bitleitung BL vorgesehen ist. In 14 sind zwei Wortleitungen WL auf der aktiven Region ACT in dem Halbleitersubstrat PW, isoliert durch den Isolierfilm SiO2, angeordnet, die zwei Wortleitungen werden als die Gates der Speicherzellentransistoren verwendet, und N-Typ-Diffusionsschichtregionen N, welche die Source/Drain derselben sein sollen, sind in dem Halbleitersubstrat PW vorgesehen.

Ein Kontakt CB ist auf der N-Typ-Diffusionsschichtregion N zwischen den zwei Wortleitungen WL angeordnet, und der Bitleitungskontakt BC ist auf dem Kontakt CB angeordnet. Eine Bitleitung BL, die sich in einer Richtung, die senkrecht zu der Erstreckungsrichtung der Wortleitung ist, erstreckt, ist auf dem Bitleitungskontakt BC ausgebildet. Andererseits sind auf den N-Typ-Diffusionsschichtregionen N außerhalb der zwei Wortleitungen WL die Kontakte CB ausgebildet, und die Speicherknotenkontakte SC sind auf diesen ausgebildet. Der Speicherknoten SN in einer konkaven Form (Zylinderform), der auf einer inneren Oberfläche des Loches in einem (nicht gezeigten) Zwischenschicht-Isolierfilm ausgebildet ist, ist auf jedem der Speicherknotenkontakte SC angeordnet, und eine Plattenelektrode PL ist in den Speicherknoten SN eingebettet. Ferner ist ein Kondensator-Isolierfilm CI zwischen PL und SN ausgebildet, und somit wird aus CI, SN und PL ein Kondensator Cs gebildet.

15 ist ein Diagramm, das ein Beispiel für das Gestaltung des Speicher-Arrays, das unterschiedlich von dem von 13 ist, in der in 1 gezeigten Halbleitervorrichtung zeigt. Diese Gestaltung wird ein Pseudo-Zwei-Kreuzungs-Speicher-Array (Viertelteilungs-Speicher-Array) genannt, und es umfasst mehrere Wortleitungen WL0 bis WL4 und mehrere Bitleitungen, in denen der komplementäre Vorgang durch das Bitleitungspaar BLT/BLB mit einer zwischen diesen eingefügten Bitleitung durchgeführt wird.

Bei der Gestaltung von 15, die unterschiedlich von jener oben in 13 beschriebenen ist, sind die aktiven Regionen ACT in Bezug auf die Bitleitung schräg angeordnet, und die zwei Speicherknotenkontakte SC in den aktiven Regionen ACT sind jeweils auf beiden Seiten der Bitleitung ausgebildet. Bei einer derartigen Gestaltung ist es, da der Speicherknoten SN so entworfen werden kann, dass er eine fast kreisförmige Form hat, möglich, die Kapazität des Kondensators sogar im Fall der weiteren Miniaturisierung leicht zu erhalten. Auch kann bei dem Pseudo-Zwei-Kreuzungs-Speicher-Array und dem Zwei-Kreuzungs-Speicher-Array, wie oben beschrieben, das Rauschen reduziert werden, da die Bitleitung und die Referenzbitleitung, in dem das Signal erzeugt wird, in dem gleichen Speicher-Array vorhanden sind.

16 ist ein Schaltplan, der ein Beispiel für den Aufbau des Unterworttreiber-Arrays in der in 1 gezeigten Halbleiterspeichervorrichtung zeigt. Das Unterworttreiber-Array SWDA ist aus mehreren Unterworttreibern SWD zusammengesetzt. Wie in 1B und anderen gezeigt, ist das Unterworttreiber-Array SWDA um das Speicher-Array ARY herum angeordnet.

Der Unterworttreiber SWD treibt die Wortleitungen WL in den Speicher-Arrays ARY, die an beiden Seiten derselben angeordnet sind. Auch sind, wie in 4 beschrieben, die Wortleitungen WL (Unterwortleitung) in dem Speicher-Array ARY wechselweise mit dem linken Unterworttreiber SWD und dem rechten Unterworttreiber SWD verbunden, da das Unterworttreiber-Array SWDA und das Speicher-Array ARY wechselweise angeordnet sind.

Der Unterworttreiber SWD ist aus zwei N-Kanal-MOS-Transistoren und einem P-Kanal-MOS-Transistor zusammengesetzt. Ein N-Kanal-MOS-Transistor hat ein Gate, mit dem die Hauptwortleitung MWLB verbunden ist, einen Drain, mit dem die Wortleitung WL verbunden ist, und eine Source, mit der die Spannung VKK verbunden ist. Der andere N-Kanal-MOS-Transistor hat ein Gate, mit dem die komplementäre Worttreiber-Auswahlleitung FXB verbunden ist, einen Drain, mit dem die Wortleitung WL verbunden ist, und eine Source, mit der die Spannung VKK verbunden ist. In diesem Fall ist die Spannung VKK niedriger als die Spannung VSS, die in einer Negativspannungserzeugungsschaltung erzeugt wird.

Der P-Kanal-MOS-Transistor hat ein Gate, mit dem die Hauptwortleitung MWLB verbunden ist, einen Drain, mit dem die Wortleitung WL verbunden ist, und eine Source, mit der die Unterworttreiber-Auswahlleitung FX verbunden ist. Vier Paare von Unterworttreiber-Auswahlleitungen FX0 bis FX4 werden zu einem Unterworttreiber-Array SWDA gelegt, und einer der vier Unterworttreiber SWD, der mit einer Hauptwortleitung MWLB verbunden ist, wird ausgewählt, um eine Wortleitung WL zu aktivieren.

17 ist ein Blockdiagramm, das ein weiteres Beispiel für den Aufbau zeigt, der einen redundanten Bereich in der Speicherbank in der in 1 gezeigten Halbleiterspeichervorrichtung hat. Der Unterschied zu dem Aufbaubeispiel in 5 liegt in der Anzahl der Eingabe-/Ausgabepuffer DQ und der Verbindung zwischen der globalen E/A-Leitung und dem Multiplexer. Bei dem Aufbaubeispiel in 17 sind mehrere normale globale E/A-Leitungen GIO0 bis GIO3 und eine redundante globale E/A-Leitung RGIO mit dem Multiplexer MUXB entsprechend dem einen Eingabe-/Ausgabepuffer DQ verbunden. Ferner werden die Daten von GIO0 bis GIO3 seriell an DQ gemäß dem Taktgebersignal CK in der Reihenfolge ausgegeben, die durch einen Bündelzähler BCNT gesteuert wird. Zu diesem Zeitpunkt werden die Daten aus dem Speicher-Array ARY, die zu substituieren sind, mit den Daten aus dem redundanten Speicher-Array RARY durch Steuerung des Bündelzählers BCNT ausgetauscht.

Die Anfangsadressen AS0 bis AS3 werden, wenn der Bündelvorgang durchgeführt wird, aus einem Spaltenadressen-Vordekodierer YPD in den Bündelzähler BCNT eingegeben. Ferner wird die Anzahl der Speicher-Arrays ARY, die in jeder Speichermatte MAT zu ersetzen sind, vorab in den Sicherungsblock FB programmiert. Wenn der Aktivierungsbefehl in den DRAM eingegeben wird, werden die Mattenauswahlleitungen MS0 bis MS31 aus dem Reihenadressen-Vordekodierer XPD in FB eingegeben, und in dieser Speichermatte MAT wird das Redundanzauswahlsignal RN entsprechend dem zu ersetzenden Speicher-Array ARY aktiviert und dann zu BCNT übertragen.

18 ist ein Schaltplan, der ein Beispiel für den Aufbau des Multiplexers in dem Aufbaubeispiel in 17 zeigt. Alle normalen globalen E/A-Leitungen GIO0 bis GIO3, zu denen die Bündeldaten übertragen werden, und die redundante globale E/A-Leitung RGIO sind mit dem in 18 gezeigten Multiplexer MUXB verbunden. Die Verbindung zwischen den jeweiligen globalen E/A-Leitungen und dem Eingabe-/Ausgabepuffer DQ wird durch GIO-Auswahlsignale B0 bis B3 und BR, die von dem Bündelzähler BCNT ausgegeben werden, gesteuert. Die Bündel-Anfangsadressen AS0 bis AS3 und die Redundanzauswahlsignale RN0 bis RN3 werden in BCNT eingegeben.

19 ist ein Wellenformdiagramm, das ein Beispiel für den Vorgang in dem Aufbaubeispiel in 18 zeigt, bei dem 19A ein Wellenformdiagramm in dem Fall ist, wo der Redundanzersatz nicht durchgeführt wird, und 19B ein Wellenformdiagramm in dem Fall ist, wo der Redundanzersatz durchgeführt wird. 19A zeigt den Fall, in dem die Anfangsadresse "0" ist und die Substituierung nicht durchgeführt wird, bei dem AS0="H", AS1 bis AS3="L" und RN0 bis RN3="L" in den Bündelzähler BCNT eingegeben werden. In diesem Fall werden die GIO-Auswahlsignale B0 bis B3 gemäß dem Taktgebersignal CK in dieser Reihenfolge aktiviert, und die Daten D0 bis D3 entsprechend den Daten von GIO0 bis GIO3 werden seriell aus dem Eingabe-/Ausgabepuffer DQ ausgegeben.

19B zeigt den Fall, in dem die Anfangsadresse "1" ist und ARY3 für RARY0 substituiert wird. Beispielsweise wird AS1="H", AS0, AS2 und AS3="L", RN0 bis RN2="L" und RN3="H" in den Bündelzähler BCNT eingegeben. In diesem Fall werden die GIO-Auswahlsignale gemäß dem Taktgebersignal CK in der Reihenfolge von B1, B2, BR und B0 aktiviert, und die Daten D3 aus GIO3 werden für die Daten DR aus RGIO substituiert, wenn BR aktiviert ist. Deshalb werden die Daten aus dem Eingabe-/Ausgabepuffer DQ in der Reihenfolge von D1, D2, DR und D0 ausgegeben. Durch Verwendung des Aufbaus und der Vorgang, wie oben beschrieben, kann der Ersatz in Einheiten eines redundanten Blocks effizient durchgeführt werden, wenn der Bündelvorgang durch Verwendung der Daten aus mehreren Speicher-Arrays zu dem DRAM durchgeführt wird, der eine kleine Anzahl von Eingabe-/Ausgabepuffern DQ und eine lange Bündellänge hat.

20 ist ein schematisches Diagramm, das ein Modifizierungsbeispiel für die Gestaltung der Fehlerkorrektur-Code-Schaltungen in dem in 4 gezeigten Aufbaubeispiel zeigt. In 20 wird nur die Verbindung zwischen dem Speicher-Array ARY, dem Leseverstärker-Array SAA und der Fehlerkorrektur-Code-Schaltung ECC in 4 beschrieben. Wenn die Fehlerkorrekturfähigkeit der ECC verbessert ist, ist der Schaltungsaufbau der ECC kompliziert und der Schaltungsbereich wird vergrößert. Deshalb ist, wie oben beschrieben, wenn die ECC an dem Leseverstärker angebracht werden soll, die Übernahme des Fehlerkorrektursystems, das fähig ist, nur einen Fehler von 1 Bit zu korrigieren, praktisch. Falls jedoch aufgrund des Einflusses eines Fremdstoffes, der bei der Fertigung verursacht wird, ein Fehler auftritt, der mehrere Bits enthält, und die mehreren Bits in der gleichen ECC eingeschlossen sind, ist die Fehlerkorrektur unmöglich.

Zu seiner Verhinderung sind bei dem Aufbaubeispiel in 20 jeweils zwei ECC-Blocks auf den oberen und unteren Seiten der Leseverstärker SA ausgebildet, die wechselweise über und unter dem Speicher-Array ARY angeordnet sind. Durch dieses Mittel werden die angrenzenden vier Bitleitungspaare mit jeweils unterschiedlichen Fehlerkorrektur-Code-Schaltungen ECC über die Leseverstärker SA verbunden. Es ist zu beachten, dass die Fehlerkorrektur-Code-Schaltungen ECC A, ECC B, ECC C und ECC D so entworfen sind, dass ihre längsgerichtete Länge gleich jener des Leseverstärker-Arrays SAA ist. Wie oben beschrieben, kann durch Anwenden der vier Fehlerkorrektur-Code-Schaltungen ECC auf ein Speicher-Array ARY die Fehlerkorrektur durch die ECC durchgeführt werden, sogar wenn ein Ausfall in höchstens vier angrenzenden Bitleitungspaaren auftritt, und die Chipausbeute in der Fertigung kann verbessert werden.

Vorstehend ist die durch die Erfinder der vorliegenden Erfindung gemachte Erfindung basierend auf den Ausführungsformen konkret beschrieben worden. Es muss jedoch nicht erwähnt werden, dass die vorliegende Erfindung nicht auf die vorhergehenden Ausführungsformen beschränkt ist und verschiedene Modifikationen und Änderungen innerhalb des Umfangs der vorliegenden Erfindung vorgenommen werden können.

Die Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung ist eine Technologie, die effektiv auf ein DRAM-Produkt angewendet worden ist. Jedoch ist die vorliegende Erfindung nicht darauf beschränkt, sondern kann auch auf einen On-Chip-Speicher angewendet werden, der in einen logischen Chip eines Mikroprozessors und DSP (digitalen Signalprozessors) eingebaut ist.


Anspruch[de]
Halbleiterspeichervorrichtung, mit:

mehreren Speicher-Arrays, von denen jedes mehrere Wortleitungen, mehrere Bitleitungen und mehrere Speicherzellen hat; und

mehreren Leseverstärker-Arrays, die angeordnet sind, um den mehreren Speicher-Arrays zu entsprechen, und von denen jedes mehrere Leseverstärker umfasst, die mit den mehreren Bitleitungen verbunden sind,

wobei eine Fehlerkorrektur-Code-Schaltung, die eine Fehlerkorrektur durchführt, wenn ein Fehler in einem Teil von zu den mehreren Leseverstärkern gelesenen Daten vorhanden ist, nahe jedem der mehreren Leseverstärker-Arrays angeordnet ist.
Halbleiterspeichervorrichtung nach Anspruch 1,

wobei die mehreren Speicher-Arrays Folgendes einschließen:

mehrere normale Speicher-Arrays; und

ein redundantes Speicher-Array, das als ein redundantes Bit bei einem Redundanzersatz verwendet wird, und

wobei die Fehlerkorrektur-Code-Schaltung auch für das redundante Speicher-Array sowie für die mehreren normalen Speicher-Arrays vorgesehen ist.
Halbleiterspeichervorrichtung nach Anspruch 2, wobei der Redundanzersatz durch Substituierung von irgendeinem der mehreren normalen Speicher-Arrays für das redundante Speicher-Array in Einheiten eines Speicher-Arrays durchgeführt wird. Halbleiterspeichervorrichtung nach Anspruch 3, weiterhin mit: Eingabe-/Ausgabepuffern zum Eingeben und Ausgeben von Daten von/nach außen; und

Multiplexern für die Eingabe-/Ausgabepuffer,

wobei die Substituierung in Einheiten eines Speicher-Arrays für den Redundanzersatz durchgeführt wird, wenn der Multiplexer ein Verbindungsziel des Eingabe-/Ausgabepuffers aus irgendeinem der mehreren normalen Speicher-Arrays und dem redundanten Speicher-Array auswählt.
Halbleiterspeichervorrichtung nach Anspruch 4, weiterhin mit:

den mehreren Eingabe-/Ausgabepuffern und den mehreren Multiplexern;

mehreren normalen E/A-Leitungen, die zur Dateneingabe/-ausgabe in die/aus den mehreren normalen Speicher-Arrays verwendet werden; und

einer redundanten E/A-Leitung, die zur Dateneingabe/-ausgabe in den/aus dem redundanten Speicher-Array verwendet wird,

wobei jeder der mehreren Multiplexer mit irgendeinem der mehreren normalen E/A-Leitungen und der redundanten E/A-Leitung verbunden ist.
Halbleiterspeichervorrichtung nach Anspruch 4, weiterhin mit:

den mehreren Eingabe-/Ausgabepuffern und den mehreren Multiplexern;

mehreren normalen E/A-Leitungen, die zur Dateneingabe/-ausgabe in die/aus den mehreren normalen Speicher-Arrays verwendet werden; und

einer redundanten E/A-Leitung, die zur Dateneingabe/-ausgabe in den/aus dem redundanten Speicher-Array verwendet wird,

wobei angrenzende zwei Multiplexer aus den mehreren Multiplexern mit einer der mehreren normalen E/A-Leitungen verbunden sind, und

nur einer der mehreren Multiplexer mit der redundanten E/A-Leitung verbunden ist.
Halbleiterspeichervorrichtung nach Anspruch 4, weiterhin mit:

mehreren normalen E/A-Leitungen, die zur Dateneingabe/-ausgabe in die/aus den mehreren normalen Speicher-Arrays verwendet werden; und

einer redundanten E/A-Leitung, die zur Dateneingabe/-ausgabe in den/aus dem redundanten Speicher-Array verwendet wird,

wobei die mehreren normalen E/A-Leitungen und die redundante E/A-Leitung mit dem einen Multiplexer verbunden sind, und

die Auswahl des Verbindungsziels durch den einen Multiplexer nach einem Taktgebersignal geändert wird, wodurch ein Teil von seriellen Eingabe-/Ausgabedaten nach dem Taktgebersignal für Eingabe-/Ausgabedaten der redundanten E/A-Leitung substituiert wird.
Halbleiterspeichervorrichtung nach Anspruch 1, wobei die Fehlerkorrektur-Code-Schaltung ein Prüfbit von 8 oder mehr Bits aus einem Datenbit von 64 oder mehr Bits erzeugt, die über die Leseverstärker-Arrays erhalten werden, und eine Fehlerkorrektur basierend auf dem Prüfbit von 8 oder mehr Bits durchgeführt wird. Halbleiterspeichervorrichtung nach Anspruch 1, wobei wenigstens vier Fehlerkorrektur-Code-Schaltungen für jedes der mehreren Speicher-Arrays vorgesehen sind und angrenzende Bitleitungen, die in jedem der mehreren Speicher-Arrays eingeschlossen sind, mit verschiedenen Fehlerkorrektur-Code-Schaltungen verbunden sind. Halbleiterspeichervorrichtung nach Anspruch 1,

wobei die Fehlerkorrektur-Code-Schaltung aus mehreren Unterschaltungen zusammengesetzt ist, die mehreren Leseverstärkern entsprechen, die in dem Leseverstärker-Array auf eine Eins-zu-Eins-Weise eingeschlossen sind,

die mehreren Unterschaltungen in mehrere erste Unterschaltungen und mehrere zweite Unterschaltungen kategorisiert sind,

die mehreren ersten Unterschaltungen anfangen, ein Prüfbit durch Verwendung von Daten zu erzeugen, die zu mehreren Leseverstärkern entsprechend den mehreren ersten Unterschaltungen als Reaktion auf einen Aktivierungsbefehl zu der Halbleiterspeichervorrichtung gelesen werden, und, wenn ein Fehler vorhanden ist, die mehreren ersten Unterschaltungen eine Korrektur an den zu einem Leseverstärker entsprechend dem Fehler gelesenen Daten durchzuführen, und

die mehreren zweiten Unterschaltungen eine Anwesenheit/Abwesenheit eines Fehlers durch Vergleichen des Prüfbits, das in den mehreren ersten Unterschaltungen erzeugt worden ist, und eines Prüfbits, das vorab als Reaktion auf den Aktivierungsbefehl gespeichert worden ist, bestimmen, um Ergebnisse dieser Bestimmung an die mehreren ersten Unterschaltungen zu übertragen, und als Reaktion auf einen Vorladebefehl an die Halbleiterspeichervorrichtung einen Prozess zum Speichern eines Prüfbitwertes ausführen, der durch die mehreren ersten Unterschaltungen unmittelbar vor dem Vorladebefehl erzeugt worden ist.
Halbleiterspeichervorrichtung nach Anspruch 10,

wobei die Fehlerkorrektur-Code-Schaltung Folgendes einschließt:

mehrere Syndromvorbereitungssignale zum Erzeugen des Prüfbits; und

mehrere Syndromsignale zum Bestimmen eines Leseverstärkers entsprechend dem Fehler,

wobei ein Teil der Syndromvorbereitungssignale und ein Teil der Syndromsignale, die individuell für jede der mehreren ersten Unterschaltungen bestimmt werden, und Daten einer Bitleitung, die mit dem Leseverstärker entsprechend der ersten Unterschaltung selbst verbunden sind, in jede der mehreren ersten Unterschaltungen eingegeben werden,

wobei jede der mehreren ersten Unterschaltungen Folgendes umfasst:

eine EXOR-Schaltung, die einen Exklusiv-ODER-Vorgang zwischen einem Wert des Teils eines Syndromvorbereitungssignals und den Daten der Bitleitung durchführt, um ein Ergebnis der Vorgang auf einen Wert des Teils eines Syndromvorbereitungssignals zu reflektieren;

einen Komparator, der ein Erfassungssignal erzeugt, wenn der Wert des Teils eines Syndromsignals ein vorbestimmter Wert ist; und

einen Inverter, der die Daten der Bitleitung invertiert, wenn das Erfassungssignal in dem Komparator erzeugt wird,

wobei irgendeines von mehreren Syndromvorbereitungssignalen, an denen der Vorgang durch die mehreren ersten Unterschaltungen durchgeführt worden ist, und Daten der Bitleitung, die mit dem Leseverstärker entsprechend der zweiten Unterschaltung selbst verbunden sind, in jede der mehreren zweiten Unterschaltungen eingegeben werden, und

jede der mehreren zweiten Unterschaltungen Folgendes einschließt:

eine Schaltung, die eine Übereinstimmung/Nichtübereinstimmung zwischen einem Prüfbitwert, der zu der Bitleitung entsprechend der zweiten Unterschaltung selbst gelesen wird, und

einem Wert von dem irgendeinen von Syndromvorbereitungssignalen als Reaktion auf den Aktivierungsbefehl zum Zeitpunkt der Bestimmung der Anwesenheit/Abwesenheit eines Fehlers vergleicht und dann ein Ergebnis des Vergleichs an irgendeines der mehreren Syndromsignale ausgibt; und

eine Schaltung, die einen Wert des irgendeinen der Syndromvorbereitungssignale an die Bitleitung entsprechend der zweiten Unterschaltung selbst ausgibt, wenn der Prüfbitwert gespeichert werden soll.
Halbleiterspeichervorrichtung nach Anspruch 11,

wobei jede der mehreren zweiten Unterschaltungen Folgendes umfasst:

eine Verriegelungsschaltung, die einen Wert des irgendeinen eines Syndromsignals zurückhält, das als Reaktion auf den Aktivierungsbefehl ausgegeben wird, bis der Vorladebefehl fertig gestellt ist; und

eine Verstärkerschaltung, die den eingegebenen Wert von dem irgendeinen von Syndromvorbereitungssignalen verstärkt.
Halbleiterspeichervorrichtung nach Anspruch 1, wobei die Fehlerkorrektur-Code-Schaltung ein Prüfbit von M Bits größer als oder gleich log2(N)+2 aus einem Datenbit von N Bits erzeugt, das über das Leseverstärker-Array erhalten wird, und einen Fehler von 1 Bit in (N+M) Bits basierend auf dem Prüfbit erfasst.






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