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Dokumentenidentifikation DE102006031862A1 01.03.2007
Titel Strombegrenzungsschaltung und Halbleiterspeichervorrichtung
Anmelder Elpida Memory, Inc., Tokyo, JP
Erfinder Tsukada, Shuichi, Tokyo, JP
Vertreter Glawe, Delfs, Moll, Patentanwälte, 80538 München
DE-Anmeldedatum 10.07.2006
DE-Aktenzeichen 102006031862
Offenlegungstag 01.03.2007
Veröffentlichungstag im Patentblatt 01.03.2007
IPC-Hauptklasse G11C 7/02(2006.01)A, F, I, 20061109, B, H, DE
IPC-Nebenklasse G11C 29/24(2006.01)A, L, I, 20061109, B, H, DE   
Zusammenfassung Strombegrenzungsschaltung mit: Einem Strombegrenzungselement zum Begrenzen eines Ausgangsstrompegels innerhalb eines vorbestimmten Bereichs eines Begrenzungsstroms, und mit einem ersten PMOS-Transistor mit einer Source, an die eine vorbestimmte Spannung angelegt ist und einem Drain, durch das der Ausgangsstrom gespeist ist; und einer Gate-Spannungserzeugungsschaltung zum Erzeugen einer Gate-Spannung durch eine Rückkopplungssteuerung dergestalt, dass eine Differenz zwischen der vorbestimmten Spannung und einer Gate-Spannung des ersten PMOS-Transistors mit einer Schwellwertspannung eines zweiten PMOS-Transistors übereinstimmt, der annähernd die gleiche Charakteristik wie der erste PMOS-Transistor hat, in einem Zustand, bei dem ein vorbestimmter Strom durch den zweiten PMOS-Transistor fließt.

Beschreibung[de]
HINTERGRUND DER ERFINDUNG Erfindungsgebiet

Die vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung mit einer Konfiguration, um die Erhöhung eines Leckagestroms, verursacht durch einen Kurzschlussfehler zwischen einer Bitleitung und einer Wortleitung, zu unterdrücken.

Stand der Technik

In einem allgemeinen DRAM ist es insbesondere gewünscht, den Strom zu reduzieren, der fließt, wenn der DRAM im Standby-Modus ist. Ein Problem, welches im Standby-Modus in dem DRAM auftritt, ist die Erhöhung des Leckagestroms, verursacht durch einen Kurzschlussfehler zwischen einer Bitleitung und einer Wortleitung. Es ist allgemein üblich, eine Konfiguration zu übernehmen, welche mit Redundanzzellen versehen ist, um Fehler zu korrigieren, die in den normalen Speicherzellen in dem herkömmlichen DRAM auftreten. Bei einer derartigen Konfiguration ist es möglich, fehlerhafte Zellen, von denen jede den Kurzschlussfehler hat, der zwischen der Bitleitung der Wortleitung auftritt, durch Redundanzzellen zu ersetzen. Selbst wenn die fehlerhaften Zellen auf nicht fehlerhafte Zellen umgeschaltet werden, indem sie durch Redundanzzellen ersetzt werden, fließt jedoch der Leckagestrom, welcher durch den Kurzschlussfehler zwischen der Bitleitung und der Wortleitung verursacht ist, immer noch im Standby-Modus – und ist eine Ursache für die Verminderung der Ausbeute.

Es ist ein Verfahren vorgeschlagen worden, um den Leckagestrom, der durch den Kurzschlussfehler zwischen Bitleitung und Wortleitung wie vorstehend beschrieben verursacht wird, zu verringern (beispielsweise siehe JP 3280223).

10 zeigt ein Beispiel einer Schaltungskonfiguration eines DRAM, bei dem ein derartiges Verfahren angewandt ist. In der Schaltungskonfiguration wie in 10 gezeigt, ist an das Bitleitungspaar BLT und BLN eine Entzerrungsschaltung 50 angeschlossen, und es ist ein Strombegrenzungselement 51, das den Strom begrenzt, welcher von einer Bitleitungsvorladungsspannung VHB zur Entzerrungsschaltung 50 fließt, begrenzt, vorgesehen. Die Entzerrungsschaltung 50 hat drei MOS-Transistoren, die jeweils ein Gate haben, an das ein Steuersignal EQ angelegt wird. Das Strombegrenzungselement 51 hat einen PMOS-Transistor TP10, dessen Drain an den Knoten N10 der Entzerrungsschaltung 50 angeschlossen ist.

Der PMOS-Transistor TP10 hat eine Source, an die die Bitleitungs-Vorladungsspannung VHB angelegt wird und ein Gate, an das eine konstante Spannung V0 angelegt wird. Ferner wird an einen N-Well, in dem der PMOS-Transistor TP10 ausgebildet ist, eine Rückvorspannung VPP angelegt. Wenn in einem solchen Zustand eine Entzerrungsoperation in der Entzerrungsschaltung 50 durchgeführt wird, ist der Strom, welcher in das Bitleitungspaar BLT und BLN durch die Entzerrungsschaltung 50 fließt, durch den Strom begrenzt, der durch den PMOS-Transistor TP10 fließt. Indem die Spannung V0 exakt gesetzt wird, ist es, selbst wenn zwischen der Bitleitung und der Wortleitung ein Kurzschlussfehler auftritt, möglich, einen gewünschten Begrenzungsstrom entsprechend der Charakteristika des PMOS-Transistors TP10 einzustellen.

Wenn jedoch in der Konfiguration gemäß 10 die Konstantspannung V0 an das Gate des PMOS-Transistors TP10 angelegt ist, wird es ein Problem, dass der Begrenzungsstrom mit den Änderungen in der Schwellwertspannung des PMOS-Transistors TP10 fluktuiert. 11 zeigt ein Beispiel der Subschwellwertcharakteristika des PMOS-Transistors TP10 der 10. In der 11 zeigt die graphische Darstellung die Beziehung zwischen der Gate-Source-Spannung VGS und dem Drain-Strom-IDS in dem PMOS-Transistor TP10.

Da der Drain-Strom IDS in einem Schwellwertbereich exponentiell fluktuiert, ist der Logarithmus des Absolutwertes |IDS| auf der vertikalen Achse aufgetragen. In diesem Fall ist zu ersehen, dass |IDS| sich um ungefähr eine Stelle ändert, wenn sich VGS um 0,1 V ändert. Hierbei ist die Schwellwertspannung Vtp des PMOS-Transistors als VGS definiert, wenn |IDS| gleich 1,0 &mgr;A ist. Im Allgemeinen ändert sich die Schwellwertspannung Vtp des PMOS-Transistors um ungefähr 0,2 V bei einer Temperaturschwankung von 100°C und ändert sich ferner mit Herstellungsschwankungen.

In der 11 werden drei unterschiedliche Charakteristiken C1, C2 und C3 miteinander verglichen, wobei die Fluktuation der Schwellwertspannung Vtp berücksichtigt wird. Die Charakteristik C1 entspricht Vtp = –1,0 V, die als Basisverschiebungen zu der Charakteristik C2 für den Fall verwendet wird, dass der Absolutwert von Vtp sinkt (Vtp = –0,9 V), und verschiebt sich zur Charakteristik C3 für den Fall, dass der Absolutwert von Vtp steigt (Vtp = –1,1 V). Wie in der 11 gezeigt, wird |IDS| = 1,0 &mgr;A in der Charakteristik C1 erfüllt (Betriebspunkt A1), und zwar unter der Bedingung, dass VGS = –1,0 V. Bei der Schaltungskonfiguration der 10 werden beispielsweise die Einstellungen von VHB = 0,6 V und V0 = –0,4 V angenommen. Dann wird unter Verwendung des Betriebspunktes A1 der Charakteristik C1 als Basis, wenn Änderungen in der vorstehend beschriebenen Schwellwertspannung Vtp in dem PMOS-Transistor angenommen werden, in der Charakteristik C2 (Betriebspunkt A2) |IDS| = 10 &mgr;A und |IDS| = 0,1 &mgr;A in der Charakteristik C3 (Betriebspunkt A3) erfüllt, und zwar unter der gleichen Bedingung VGS = –1,0 V.

Als Ergebnis von extrem großen Änderungen der Betriebspunkte A1, A2 und A3 ändert sich somit der Begrenzungspunkt, der für das Strombegrenzungselement 51 eingestellt ist, ebenfalls stark. In der 10 ist es, selbst wenn die gleiche Spannungsbedingung eingestellt ist, unvermeidlich, dass die Schwellwertspannung Vtp des PMOS-Transistors Tp10 sich mit der Temperatur und den Herstellungsschwankungen ändert, und es ist ein Risiko, dass es unmöglich gemacht ist, den Einfluss des Leckagestroms zu unterdrücken, der durch den Kurzschlussfehler zwischen der Bitleitung und der Wortleitung verursacht wird.

KURZE ZUSAMMENFASSUNG DER ERFINDUNG

Es ist eine Aufgabe der vorliegenden Erfindung, eine Halbleiterspeichervorrichtung mit hoher Zuverlässigkeit zu schaffen, die den Strom begrenzt, welcher durch eine Ausgleichschaltung fließt, wenn ein Leckagestrom, verursacht durch einen Kurzschlussfehler zwischen einer Bitleitung und einer Wortleitung in der Halbleiterspeichervorrichtung fließt, wobei der Strom innerhalb eines gewissen Bereichs eines Begrenzungsstroms aufrechterhalten wird, ohne dass die Charakteristika der Schwellwertspannung, welche infolge von Spannung und Temperatur schwankt, beeinflusst wird.

Ein Aspekt der vorliegenden Erfindung ist eine Strombegrenzungsschaltung mit: Einem Strombegrenzungselement zum Begrenzen eines Ausgangsstrompegels innerhalb eines vorbestimmten Bereichs eines Begrenzungsstroms und mit einem ersten PMOS-Transistor, an dessen Source eine vorbestimmte Spannung angelegt ist, und einem Drain, durch den der Ausgangsstrom zugeführt wird; und einer Gate-Spannungserzeugungsschaltung zum Erzeugen einer Gate-Spannung durch Rückkopplungssteuerung dergestalt, dass eine Differenz zwischen der vorbestimmten Spannung und einer Gate-Spannung des ersten PMOS-Transistors mit einer Schwellwertspannung eines zweiten PMOS-Transistors, der ungefähr die gleiche Charakteristik wie der erste PMOS-Transistor hat, in einem Zustand, bei dem ein vorbestimmter Strom durch den zweiten PMOS-Transistor fließt, übereinstimmt.

Gemäß der Strombegrenzungsschaltung der vorliegenden Erfindung ist ein Ausgangsstrom, der von dem ersten PMOS-Transistor zugeführt wird, innerhalb eines vorbestimmten Bereichs des Begrenzungsstroms begrenzt, und selbst wenn die Schwellwertspannung in dem ersten PMOS-Transistor schwankt, wird der Begrenzungsstrom durch Betrieb des zweiten PMOS-Transistors konstant gehalten. Wenn die Schwellwertspannung in dem ersten PMOS-Transistor infolge irgendeiner Ursache schwankt, ändert sich die Schwellwertspannung in dem zweiten PMOS-Transistor mit den gleichen Charakteristika entsprechend, und es wird eine Rückkopplung durchgeführt, um den Begrenzungsstrom konstant zu halten. Demgemäß ist es möglich, den Ausgangsstrom auf einen vorbestimmten Begrenzungsstrom zu halten, ohne dass die Schwankung der Schwellwertspannung infolge von Temperatur und Schwankungen bei der Herstellung einen Einfluss hat, und die Zuverlässigkeit des Schaltungsbetriebes zu verbessern.

In der vorliegenden Erfindung kann die Gate-Spannungserzeugungsschaltung eine Pegeldetektionsschaltung aufweisen, um einen Spannungspegel an einem Zwischenknoten einer Reihenschaltung von dem zweiten Transistor und einem Widerstand zu detektieren und kann die Gate-Spannung erzeugen, die in Übereinstimmung mit einem Detektionsausgang der Pegeldetektionsschaltung gesteuert ist.

Bei der vorliegenden Erfindung kann die Pegeldetektionsschaltung einen Komparator aufweisen, der einen Eingangsanschluss, an den der Zwischenknoten angeschlossen ist, und einen anderen Eingangsanschluss hat, an den die vorbestimmte Spannung angelegt wird, und die Gate-Spannung kann an das Drain und das Gate des zweiten PMOS-Transistors angelegt werden, wobei die Source des zweiten PMOS-Transistors an den Widerstand angeschlossen sein kann, und eine erste Konstantspannung mit einem höheren Pegel als der der vorbestimmten Spannung kann an die Reihenschaltung an einem Ende der Widerstandsseite derselben angelegt werden.

In der vorliegenden Erfindung kann die Pegeldetektionsschaltung einen Komparator enthalten, der einen Anschluss hat, an den die Gate-Spannung angelegt wird, und an den anderen Eingangsanschluss ist der Zwischenknoten angeschlossen, und die Gate-Spannung kann an die Source des zweiten PMOS-Transistors angelegt werden, das Drain und das Gate des zweiten PMOS-Transistors können an den Widerstand angeschlossen sein, und eine zweite Konstantspannung mit einem niedrigeren Pegel als der der Gate-Spannung kann an die Reihenschaltung an ein Ende der Widerstandsseite angelegt werden.

In der vorliegenden Erfindung kann der Widerstand einen oder mehrere Transistoren, die in Reihe geschaltet sind, aufweisen.

Ein Aspekt der vorliegenden Erfindung ist eine Halbleiterspeichervorrichtung mit einer Vielzahl von Speicherzellen, die an den Schnittpunkten einer Vielzahl von Bitleitungen und einer Vielzahl von Wortleitungen in einer Matrixform angeordnet sind, mit: Einer Ausgleichsschaltung, die an ein Bitleitungspaar angeschlossen ist, das ein Komplementärpaar ist, welches in der Vielzahl von Bitleitungen enthalten ist; einem Strombegrenzungselement zum Begrenzen eines Strompegels innerhalb eines vorbestimmten Bereichs eines Begrenzungsstroms und mit einem ersten PMOS-Transistor mit einer Source, an die eine Bitleitungs-Vorladungsspannung angelegt wird und einem Drain, durch das der Strom der Ausgleichsschaltung zugeführt wird; und einer Gate-Spannungserzeugungsschaltung zum Erzeugen einer Gate-Spannung durch eine Rückkopplungssteuerung dergestalt, dass eine Differenz zwischen der Bitleitungs-Vorladungsspannung und einer Gate-Spannung des ersten PMOS-Transistors mit einer Schwellwertspannung eines zweiten PMOS-Transistors übereinstimmt, der annähernd die gleiche Charakteristik und den gleichen Verarbeitungsvorgang wie der erste PMOS-Transistor in einem Zustand hat, bei dem ein vorbestimmter Strom durch den zweiten PMOS-Transistor fließt.

Gemäß der Halbleiterspeichervorrichtung der vorliegenden Erfindung wird ein Ausgangsstrom, der von einem ersten PMOS-Transistor zugeführt wird, innerhalb eines vorbestimmten Bereichs des Begrenzungsstroms begrenzt, und selbst wenn die Schwellwertspannung in dem ersten PMOS-Transistor schwankt, wird der Begrenzungsstrom durch den Betrieb eines zweiten PMOS-Transistors konstant gehalten. Um den Leckagestrom, der beispielsweise durch einen Kurzschlussfehler zwischen einer Bitleitung und einer Wortleitung verursacht wird, zu begrenzen, wenn der Schwellwert in dem ersten PMOS-Transistor infolge irgendeiner Ursache schwankt, ändert sich der Schwellwert in dem zweiten PMOS-Transistor mit den gleichen Charakteristika entsprechend und es wird eine Rückkopplung durchgeführt, um den Begrenzungsstrom konstant zu halten. Demgemäß ist es möglich, den Strom, der durch die Bitleitung von der Ausgleichsschaltung fließt, auf einen vorbestimmten Begrenzungsstrom zu halten, ohne dass ein Einfluss durch die Schwankung der Schwellwertspannung infolge von Temperatur und Herstellungsschwankungen erfolgt, und die Zuverlässigkeit des Halbleiterspeichervorrichtungsbetriebs zu verbessern.

In der vorliegenden Erfindung kann die Gate-Spannungserzeugungsschaltung eine Pegeldetektionsschaltung zum Detektieren eines Spannungspegels an einem Zwischenknoten einer Reihenschaltung von zweitem Transistor und Widerstand aufweisen und erzeugt die Gate-Spannung, welche in Übereinstimmung mit einem Detektionsausgang der Pegeldetektionsschaltung gesteuert ist.

In der vorliegenden Erfindung wird eine Rückvorspannung an einen N-Well angelegt, in dem ein erster PMOS-Transistor ausgebildet ist, und an einen N-Well angelegt, in dem der zweite PMOS-Transistor ausgebildet ist, und zwar jeweils mit annähernd gleichem Pegel.

In der vorliegenden Erfindung kann die Gate-Spannungserzeugungsschaltung einen Ringoszillator, in welchem ein Oszillationsbetrieb in Antwort auf einen Detektionsausgang der Pegeldetektionsschaltung gesteuert wird, und eine Ladungspumpe aufweisen, um die Gate-Spannung durch den Ladungspumpenbetrieb basierend auf einem Oszillationsausgang des Ringoszillators zu erzeugen.

In der vorliegenden Erfindung können in der Gate-Spannungserzeugungsschaltung die Pegel des Begrenzungsstroms durch eine Anzahl von Stufen geschaltet werden.

Die vorliegende Erfindung kann ferner eine Redundanzzelle enthalten, um gegen eine fehlerhafte Zelle ausgetauscht zu werden, die in der Vielzahl von Speicherzellen aufgetreten ist, und ein Testbetrieb für die Speicherzellen kann durchgeführt werden, indem die Pegel des Begrenzungsstroms durch die Anzahl von Stufen geändert wird, und das Austauschen durch die Redundanzzelle wird basierend auf einem Testergebnis durchgeführt.

Wie vorstehend beschrieben, wird beispielsweise gemäß der vorliegenden Erfindung, wenn es notwendig ist, den Leckagestrom zu begrenzen, der durch einen Kurzschlussfehler zwischen einer Bitleitung einer Wortleitung in einer Halbleiterspeichervorrichtung verursacht wird, eine Rückkopplungssteuerung unter Verwendung von zwei PMOS-Transistoren, die die gleichen Charakteristika haben, durchgeführt. Demgemäß ist es möglich, eine Strombegrenzungsschaltung und eine Halbleiterspeichervorrichtung mit hoher Zuverlässigkeit zu realisieren, bei der ein konstanter Begrenzungsstrom immer aufrechterhalten wird, ohne dass er durch die Charakteristika der Schwellwertspannung infolge von Spannung und Temperatur beeinflusst wird.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Die vorstehenden und weitere Aufgabe und Merkmale der Erfindung werden im Folgenden unter Berücksichtigung der folgenden Beschreibung anhand der begleitenden Zeichnungen klar verständlich, in welchen ein Beispiel als Beispiel dargestellt ist, in welchen zeigt:

1 ein Schaltbild einer primären Konfiguration des DRAM der Ausführungsform;

2 ein Schaltbild einer spezifischen Konfiguration eines Schaltungsteils, der eine Ausgleichsschaltung und eine Strombegrenzungsschaltung enthält, der primären Konfiguration gemäß 1;

3 ein Schaltbild einer Konfiguration einer Gate-Spannungserzeugungsschaltung einer ersten Ausführungsform;

4 ein Diagramm, das die Sub-Schwellwertcharakteristika eines PMOS-Transistors TP1 der 2 in einem Zustand zeigt, bei dem eine Spannung V1 basierend auf der Konfiguration der Gate-Spannungserzeugungsschaltung der ersten Ausführungsform gesteuert wird;

5 eine graphische Darstellung der Änderungen der Spannung V1 und eines Begrenzungsstroms, wenn eine Schwellwertspannung Vtp in dem PMOS-Transistor TP1 schwankt;

6 ein Schaltbild eines spezifischen Beispiels eines Ringoszillators und einer Ladungspumpe, die in der Gate-Spannungserzeugungsschaltung gemäß 3 enthalten sind;

7 ein Schaltbild einer Konfiguration der Gate-Spannungserzeugungsschaltung einer zweiten Ausführungsform;

8 ein Schaltbild einer Konfiguration der Gate-Spannungserzeugungsschaltung gemäß einer dritten Ausführungsform;

9 ein Diagramm der Sub-Schwellwertcharakteristika eines PMOS-Transistors TP1 der 2 in einem Zustand, bei dem eine Spannung V1 basierend auf der Konfiguration der Gate-Spannungserzeugungsschaltung der dritten Ausführungsform gesteuert wird;

10 ein Schaltbild eines Beispiels einer Schaltungskonfiguration eines DRAM, bei dem ein Verfahren zur Reduzierung eines Leckagestroms verwendet wird, der durch einen Kurzschlussfehler zwischen der Bitleitung und der Wortleitung verursacht ist;

11 ein Diagramm eines Beispiels der Sub-Schwellwertcharakteristika eines PMOS-Transistors TP10 gemäß 10.

DETAILLIERTE BESCHREIBUNG DER ERFINDUNG

Eine Ausführungsform der vorliegenden Erfindung wird im Folgenden anhand der begleitenden Zeichnungen beschrieben. Bei dieser Ausführungsform wird der Fall der Anwendung der Erfindung bei einem DRAM als Halbleiterspeichervorrichtung beschrieben.

1 ist ein Schaltbild, das eine primäre Konfiguration eines DRAM gemäß dieser Ausführungsform zeigt. In der 1 ist die primäre Konfiguration entsprechend dem Bitleitungspaar BLT und BLN als einem komplementären Paar in dem DRAM dieser Ausführungsform gezeigt, wobei eine Vielzahl von Bitleitungen und eine Vielzahl von Wortleitungen in Matrixform angeordnet sind. Genauer gesagt ist ein Schaltungsteil, der Speicherzellen MC, eine Ausgleichsschaltung 10, eine Strombegrenzungsschaltung 11, eine Schaltschaltung 12 und einen Leseverstärker 13 hat, gezeigt.

Jede der Speicherzellen MC ist an einem Schnittpunkt zwischen Bitleitung BLT oder BLN und jeder Wortleitung WL angeordnet und besteht aus einem NMOS-Transistor T und einem Kondensator C. Der NMOS-Transistor T ist zwischen die Bitleitung BLT oder BLN und eine Elektrode des Kondensators C geschaltet, und die Wortleitung WL ist an sein Gate angeschlossen. Ferner wird an die andere Elektrode des Kondensators C eine Spannung VP angelegt. Wenn durch die Wortleitung WL eine Speicherzelle MC gewählt ist, werden Daten entsprechend der akkumulierten Ladung des Kondensators C an das Bitleitungspaar BLT oder BLN ausgelesen.

Die Ausgleichsschaltung 10 ist eine Schaltung, die an das Bitleitungspaar BLT und BLN angeschlossen ist, und ist eine Schaltung zur Durchführung eines Vorladevorgangs, um die Potentiale des Bitleitungspaars BLT und BLN auszugleichen und um die Potentiale an einem Referenzpotential entsprechend dem Betriebszustand des DRAMs auszugleichen. Die Strombegrenzungsschaltung 11 ist eine Schaltung zum Begrenzen des Strompegels, welcher durch das Bitleitungspaar BLT und BLN von der Ausgleichsschaltung 10 fließt, innerhalb eines vorbestimmten Bereichs des begrenzenden Stroms zu begrenzen. Wie in der 1 gezeigt, hat die Strombegrenzungsschaltung 11 die Funktion, bei Auftreten eines Kurzschlussfehlers 14 zwischen der Bitleitung BLT oder BLN und der Wortleitung WL eine Erhöhung des Leckagestroms zu unterdrücken. Konfigurationen der Ausgleichsschaltung 10 und der Strombegrenzungsschaltung 11 werden später im Einzelnen beschrieben.

Die Schaltschaltung 12 ist eine Schaltung zum Schalten der Verbindungen zwischen dem Bitleitungspaar BLT und BLN und dem Leseverstärker 13. Die Schaltschaltung 12 ist aus zwei NMOS-Transistoren zusammengesetzt, die jeweils an die Bitleitung BLT oder BLN angeschlossen sind, und an ihre beiden Gates wird ein Steuersignal SH angelegt. Die Konfiguration gemäß 1 basiert auf dem sog. gemeinsam genutzten Leseverstärkersystem, und der Leseverstärker 13 und das Bitleitungspaar BLT und BLN werden so gesteuert, dass sie in Antwort auf das Steuersignal SH angeschlossen oder abgeschaltet werden. Der Leseverstärker 13 detektiert und verstärkt eine winzige Potentialdifferenz, die zwischen dem Bitleitungspaar BLT und BLN erzeugt wird. Dabei ist es möglich, die Daten einer beliebigen Speicherzelle MC, die durch die Wortleitung WL gewählt worden ist, auszulesen.

Zusätzlich ist es, obwohl in der 1 weggelassen, bei der Konfiguration entsprechend dem gemeinsam genutzten Leseverstärkersystem im Allgemeinen üblich, die Schaltschaltung 12 und die Ausgleichschaltung 10 nicht nur an der linken Seite, sondern auch an der rechten Seite des Leseverstärkers 13 in symmetrischer Anordnung vorzusehen. Dann wird die Schaltschaltung 12 so gesteuert, dass das Bitleitungspaar BLT und BLN an die rechte Seite oder linke Seite des Leseverstärkers 13 in Antwort auf das Steuersignal SH geschaltet wird, und in diesem Zustand werden Lese- und Schreiboperationen gesteuert.

Obwohl die 1 nur ein einziges Bitleitungspaar BLT und BLN zeigt, wird ferner ein gesamtes Speicherarray tatsächlich durch Anordnen einer großen Anzahl von Bitleitungspaaren BLT und BLN gemäß 1 konfiguriert. Im Allgemeinen wird in dem Speicherarray eine Redundanzkonfiguration verwendet, und das Speicherarray hat zusätzlich zu den typischen Speicherzellen MC Redundanzzellen, um fehlerhafte Zellen auszutauschen. Daher ist es erforderlich, eine Schaltung für die Redundanzzellen in der gleichen Konfiguration wie in 1 vorzusehen. Wenn beispielsweise das Lesen/Einschreiben einer Speicherzelle MC verursacht durch den vorstehend genannten Kurzschlussfehler 14 fehlschlägt, werden das auszutauschende Bitleitungspaar BLT und BLN und ein entsprechender Schaltungsteil durch ein Bitleitungspaar BLT und BLN und einen entsprechenden Schaltungsteil ersetzt, die jeweils für die Redundanzzellen vorgesehen sind.

Als Nächstes ist 2 ein Schaltbild zur Veranschaulichung einer spezifischen Konfiguration eines Schaltungsteils, der die Ausgleichsschaltung 10 und die Strombegrenzungsschaltung 11 in der primären Konfiguration gemäß 1 enthält. Die Ausgleichsschaltung 10 besteht, wie in der 2 gezeigt, aus drei MOS-Transistoren 101, 102 und 103, an deren Gates gemeinsam ein Steuersignal EQ angelegt wird. Der NMOS-Transistor 101 ist zwischen eine Bitleitung BLT und die andere Bitleitung BLN geschaltet. Beide NMOS-Transistoren 102 und 103 sind an ihrem einen Ende mit dem Knoten N1 verbunden, und das andere Ende des NMOS-Transistors 102 ist an eine Bitleitung BLT angeschlossen, während das andere Ende des NMOS-Transistors 103 an die andere Bitleitung BLN angeschlossen ist.

Im Betrieb der Ausgleichsschaltung 10 sind die drei NMOS-Transistoren 101 bis 103 im EIN-Zustand, wenn das Steuersignal EQ hoch ist, und das Bitleitungspaar BLT und BLN kann durch die NMOS-Transistoren 102 und 103 durch den Strom, welcher von der Strombegrenzungsschaltung 11 durch den Knoten N1 fließt, vorgeladen werden. In diesem Zustand sind die Bitleitungen BLT und BLN durch den MOS-Transistor 101 kurzgeschlossen und auf dem gleichen Potential gehalten.

Die Strombegrenzungsschaltung 11 hat ein Strombegrenzungselement 16, bestehend aus einem PMOS-Transistor TP1 (erster PMOS-Transistor der Erfindung), und eine Gate-Spannungserzeugungsschaltung 15 zum Erzeugen einer Spannung V1 als einer Gate-Spannung, die zum PMOS-Transistor TP1 geleitet wird. In dem PMOS-Transistor TP1 ist die Bitleitungs-Vorspannung VHB an die Source angelegt, die Spannung V1 von der Gate-Spannungserzeugungsschaltung 15 ist an das Gate angelegt und der vorstehend genannte Knoten N1 ist an das Drain angeschlossen. Ferner ist die Rückvorspannung VPP an einen N-Well angelegt, in dem der PMOS-Transistor TP1 in dem DRAM ausgebildet ist.

Obwohl in der 2 die einzige Gate-Spannungserzeugungsschaltung 15 und das einzige Strombegrenzungselement 16 gezeigt sind, sind in einer tatsächlichen DRAM-Konfiguration eine Anzahl von Strombegrenzungselementen 16 an die einzige Gate-Spannungserzeugungsschaltung 15 angeschlossen.

Der Strom, welcher in die Ausgleichsschaltung 10 durch das Drain des PMOS-Transistors TP1 fließt, ist innerhalb eines vorbestimmten Bereichs des Begrenzungsstroms begrenzt. In diesem Fall ist der Pegel des Begrenzungsstroms an die Sub-Schwellwertcharakteristika des PMOS-Transistors TP1 angepasst, aber wie zuvor beschrieben ist es notwendig, den Einfluss der Änderungen der Schwellwertspannung Vtp des PMOS-Transistors TP1 zu unterdrücken. Bei dieser Ausführungsform wird angenommen, dass die Schwellwertspannung Vtp des PMOS-Transistors TP1 schwankt, und die Spannung V1 wird durch den Betrieb der Gate-Spannungserzeugungsschaltung 15 richtig gesteuert. Dadurch ist es möglich, den Begrenzungsstrom in dem PMOS-Transistor TP1 konstant zu halten. Im Folgenden wird beschrieben, dass der konstante Begrenzungsstrom in der Strombegrenzungsschaltung 11 basierend auf der Konfiguration und dem Betrieb der Gate-Spannungserzeugungsschaltung 15 aufrechterhalten werden kann.

Eine Anzahl von Ausführungsformen kann bei den Konfigurationen der Gate-Spannungserzeugungsschaltung 15 gemäß 2 angewandt werden. Eine erste Ausführungsform der Gate-Spannungserzeugungsschaltung 15 wird zunächst basierend auf einer Konfiguration gemäß 3 beschrieben. Wie in der 3 gezeigt, besteht die Gate-Spannungserzeugungsschaltung 15 der ersten Ausführungsform aus einer Pegeldetektionsschaltung 20, die den Pegel der Spannung V1, bestimmt durch die Beziehung zu der Referenzspannung VREF1, detektiert, einer Referenzspannungsquelle 21, die die Referenzspannung VREF1 erzeugt, welche einen höheren Pegel als die Bitleitungs-Vorladungsspannung VHB hat, einem Ringoszillator 22, der eine Oszillationsschaltung ist, welche mehrstufige Inverter aufweist, die in einer Ringform geschaltet sind, und einer Ladungspumpe 23, die die Spannung V1 durch einen Ladepumpvorgang basierend auf einem Oszillationsausgang des Ringoszillators erzeugt.

In dieser Konfiguration besteht die Pegeldetektionsschaltung 20 aus einer Reihenschaltung, wobei ein Widerstand R1 und ein PMOS-Transistor TP2 (zweiter PMOS-Transistor der Erfindung) miteinander über einen Knoten N2 als ein Zwischenknoten verbunden sind, und einem Komparator 30. Der Widerstand R1 ist zwischen die Ausgangsseite der Referenzspannungsquelle 21 und den Knoten N2 geschaltet. Der PMOS-Transistor TP2 ist mit seiner Source an den Knoten N2 angeschlossen, und Drain und Gate sind kurzgeschlossen und an die Ausgangsseite der Ladungspumpe angeschlossen. Der Komparator 30 ist mit seinem positiven Eingangsanschluss mit dem Knoten N2 verbunden und die Bitleitungs-Vorladungsspannung VHB ist an seinen negativen Eingangsanschluss angelegt. Die Rückvorspannung VPP ist an einen N-Well angelegt, in den der PMOS-Transistor TP2 in dem DRAM ausgebildet ist.

In der Pegeldetaktionsschaltung 20 ändert sich der Pegel eines Signals in FREIGABE, das ein Detektionsausgang des Komparators 30 ist, entsprechend der Beziehung der Pegel zwischen den positiven und negativen Eingangsanschlüssen des Komparators 30. Wenn der Spannungspegel am Knoten N2 steigt und höher als die Bitleitungs-Vorladungsspannung VHB wird, wird das Signal FREIGABE hoch. Wenn der Spannungspegel am Knoten N2 fällt und niedriger als die Bitleitungs-Vorladungsspannung VHB wird, wird das Signal FREIGABE niedrig. Wenn das Signal FREIGABE hoch ist, werden der Ringoszillator 22 und die Ladungspumpe 23 aktiviert, um die Spannung V1 nach unten zu ändern. Wenn das Signal FREIGABE dagegen niedrig ist, werden der Ringoszillator 22 und die Ladungspumpe 23 nicht aktiviert, um den Betrieb anzuhalten, und die Spannung V1 wird durch den Strom von der Pegeldetektionsschaltung 20 nach oben geändert.

In der Konfiguration gemäß 3 ist die Spannung des Knotens N2 durch V(N2) bezeichnet, der Strom I1, welcher durch den Widerstand R1 fließt, ist wie folgt: I1 = (VREF1-V(N2))/R1(1)

Hierbei wird die Rückkopplung so durchgeführt, dass die Pegel an den positiven und negativen Eingangsanschlüssen des Komparators 30 gleich sind, und die Spannung V(N2) ist so gesteuert, dass sie den gleichen Pegel wie der der Bitleitungs-Vorladungsspannung VHB hat. Somit wird der Strom I1 der Gleichung (1) wie folgt ausgedrückt: I1 = (VREF – VHB)/R1(2)

Der Strom I1 ist annähernd gleich dem Drain-Strom, welcher durch den PMOS-Transistor TP2 fließt. Die Referenzspannung VREF ist beispielsweise auf 1,6 V gesetzt, und die Bitleitungs-Vorladungsspannung VHB ist auf 0,6 V gesetzt.

Die Gate-Source-Spannung VGS des PMOS-Transistors TP2 wird wie folgt ausgedrückt: VGS = V1 – V(N2) = V1 – VHB(3)

Wie vorstehend beschrieben, ist VGS im Fall von |IDS| = 1 &mgr;A als die Schwellwertspannung Vtp definiert, und |IDS| = I1 ist erfüllt. Daher kann basierend auf der Gleichung (2) der Widerstand R1 so gesetzt werden, dass er die folgende Gleichung erfüllt: (VREF1 – VHB)/R1 = 1 &mgr;A(4)

Da in diesem Zustand die Gate-Source-Spannung VPS in dem PMOS-Transistor TP2 gleich der Schwellwertspannung Vtp ist, wird die folgende Gleichung aus der Gleichung (3) abgeleitet. V1 = VHB + Vtp(5)

4 ist eine graphische Darstellung, die die Sub-Schwellwertcharakteristika des PMOS-Transistors TP1 der 2 in einem Zustand zeigt, bei dem die Spannung V1 basierend auf der Konfiguration der Gate-Spannungserzeugungsschaltung 15 der ersten Ausführungsform gesteuert wird. Hierbei sind für einen Vergleich mit der 11 drei Arten von Charakteristika C1, C2, C3 vorgesehen, von denen angenommen sei, dass sie Schwankungen in der Schwellwertspannung Vtp sind, und es sei angenommen, dass VHB auf 0,6 V gesetzt ist. Die vertikale Achse der graphischen Darstellung repräsentiert den Logarithmus des absoluten Werts |IDS|, und die horizontale Achse repräsentiert sowohl die Gate-Source-Spannung VPS als auch die Spannung V1. Ein Betriebspunkt B1 in der Charakteristik C1 entsprechend Vtp = –1,0 V stimmt mit dem Betriebspunkt A1 in 11 überein. Hierbei wird ein Fall betrachtet, bei dem der Absolutwert der Schwellwertspannung Vtp beginnend vom Betriebspunkt B1 sinkt, zur Charakteristik C2 (Vtp = –0,9 V) verschoben wird. In diesem Fall ändert sich im Unterschied zur 11, bei der die Spannung V0 festliegt, die Spannung V1 basierend auf der Gleichung (5) nach oben, da der Absolutwert der Schwellwertspannung Vtp des PMOS-Transistors TP2 wie der Absolutwert der Schwellwertspannung Vtp des PMOS-Transistors TP1 sinkt. Genauer gesagt, wenn die Schwellwertspannung Vtp sich im Zustand von V1 = –0,4 V auf –0,9 V ändert, steigt die Spannung V1 um 0,1 V, was ein steigender Pegel ist (sinkender Pegel im Absolutwert), und die Gleichung V1 = –0,3 V ist erfüllt, wodurch der Betriebspunkt B2 verschoben ist. Wie aus der

4 zu ersehen ist, wird am Betriebspunkt B2 |IDS| = 1,0 &mgr;A wie am Betriebspunkt B1 aufrechterhalten.

Als Nächstes wird ein Fall auf die gleiche Weise betrachtet, bei dem der Absolutwert der Schwellwertspannung Vtp mit Beginn vom Betriebspunkt B1 steigt, eine Verschiebung zur Charakteristik C3 (Vtp = –1,1 V) bewirkt. Das heißt, der Absolutwert der Schwellwertspannung Vtp des PMOS-Transistors TP2 steigt, und die Spannung V1 ändert sich dadurch basierend auf der Gleichung (5) nach unten. Genauer gesagt, wenn die Schwellwertspannung Vtp sich im Zustand von V1 = –0,4 V auf –1,1 V ändert, sinkt die Spannung V1 um 0,1 V, das heißt, ein sinkender Pegel (steigender Pegel im Absolutwert), und die Gleichung V1 = –0,5 V ist erfüllt, bewirkt die Verschiebung zum Betriebspunkt B3. Wie aus der 4 zu ersehen ist, ist am Betriebspunkt B3 |IDS| 1,0 &mgr;A wie an den Betriebspunkten B1 und B2 aufrechterhalten.

Die 5 ist eine graphische Darstellung, welche die Änderungen in der Spannung V1 und dem Begrenzungsstrom zeigt, wobei die vorstehenden Charakteristika reflektiert werden, wenn die Schwellwertspannung Vtp in dem PMOS-Transistor TP1 schwankt. Wie in der 5 gezeigt, ändert sich die Spannung V1 der Schwankung der Schwellwertspannung Vtp folgend in Übereinstimmung mit dem Betrieb der Gate-Spannungserzeugungsschaltung 15. Im Gegensatz hierzu wird der Begrenzungsstrom, welcher durch den Drain-Strom IDS bestimmt ist, immer konstant gehalten, selbst wenn die Schwellwertspannung Vtp schwankt. Zusätzlich ist die Charakteristik der 5 ein Beispiel und durch Ändern der Gestaltungsbedingungen ist es möglich, Werte der Spannung V1 und des Begrenzungsstroms in 5 einzustellen.

Wenn hierbei die Charakteristika des PMOS-Transistors TP2 sich von denen des PMOS-Transistors TP1 unterscheiden, ist es schwierig, die Charakteristika wie in 5 gezeigt, sicherzustellen. Daher ist es erforderlich, das die Bedingungen, wie beispielsweise das Herstellungsverfahren und die Betriebscharakteristika für die PMOS-Transistoren TP1 und TP2 gleich sind. Demgemäß ist es wünschenswert, die PMOS-Transistoren TP1 und TP2 durch den gleichen Herstellungsvorgang und in der gleichen Form auszubilden und die Rückvorspannung VPP gemeinsam zu nutzen, so dass eine Konfiguration realisiert ist, bei der Schwankungen ihrer Schwellwertspannung miteinander übereinstimmen.

Als Nächstes zeigt 6 ein Schaltbild eines spezifischen Beispiels des Ringoszillators 22 und der Ladungspumpe 23, die in der Gate-Spannungserzeugungsschaltung 15 der 3 enthalten sind. Der Ringoszillator 22 hat wie in 6 gezeigt, eine einzelne NAND-Schaltung 201 und mehrstufige Inverter 202, die in Ringform geschaltet sind. An der NAND-Schaltung 201 wird das vorstehend genannte Signal FREIGABE an einem Anschluss eingegeben, und ein Oszillationsausgang des Ringoszillators 22 wird am anderen Eingangsanschluss zurückgeleitet. Wenn die Inverter 202 in einer geraden Anzahl von Stufen geschaltet sind, hat die Gesamtschaltung einschließlich der NAND-Schaltung 201 eine ungerade Zahl von Stufen, und in dem Ringoszillator 22 tritt eine Selbstoszillation mit einer vorbestimmten Frequenz auf. Ferner ist zu ersehen, dass die Selbstoszillation in dem Ringoszillator 22 nur möglich ist, wenn das Signal FREIGABE hoch ist.

Die Ladungspumpe 23 besteht, wie in 6 gezeigt, aus einem Inverter 203, einem Kondensator 204 und zwei NMOS-Transistoren 205 und 206. Ein Oszillationsausgang des Ringoszillator 22 wird am Inverter 203 der Ladungspumpe 23 eingegeben, und der Kondensator 204 wird durch die NMOS-Transistoren 205 und 206 geladen und entladen. Der Pumpbetrieb wird so durchgeführt, dass die NMOS-Transistoren 205 und 206 in Antwort auf den Pegel des Oszillationsausgangs wiederholt ein- und ausschalten, und der Betrieb wird so durchgeführt, dass der Pegel der Spannung V1 graduell sinkt.

Als Nächstes wird eine zweite Ausführungsform der Gate-Spannungserzeugungsschaltung 15 basierend auf einer Konfiguration gemäß 7 beschrieben. Wie in 7 gezeigt, hat die Gate-Spannungserzeugungsschaltung 15 gemäß der zweiten Ausführungsform Basisbauelemente, die die gleichen wie diejenigen der ersten Ausführungsform sind, und die Beschreibung derselben wird weggelassen. In der zweiten Ausführungsform ist eine Pegeldetektionssschaltung 24 gebildet, indem ein Varistor R2 zwischen die Referenzspannungsquelle 21 und den Knoten N3 geschaltet ist, welcher den festen Widerstand R1 der Pegeldetektionsschaltung 20 der ersten Ausführungsform ersetzt. Der Varistor R2 kann beispielsweise durch eine Anzahl von festen Widerständen gebildet sein, die gewünschte Widerstandswerte haben, auf welche Schaltelemente durch einen Testmodus ein- und ausgeschaltet werden oder es sind Sicherungen parallel geschaltet. Zusätzlich ist der Varistor R2 nicht auf einen begrenzt, sondern es können eine Anzahl von Varistoren in Reihe geschaltet sein, um den Widerstand R2 zu bilden.

Die Konfiguration der zweiten Ausführungsform wird in einem Fall verwendet, bei dem der Begrenzungsstrom in der Strombegrenzungsschaltung 11 geändert wird. Das heißt, da der Drain-Strom des PMOS-Transistors TP2 steigt, wenn der variable Widerstand R2 sinkt, wenn der Widerstand R2 steigt, ändert sich wie in der vorstehenden Gleichung (1) gezeigt, der Begrenzungsstrom auf die gleiche Weise. Die zweite Ausführungsform ist für den Fall wirksam, bei dem eine Anzahl von Tests durchgeführt werden, bei denen jeweils ein unterschiedlicher Pegel des Begrenzungsstroms im Testmodus des DRAM oder dergleichen geschaltet wird. Beispielsweise werden Tests im Allgemeinen durchgeführt, indem ein hoher Begrenzungsstrom gesetzt wird, während sie durchgeführt werden, indem ein niedriger Begrenzungsstrom gesetzt wird, wenn Fehler unter schweren Bedingungen bestimmt werden. Dadurch ist es möglich, Fehlfunktionen, die durch Kurzschlussfehler 14 und dergleichen verursacht sind, dauerhaft zu bestimmen.

In der zweiten Ausführungsform ist eine Konfiguration gezeigt, bei der der Begrenzungsstrom unter Verwendung des variablen Widerstands R2 geändert werden kann, aber der Begrenzungsstrom kann auch durch andere Verfahren geändert werden. Beispielsweise ist es möglich, den Pegel der Referenzspannung VREF1 im Testmodus zu schalten.

Als Nächstes wird eine dritte Ausführungsform der Gate-Spannungserzeugungsschaltung 15 basierend auf einer Konfiguration gemäß 8 beschrieben. Wie in 8 gezeigt, unterscheidet sich in der Gate-Spannungserzeugungsschaltung 15 gemäß der dritten Ausführungsform die Konfiguration einer Pegeldetektionsschaltung 25 von der Pegeldetektionsschaltung 20 gemäß der ersten Ausführungsform. Das heißt, es ist eine Reihenschaltung gebildet, bei der ein PMOS-Transistor TP3 und ein Widerstand R2 miteinander am Knoten N4 als einem Zwischenknoten verbunden sind, und die Schaltungsbeziehung ist umgekehrt zu der gemäß der ersten Ausführungsform. An die Source des PMOS-Transistors TP3 ist die Bitleitungs-Vorladungsspannung VHB angelegt, und das Drain und das Gate sind mit dem Knoten N4 verbunden. Die Rückvorspannung VPP ist an einen N-Well angelegt, in dem der PMOS-Transistor TP3 ausgebildet ist. Der Widerstand R3 ist an einem Ende an den Knoten N4 angeschlossen, und an das andere Ende ist eine Substratenergieversorgung VBB des DRAM angelegt. Der Komparator 30 ist mit seinem positiven Eingangsanschluss an die Ausgangsseite der Ladungspumpe 23 angeschlossen und ist mit seinem negativen Eingangsanschluss an den Knoten N4 angeschlossen. Zusätzlich sind die Charakteristika des PMOS-Transistors TP3 und des Komparators 30 und die Funktionen des Ringoszillators 22 und der Ladungspumpe 23 in den ersten und dritten Ausführungsformen gleich.

In der Konfiguration gemäß 8 ist die Spannung des Knotens N4 durch V(N4) bezeichnet, die Gate-Source-Spannung VGS des PMOS-Transistors TP3 wird wie folgt ausgedrückt: VGS = V(N4) – VHB(6)

Da wie vorstehend beschrieben, die Spannung V(N4) so gesteuert ist, dass sie durch die Rückkopplung des Komparators 30 den gleichen Pegel wie die Spannung V1 hat, wird die Gleichung (6) wie folgt ausgedrückt: VGS = V1 – VHB(7)

Wenn ferner angenommen wird, dass |IDS| = 1 &mgr;A ist, ist VGS an diesem Punkt gleich der Schwellwertspannung Vtp und die folgende Gleichung wird von der Gleichung (7) abgeleitet. V1 = VHB + Vtp(8)

Es ist somit zu ersehen, dass das gleiche Ergebnis wie bei der ersten Ausführungsform erzielt werden kann.

Ein Strom I3, der durch den Widerstand R3 fließt, wird wie folgt ausgedrückt: I3 = (V1 – VBB)/R3(9)

Der Strom I3 der Gleichung (9) ändert sich leicht infolge der Schwankung der Spannung V1, die von der Schwellwertspannung Vtp abhängt. Demgemäß ist es unter Betrachtung des Begrenzungsstroms entsprechend dem Strom I3 erforderlich, basierend auf der Gleichung (9) eine leichte Schwankung zu berücksichtigen.

9 ist eine graphische Darstellung, die die Sub-Schwellwertcharakteristika des PMOS-Transistors TP1 entsprechend 4 in einem Zustand zeigt, bei dem die Spannung V1 basierend auf der Konfiguration der Gate-Spannungserzeugungsschaltung 15 gemäß der dritten Ausführungsform gesteuert ist. In der 9 sind drei Arten von Charakteristika C1, C2, C3 gezeigt, und die Bedingungen der graphischen Notierung sind die gleichen wie in der 4, und deren Beschreibung wird daher weggelassen.

Die graphische Darstellung gemäß 9 ist annähernd die gleiche wie die graphische Darstellung gemäß 4 mit der Ausnahme, dass die drei Betriebspunkte B1', B2', B3' entsprechend der Charakteristika C1, C2, C3 gegenüber den Betriebspunkten B1, B2, B3 der 4 jeweils leicht verschoben sind. Dies reflektiert, dass der Begrenzungsstrom in Folge des Einflusses auf die Schwellwertspannung Vtp leicht schwankt. Wenn jedoch die graphische Darstellung der 9 mit der graphischen Darstellung der 11 verglichen wird, sind die Änderungen von |IDS| verglichen mit den drei Betriebspunkten A1, A2, A3 in der 11 wenigstens bemerkenswert klein, und es ist zu ersehen, dass eine ausreichende Wirkung erzielt werden kann.

In der dritten Ausführungsform können wie bei der zweiten Ausführungsform anstatt dem festen Widerstand R3 in der Pegeldetektionsschaltung 25 der 9 ein oder mehrere in Reihen geschaltete variable Widerstände verwendet werden. Auch in diesem Fall kann der Begrenzungsstrom basierend auf den Einstellungen der variablen Widerstände geändert werden.

Die vorliegende Erfindung ist vorstehend im Einzelnen basierend auf den Ausführungsformen beschrieben worden, aber die Erfindung ist nicht auf diese Ausführungsformen begrenzt, und es ist möglich, dass sie in die Praxis umgesetzt werden kann, ohne dass sie vom Umfang der Erfindung abweicht. Die Ausführungsformen beschreiben den Fall der Anwendung der Erfindung bei einem DRAM als einer Halbleiterspeichervorrichtung, aber die Erfindung ist im breiten Umfang ebenso wie bei einem DRAM bei Halbleiterspeichervorrichtungen anwendbar. Ferner ist ohne Begrenzung auf Halbleiterspeichervorrichtungen die Erfindung in breitem Umfang bei verschiedenen Strombegrenzungsschaltungen anwendbar, die zum Zweck der Begrenzung eines Ausgangsstroms konfiguriert sind.

Die vorliegende Erfindung ist nicht auf die vorstehend beschriebenen Ausführungsformen begrenzt, und verschiedene Variationen und Modifikationen können ermöglicht werden, ohne dass vom Umfang der vorliegenden Erfindung abgewichen wird.

Diese Anmeldung basiert auf der japanischen Patentanmeldung Nr. 2005-201157, eingereicht am 11. Juli 2005, deren gesamter Inhalt hier ausdrücklich enthalten ist.


Anspruch[de]
Strombegrenzungsschaltung mit:

einem Strombegrenzungselement zur Begrenzung eines Ausgangsstrompegels innerhalb eines vorbestimmten Bereichs eines Begrenzungsstroms und mit einem ersten PMOS-Transistor, an dessen Source eine vorbestimmte Spannung angelegt ist, und mit einem Drain, durch den der Ausgangsstrom gespeist wird; und

einer Gate-Spannungserzeugungsschaltung zum Erzeugen einer Gate-Spannung durch eine Rückkopplungssteuerung, so dass die Differenz zwischen der vorbestimmten Spannung und der Gate-Spannung des ersten PMOS-Transistors mit einer Schwellwertspannung eines zweiten PMOS-Transistors übereinstimmt, der annähernd die gleiche Charakteristik wie der erste PMOS-Transistor hat, in einem Zustand, bei dem durch den zweiten PMOS-Transistor ein vorbestimmter Strom fließt.
Strombegrenzungsschaltung nach Anspruch 1, wobei die Gate-Spannungserzeugungsschaltung eine Pegeldetektionsschaltung zum Detektieren eines Spannungspegels an einem Zwischenknoten einer Reihenschaltung aus dem zweiten Transistor und einem Widerstand hat, und die Gate-Spannung erzeugt, die in Übereinstimmung mit einem Detektionsausgang der Pegeldetektionsschaltung gesteuert ist. Strombegrenzungsschaltung nach Anspruch 2, wobei die Pegeldetektionsschaltung einen Komparator aufweist, an dessen einen Eingangsanschluss der Zwischenknoten angeschlossen ist, und an dessen anderen Eingangsanschluss die vorbestimmte Spannung angelegt ist, und wobei die Gate-Spannung an ein Drain und ein Gate des zweiten PMOS-Transistors angelegt ist, eine Source des zweiten PMOS-Transistors an den Widerstand angeschlossen ist und eine erste Konstantspannung mit einem höheren Pegel als der der vorbestimmten Spannung an die Reihenschaltung an ein Ende der Widerstandsseite derselben angelegt ist. Strombegrenzungsschaltung nach Anspruch 2, wobei die Pegeldetektionsschaltung einen Komparator aufweist, der einen Eingangsanschluss hat, an den die Gate-Spannung angelegt ist, und dessen anderer Eingangsanschluss mit dem Zwischenknoten verbunden ist, und wobei die Gate-Spannung an die Source des zweiten PMOS-Transistors angelegt ist, Drain und Gate des zweiten PMOS-Transistors mit dem Widerstand verbunden sind und eine zweite Konstantspannung mit einem niedrigeren Pegel als der der Gate-Spannung an die Reihenschaltung an ein Ende der Widerstandsseite derselben angelegt ist. Strombegrenzungsschaltung nach Anspruch 3 oder 4, wobei der Widerstand einen oder mehrere variable Widerstände hat, die in Reihe geschaltet sind. Halbleiterspeichervorrichtung mit einer Anzahl von Speicherzellen, die an den Schnittpunkten einer Vielzahl von Bitleitungen und einer Vielzahl von Wortleitungen angeordnet sind, die in einer Matrixform angeordnet sind, mit:

einer Ausgleichsschaltung, die an ein Bitleitungspaar angeschlossen ist, welches ein komplementäres Paar ist, das in der Vielzahl von Bitleitungen enthalten ist;

einem Strombegrenzungselement zum Begrenzen eines Strompegels innerhalb eines vorbestimmten Bereichs eines Begrenzungsstroms und mit einem ersten PMOS-Transistor, an dessen Source eine Bitleitungs-Vorladungsspannung angelegt ist und mit einem Drain, durch den Strom der Ausgleichsschaltung zugeführt wird; und

einer Gate-Spannungserzeugungsschaltung zum Erzeugen einer Gate-Spannung durch eine Rückkopplungssteuerung dergestalt, dass eine Differenz zwischen der Bitleitungs-Vorladungsspannung und der Gate-Spannung des ersten PMOS-Transistors mit einer Schwellwertspannung eines zweiten PMOS-Transistors übereinstimmt, welcher annähernd die gleiche Charakteristik und den gleichen Betrieb wie der erste PMOS-Transistor in einem Zustand hat, bei dem ein vorbestimmter Strom durch den zweiten PMOS-Transistor fließt.
Halbleiterspeichervorrichtung nach Anspruch 6, wobei die Gate-Spannungserzeugungsschaltung eine Pegeldetektionsschaltung zum Detektieren eines Spannungspegels an einem Zwischenknoten einer Reihenschaltung aus dem zweiten Transistor und einem Widerstand aufweist und die Gate-Spannung erzeugt, die in Übereinstimmung mit einem Detektionsausgang der Pegeldetektionsschaltung gesteuert ist. Halbleiterspeichervorrichtung nach Anspruch 6 oder 7, wobei eine Rückvorspannung an einen N-Well angelegt ist, in welchem der erste PMOS-Transistor ausgebildet ist, und an einen N-Well angelegt ist, in welchem der zweiten PMOS-Transistor ausgebildet ist, jeweils mit dem gleichen Pegel. Halbleiterspeichervorrichtung nach Anspruch 7, wobei die Gate-Spannungserzeugungsschaltung einen Ringoszillator aufweist, in welchem der Ringoszillationsbetrieb in Antwort auf einen Detektionsausgang der Pegeldetektionsschaltung gesteuert ist, und eine Ladungspumpe aufweist, um die Gate-Spannung durch einen Ladungspumpbetrieb basierend auf einem Oszillationsausgang des Ringoszillators zu erzeugen. Halbleiterspeichervorrichtung nach Anspruch 6, wobei in der Gate-Spannungserzeugungsschaltung die Pegel des Begrenzungsstroms in einer Anzahl von Stufen geschaltet werden können. Halbleiterspeichervorrichtung nach Anspruch 10, weiterhin mit Redundanzzellen zum Ersetzen einer fehlerhaften Zelle, die in der Vielzahl von Speicherzellen auftritt, wobei ein Testbetrieb für die Speicherzellen durchgeführt wird, indem die Pegel des Begrenzungsstroms in der Anzahl von Stufen geändert werden und der Austausch durch die Redundanzzellen basierend auf einem Testergebnis durchgeführt wird.






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