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Dokumentenidentifikation DE102005041452A1 15.03.2007
Titel Dreidimensional integrierte elektronische Baugruppe
Anmelder Infineon Technologies AG, 81669 München, DE;
Infineon Technologies Flash GmbH & Co. KG, 01099 Dresden, DE
Erfinder Roeper, Heiko, Dipl.-Ing., 01454 Radeberg, DE;
Hankofer, Johannes, Dipl.-Ing., 81379 München, DE;
Hedler, Harry, Dr., 82110 Germering, DE;
Kohlhase, Armin, Dr., 85579 Neubiberg, DE
Vertreter Patentanwälte Lippert, Stachow & Partner, 01309 Dresden
DE-Anmeldedatum 31.08.2005
DE-Aktenzeichen 102005041452
Offenlegungstag 15.03.2007
Veröffentlichungstag im Patentblatt 15.03.2007
IPC-Hauptklasse H01L 25/04(2006.01)A, F, I, 20050831, B, H, DE
Zusammenfassung Der Erfindung, die eine dreidimensional integrierte elektronische Baugruppe, enthaltend einen oder mehrere Chips und/oder ein oder mehrere aktive und/oder passive Bauelemente oder Baugruppen, die auf einem Substrat montiert sind und miteinander und/oder mit dem Substrat verbunden sind, betrifft, liegt die Aufgabe zugrunde, eine Anordnung anzugeben, mit der eine deutliche Reduzierung der Montage- und Packaging-Kosten sowie des Flächen- und Raumbedarfs bei gleizeitiger Reduzierung der Signalwege, flexiblem Package-Pinout und 3-D-Integration erreicht wird. Gelöst wird diese Aufgabe dadurch, dass das Substrat eine integrierte aktive elektronische Schaltungsstruktur, beispielsweise ein Halbleiterchip, zumindest teilweise vereinzelt oder im Waferverbund, ein Halbleiterwafer, Teile eines Halbleiterwafers oder mehrere als Second Level Assembly aufeinander montierte Halbleiterwafer, eine Schaltungsstruktur auf Folien- oder Gewebebasis und/oder auf Basis anderer anorganischer, organischer oder kombinierter Materialien mit eingebetteten, aufgedruckten oder mit sonstigen Verfahren auf- und/oder eingebrachten integrierten elektronischen Schaltungsstrukturen eine Ebene 1 bildend ist, dass mindestens auf dieser Ebene 1 Redistribution Lines, eine Redistribution Layer und/oder sonstige Leiterbahnen und Flächen zur Verdrahtung (RDL) angeordnet sind, mit welchen ein oder mehrere zusätzliche Chips, aktive und/oder passive Bauelemente, Baugruppen oder Teile derselben, zumindest eine weitere ...

Beschreibung[de]

Die Erfindung betrifft eine dreidimensional integrierte elektronische Baugruppe, enthaltend einen oder mehrere Chips und/oder ein oder mehrere aktive und/oder passive Bauelemente oder Baugruppen, die auf einem Substrat montiert sind und miteinander und/oder mit dem Substrat verbunden sind.

Elektronische Baugruppen übernehmen bei fortschreitender Miniaturisierung zunehmend komplexere Funktionen. Typische Anwendungsgebiete hierfür sind Mobilfunkgeräte, PDAs, Kameras, Uhrcomputer und mobile Datenspeicher. In diesen Geräten sind typischerweise mehrere Chips, SMD-Bauelemente sowie weitere Komponenten auf geringem Raum zu integrieren.

Die Montage von Chips und Bauelementen erfolgt beispielsweise auf PCB (Printed Circuit Board), Keramik- oder Silizium-Substrat. Chips mit geringem Flächenbedarf in der Montage können als WLP (Wafer Level Package) gefertigt werden. Multichipanordnungen werden als MCM in IC-Gehäusen (z. B. SOP oder DIP), als BGA-Package oder als COB mit Glob-Top-Passivierung hergestellt. Eine Möglichkeit zur vertikalen Anordnung mehrerer Chips besteht in der Montage als Stacked Chips oder als Second Level Assembly auf WLP.

Beispielsweise wird in DE 101 53 609 C2 ein Verfahren zur Herstellung eines elektronischen Bauelementes mit mehreren übereinander gestapelten und miteinander kontaktierten Chips beschrieben.

In US 6,185,124 B1 wird eine Speicher-Baugruppe mit einer Anordnung, bestehend aus einem Chip und einem passiven Bauelement in einem gemeinsamen Schaltkreisgehäuse dargestellt.

Eine Multichipanordnung geht aus DE 199 05 220 A1 hervor. Hier wird beispielsweise ein Dreifach-Chipstapel auf einem Chipträger beschrieben, bei dem jeweils kleinere Chips auf dem betreffenden darunter befindlichen Chip durch Kleben befestigt sind. Die elektrische Kontaktierung der Chips mit dem Chipträger erfolgt hier über Drahtbrücken, wobei die gesamte Chipanordnung auf dem Chipträger mit einer Vergussmasse vergossen ist.

Es hat sich gezeigt, dass bei integrierten elektronischen Baugruppen, also bei Baugruppen, in denen mehrere unterschiedliche Bauelemente- und Packagingarten miteinander kombiniert werden, erhebliche Montage- und Packaging-Kosten entstehen. Auch bestehen hohe Anforderungen an die Reduzierung des Flächen- und Raumbedarfs. Ein spezielles Problem infolge der ständig zunehmenden Taktfrequenzen entsteht durch teilweise erhebliche oder unterschiedlich lange Signalwege mit den damit verbundenen Signallaufzeit-Differenzen bzw. auch der Störstrahlung.

Eine inzwischen bekannt gewordene Möglichkeit zur Verkürzung der Signalwege besteht in der Verwendung von säulenförmigen Interconnect-Elementen auf Wafer-Ebene.

Der Erfindung liegt nunmehr die Aufgabe zugrunde, eine Anordnung für eine integrierte elektronische Baugruppe anzugeben, mit der eine deutliche Reduzierung der Montage- und Packaging-Kosten sowie des Flächen- und Raumbedarfs bei gleichzeitiger Reduzierung der Signalwege, flexiblem Package-Pinout und 3-D-Integration erreicht wird.

Erreicht wird dies dadurch, dass das Substrat als eine integrierte aktive elektronische Schaltungsstruktur, bestehend aus einem Halbleiterchip zumindest teilweise vereinzelt oder im Waferverbund, einem Halbleiterwafer, einem Teil eines Halbleiterwafers oder mehreren als Second Level Assembly aufeinander montierten Halbleiterwafern, einer Schaltungsstruktur auf Folien- oder Gewebebasis und/oder auf Basis anderer anorganischer, organischer oder kombinierter Materialien mit eingebetteten, aufgedruckten oder mit sonstigen Verfahren auf- und/oder eingebrachten integrierten aktiven elektronischen Schaltungsstrukturen eine Ebene 1 bildend ist, dass auf dieser Ebene 1 Redistribution Lines, eine Redistribution Layer und/oder weitere Leiterbahnen und Flächen zur Verdrahtung (im Weiteren RDL) angeordnet sind, mit welchen ein oder mehrere zusätzliche Chips, aktive und/oder passive Bauelemente, Baugruppen oder Teile derselben, zumindest eine weitere Ebene (Ebene 2) oder mehrere Ebenen 2..n bildend, verbunden und/oder kontaktiert sind.

In Fortführung der Erfindung sind eine oder mehrere zusätzliche Ebenen mit RDL versehen, wobei diese untereinander und/oder mit der/den RDL der Ebene 1, mit dem Substrat, Chips, aktiven und/oder passiven Bauelementen oder Baugruppen kontaktiert sind.

Die Montage und/oder elektrische Kontaktierung des oder der Chips, aktiven und/oder passiven Bauelemente oder Baugruppen auf der/den jeweiligen RDL kann durch Bonden, Kleben, Schweißen und/oder Löten erfolgen, wobei die elektrische Kontaktierung u. a. mit Bumps (z. B. Elastomerbumps), elektrisch leitfähigen Klebe-, Schweiß- und Lotverbindungen sowie Drahtbrücken realisiert ist.

In einer bevorzugten Ausgestaltung der Erfindung ist/sind die RDL in wenigstens einer der Ebenen mehrlagig ausgebildet und mit Durchkontaktierungen zwischen zumindest einer der Lagen mit anderen Lagen und/oder Ebenen, zum Substrat und/oder einem oder mehreren Chips, aktiven und/oder passiven Bauelementen oder Baugruppen versehen, wobei die RDL Ebenen für Ground, Shield, Versorgungsspannung und/oder Leitbahnen aufweisen kann. Bei Hochfrequenzanwendungen kann die RDL als Wellenleiter (Mikrostrip und Stripline) ausgebildet sein.

Eine Vereinfachung der elektrischen Kontaktierung und eine Verkürzung von Leitbahnen wird erreicht, wenn die RDL um die Kanten von Substrat und/oder Chips, aktiven und/oder passiven Bauelementen oder Baugruppen herum und/oder über die Oberfläche von zusätzlichen Chips, aktiven und/oder passiven Komponenten oder Baugruppen geführt wird und/oder gegebenenfalls zwei- oder mehrseitig auf Vorder- und Rückseite von Substrat und/oder Chips, aktiven und/oder passiven Bauelementen oder Baugruppen ausgeführt wird. Weiterhin können Durchkontaktierungen in Substrat, Chips und/oder anderen Komponenten eine Verbindung von Vorder- und Rückseite herstellen. Die Anordnung von Chips, aktiven und/oder passiven Bauelementen oder Baugruppen kann auf der Substratoberseite, Substratrückseite oder auf beiden Seiten des Substrates erfolgen.

Eine weitere erfindungsgemäße Fortbildung ist dadurch gekennzeichnet, dass wenigstens ein Teilbereich zumindest einer oder mehrerer Ebenen mit einem Polymer o.dgl. und/oder durch Materialabtrag planarisiert ist. Damit werden beispielsweise durch Chips, Bauelemente und Leiterbahnen bedingte Höhenunterschiede ausgeglichen, wobei auf dem Polymer bzw. der planarisierten Fläche eine oder mehrere zusätzliche Ebenen mit RDL, Chips, aktiven und/oder passiven Bauelementen oder Baugruppen gegebenenfalls unter Anwendung weiterer Planarisierungsschritte aufgebracht werden können.

In Fortführung ist vorgesehen, dass die aktiven und/oder passiven Bauelemente oder Baugruppen gehäuste und/oder montierte Chips, SMD-Bauelemente, sonstige Widerstandselemente, Kondensatoren, Induktivitäten, Dioden, Transistoren, elektrische, elektronische, magnetische, elektromagnetische, optische oder mikromechanische Komponenten, Opto- oder RF-Koppler oder Antennenelemente, Sensoren, Aktoren, Bedien- und Anzeigeelemente, Elemente zur Energiespeicherung und/oder Umwandlung, Wärmeverteiler oder Kühlelemente, Kontaktstifte, -buchsen und/oder -flächen oder sonstige Anschlüsse, kraft- und/oder formschlüssige Befestigungs- oder Verbindungselemente usw. sind oder diese enthalten.

In einer Ausgestaltung der Erfindung sind ein oder mehrere aktive und/oder passive Bauelemente oder Komponenten und/oder Schaltungsstrukturen in Dünnfilm- oder Dickschichttechnologie unter, auf und/oder innerhalb zumindest einer RDL, dem Substrat, Chips, aktiven oder passiven Bauelementen oder Baugruppen oder zumindest einer Planarisierungsschicht aufgebracht und/oder gefertigt und/oder mit zumindest einer RDL, dem Substrat, Chips, aktiven oder passiven Bauelementen oder Baugruppen verbunden.

In weiterer Fortführung der Erfindung kann die dreidimensional integrierte elektronische Baugruppe vollständig oder partiell mit einem eigenständigen Gehäuse versehen werden und/oder mit einer Vergussmasse, Beschichtung, Abdeckung, Passivierung, einem Lack, Label und/oder einer Beschriftung versehen oder umhüllt werden, womit zumindest teilweise die Funktion eines Gehäuses wie beispielsweise Schutz der Baugruppe vor mechanischen und elektrischen Einwirkungen sowie Kennzeichnung realisiert wird. Die dreidimensional integrierte elektronische Baugruppe kann als eigenständiges Gerät mit integrierten Bedien- und Anzeigeelementen ausgeführt und/oder mit Kontaktstiften, -buchsen, -flächen und/oder -bumps, elektrischen, elektronischen, magnetischen, elektromagnetischen, optischen, thermischen oder mechanischen Kopplern zum äußeren Anschluss versehen sein, die in oder auf der Baugruppe montiert sind.

Die der Erfindung zugrunde liegende Aufgabe wird auch durch ein Verfahren zur Herstellung einer dreidimensional integrierten elektronischen Baugruppe dadurch gelöst, dass die Fertigung des Substrates mit integrierten elektronischen Schaltungsstrukturen, die Montage von zusätzlichen Chips, aktiven und/oder passiven Bauelementen oder Baugruppen, RDL- und Dünnfilm- und/oder Dickschichtprozessschritte zur Fertigung zusätzlicher aktiver und/oder passiver Bauelemente oder Komponenten und/oder Schaltungsstrukturen, die Planarisierung, der Verguss, die Beschichtung oder sonstiges Packaging, der Test und/oder die Kennzeichnung teilweise oder vollständig im Waferverbund erfolgen. Anschließend kann bedarfsweise eine Vereinzelung der im Waferverbund enthaltenen dreidimensional integrierten elektronischen Baugruppen durch Sägen durchgeführt werden.

In einer Ausgestaltung des Verfahrens werden alle oder zumindest mehrere der vorgenannten Verfahrensschritte ausgeführt.

Die Erfindung soll nachfolgend an einem Ausführungsbeispiel näher erläutert werden. In den zugehörigen Zeichnungen zeigen:

1: eine Schnittdarstellung einer erfindungsgemäßen dreidimensional integrierten elektronischen Baugruppe auf einem Wafer mit zusätzlichen auf einer RDL montierten Chips und SMD-Komponenten;

2: eine Schnittdarstellung einer Ausführungsvariante mit einem Chip, der über Drahtbrücken mit dem Wafer elektrisch verbunden ist und auf dem ein Zusatzelement montiert ist;

3: eine Chipstapelanordnung auf einem Wafer mit mehrlagiger RDL und mit zusätzlicher RDL zwischen den Chips;

4: eine dreidimensional integrierte elektronische Baugruppe mit einer mehrlagigen mit Durchkontaktierungen versehenen RDL;

5: eine dreidimensional integrierte elektronische Baugruppe auf einem durchkontaktierten Chip mit zweiseitiger, mehrlagiger RDL, mit montierten Chips und SMD-Bauelementen;

6: eine mehrfach mit Polymerschichten planarisierte dreidimensional integrierte elektronische Baugruppe und

7: ein Beispiel für auf einem Wafer aufgebaute Chipanordnungen mit RDL und zusätzlichen Bauelementen.

1 zeigt eine Schnittdarstellung mehrerer nebeneinander auf einem Wafer 1 (d. h. jeweils nebeneinander befindliche Einzelchips im Waferverbund) angeordneten erfindungsgemäßen dreidimensional integrierten elektronischen Baugruppen als Ausschnitt. Für die elektrische Kontaktierung weiterer Bauelemente, wie Chips 2 und SMD-Bauelemente 6 befindet sich auf dem Wafer 1 eine RDL 8, die über Bondpads/Kontaktflächen 7 mit dem Wafer 1 elektrisch verbunden ist. Auf dieser RDL 8 sind die Chips 2 und SMD-Komponenten 6 jeweils über eine elektrische Verbindung 3 (z. B. Lot- oder Klebeverbindung) montiert.

Die hier verwendete Abkürzung RDL 8 steht für Redistribution Lines, Redistribution Layer und/oder sonstige Leiterbahnen und Flächen zur Verdrahtung, jeweils bestehend aus einem Isolator und Leitbahnen. Weiterhin wird der Begriff Wafer 1 für im Waferverbund befindliche Chips verwendet.

Jede elektronische Baugruppe auf dem Wafer 1 ist mit einer Moldmasse 5 vergossen, so dass nach dem Zerteilen des Wafers durch Sägen entlang der Trenngräben 16 Einzelbaugruppen entstehen.

Eine andere Ausführung ist in 2 dargestellt. Diese zeigt eine Schnittdarstellung einer auf einem Substrat 1 (Chips im Waferverbund, bedarfsweise auch vereinzelte Chips) aufgebauten Ausführungsvariante mit einem weiteren Chip 2, der über Die Attach/Klebefolie 4 und Drahtbrücken 11 mit dem Substrat 1 mechanisch bzw. elektrisch verbunden ist und auf dem ein Zusatzelement 12, z. B. ein Wärmeverteiler, ein optischer Sensor o. ä., mit Hilfe einer elektrischen, mechanischen und/oder thermischen Verbindungsschicht 13 montiert ist. Die Drahtbrücken 11 erstrecken sich dabei von den Bondpads 7 auf dem Chip 2 auf die RDL 8 auf dem Wafer 1. Weiterhin ist auf der RDL 8 ein weiteres SMD-Bauelement 6 über eine elektrische Verbindung 3 (z. B. Lot-, Klebe- oder Schmelzverbindung) montiert. Die elektronische Baugruppe ist partiell mit einer Moldmasse 5 vergossen.

3 zeigt eine weitere Ausführungsform mit einer Chipstapelanordnung auf dem Wafer 1 mit mehrlagiger RDL 8 und mit zusätzlicher RDL 8 zwischen den Chips 2. Die mehrlagige (untere) RDL 8 ist mit RDL-Durchkontaktierungen 10 versehen und mit Bondpads/Kontaktflächen 7 auf dem Wafer 1 elektrisch verbunden, wobei sich zwischen den Lagen der RDL 8 ein Isolator 9 befindet. Der auf dieser RDL 8 mit einem Die-Attach 4 montierte Chip 2 trägt seinerseits auf der Oberseite eine RDL 8, welche seitlich um den Chip 2 herum auf die untere RDL 8 geführt ist. Zur Vermeidung eines Kurzschlusses mit Chipstrukturen ist zwischen der seitlichen Kante des Chips 2 und der RDL 8 ein Isolator 9 angeordnet.

Auf der RDL 8 des zweiten Chips ist ein weiterer Chip 2 mittels einer elektrischen Verbindung 3 (z. B. Lot- oder Klebeverbindung) montiert. Wie bei 2 ist auf der unteren RDL 8 noch ein SMD-Bauelement 6 über eine elektrische Verbindung 3 montiert.

In 4 ist eine weitere Variante einer RDL-Chipanordnung auf einem Wafer 1 dargestellt. Hier befindet sich auf dem Wafer eine mehrlagige RDL 8 mit Isolatoren 9 zwischen den einzelnen Lagen sowie Durchkontaktierungen 10, wobei die unterste Lage der RDL 8 mit den Bondpads 7 des Wafers 1 verbunden ist. Auf der RDL 8 sind ein BGA-Bauelement 17 sowie weitere SMD-Bauelemente 6 montiert und über elektrische Verbindungen 3 kontaktiert. Das BGA-Bauelement 17 ist mit einer eigenen Vergussmasse 18 vergossen. Anstelle des BGA-Bauelementes 17 können bedarfsweise auch andere Bauelemente, wie CSP-Bauelemente, montiert werden.

5 zeigt eine dreidimensional integrierte elektronische Baugruppe auf einem durchkontaktierten Wafer 1 mit zweiseitiger RDL 8 mit mehreren auf beiden Seiten montierten Chips 2, BGA-Bauelementen 17 und SMD-Bauelementen 6. Die gesamte Anordnung ist beidseitig mit einer Moldmasse 5 vergossen. Für die Außenkontaktierung ist hier ein PCB 19 (Printed Circuit Board) mit Kontaktbumps 20 vorgesehen.

Eine andere Ausführung einer integrierten elektronischen Baugruppe ist in 6 dargestellt. Hier ist auf einem Wafer 1 zunächst eine mehrlagige RDL 8 angeordnet, auf der zwei Chips 2 übereinander und daneben mehrere SMD-Bauelemente 6 montiert sind. Zur Planarisierung dieser Ebene befindet sich über ihr ein Polymer 14, welches über vertikale Verbindungselemente 21 zur elektrischen Verbindung der unteren mehrlagigen RDL 8 mit der RDL 8 einer weiteren darüber liegenden Ebene verfügt. Auf dieser über dem Polymer 14 befindlichen RDL 8 sind dann weitere Bauelemente, wie ein BGA-Bauelement 17, eine Stapelanordnung von Chips 2 und weitere SMD-Bauelemente 6 und Chips 2 montiert. Einzelheiten der Montage- und Verbindungstechnologie entsprechen den bereits zu den vorhergehenden Zeichnungsfiguren beschriebenen Technologien.

Ein Beispiel für auf einem Wafer nebeneinander aufgebaute RDL-Chipanordnungen mit Chips 2, RDL 8 und weiteren Bauelementen, wie SMD-Bauelementen 6 zeigt 7. Die Fertigung der elektronischen Baugruppen erfolgt im Waferverbund über die Prozessschritte Waferprozessierung, Test, ggf. Rückseitenbearbeitung, Aufbringen der RDL, Montage zusätzlicher Chips, aktiver und/oder passiver Komponenten, Molden, Planarisieren und Kennzeichnung. Anschließend erfolgt die Vereinzelung der elektronischen Baugruppen beispielsweise durch Sägen sowie ein abschließender Funktionstest.

1
Substrat/Wafer
2
Chip
3
elektrische Verbindung
4
Die Attach/Klebefolie
5
Moldmasse
6
SMD-Bauelement
7
Bondpad/Kontaktflächen
8
RDL
9
Isolator
10
RDL-Durchkontaktierung
11
Bondverbindung/Drahtbrücke
12
Bauelement/Zusatzelement
13
Verbindungsschicht
14
Planarisierung/Polymer
15
Bump
16
Trenngraben
17
BGA-Bauelement
18
Vergussmasse/Gehäuse
19
PCB
20
Kontaktbumps
21
vertikales Verbindungselement


Anspruch[de]
Dreidimensional integrierte elektronische Baugruppe, enthaltend einen oder mehrere Chips und/oder ein oder mehrere aktive und/oder passive Bauelemente oder Baugruppen, die auf einem Substrat montiert sind und miteinander und/oder mit dem Substrat verbunden sind, dadurch gekennzeichnet, dass das Substrat eine integrierte aktive elektronische Schaltungsstruktur, bestehend aus einem Halbleiterchip zumindest teilweise vereinzelt oder im Waferverbund, einem Halbleiterwafer, einem Teil eines Halbleiterwafers oder mehreren als Second Level Assembly aufeinander montierten Halbleiterwafern, einer Schaltungsstruktur auf Folien- oder Gewebebasis und/oder auf Basis anderer anorganischer, organischer oder kombinierter Materialien mit eingebetteten, aufgedruckten oder mit sonstigen Verfahren auf- und/oder eingebrachten integrierten elektronischen Schaltungsstrukturen eine Ebene 1 bildend ist, dass mindestens auf dieser Ebene 1 Redistribution Lines, eine Redistribution Layer und/oder weitere Leiterbahnen und Flächen zur Verdrahtung (RDL) angeordnet sind, mit welchen ein oder mehrere zusätzliche Chips, aktive und/oder passive Bauelemente, Baugruppen oder Teile derselben, zumindest eine weitere Ebene (Ebene 2) oder mehrere zusätzliche Ebenen 2..n bildend, verbunden und/oder kontaktiert sind. Dreidimensional integrierte elektronische Baugruppe nach Anspruch 1, dadurch gekennzeichnet, dass eine oder mehrere zusätzliche Ebenen mit RDL versehen sind, wobei diese untereinander und/oder mit der/den RDL der Ebene 1, mit dem Substrat, Chips, aktiven und/oder passiven Bauelementen oder Baugruppen kontaktiert sind. Dreidimensional integrierte elektronische Baugruppe nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der oder die Chips, aktiven und/oder passiven Bauelemente oder Baugruppen auf der/den jeweiligen RDL durch Bonden, Kleben, Schweißen und/oder Löten montiert und/oder kontaktiert sind, wobei die elektrische Kontaktierung u. a. mit Bumps (z. B. Elastomerbumps), elektrisch leitfähigen Klebe-, Schweiß- und Lotverbindungen sowie Drahtbrücken realisiert ist. Dreidimensional integrierte elektronische Baugruppe nach einem der Ansprüche I bis 3, dadurch gekennzeichnet, dass die RDL in wenigstens einer der Ebenen mehrlagig ausgebildet und mit Durchkontaktierungen zwischen zumindest einer der Lagen mit anderen Lagen und/oder Ebenen, zum Substrat und/oder einem oder mehreren Chips, aktiven und/oder passiven Bauelementen oder Baugruppen versehen ist. Dreidimensional integrierte elektronische Baugruppe nach einem der Ansprüche I bis 4, dadurch gekennzeichnet, dass die RDL Ebenen für Ground, Shield, Versorgungsspannung und/oder Leitbahnen aufweist. Dreidimensional integrierte elektronische Baugruppe nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass bei Hochfrequenzanwendungen die RDL als Wellenleiter (Mikrostrip und Stripline) ausgebildet ist. Dreidimensional integrierte elektronische Baugruppe nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die RDL um die Kanten von Substrat und/oder Chips, aktiven und/oder passiven Bauelementen oder Baugruppen herum und/oder über die Oberfläche von zusätzlichen Chips, aktiven oder passiven Komponenten oder Baugruppen geführt ist. Dreidimensional integrierte elektronische Baugruppe nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass die RDL zwei- oder mehrseitig auf Vorder- und Rückseite von Substrat und/oder Chips, aktiven und/oder passiven Bauelementen oder Baugruppen ausgeführt ist. Dreidimensional integrierte elektronische Baugruppe nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass Durchkontaktierungen im Substrat, in Chips und/oder anderen Komponenten oder Baugruppen zur Verbindung von Vorder- und Rückseite vorgesehen sind. Dreidimensional integrierte elektronische Baugruppe nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass Chips, aktive und/oder passive Bauelemente oder Baugruppen auf der Substratoberseite, Substratrückseite oder auf beiden Seiten des Substrates angeordnet sind. Dreidimensional integrierte elektronische Baugruppe nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass wenigstens ein Teilbereich zumindest einer oder mehrerer Ebenen mit einem Polymer o. dgl. und/oder durch Materialabtrag planarisiert ist. Dreidimensional integrierte elektronische Baugruppe nach Anspruch 11, dadurch gekennzeichnet, dass auf dem Polymer bzw. der planarisierten Fläche eine oder mehrere zusätzliche Ebenen mit RDL, Chips, aktiven und/oder passiven Bauelementen oder Baugruppen gegebenenfalls unter Anwendung weiterer Planarisierungsschritte aufgebracht sind. Dreidimensional integrierte elektronische Baugruppe nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, dass die aktiven und/oder passiven Bauelemente oder Baugruppen, gehäuste und/oder montierte Chips, SMD-Bauelemente, sonstige Widerstandselemente, Kondensatoren, Induktivitäten, Dioden, Transistoren, elektrische, elektronische, magnetische, elektromagnetische, optische oder mikromechanische Komponenten, Opto- oder RF-Koppler oder Antennenelemente, Sensoren, Aktoren, Bedien- und Anzeigeelemente, Elemente zur Energiespeicherung und/oder Umwandlung, Wärmeverteiler oder Kühlelemente, Kontaktstifte, -buchsen und/oder -flächen oder sonstige Anschlüsse, kraft- und/oder formschlüssige Befestigungs- oder Verbindungselemente usw. sind oder diese enthalten. Dreidimensional integrierte elektronische Baugruppe nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, dass ein oder mehrere aktive und/oder passive Bauelemente oder Komponenten und/oder Schaltungsstrukturen in Dünnfilm- oder Dickschichttechnologie unter, auf und/oder innerhalb zumindest einer RDL, dem Substrat, Chips, aktiven oder passiven Bauelementen oder Baugruppen oder zumindest einer Planarisierungsschicht aufgebracht und/oder gefertigt sind und/oder mit zumindest einer RDL, dem Substrat, Chips, aktiven und/oder passiven Bauelementen oder Baugruppen verbunden ist/sind. Dreidimensional integrierte elektronische Baugruppe nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, dass die dreidimensional integrierte elektronische Baugruppe vollständig oder partiell mit einem eigenständigen Gehäuse versehen ist und/oder mit einer Vergussmasse, Beschichtung, Abdeckung, Passivierung, einem Lack, Label und/oder einer Beschriftung versehen oder umhüllt ist. Dreidimensional integrierte elektronische Baugruppe nach einem der Ansprüche 1 bis 15, dadurch gekennzeichnet, dass die Baugruppe als eigenständiges Gerät mit integrierten Bedien- und Anzeigeelementen ausgeführt ist und/oder mit Kontaktstiften, -buchsen, -flächen und/oder -bumps, elektrischen, elektronischen, magnetischen, elektromagnetischen, optischen, thermischen oder mechanischen Kopplern zum äußeren Anschluss versehen ist, die in oder auf der Baugruppe montiert sind. Verfahren zur Herstellung einer dreidimensional integrierten elektronischen Baugruppe, dadurch gekennzeichnet, dass die Fertigung des Substrates mit integrierten elektronischen Schaltungsstrukturen, die Montage von zusätzlichen Chips, aktiven und/oder passiven Bauelementen oder Baugruppen, RDL- und Dünnfilm- und/oder Dickschichtprozessschritte zur Fertigung zusätzlicher aktiver und/oder passiver Bauelemente oder Komponenten und/oder Schaltungsstrukturen, die Planarisierung, der Verguss, die Beschichtung oder sonstiges Packaging, der Test und/oder die Kennzeichnung teilweise oder vollständig im Waferverbund erfolgen und anschließend eine Vereinzelung der im Waferverbund enthaltenen dreidimensional integrierten elektronischen Baugruppen durch Sägen o.dgl. durchgeführt wird. Verfahren nach Anspruch 17, dadurch gekennzeichnet, dass alle oder zumindest mehrere der Fertigungsschritte ausgeführt werden.






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