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Dokumentenidentifikation DE102005043270A1 15.03.2007
Titel Vorrichtung zur Temperaturüberwachung von planaren Feldeffekttransistoren sowie zugehöriges Herstellungsverfahren
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Baier, Sascha, dr., 85579 Neubiberg, DE
Vertreter Kindermann, Patentanwälte, 85598 Baldham
DE-Anmeldedatum 12.09.2005
DE-Aktenzeichen 102005043270
Offenlegungstag 15.03.2007
Veröffentlichungstag im Patentblatt 15.03.2007
IPC-Hauptklasse H01L 23/58(2006.01)A, F, I, 20050912, B, H, DE
IPC-Nebenklasse H01L 29/78(2006.01)A, L, I, 20050912, B, H, DE   H01L 23/544(2006.01)A, L, I, 20050912, B, H, DE   H01L 21/66(2006.01)A, L, I, 20050912, B, H, DE   
Zusammenfassung Die vorliegende Erfindung betrifft eine Vorrichtung zur Temperaturüberwachung von planaren Feldeffekttransistoren sowie ein zugehöriges Herstellungsverfahren, wobei ein Mess-Widerstandselement (4) eines Temperatursensors (TS) an der Oberfläche des Halbleitersubstrats (1) ausgebildet ist und nur durch eine Mess-Isolierschicht (3) hiervon beabstandet ist, welche identisch mit einer Gate-Dielektrikumschicht (GD) eines planaren Feldeffekttransistors (T) ist.

Beschreibung[de]

Die vorliegende Erfindung bezieht sich auf eine Vorrichtung zur Temperaturüberwachung von planaren Feldeffekttransistoren sowie ein zugehöriges Herstellungsverfahren und insbesondere auf eine Vorrichtung zur Temperaturüberwachung bei laufendem Betrieb sowie eine kombinierte Teststruktur zur Erfassung der Zuverlässigkeit in hochbeschleunigten Tests.

Die beschriebene Vorrichtung kann hierbei nicht nur als Teststruktur für Zuverlässigkeitstests sondern insbesondere auch als Überwachungsstruktur in Produkten bzw. Halbleiterschaltungen integriert sein, um bei diesen im laufenden Betrieb die Temperatur zu bestimmen.

Während und nach der Herstellung von Halbleiterschaltungen müssen üblicherweise eine Vielzahl elektrischer Tests durchgeführt werden, um die Zuverlässigkeit und Funktionalität der integrierten Schaltungen zu gewährleisten. Diese Testverfahren werden üblicherweise aufgeteilt in Testverfahren an bereits gehäusten Halbleiterbausteinen und Testverfahren der noch auf dem (teil-)prozessierten Wafer vorliegenden Halbleiterschaltungen.

Für diese direkten bzw. unmittelbaren Testverfahren wurden spezielle Teststrukturen in unmittelbarer Nähe der zu charakterisierenden Halbleiterbauelemente entworfen. Einige dieser Tests werden hierbei bei stark erhöhten Temperaturen durchgeführt, um ein beschleunigtes Altern der Halbleiterschaltungen unter normalen Bedingungen zu simulieren.

Andererseits ist es oftmals wünschenswert, dass auch im fertiggestellten Produkt bzw. der endmontierten Halbleiterschaltung eine Temperaturüberwachung durchgeführt werden kann. Um beispielsweise eine thermische Belastung zu kontrollieren und gegebenenfalls über Schutzschaltungen abschalten zu können, ist es daher nützlich, im laufenden Betrieb die Temperatur der Schaltung durch eine „online"-Messung überwachen zu können.

Um ferner eine maximale Lebensdauer von Halbleiterschaltungen abschätzen zu können, müssen eine Vielzahl von Zuverlässigkeitstests durchgeführt werden, die vorzugsweise bei erhöhten Temperaturen und Stromdichten an bestimmten Teststrukturen stattfinden. Beispielsweise wurden diese erhöhten Temperaturen in speziellen Öfen realisiert, wodurch ein beschleunigter künstlicher Alterungsprozess herbeigeführt werden kann.

Da jedoch die Herstellung insbesondere von integrierten Halbleiterschaltlungen mehrere Wochen dauern kann und bereits während der Herstellung bzw. unmittelbar nach Fertigstellung die Überprüfung von deren Zuverlässigkeit gewünscht ist, wurden sogenannte beschleunigte und hochbeschleunigte elektrische Tests auf Waferebene entwickelt, die eine Kontrolle von Schwankungen der Fertigungstoleranzen und deren Auswirkung auf die Langzeitzuverlässigkeit der elektrischen Parameter in regelmäßigen Kontrollmessungen ermöglichen. Dabei ist eine möglichst kurze Messdauer wünschenswert, um die Kosten niedrig zu halten.

Eine herkömmliche Vorrichtung zur Erfassung einer Zuverlässigkeit von integrierten Halbleiterbauelementen weist hierbei einen planaren MOS-Transistor als zu testendes bzw. zu beanspruchendes integriertes Halbleiterbauelement auf. Hierbei ist eine lokale Heizung bzw. ein Heizelement vorgesehen, das sich in einer Isolierschicht oberhalb des Halbleitersubstrats und in unmittelbarer Nähe des MOS-Transistors befindet. Zur Erfassung der Temperatur des zu beanspruchenden Halbleiterbauelements ist ferner ein Temperatursensor in Form eines über der Isolierschicht bzw. über dem Heizelement beabstandeten Metallmäander aus dem jeweiligen verwendeten Metallisierungmaterial vorgesehen, wobei der lineare Zusammenhang zwischen Widerstand und Temperatur der Metallleitbahn ausgewertet wird.

Nachteilig ist jedoch bei einer derartigen Vorrichtung zur Temperaturüberwachung und zur Erfassung der Zuverlässigkeit von planaren Feldeffekttransistoren, dass zwischen dem Temperatursensor und dem zu überwachenden Feldeffekttransistor eine oder mehrere sehr dicke Isolierschichten vorliegen, die starke Dissipationseffekte hervorrufen. Eine gemessene Temperatur ist daher geneerell verfälscht gegenüber der eigentlich vorliegenden Temperatur im Halbleiterbauelement. Somit ist eine ausreichend genaue und direkte Aussage zu der am Halbleiterbauelement anliegenden Temperatur nicht möglich.

Der Erfindung liegt daher die Aufgabe zu Grunde, eine Vorrichtung zur Temperaturüberwachung von planaren Feldeffekttransistoren sowie ein zugehöriges Herstellungsverfahren zu schaffen, bei dem die Kosten wesentlich gesenkt und eine erhöhte Genauigkeit bei der Temperaturerfassung ermöglicht ist.

Erfindungsgemäß wird diese Aufgabe hinsichtlich der Vorrichtung durch die Merkmale des Patentanspruchs 1 und hinsichtlich des Verfahrens durch die Maßnahmen des Patentanspruchs 13 gelöst.

Insbesondere durch die Verwendung eines Mess-Widerstandselements, das von der Oberfläche des Halbleitersubstrats nur durch eine Mess-Isolierschicht beabstandet ist, welche mit der Gate-Dielektrikumschicht des zu überwachenden planaren Feldeffekttransistors identisch ist, kann eine tatsächlich anliegende Temperatur im planaren Feldeffekttransistor sehr genau erfasst werden. Auf diese Weise durchgeführte Zuverlässigkeitstests, aber auch online-Temperaturmessungen weisen somit eine erhöhte Genauigkeit auf.

Hinsichtlich des Herstellungsverfahrens können insbesondere durch ein gleichzeitiges Strukturieren einer ersten Isolierschicht und einer darauf ausgebildeten ersten elektrisch leitenden Schicht zum Ausbilden eines Gatedielektrikums mit darauf liegender Gateschicht für den planaren Feldeffekttransistor und einer Mess-Isolierschicht mit darauf liegendem Mess-Widerstandselement die Herstellungskosten für eine derartige Vorrichtung wesentlich reduziert werden.

Vorzugsweise weist die Mess-Isolierschicht und die Gate-Dielektrikumschicht das gleiche Material und die gleiche Schichtdicke auf, wobei vorzugsweise ein thermisch ausgebildetes Gateoxid verwendet wird. Dies ist jedoch nicht zwingend notwendig. Die Messisolierschicht kann auch auf einem dicken Oxid ausgebildet werden, wenn alternativ die Bestimmung der Temperatur auf einem höher angelegten Höhenniveau erforderlich ist.

In gleicher Weise weist das Mess-Widerstandselement ein gleiches Material und eine gleiche Schichtdicke auf wie die Gateschicht, wobei vorzugsweise Polysilizium verwendet wird. Dies wiederum gilt auch für den Fall, daß die Gateschicht und die Messschicht auf verschiedenen Leveln liegen, da die Strukturierung beider gleichzeitig in einem Prozessschritt erfolgen kann.

Bei der vorzugsweise verwendeten Gateoxidschicht als Isolierschicht erhält man eine ausreichend hohe Genauigkeit für die Temperaturerfassung, da Dissipationseffekte nahezu vernachlässigbar sind. Andererseits bietet insbesondere die Verwendung von Polysilizium als Mess-Widerstandselement besondere Vorteile, da die Designregeln für Polysilizium in vielen Technologien weitaus kleinere Strukturen zulassen als die bisher verwendeten Metallsensoren, welche in darüber liegenden Metallisierungsebenen ausgebildet sind.

Das Mess-Widerstandselement kann beispielsweise unmittelbar oberhalb des Source- und/oder Draingebiets ausgebildet werden, wodurch sich eine minimale Beabstandung zum üblicherweise relevanten Kanalgebiet des planaren Feldeffekttransistors ergibt. Ferner kann das Mess-Widerstandselement auch seitlich oberhalb des Source- und/oder Draingebiets ausgebildet werden, wodurch sich insbesondere für die Herstellung weitere Vereinfachungen realisieren lassen und eine Genauigkeit bei der Temperaturerfassung immer noch sehr hoch ist.

Vorzugsweise kann auch ein Heizelement mit einem ohmschen Heiz-Widerstandselement an der Oberfläche des Halbleitersubstrats ausgebildet werden, wobei dieses nur durch eine Heiz-Isolierschicht vom Halbleitersubstrat beabstandet ist. Insbesondere bei vergleichbarer Verwendung einer Gateoxidschicht und eines Polysiliziums für die Heiz-Isolierschicht und das Heiz-Widerstandselement, welches in einem gleichen Strukturierungsschritt gemeinsam mit der Gateschicht des Feldeffekttransistors und dem Mess-Widerstandselement des Temperatursensors ausgebildet werden kann, können die Kosten weiter verringert werden, wobei nunmehr auch hochbeschleunigte Tests ermöglicht sind.

Obwohl der Temperatursensor auch außerhalb der Heizelemente angeordnet werden kann, ergibt sich insbesondere bei einer Anordnung zwischen dem Heiz-Widerstandselement und der Gateschicht des planaren Feldeffekttransistors eine sehr genaue Temperaturerfassung für das zu überwachende Halbleiterbauelement bei gleichzeitig hoher Temperaturhomogenität aufgrund des symmetrischen Aufbaus.

In den weiteren Unteransprüchen sind weitere vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.

Die Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnung näher beschrieben.

Es zeigen:

1A und 1B eine vereinfachte Draufsicht sowie eine zugehörige Schnittansicht einer Vorrichtung zur Temperaturüberwachung eines planaren Feldeffekttransistors gemäß einem ersten Ausführungsbeispiel;

2A und 2B eine vereinfachte Draufsicht sowie eine zugehörige Schnittansicht einer Vorrichtung zur Temperaturüberwachung eines planaren Feldeffekttransistors gemäß einem zweiten Ausführungsbeispiel; und

3 eine vereinfachte Schnittansicht einer Vorrichtung zur Temperaturüberwachung eines planaren Feldeffekttransistors gemäß einem dritten Ausführungsbeispiel.

1A zeigt eine vereinfachte Draufsicht einer Vorrichtung zur Temperaturüberwachung eines planaren Feldeffekttransistors gemäß einem ersten Ausführungsbeispiel, während in 1B eine zugehörige Schnittansicht entlang der Schnittlinie A-A gemäß 1A dargestellt ist.

Gemäß 1B wird in der Oberfläche eines Halbleitersubstrats 1 ein planarer Feldeffekttransistor T ausgebildet. Das Halbleitersubstrat 1 besteht beispielsweise aus einkristallinem Silizium mit einer Dotierung vom ersten Leitungstyp p, wobei in einem Oberflächenbereich eine Wanne 2 vom zum ersten Leitungstyp p entgegengesetzten zweiten Leitungstyp n ausgebildet werden kann. Grundsätzlich sind aber auch andere Halbleitersubstrate mit alternativen Dotierprofilen denkbar.

In der Oberfläche des Halbleitersubstrats 1 bzw. der n-Wanne 2 sind ein Sourcegebiet S und ein Draingebiet D zum Festlegen eines dazwischenliegenden Kanalgebiets K ausgebildet. Bei der in 1B dargestellten Realisierung handelt es sich um einen p-Kanal-Feldeffekttransistor, weshalb die Source- und Draingebiete vom ersten Leitungstyp p sind. Selbstverständlich sind auch n-Kanal-Feldeffekttransistoren mit umgekehrten Dotierungen realisierbar.

An der Oberfläche des so festgelegten Kanalgebiets K ist ferner eine Gate-Dielektrikumschicht GD bzw. 3 ausgebildet, an deren Oberfläche wiederum sich eine eigentliche Gateschicht G bzw. 4 befindet. Auf diese Weise erhält man einen planaren Feldeffekttransistor mit einem Sourcegebiet S, einem Draingebiet D und einer Steuerelektrode bzw. einer Gateschicht G, die über jeweilige Kontakt-Vias 7 mit einem Sourceanschluss SA einem Drainanschluss DA und einem Gateanschluss GA verbunden werden können.

Erfindungsgemäß wird nunmehr ein üblicherweise in einer Metallisierungsebene ausgebildeter Temperatursensor erstmalig in der Gateschichtebene ausgebildet. Genauer gesagt ist ein Mess-Widerstandselement 4 des Temperatursensors TS nur durch eine Mess-Isolierschicht 3 von der Oberfläche des Halbleitersubstrats 1 bzw. der n-Wanne 2 getrennt bzw. beabstandet, wobei die Mess-Isolierschicht 3 identisch mit der Gate-Dielektrikumschicht GD ist. Vorzugsweise weist diese Mess-Isolierschicht bzw. Gate-Dielektrikumschicht ein Gateoxid und insbesondere ein thermisch ausgebildetes SiO2 auf. Da die Wärmeleitfähigkeit des Halbleitersubstrats und insbesondere des verwendeten Siliziums außerordentlich hoch ist und darüber hinaus die sehr dünne Gateoxidschicht nur geringe Dissipationseffekte verursacht, kann mittels herkömmlicher Vier-Punkt-Messung eine Temperaturerfassung im Mess-Widerstandselement 4 außerordentlich genau durchgeführt werden.

Gemäß 1A sind die Gateschicht G, das Sourcegebiet S und das Draingebiet D streifenförmig ausgebildet, wobei der Abstand zwischen dem Sourcegebiet S und den Draingebiet D eine Kanallänge W festlegt. Um eine besonders genaue Temperaturüberwachung bzw. Erfassung des planaren Feldeffekttransistors T zu ermöglichen, wird das Mess-Widerstandselement 4 streifenförmig und parallel zur Gateschicht G ausgebildet.

Gemäß 1A wird ein Mess-Widerstandselement seitlich oberhalb des Sourcegebiets S und ein weiteres Mess-Widerstandselement seitlich oberhalb des Draingebiets D ausgebildet, wodurch es sich in unmittelbarer Nähe des planaren Feldeffekttransistors T bzw. dessen Kanalgebiet K befindet. Eine Temperaturüberwachung bei laufendem Betrieb ist somit sehr genau und jederzeit möglich.

Gemäß 1B kann ferner über einem Zwischendielektrikum 5 in beispielsweise einer ersten Metallisierungsebene oder einer über eine Stufe im Dielektrikum höher gelegenen Polysiliziumebene ein Heizelement H ausgebildet werden, welches zum Erwärmen der zu beanspruchenden zu testenden Struktur bzw. dem Transistor T eine Erwärmung hervorruft. Gemäß 1B besteht das ohmsche Heiz-Widerstandselement 6 aus einer strukturierten Metallschicht, wobei es jedoch auch aus einer weiteren Polysiliziumschicht bestehen kann.

Gemäß 1A ist dieses Heizelement H seitlich außerhalb des planaren Feldeffekttransistors T angeordnet, wobei das Mess-Widerstandselement 4 des Temperatursensors TS zwischen der Gateschicht G und dem Heiz-Widerstandselement 6 angeordnet ist. Genauer gesagt befindet sich ein Heizelement H im sourceseitigen Randbereich und ein weiteres Heizelement H im drainseitigen Randbereich des planaren Feldeffekttransistors, so dass durch einen symmetrischen Aufbau die Temperaturhomogenität am Transistor erhöht wird.

Gemäß 1A ist ferner eine Länge L1 dieses Heiz-Widerstandselements bzw. des Heizelements H größer als eine Länge L2 des Mess-Widerstandselements bzw. des Temperatursensors TS, welche wiederum größer ist als eine Länge L3 der Gateschicht G des planaren Feldeffekttransistors T. Auf diese Weise erhält man eine sehr homogene Temperaturverteilung, wobei eine Temperaturerfassung eine verbesserte Genauigkeit aufweist. Mit den optional hinzugefügten Heizelementen können darüber hinaus die eingangs beschriebenen Zuverlässigkeitstests und insbesondere beschleunigte und hoch beschleunigte Tests durchgeführt werden.

An den jeweiligen Enden der Heizelemente H bzw. der Heiz-Widerstandselemente befinden sich Kontakte zu den zugehörigen Metallisierungsebenen M1 und M2, welche die Heizanschlüsse HA, Sourceanschlüsse SR, Drainanschlüsse DA und Messanschlüsse MA sowie Gateanschlüsse GA realisieren. Ferner kann gemäß 1A ein Wannenanschluss WA zum Anschließen der optionalen n-Wanne 2 mittels eines zugehörigen Kontakts vorgesehen sein.

Vorzugsweise stellen die an den Endpunkten der Mess-Widerstandselemente 4 angeordneten Kontakte gleichzeitig auch die Messpunkte MP dar, die dem Abgreifen eines zur Temperatur proportionalen Spannungsabfalls in einer Vierpunktmessung dienen. Die weiteren hierfür benötigten Anschlussleitungen sind zur Vereinfachung der Figuren hierbei nicht dargestellt.

2A und 2B zeigen eine vereinfachte Draufsicht und eine zugehörige Schnittansicht entlang eines Schnitts B-B gemäß 2A gemäß einem bevorzugten zweiten Ausführungsbeispiel, wobei gleiche Bezugszeichen gleiche oder entsprechende Schichten oder Elemente bezeichnen wie in 1, weshalb auf eine wiederholte Beschreibung nachfolgend verzichtet wird.

Gemäß diesem zweiten Ausführungsbeispiel werden nunmehr die Mess-Widerstandselemente 4 nicht seitlich oberhalb der Source- und Draingebiete, sondern unmittelbar oberhalb des Sourcegebiets S und des Draingebiets D ausgebildet. Vorzugsweise wird der Temperatursensor TS bzw. das zugehörige Mess-Widerstandselement 4 mit seiner zugehörigen Mess-Isolierschicht 3 am von der Gateschicht G entfernten Randbereich des Draingebiets D und des Sourcegebiets S ausgebildet, wodurch es einen minimalen Abstand zu einem Kanalgebiet K des planaren Feldeffekttransistors T aufweist. Eine Genauigkeit bei der Erfassung der Temperatur des planaren Feldeffekttransistors wird dadurch weiter verbessert, wobei die elektrischen Eigenschaften noch ausreichend unbeeinflusst bleiben. Hierfür ist notwendig, daß die diagnostische Spannung zum Betrieb des Temperatursensors unterhalb der Einsatzspannung möglicher parasitärer Bauelemente liegt.

Ein jeweiliger Kontaktvia 7 für das Draingebiet D und das Sourcegebiet S befindet sich vorzugsweise zwischen dem so unmittelbar oberhalb des Source- und Draingebiets angeordneten Temperatursensors TS.

Gemäß 2A sind wiederum die Länge L1 der optional ausgebildeten Heizelemente H größer als die Länge L2 der Temperatursensoren TS bzw. deren Mess-Widerstandselemente 4, welche wiederum größer sind als die Länge L3 der Gateschicht G bzw. der Source- und Draingebiete S und D.

Insbesondere auf Grund des verwendeten dotierten Polysiliziums, welches wesentlich feiner strukturiert werden kann als die üblicherweise in Metallisierungsebenen realisierten Temperatursensoren können die Temperatursensoren TS wesentlich näher an das eigentlich zu messende bzw. zu überwachende Halbleiterbauelement T herangerückt werden.

3 zeigt eine vereinfachte Schnittansicht einer Vorrichtung zur Temperaturüberwachung eines planaren Feldeffekttransistors gemäß einem dritten Ausführungsbeispiel, wobei gleiche Bezugszeichen gleiche oder entsprechende Schichten bzw. Elemente darstellen wie in 1 und 2, weshalb auf eine wiederholte Beschreibung wiederum verzichtet wird.

Gemäß diesem dritten Ausführungsbeispiel kann das Heizelement H in gleicher Weise bzw. gleichzeitig ausgebildet werden wie der Temperatursensor TS bzw. das Gatedielektrikum GD und die Gateschicht G des planaren Feldeffekttransistors T. Das Heizelement H weist demzufolge als ohmsches Heiz-Widerstandselement ebenfalls eine leitende Schicht auf, welche aus dem gleichen Material ausgebildet ist wie die Gateschicht G und das Mess-Widerstandselement des Temperatursensors TS, wobei sie ferner eine gleiche Schichtdicke wie die Gateschicht G und das Mess-Widerstandselement des Temperatursensors TS aufweist.

Gemäß diesem dritten Ausführungsbeispiel besteht nunmehr erstmalig auch die Heiz-Isolierschicht 3 aus einem gleichen Material, d.h. einem Gateoxid wie die Gate-Dielektrikumschicht GD des Feldeffekttransistors T und die Mess-Isolierschicht 3 des Temperatursensors TS. Auch die Schichtdicke dieser Heiz-Isolierschicht 3 ist identisch mit der Schichtdicke der Gate-Dielektrikumschicht und der Mess-Isolierschicht des Temperatursensors.

Bei einer derartigen Realisierung kann die vom Heizelement H erzeugte Wärme optimal in das Halbleitersubstrat 1 bzw. deren n-Wanne 2 eingebracht werden, wodurch sich hochbeschleunigte Zuverlässigkeitstests effektiver gestalten lassen und benachbarte Halbleiterbauelemente unbeeinflusst bleiben. Zur Vermeidung von parasitären Schaltelementen aufgrund des Heizelementes H kann dieses gemäß 3 beispielsweise an der Substratoberfläche außerhalb der n-Wanne 2 ausgebildet sein.

Obwohl gemäß dem dritten Ausführungsbeispiel die Temperatursensoren TS, bezogen auf das zu messende Bauelement bzw. den Transistor T, außerhalb der Heizelemente H angeordnet sind, können diese selbstverständlich auch zwischen dem Heizelement H und dem Transistor T seitlich oberhalb oder unmittelbar oberhalb der Source- und Draingebiete S und D gemäß dem ersten und zweiten Ausführungsbeispiel angeordnet werden. Eine außen liegende Anordnung der Sensorelemente ermöglicht jedoch eine Überwachung der lateralen Temperaturdissipation im Vergleich zum ersten und zweiten Ausführungsbeispiel.

Auf Grund der linearen Temperaturabhängigkeit des Widerstandes von Polysilizium im üblichen Temperaturbereich wird eine Kalibrierung ermöglicht, welche vom absoluten Widerstandswert des Sensorelemtentes unabhängig ist und daher unabhängig von Prozesseinflüssen, die z.B. die Querschnittsfläche des Sensorelementes schwanken lassen, ist. Ferner wird auf Grund des vorzugsweise verwendeten symmetrischen Layouts sowohl eine stabile Temperaturverteilung als auch eine stabile Temperaturmessung ermöglicht.

Nachstehend wird ein bevorzugtes Herstellungsverfahren zur Herstellung eines planaren Feldeffekttransistors mit integriertem Temperatursensor beschrieben, wobei im Wesentlichen auf das Ausführungsbeispiel gemäß 3 Bezug genommen wird.

Zunächst wird ein Halbleitersubstrat 1 vorbereitet, wobei unter Verwendung der üblichen Maskierungsprozesse z.B. nach der Durchführung einer Implantation die in 3 dargestellte n-Wanne 2 und/oder die Diffusionsgebiete für Anschlüsse an das Silizium-Halbleitersubstrat 1 ausgebildet werden.

Anschließend wird vorzugsweise in einer thermischen Oxidation des Silizium-Halbleitersubstrats das qualitativ hochwertige und sehr dünne Gateoxid als erste Isolierschicht 3 ausgebildet. Ferner wird an der Oberfläche der ersten Isolierschicht 3 eine erste elektrisch leitende Schicht 4 ganzflächig ausgebildet. Vorzugsweise wird als Material für die erste elektrisch leitende Schicht 4 dotiertes Polysilizium ganzflächig abgeschieden.

In einem nachfolgenden Schritt wird mittels herkömmlicher fotolithographischer Verfahren beispielsweise eine gleichzeitige Strukturierung der ersten Isolierschicht 3 und der ersten elektrisch leitenden Schicht 4 zum Ausbilden eines Gatedielektrikums GD mit darüber liegender Gateschicht G für den Feldeffekttransistor T und einer Mess-Isolierschicht mit darüber liegendem Mess-Widerstandselement für den Temperatursensor TS ausgebildet. Optional kann bei diesem Strukturierungsschritt auch die Heiz-Isolierschicht mit darüber liegendem Heiz-Widerstandselement für das Heizelement H ausgebildet werden. Alternativ kann die erste Isolierschicht 3 zunächst auch unstrukturiert bleiben. Falls die Source- und Draingebiete S und D bei der Vorbereitung des Halbleitersubstrats 1 noch nicht ausgebildet wurden, können sie vorzugsweise zu diesem Zeitpunkt (z.B. mittels Ionen-Implantation) selbstjustierend hergestellt werden.

Anschließend kann ein Zwischendielektrikum 5 an der strukturierten Wafer-Oberfläche ausgebildet werden, wobei beispielsweise eine dicke TEOS-Schicht oder andere Zwischendielektrika abgeschieden werden. Abschließend werden die Anschlussverdrahtungen zur Gateschicht G, dem Sourcegebiet S, dem Draingebiet D und dem Mess-Widerstandselement bzw. dem Heiz-Widerstandselement ausgebildet. Genauer gesagt können hierbei Kontaktvias 7 an entsprechenden Stellen vorgesehen werden, die zu Leitbahnen in darüber liegenden Leitbahn- oder Metallisierungsebenen reichen.

Auf diese Weise kann eine Vorrichtung zur Temperaturüberwachung eines planaren Feldeffekttransistors äußerst kostengünstig hergestellt werden, wobei eine Genauigkeit bei einer Temperaturerfassung wesentlich verbessert ist.

1
Halbleitersubstrat
2
Wanne
3
Mess-Isolierschicht
4
Mess-Widerstandselement
5
Zwischendielektrikum
6
Heiz-Widerstandselement
7
Kontaktvia
S
Sourcegebiet
D
Draingebiet
G
Gateschicht
K
Kanalgebiet
GD
Gate-Dielektrikumschicht
H
Heizelement
TS
Temperatursensor
T
planarer Feldeffekttransistor
SA
Sourceanschluss
DA
Drainanschluss
GA
Gateanschluss
HA
Heizanschluss
MA
Messanschluss
WA
Wannenanschluss
MP
Messpunkt


Anspruch[de]
Vorrichtung zur Temperaturüberwachung von planaren Feldeffekttransistoren mit

einem Halbleitersubstrat (1);

einem in der Oberfläche des Halbleitersubstrats (1) ausgebildeten Sourcegebiet (S) und Draingebiet (D) zum Festlegen eines dazwischen liegenden Kanalgebiets (K);

einer an der Oberfläche des Kanalgebiets (K) ausgebildeten Gate-Dielektrikumschicht (GD);

einer an der Oberfläche der Gate-Dielektrikumschicht (GD) ausgebildeten Gate-Schicht (G); und

einem Temperatursensor (TS) mit einem ohmschen Mess-Widerstandselement (4) zum Erfassen einer Temperatur des Feldeffekttransistors (T),

dadurch gekennzeichnet, dass das Mess-Widerstandselement (4) von der Oberfläche des Halbleitersubstrats (1) durch eine Mess-Isolierschicht (3) beabstandet ist, welche identisch mit der Gate-Dielektrikumschicht (GD) ist.
Vorrichtung nach Patentanspruch 1, dadurch gekennzeichnet, dass die Mess-Isolierschicht (3) ein gleiches Material und eine gleiche Schichtdicke aufweist wie die Gate-Dielektrikumschicht (GD). Vorrichtung nach Patentanspruch 1 oder 2, dadurch gekennzeichnet, dass das Mess-Widerstandselement (4) ein gleiches Material und eine gleiche Schichtdicke aufweist wie die Gate-Schicht (G). Vorrichtung nach einem der Patentansprüche 1 bis 3, dadurch gekennzeichnet, dass das Mess-Widerstandselement (4) Polysilizium und die Mess-Isolierschicht (3) ein Gateoxid aufweist. Vorrichtung nach einem der Patentansprüche 1 bis 4, dadurch gekennzeichnet, dass das Mess-Widerstandselement (4) streifenförmig und parallel zur Gateschicht (G) ausgebildet ist. Vorrichtung nach einem der Patentansprüche 1 bis 5, dadurch gekennzeichnet, dass das Mess-Widerstandselement (4) unmittelbar oberhalb des Source- und/oder Draingebiets (S, D) ausgebildet ist. Vorrichtung nach einem der Patentansprüche 1 bis 5, dadurch gekennzeichnet, dass das Mess-Widerstandselement (4) seitlich oberhalb des Source- und/oder Draingebiets (S, D) ausgebildet ist. Vorrichtung nach einem der Patentansprüche 1 bis 7, gekennzeichnet durch ein Heizelement (H) mit einem ohmschen Heiz-Widerstandselement (6), das an der Oberfläche des Halbleitersubstrats (1) ausgebildet und von dieser durch eine Heiz-Isolierschicht (3, 5) getrennt ist. Vorrichtung nach Patentanspruch 8, dadurch gekennzeichnet, dass das Heiz-Widerstandselement (6) ein gleiches Material und eine gleiche Schichtdicke wie die Gateschicht (G) und die Heiz-Isolierschicht (3) ein gleiches Material und eine gleiche Schichtdicke wie die Gate-Dielektrikumschicht (GD) aufweist. Vorrichtung nach Patentanspruch 8 oder 9, dadurch gekennzeichnet, dass das Heiz-Widerstandselement (6) streifenförmig und parallel zu der Gateschicht (G) ausgebildet ist. Vorrichtung nach einem der Patentansprüche 8 bis 10, dadurch gekennzeichnet, dass das Mess-Widerstandselement (4) zwischen der Gateschicht (G) und dem Heiz-Widerstandselement (6) angeordnet ist. Vorrichtung nach einem der Patentansprüche 8 bis 11, dadurch gekennzeichnet, dass eine Länge (L1) des Heiz-Widerstandselements größer ist als eine Länge (L2) des Mess-Widerstandselements, welche größer ist als eine Länge (L3) der Gateschicht. Verfahren zur Herstellung eines planaren Feldeffekttransistors mit Temperatursensor mit den Schritten:

a) Vorbereiten eines Halbleitersubstrats;

b) Ausbilden einer ersten Isolierschicht an der Oberfläche des Halbleitersubstrats;

c) Ausbilden einer ersten elektrisch leitenden Schicht an der Oberfläche der ersten Isolierschicht;

d) Strukturieren von zumindest der ersten elektrisch leitenden Schicht zum Ausbilden einer Gateschicht für den planaren Feldeffekttransistor und eines Mess-Widerstandselements für den Temperatursensor;

e) Ausbilden von Source- und Draingebieten;

f) Ausbilden eines Zwischendielektrikums an der strukturierten Oberfläche; und

g) Ausbilden von Anschlussverdrahtungen zur Gateschicht, den Source- und Draingebieten sowie zum Mess-Widerstandselement.
Verfahren nach Patentanspruch 13, dadurch gekennzeichnet, dass in Schritt d) ferner ein Heiz-Widerstandselement für ein Heizelement ausgebildet wird. Verfahren nach Patentanspruch 13 oder 14, dadurch gekennzeichnet, dass in Schritt d) ferner die erste Isolierschicht zum Ausbilden einer Gate-Dielektrikumschicht, einer Mess-Isolierschicht und/oder einer Heiz-Isolierschicht strukturiert wird. Verfahren nach einem der Patentansprüche 13 bis 15,

dadurch gekennzeichnet, dass in Schritt a) ein Silizium-Wafer mit zumindest einer Dotierwanne vorbereitet wird;

in Schritt b) eine Gateoxidschicht thermisch erzeugt wird; und

in Schritt c) eine Polysiliziumschicht ganzflächig abgeschieden wird.
Verfahren nach einem der Patentansprüche 13 bis 16, dadurch gekennzeichnet, dass in Schritt d) das Mess-Widerstandselement streifenförmig und parallel zur Gateschicht ausgebildet wird. Verfahren nach einem der Patentansprüche 14 bis 17, dadurch gekennzeichnet, dass in Schritt d) das Heiz-Widerstandselement streifenförmig und parallel zur Gateschicht ausgebildet wird. Verfahren nach einem der Patentansprüche 14 bis 18, dadurch gekennzeichnet, dass in Schritt d) das Mess-Widerstandselement zwischen der Gateschicht und dem Heiz-Widerstandselement ausgebildet wird. Verfahren nach einem der Patentansprüche 14 bis 19, dadurch gekennzeichnet, dass in Schritt d) eine Länge des Heiz-Widerstandselements größer als eine Länge des Mess-Widerstandselements ausgebildet wird und diese größer als eine Länge der Gateschicht ausgebildet wird.






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