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Dokumentenidentifikation DE102006019423A1 15.03.2007
Titel Speichersystem und Verfahren für den Zugriff zu Speicherchips eines Speichersystems
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Wallner, Paul, Dr., 83209 Prien, DE;
Schledz, Ralf, 85406 Zolling, DE;
Gregorius, Peter, 81476 München, DE;
Ruckerbauer, Hermann, 94554 Moos, DE
Vertreter Müller - Hoffmann & Partner Patentanwälte, 81667 München
DE-Anmeldedatum 26.04.2006
DE-Aktenzeichen 102006019423
Offenlegungstag 15.03.2007
Veröffentlichungstag im Patentblatt 15.03.2007
IPC-Hauptklasse G06F 12/00(2006.01)A, F, I, 20061122, B, H, DE
IPC-Nebenklasse G11C 7/10(2006.01)A, L, I, 20061122, B, H, DE   
Zusammenfassung Beschrieben werden ein Speichersystem und ein Verfahren. In einem Ausführungsbeispiel enthält das Speichersystem eine Speichersteuereinheit (51) und wenigstens ein Speichermodul (1), auf dem eine gewisse Anzahl von Halbleiterspeicherchips (10(M), 20, 30, 40) und Verbindungsleitungen (13b, 13c, 13d) in einer jeweils spezifischen Topologie angeordnet sind. Die Verbindungsleitungen enthalten erste Verbindungsleitungen (13b, 13c, 13d), die Übertragungskanäle für eine protokolldefinierte Übertragung von Daten- und Befehlssignalströmen von der Speichersteuereinheit (51) jeweils zu wenigstens einem der Speicherchips (10(M)) auf dem Speichermodul (1) von und dort zur Speichersteuereinheit (51) bilden. zweite Verbindungsleitungen (12) sind getrennt von den ersten Verbindungsleitungen von der Speichersteuereinheit (51) direkt zu wenigstens einem (10(M)) der Speicherchips auf dem Speichermodul (1) geführt, um Select-Information zu dem wenigstens einen Speicherchip (10(M)) separat von den Daten- und Befehlssignalströmen zu übertragen.

Beschreibung[de]

  • Priorität: 13. Mai 2005, USA, 11/128, 789

Gebiet der Erfindung

Diese Erfindung betrifft ein Speichersystem, das eine Speichersteuereinheit und wenigstens ein Speichermodul aufweist, auf dem eine gewisse Anzahl von Halbleiterspeicherchips und Verbindungsleitungen in einer spezifischen Topologie angeordnet sind, sowie ein Verfahren für den Zugriff zu Halbleiterspeicherchips eines derartigen Speichersystems.

Hintergrund

Kürzlich erfolgte Entwicklungen schneller Halbleiterspeicher werden zu sehr schnellen Signalübertragungsgeschwindigkeiten von z.B. bis zu 10 Gbit/s führen. Diese hohen Signalübertragungsgeschwindigkeiten erfordern sorgfältige Entwurfsüberlegungen hinsichtlich der Realisierung einer geeigneten Topologie und eines geeigneten Verfahrens für den Zugriff von einer Speichersteuereinheit zu den Speicherchips auf einem Speichermodul.

Die beiliegende 1 zeigt ein Funktionsblockdiagramm eines Beispiels einer bereits bekannten Architektur mit gemeinsam genutzter Übertragungsschleife („Shared Loop"), die eine der möglichen Lösungen ist, wie eine gewisse Anzahl von Speicherchips, (z.B. DRAM-Chips) auf einem Speichermodul 100 hinsichtlich der Verbindung mit einer Speichersteuereinheit 150 angeordnet werden kann. Auf dem Speichermodul 100 (z.B. ein DIMM) sind vier Speicherchips (oder Speicherranks) 110, 120, 130, 140 in der Weise angeordnet, dass ein Befehls- und Datensignalstrom CawD von der Speichersteuereinheit 150 durch einen ersten Übertragungskanal 102 zu einem ersten Speicherchip 110, von dem ersten Speicherchip 110 durch einen zweiten Übertragungskanal 112 zu einem zweiten Speicherchip 120, von dem zweiten Speicherchip 120 durch einen dritten Übertragungskanal 122 zu einem dritten Speicherchip 130, von dem dritten Speicherchip 130 durch einen vierten Übertragungskanal 132 zu einem vierten Speicherchip 140 und von dem vierten Speicherchip 140 durch einen fünften Übertragungskanal 142 zurück zu der Speichersteuereinheit 150 übertragen wird.

In dem obigen Beispiel einer Architektur mit gemeinsam genutzter Übertragungsschleife kann das Speichermodul 100 ein DIMM sein, auf dem z.B. DDR-DRAM-Speicherchips mit derselben Funktion angeordnet sind. Daten- und Befehlssignale in dem Signalstrom CawD sind protokolldefiniert und die Verbindungsleitungen, die die Übertragungskanäle bilden, verbinden die DDR-DRAMs in der oben erwähnten und in 1 gezeigten Aufeinanderfolge. D.h., dass der Daten- und Befehlssignalstrom CawD nur in einer Richtung übertragen wird.

Ein weiteres bereits bekanntes Beispiel ist eine sternförmige Architektur, die ebenfalls für die Anordnung von Speicherchips auf einem Speichermodul 200 geeignet ist und die dieselben mit einer Speichersteuereinheit 250 verbindet, ist in dem Funktionsblockdiagramm der beiliegenden 2 gezeigt. Auf dem Speichermodul 200 sind vier Speicherchips, z.B. DDR-DRAM-Chips 210, 220, 230, 240 derart angeordnet, dass ein Befehls- und Datensignalstrom CawD von der Speichersteuereinheit 250 zu einem zweckbestimmten Speicherchip 210, im Folgenden „Master"-Speicherchip genannt, und von dort zurück zur Speichersteuereinheit 250 übertragen wird (Lesedaten rD). Außerdem kann der Befehls- und Datensignalstrom CawD vom Master-Speicherchip 210 zu einem ersten Speicherchip 220 oder einem zweiten Speicherchip 230 oder einem dritten Speicherchip 240 und von dort zurück zum Master-Speicherchip 210 übertragen werden. Genauso wie bei der in 1 gezeigten Architektur mit gemeinsam genutzter Übertragungsschleife sind die Daten- und Befehlssignale des Signalstroms CawD in der in 2 gezeigten Sterntopologie protokolldefiniert.

Da der Zugriff zu den Speicherchips auf den in den 1 und 2 beispielhaft gezeigten Speichermodulen 100 und 200 sehr flexibel sein muss, muss es auch die Möglichkeit geben, bestimmte Operationen, z.B. Einstelloperationen, im Vorhinein, d.h. bevor der aktuelle protokolldefinierte Befehls- und Datensignalstrom die Speicherchips erreicht hat, durchzuführen. Speziell die Speicherchips 110, 120 und 130 sowie 140 in der in 1 gezeigten Topologie mit gemeinsam genutzter Übertragungsschleife und der Master-Speicherchip 210 in der in 2 gezeigten sternförmigen Topologie müssen sehr schnell und einfach zwischen Weiterübertragungs-(„Re-drive")- und Datenverarbeitungsaufgaben unterscheiden können. Außerdem sind der Leistungsverbrauch und dazu in Beziehung stehende Wärmeeffekte kritische Punkte, sowohl bei der Topologie mit gemeinsam genutzter Übertragungsschleife als auch bei der sternförmigen Topologie. Der Gesamtleistungsverbrauch muss so gering wie möglich gehalten werden.

Bis jetzt gibt es einen Vorschlag, einen „Rank-Select"-Befehl oder einen Taktfreigabebefehl oder auch keinen Taktfreigabebefehl innerhalb eines protokolldefinierten Frames mit dem regulären Befehls- und Datensignalstrom zu übertragen. Dies ist sehr unflexibel, weil

  • a) der Frame dekodiert werden muss, um herauszufinden, was die Rank-Select-Information oder die Taktfreigabe-Information ist, d.h., welcher Speicherchip für Datenverarbeitung, für Re-drive oder für einen Bereitschaftsmodus („Stand-by") mit geringer Leistung adressiert wird, beispielsweise in der Topologie mit gemeinsam genutzter Übertragungsschleife gemäß 1 der erste Speicherchip 110, der zweite Speicherchip 120, der dritte Speicherchip 130 oder der vierte Speicherchip 140 oder in der Sterntopologie gemäß 2 der Master-Speicherchip 210, der Speicherchip 220, der Speicherchip 230 oder der Speicherchip 240;
  • b) zu den Speicherchips nicht im Voraus für gewisse Einstellprozeduren oder gewisse leistungsbezogene Prozeduren zugegriffen werden kann;
  • c) zu den Speicherchips nicht unabhängig von dem Befehls- und Datensignalstrom zugegriffen werden kann;
  • d) die Speicherchips in der Topologie mit gemeinsam genutzter Übertragungsschleife gemäß 1 und der Master-Speicherchip 210 in der sternförmigen Topologie gemäß 2 Re-drive-Prozeduren von Speicherchip-Lese/Schreib-Prozeduren und diese von einem im Protokoll enthaltenen Rank-Select-Signal unterscheiden müssen, was zu einem erhöhten logischen Aufwand beiträgt;
  • e) der Rank-Select-Befehl und die Taktfreigabe-Information dekodiert werden müssen, wenn sie im Protokoll enthalten sind und deshalb davon die Hauptfunktionsblöcke im Chip betroffen sind, selbst wenn in einem Speicherchip lediglich eine Re-drive-Prozedur auszuführen ist, und sich deshalb sich der Leistungsverbrauch erhöht.

Kurzfassung

Ausführungsbeispiele der Erfindung stellen eine Speichersystem und ein Verfahren für den Zugriff zu einem Speichersystem zur Verfügung. In einem Ausführungsbeispiel gibt die Erfindung ein Speichersystem einschließlich einer Speichersteuereinheit und wenigstens eines Speichermoduls an, auf dem eine gewisse Anzahl von Halbleiterspeicherchips und Verbindungsleitungen in einer jeweils spezifischen Topologie angeordnet sind. Die Verbindungsleitungen enthalten erste Verbindungsleitungen, die Übertragungskanäle für eine protokolldefinierte Übertragung von Daten- und Befehlssignalströmen von der Speichersteuereinheit zu wenigstens einem der Speicherchips auf dem Speichermodul und von dort zur Speichersteuereinheit bilden. Zweite Verbindungsleitungen sind von der Speichersteuereinheit getrennt zu wenigstens einem der Speicherchips auf dem Speichermodul geführt, um „Select"-Information zu dem wenigstens einen Speicherchip getrennt von dem Daten- und Befehlssignalströmen zu übertragen.

Kurze Beschreibung der Zeichnungen

Die beiliegenden Zeichnungen dienen dazu, ein vertieftes Verständnis dieser Erfindung zu ermöglichen, sind in dieser Spezifikation enthalten und bilden einen Teil derselben. Die Zeichnungen veranschaulichen die Ausführungsbeispiele dieser Erfindung und dienen zusammen mit der Beschreibung zur Erläuterung der Prinzipien der Erfindung. Andere Ausführungsbeispiele der Erfindung und viele der beabsichtigten Vorteile derselben werden unmittelbar einleuchtend, da sie durch einen Bezug auf die folgende detaillierte Beschreibung besser verständlich werden. Die Elemente der Zeichnungen sind nicht notwendigerweise maßstäblich zueinander. Gleiche Bezugszeichen bezeichnen entsprechende gleichartige Teile.

1 ist ein schematisches Funktionsblockdiagramm eines ersten Beispiels eines in einer Topologie mit gemeinsam genutzter Übertragungsschleife angeordneten Speichersystems des Standes der Technik.

2 ist ein schematisches Funktionsblockdiagramm eines zweiten Beispiels eines Speichersystems des Standes der Technik, in dem die Speicherchips in sternförmiger Topologie angeordnet sind.

3 veranschaulicht ein schematisches Funktionsblockdiagramm einer ersten Version eines Speichersystems in Übereinstimmung mit einem ersten Ausführungsbeispiel der Erfindung, bei dem die Speicherchips in einer sternförmigen Topologie angeordnet sind.

4 stellt ein Funktionsblockdiagramm einer zweiten alternativen Version des ersten Ausführungsbeispiels des erfindungsgemäßen Speichersystems dar, bei dem die Speicherchips in sternförmiger Topologie angeordnet sind.

5 stellt schematisch ein Funktionsblockdiagramm einer dritten alternativen Version des ersten Ausführungsbeispiels des erfindungsgemäßen Speichersystems dar, bei dem die Speicherchips in einer sternförmigen Topologie angeordnet sind.

6 veranschaulicht schematisch ein Funktionsblockdiagramm einer ersten Version eines zweiten Ausführungsbeispiels eines erfindungsgemäßen Speichersystems, bei dem die Speicherchips in einer Vorwärtsschleifen-(Loop forward)-Topologie angeordnet sind.

7 stellt schematisch ein Funktionsblockdiagramm einer alternativen Version des zweiten Ausführungsbeispiels des erfindungsgemäßen Speichersystems dar, bei dem die Speicherchips in einer Architektur mit gemeinsam genutzter Übertragungsschleife angeordnet sind.

Detaillierte Beschreibung

Die folgende detaillierte Beschreibung nimmt auf die beiliegenden Zeichnungen Bezug, die einen Teil derselben bilden und in denen spezifische Ausführungsbeispiele veranschaulicht sind, die die Praxis der Erfindung bilden. In diesem Zusammenhang werden Richtungsangaben, wie z.B. „oben", „unten", „vorne", „hinten", „Vorder-", „Rückseite" u.s.w. mit Bezug auf die Orientierung der Figuren beschrieben. Da Komponenten der Ausführungsbeispiele dieser Erfindung in einer Anzahl unterschiedlicher Orientierungen positioniert sein können, werden die Richtungsangaben für die Veranschaulichung verwendet und sind in keiner Weise beschränkend. Es sollte verständlich sein, dass andere Ausführungsbeispiele verwendet werden können und strukturelle oder logische Änderungen vorgenommen werden können, ohne vom Umfang der Erfindung abzuweichen. Die folgende detaillierte Beschreibung ist deshalb nicht in einem beschränkenden Sinn zu verstehen und der Umfang dieser Erfindung wird durch die beiliegenden Patentansprüche definiert.

In einem Ausführungsbeispiel gibt diese Erfindung ein Speichersystem an, das einen sehr flexiblen und schnellen Zugriff zu Speicherchips auf einem Speichermodul gestattet, und ermöglicht die Ausführung bestimmter Operationen, das sind Einstelloperationen, Leistungsab- und -anschaltoperationen im Voraus, d.h. bevor der aktuelle protokolldefinierte Befehls- und Datensignalstrom die Speicherchips erreicht hat und unabhängig von dem Befehls- und Datensignalstrom.

In einem anderen Ausführungsbeispiel ermöglicht diese Erfindung ein Verfahren für einen flexiblen Zugriff zu Speicherchips auf einem Speichermodul, mit dem gewisse Operationen, z.B. Einstelloperationen, beispielsweise zum Leistungein- oder -abschalten im Voraus ausgeführt werden können, d.h. bevor der protokolldefinierte aktuelle Befehls- und Datensignalstrom die Speicherchips erreicht hat, und unabhängig vom Befehls- und Datensignalstrom.

In einem Ausführungsbeispiel stellt die Erfindung ein Speichersystem einschließlich einer Speichersteuereinheit und wenigstens eines Speichermoduls zur Verfügung, auf dem eine gewisse Anzahl von Halbleiterspeicherchips und Verbindungsleitungen in einer jeweils spezifizierten Topologie angeordnet sind. Die Verbindungsleitungen enthalten erste Verbindungsleitungen, die Übertragungskanäle für eine protokolldefinierte Übertragung von Daten- und Befehlssignalströmen von der Speichersteuereinheit zu wenigstens einem der Speicherchips auf dem Speichermodul und von dort zur Speichersteuereinheit bilden, und zweite Verbindungsleitungen, die von der Speichersteuereinheit getrennt von den ersten Verbindungsleitungen direkt zu wenigstens einem der Speicherchips auf dem Speichermodul geführt sind, um Select-Information zu dem wenigstens einen Speicherchip separat von den Daten- und Befehlssignalströmen zu übertragen.

In dem Speichersystem gemäß dem obigen Ausführungsbeispiel der Erfindung ist die Select-Information, das ist das Rank-Select-Signal und/oder das Taktfreigabesignal getrennt von dem gewöhnlichen protokolldefinierten Befehls- und Datensignalstrom. Darüber hinaus ist die separate Select-Information durch die zweiten Verbindungsleitungen direkt von der Speichersteuereinheit zum Speichermodul verbunden. Diese Architektur ermöglicht

  • a) Flexibilität zur Ausführung von Einstelloperationen und leistungsreduzierenden Operationen im Voraus;
  • b) Flexibilität zur Ausführung gewisser Operationen, z.B. Leistungsreduktionsoperationen unabhängig von dem Befehls- und Datensignalstrom;
  • c) wirksame Leistungsreduktionsverfahren auf Grund der getrennten Informationsübertragung durch die zweiten Verbindungsleitungen;
  • c) eine wirksame Trennung zwischen Re-drive und echten Datenverarbeitungsbefehlen in den Speicherchips, z.B. im Master-Speicherchip und vermeidet dadurch Verkehr auf den Busleitungen;
  • e) gleichzeitige Re-drive-Operation, während in einem gewissen Speicherchip, beispielsweise im Master-Speicherchip, eine Datenverarbeitung ausgeführt wird; und
  • f) eine Verringerung des Leistungsverbrauchs, weil eine Dekodierung des protokolldefinierten Befehls- und Datenstroms dahingehend, welcher Speicherchip im Datenverarbeitungsbetrieb und welcher Speicherchip im Betrieb mit verringerter Leistung zu halten ist, nicht mehr notwendig ist.

In einem Ausführungsbeispiel des erfindungsgemäßen Speichersystems, bei dem die Halbleiterspeicherchips in einer sternförmigen Topologie auf dem Speichermodul angeordnet sind und der wenigstens eine Speicherchip ein zweckbestimmter Speicherchip ist, sind die ersten Verbindungsleitungen und zu der Speichersteuereinheit nur mit dem Masterspeicherchip verbunden, der eine Re-Drive-Funktion wenigstens für die Daten- und Befehlssignale hat. Die anderen Speicherchips auf dem Speichermodul sind jeweils durch die ersten Verbindungsleitungen nur mit dem Masterspeicherchip verbunden und bilden die sternförmige Topologie.

In diesem Ausführungsbeispiel, bei dem die Halbleiterspeicherchips in einer sternförmigen Topologie angeordnet sind, verbinden die zweiten Verbindungsleitungen die Speichersteuereinheit zur Übertragung der separaten Select-Information in einer Punkt-zu-Punkt-Verbindung nur mit dem Masterspeicherchip.

In einer vorteilhaften Ausbildungsform davon verbinden die zweiten Verbindungsleitungen außerdem den Masterspeicherchip mit jedem der anderen Speicherchips auf dem Speichermodul, und der Masterspeicherchip hat die Re-Drive-Funktion auch für die separate Select-Information.

In diesem Ausführungsbeispiel des erfindungsgemäßen Speichersystems, wo die Halbleiterspeicherchips in der sternförmigen Topologie angeordnet sind, verbinden die zweiten Verbindungsleitungen gemäß einer alternativen Version den Masterspeicherchip und alle anderen Speicherchips parallel mit der Speichersteuereinheit.

Übereinstimmend mit einem zweiten bevorzugten Ausführungsbeispiel des erfindungsgemäßen Speichersystems sind die Halbleiterspeicherchips auf dem Speichermodul in einer Topologie mit gemeinsam genutzter Übertragungsschleife oder in einer Vorwärtsschleifentopologie angeordnet. Die ersten Verbindungsleitungen verbinden die Speichersteuereinheit mit einem ersten Speicherchip und mit dem letzten Speicherchip der Schleife in ein und derselben Übertragungsrichtung, und alle Speicherchips auf dem Speichermodul haben eine Re-Drive-Funktion wenigstens für die Daten- und Befehlssignale, so dass jeder Speicherchip jeweils durch die ersten Verbindungsleitungen mit dem benachbarten Speicherchip der Schleife verbunden ist.

In dem zweiten bevorzugten Ausführungsbeispiel können die zweiten Verbindungsleitungen so angeordnet sein, dass sie alle Speicherchips auf dem Speichermodul parallel mit der Speichersteuereinheit verbinden.

In einer alternativen Version des zweiten Ausführungsbeispiels verbinden die zweiten Verbindungsleitungen alle Speicherchips auf dem Speichermodul in sternförmiger Topologie mit der Speichersteuereinheit.

Übereinstimmend mit einer weiteren alternativen Version des zweiten Ausführungsbeispiels verbinden die zweiten Verbindungsleitungen die Speichersteuereinheit mit den Speicherchips in einer Vorbeiflug-(„Fly-By")-Topologie, so dass die Speichersteuereinheit und der erste bis zum letzten Speicherchip auf dem Speichermodul in ein und derselben Übertragungsrichtung verbinden sind, und der erste Speicherchip bis zum vorletzten Speicherchip auf dem Speichermodul hat eine Re-Drive-Funktion auch für die separate Select-Information.

Gemäß einem Ausführungsbeispiel des erfindungsgemäßen Speichersystems sind wenigstens vier Speicherchips auf dem Speichermodul angeordnet, und die zweiten Verbindungsleitungen enthalten wenigstens zwei parallele Verbindungsleitungen für die Übertragung der separaten Select-Information wenigstens als ein Zwei-Bit-Signal.

Die separate Select-Information kann ein Rank-Select-Signal zur Auswahl eines durch einen Speicherchip gebildeten Speicher-Ranks enthalten. Gemäß einem weiteren Beispiel enthält die separate Select-Information ein Taktfreigabe-Signal zur Freigabe/Sperre einer separaten Taktung der Speicherchips.

In dem erfindungsgemäßen Speichersystem können die Speicherchips DDR-DRAM-Speicherchips aufweisen.

Gemäß einem zweiten wesentlichen Aspekt stellt die Erfindung in einem Speichersystem, das eine Speichersteuereinheit und wenigstens ein Speichermodul aufweist, auf dem eine gewisse Anzahl von Halbleiterspeicherchips und Verbindungsleitungen in einer jeweils spezifischen Topologie angeordnet sind, ein Verfahren für den Zugriff zu den Halbleiterspeicherchips zur Verfügung, wobei das Verfahren das Vorsehen erster Verbindungsleitungen zwischen der Speichersteuereinheit und wenigstens einem der Halbleiterspeicherchips auf dem Speichermodul, eine Übertragung durch von den ersten Verbindungsleitungen gebildete Übertragungskanäle von protokolldefinierten Daten- und Befehlssignalströmen von der Speichersteuereinheit zu dem wenigstens einen Halbleiterspeicherchip auf dem Speichermodul und von dort zur Speichersteuereinheit, ein Vorsehen von von den ersten Verbindungsleitungen getrennten zweiten Verbindungsleitungen von der Speichersteuereinheit direkt zu wenigstens einem der Speicherchips auf dem Speichermodul und eine Übertragung von Select-Information durch die zweiten Verbindungsleitungen von der Speichersteuereinheit zu dem wenigstens einen Speicherchip auf dem Speichermodul separat von den Daten- und Befehlssignalströmen enthält, wobei eine vorbestimmte Funktion des wenigstens einen Speicherchips abhängig von der Select-Information freigegeben oder unterbunden bzw. geperrt wird.

Diese Erfindung wird für Beispiele von Speichersystemen beschrieben, die in einer Architektur mit gemeinsam genutzter Übertragungsschleife oder in sternförmiger Topologie angeordnet sind, und auch für ein Speichersystem mit einer Vorwärtsschleifenarchitektur.

Nachfolgend wird ein erstes Ausführungsbeispiel eines erfindungsgemäßen Speichersystems bezogen auf die 3 bis 5 beschrieben, wobei die Speicherchips in sternförmiger Topologie auf einer Speicherplatte angeordnet sind.

Die erste Version des mit dem ersten Ausführungsbeispiel dieser Erfindung übereinstimmenden Speichersystems ist schematisch in 3 veranschaulicht und enthält als ein Beispiel vier Speicherchips 10(M), 20, 30, 40, die in sternförmiger Architektur auf einem Speichermodul 1 angeordnet sind. Ein erster, nämlich der Speicherchip 10(M) ist ein zweckbestimmter Speicherchip (wird nachfolgend als „Masterspeicherchip" bezeichnet) und ist durch bidirektionale erste Verbindungsleitungen 13a, 13b, 13c und 13d auf einer Seite mit einer Speichersteuereinheit 51 und auf der anderen Seite in der sternförmigen Topologie mit drei „Slave"-Speicherchips 20, 30 und 40 verbunden. Die ersten Verbindungsleitungen 13a, 13b, 13c, 13d bilden Kanäle für eine protokolldefinierte Übertragung von Daten- und Befehlssignalströmen, wie es im einleitenden Teil der Beschreibung bezogen auf 2 beschrieben worden ist. Die Daten- und Befehlssignalströme werden von der Speichersteuereinheit 51 zuerst zu dem Masterspeicherchip 10(M) und weiter von dem Masterspeicherchip 10(M) jeweils zu den Slave-Speicherchips 20 oder 30 oder 40 und sodann von den Slave-Speicherchips 20 oder 30 oder 40 zum Masterspeicherchip 10(M) und von dort zurück zur Speichersteuereinheit 51 übertragen.

Außerdem weist das Speichersystem des ersten bevorzugten Ausführungsbeispiels zweite Verbindungsleitungen 12 auf, die die Speichersteuereinheit 51 direkt mit dem Masterspeicherchip 10(M) verbinden und die für eine separate Übertragung von Select-Information von der Speichersteuereinheit 51 zum Masterspeicherchip 10(M) vorgesehen sind. Separate Übertragung bedeutet, dass diese Select-Information separat von den Daten- und Befehlssignalströmen übertragen wird, die durch die ersten Verbindungsleitungen transferiert werden.

Die Select-Information kann ein Rank-Select-Signal enthalten, dass zum Masterspeicherchip 10(M) übertragen wird und das die grösste Wichtigkeit bei der Unterscheidung zwischen durchzuschleifender Information gegenüber Datenverarbeitungsaufgaben hat. Außerdem kann die separate Select-Information ein Taktfreigabe-Signal enthalten, um Leistungsverbrauchreduzierende Operationen auszuführen.

Eine zweite Version des ersten Ausführungsbeispiels des erfindungsgemäßen Speichersystems, wie sie in 4 dargestellt ist, ist, was die Verbindung des Masterspeicherchips 10(M) und der Slave-Speicherchips 20, 30 und 40 auf dem Speichermodul 2 durch die ersten Verbindungsleitungen 13a, 13b, 13c und 13d betrifft, ebenfalls in sternförmiger Topologie angeordnet, so wie die Version des in 3 gezeigten erfindungsgemäßen Speichersystems. Jedoch verbinden in der in 4 gezeigten alternativen Version die zweiten Verbindungsleitungen 12a, 12b, 12c und 12d nicht nur die Speichersteuereinheit 52 mit dem Masterspeicherchip 10(M) für die Übertragung der Select-Information zum Masterspeicherchip 10(M), sondern außerdem den Masterspeicherchip 10(M) mit jedem Slave-Speicherchip 20, 30 und 40 getrennt von den durch die ersten Übertragungsleitungen 13b, 13c und 13d gebildeten Übertragungskanälen. In dieser Version hat der Masterspeicherchip 10(M) eine zusätzliche Re-Drive-Funktion auch für die von der Speichersteuereinheit 52 empfangene separate Select-Information, um diese weiter zu den Slave-Speicherchips 20 oder 30 oder 40 zu übertragen.

Wie in der Ausführung des zuvor bezogen auf 3 beschriebenen erfindungsgemäßen Speichersystems enthält die separate Select-Information ein Rank-Select-Signal für Einstellungen im Voraus und für einen Zugriff zu den Speicherchips 10(M), 20, 30 oder 40, oder die separate Select-Information kann ein Taktfreigabe-Signal aufweisen, das Maßnahmen zur Reduzierung des Leistungsverbrauchs nicht nur im Masterspeicherchip 10(M), sondern auch in den Slave-Speicherchip 20, 30 und 40 gestattet.

5 veranschaulicht schematisch ein Funktionsblockdiagramm einer dritten Version des ersten bevorzugten Ausführungsbeispiels, wobei der Masterspeicherchip 10(M) und die Slavespeicherchips 20, 30 und 40 auf dem Speichermodul 3 in einer sternförmigen Topologie angeordnet und miteinander und mit einer Speichersteuereinheit 53 durch die ersten Verbindungsleitungen 13a, 13b, 13c und 13d für die Übertragung der protokolldefinierten Daten- und Befehlssignalströme verbunden sind. Allerdings ist die Anordnung der zweiten Verbindungsleitungen anders als bei der ersten Version gemäß 3 und der zweiten Version gemäß 4. Die zweiten Verbindungsleitungen 12 in 5 verbinden nämlich den Masterspeicherchip 10(M) und die Slavespeicherchips 20, 30 und 40 parallel mit der Speichersteuereinheit 53. Wie in der schematisch in 4 umrissenen Version kann die separate Select-Information ein Rank-Select-Signal, das eine hohe Flexibilität für vorausgehende Einstellungen und für den Zugriff zu den Speicherchips gestattet und ein Taktfreigabe-Signal enthalten, das die Ausführung gewisser leistungsreduzierender Operationen unabhängig von dem Befehls- und Datenstrom so ermöglicht, dass der Leistungsverbrauch eines für eine Datenschreib- oder -leseoperation nicht benutzten Speicherchips wirksam reduziert werden kann.

Das erste bevorzugte Ausführungsbeispiel des erfindungsgemäßen Speichersystems richtet sich auf die sternförmige Architektur als eine günstige Lösung der Anordnung von Speicherchips, z.B. DDR-DRAMs, auf einem Speichermodul, z.B. einem DIMM, wenn man auch die Verbindung mit der Speichersteuereinheit betrachtet. In dieser sternförmigen Topologie sind die Speicherchips auf dem Speichermodul in einer Weise angeordnet, dass ein Befehls- und Datenstrom in der nachstehenden Reihenfolge übertragen wird: Speichersteuereinheit ←→ Masterspeicherchip ←→ erster Slavespeicherchip oder zweiter Slavespeicherchip oder dritter Slavespeicherchip. Der Daten- und Befehlsstrom ist protokolldefiniert. Die Führung der zweiten Verbindungsleitungen getrennt von den ersten Verbindungsleitungen gestattet die Übertragung separater Select-Information von der Speichersteuereinheit direkt zu wenigstens einem, z.B. dem Masterspeicherchip, auf dem Speichermodul. Eine solche separat übertragene Select-Information kann ein Rank-Select-Signal enthalten, das dazu dienen kann, Einstellprozeduren wenigstens im Masterspeicherchip auszuführen oder zuvor bestimmte Datenverarbeitungsaufgaben in dem ersten bis dritten Slavespeicherchip anzugeben. Weiterhin kann die separate Select-Information ein Taktfreigabe-Signal enthalten, das Maßnahmen zur Verringerung des Leistungsverbrauchs ermöglicht, da eine Dekodierung, welcher Speicherchip im Datenverarbeitungsmodus sein muss, und welcher Speicherchip in einer Betriebsart mit verringerter Leistung zu halten ist, nicht mehr notwendig ist.

Für die Übertragung der separaten Select-Information durch die zweiten Verbindungsleitungen ist eine beliebige Busbreite möglich. Die Busbreite hängt hauptsächlich von der zu übertragenden Informationsmenge, der auf dem Speichermodul verfügbaren Fläche und der Anzahl der Speicherchips, zu denen zuzugreifen ist, ab. Übereinstimmend mit den drei bezogen auf die in den 3 bis 5 gezeigten Funktionsblockdiagramme beschriebenen alternativen Versionen kann die separate Select-Information auf dem Speichermodul in unterschiedlicher Weise verdrahtet sein. In jeder dieser Versionen verbinden die zweiten Verbindungsleitungen die Speichersteuereinheit mit dem Speichermodul in einer Punkt-zu-Punkt-Verbindung. Für die zweiten Verbindungsleitungen sind auf dem Speichermodul unterschiedliche Verdrahtungsarten möglich, wie z.B.:

  • a) nur der Masterspeicherchip 10(M) ist verbunden (3);
  • b) die zweiten Verbindungsleitungen verbinden zuerst den Masterspeicherchip 10(M), der dann die separate Select-Information weiter zu den Slavespeicherchips 20, 30, 40 überträgt (4);
  • c) nur der Masterspeicherchip 10(M) ist direkt mit der Speichersteuereinheit verbunden, und die Select-Information zu den Slavespeicherchips 20, 30 und 40 ist im Protokoll enthalten (3); oder
  • d) die zweiten Verbindungsleitungen verbinden parallel (in Fly-By- oder sternförmiger Topologie) die Speichersteuereinheit mit allen Speicherchips (5).

Das zweite Ausführungsbeispiel des erfindungsgemäßen Speichersystems richtet sich auf die Vorwärtsschleife und die Architektur mit gemeinsam genutzter Schleife, die eine zweite günstige Lösung bilden, wie Speicherchips, z.B. DDR-DRAMs, auf einem Speichermodul, z.B. einem DIMM, auch unter Berücksichtigung der Verbindung mit der Speichersteuereinheit angeordnet werden können. In dieser Architektur (für die Architektur mit gemeinsam genutzter Übertragungsschleife siehe auch 1, die im einleitenden Teil der Beschreibung beschrieben ist) sind die Speicherchips auf dem Speichermodul in der Weise angeordnet, dass der Befehls- und Datenstrom in der nachstehenden Reihenfolge übertragen wird: Speichersteuereinheit → erster Speicherchip → zweiter Speicherchip → dritter Speicherchip → vierter Speicherchip und vom vierten Speicherchip zurück zur Speichersteuereinheit. Auch in dieser Topologie sind die Daten- und Befehlsströme protokolldefiniert und verbinden die Speicherchips in der obigen Reihenfolge. Der Daten- und Befehlsstrom kann nur in eine Richtung fließen.

Da der Zugriff zu den Speicherchips auf dem Speichermodul sehr flexibel sein muss, schlägt das zweite Ausführungsbeispiel des erfindungsgemäßen Speichersystems eine separate Übertragung von Select-Information, die ein Rank-Select-Signal und/oder ein Taktfreigabe-Signal enthalten kann, durch zweite Verbindungsleitungen vor, die getrennt von den die Daten- und Befehlssignalströme von der Speichersteuereinheit zu wenigstens einem der Speicherchips auf dem Speichermodul übertragenden ersten Verbindungsleitungen geführt sind. Das separate Rank-Select-Signal oder separate Taktfreigabe-Signal können zu einem Signal kombiniert werden, falls der Speicherchip immer abgeschaltet ist, wenn zu ihm nicht zugegriffen wird.

Auch in dem zweiten bevorzugten Ausführungsbeispiel wird eine viel höhere Flexibilität erreicht, da das Rank-Select-Signal und/oder das Taktfreigabe-Signal separat übertragen werden und direkt in Punkt-Punkt-Verbindung von der Speichersteuereinheit zu dem Speichermodul geführt sind. Ein derartiges Rank-Select-Signal kann zur Ausführung von Einstellprozeduren innerhalb des Speicherchips oder zur Anweisung bestimmter im Voraus auszuführender Datenverarbeitungsaufgaben verwendet werden. Auch in diesem Ausführungsbeispiel hängt die Busbreite der zweiten Verbindungsleitungen für die Übertragung der separaten Select-Information sowohl von der zu übertragenden Informationsmenge als auch von der zur Verfügung stehenden Fläche auf dem Speichermodul ab.

Gemäß den in den 6 und 7 gezeigten Funktionsblockdiagrammen können die zweiten Verbindungsleitungen auf dem Speichermodul in unterschiedlicher Weise verdrahtet sein.

Die Select-Information kann auch ein Taktfreigabe-Signal enthalten, das zum Einschalten/Ausschalten von Taktsignalen in den Speicherchips und deshalb zur Leistungseinsparung verwendet werden kann. Für den Leistungsverbrauch sind zwei Betriebsarten interessant, nämlich der Re-Drive-Modus und der Datenverarbeitungsmodus. Da das Taktfreigabe-Signal durch die zweiten Verbindungsleitungen separat von dem Daten- und Befehlssignalstrom übertragen wird, braucht nicht mehr dekodiert zu werden, welcher Speicher im Datenverarbeitungsmodus sein muss und welcher Speicher im Modus mit verringerter Leistung zu halten ist, sondern diese Information kann direkt durch das separate Taktfreigabe-Signal angegeben werden.

In der ersten Version des zweiten Ausführungsbeispiels in Anwendung auf ein Speichersystem mit einer Vorwärtsschleifenarchitektur, wie sie in 6dargestellt ist, sind vier Speicherchip 10, 20, 30 und 40, die vier Speicherränke bilden, auf einem Speichermodul 4 angeordnet. Zwischen einer Speichersteuereinheit 54, dem ersten Speicherchip 10, dem zweiten Speicherchip 20, dem dritten Speicherchip 30 und dem vierten Speicherchip 40 sowie der Speichersteuereinheit 54 sind jeweils Übertragungskanäle 11, 21, 31, 41 gebildet. Erste Verbindungsleitungen 13a_CAwD, 13b_CAwD, 13b_rD, 13c_CAwD, 13c_rD, 13c_CAwD, 13d_rD und 13e_rD der oben erwähnten Übertragungskanäle sind in Vorwärtsschleifenarchitektur für die Übertragung der protokolldefinierten Daten -und Befehlssignalströme angeordnet, und zwar getrennt in die Verbindungsleitungen 13a_CAwD, 13b_CAwD, 13c_CAwD und 13d_CAwD für die Übertragung von Schreib-, Adress- und Befehlssignalen CAwD und in die Verbindungsleitungen 13b_rD, 13c_rD, 13d_rD und 13e_rD für die Übertragung von Lesesignalen rD.

Zweite Verbindungsleitungen 12a, 12b, 12c und 12d sind in einer Vorbeiflug-(„Fly-By")-Architektur getrennt von den ersten Verbindungsleitungen 13a_CAwD, 13b_CAwD, 13b_rD, 13c_CAwD, 13c_rD, 13c_CAwD, 13d_rD und 13e_rD für die Übertragung von Select-Information vorgesehen, d.h. eines Taktfreigabe-Signals und/oder eines Rank-Select-Signals von der Speichersteuereinheit 54 zu dem ersten Speicherchip 10, von dort zum zweiten Speicherchip 20, von dort zu dem dritten Speicherchip 30 und von dort zu dem vierten Speicherchip 40 auf dem Speichermodul 4.

In dem Funktionsblockdiagramm eines in einer Topologie mit gemeinsamer Übertragungsschleife angeordneten Speichersystems, wie es in 7 veranschaulicht ist, ist eine andere Art der Verbindung der zweiten Verbindungsleitungen 12 von einer Speichersteuereinheit 55 zu den Speicherchips 10, 20, 30, 40 auf dem Speichermodul 5 gezeigt.

In dem in 7 dargestellten Speichersystem sind die zweiten Verbindungsleitungen 12 auf dem Speichermodul 5 in sternförmiger Topologie realisiert.

Bei einer weiteren alternativen Version (die nicht dargestellt ist) kann die Art der Verbindung der zweiten Verbindungsleitungen 12 eine parallele Verbindung sein, die jedoch den Nachteil einer erhöhten Anzahl von Pins am Speichermodul hat.

Es ist außerdem zu bemerken, dass diese Erfindung auch bei Speichersystemen anwendbar ist, die eine Kombination einer sternförmigen Topologie mit einer Vorwärtsschleifentopologie bildet. Es gibt auch die Möglichkeit zwei Masterspeicherchips vorzusehen und auch eine Mischung der Verbindungsleitungen für CAwD und rD, z.B. CAwD in Form einer Punkt-zu-Drei-Punkt-Verbindung und rD in Vorwärtsschleifentopologie. Außerdem ist zu bemerken, dass diese Erfindung und die sich darauf beziehenden 6 und 7 immer eine Anordnung der CAwD- und der rD-Busse (erste Verbindungsleitungen) in einer Punkt-zu-Punkt-Verbindung beschreibt bzw. darstellen. Jedoch werden die erfahrenen Fachleute leicht alternative Verbindungsweisen erkennen, d.h.

  • 1.) für den CawD-Bus:

    – Punkt-zu-Punkt-Verbindung vom Speicherchip 10 und weiter

    – Punkt-zu-Drei-Punkt von dem Speicherchip 10 zu den weiteren Speicherchips 20, 30 und 40 und
  • 2.) für den rD-Bus:

    – die Speicherchips können getrennt in zwei Gruppen angeordnet sein, von denen jede eine rD-Busbreite von vier Bits hat (und somit eine Acht-Bit-Breite des rD-Busses zu der Speichersteuereinheit 54, 55 ergibt), wobei diese alternativen Verbindungen nur eine von mehreren Beispielen angeben.

Für diese Erfindung ist die separate Führung der zweiten Verbindungsleitungen von der Speichersteuereinheit direkt zu dem wenigstens einen Speicherchip auf dem Speichermodul wichtig, während die die CAwD- und rD-Signalströme übertagenden ersten Verbindungsleitungen eine große Anzahl unterschiedlicher Topologien haben können. D.h., dass die Details der Topologien der rD- und CAwD-Busse für diese Erfindung nicht wesentlich sind.

Die erfahrenen Fachleute werden leicht erkennen, dass die obige Beschreibung auch ein Verfahren für den Zugriff zu Halbleiterspeicherchips enthält. Dieses Verfahren weist das Vorsehen erster Verbindungsleitungen zwischen der Speichersteuereinheit und wenigstens einem Speicherchip auf dem Speichermodul, die Übertragung von protokolldefinierten Daten- und Befehlssignalströmen von der Speichersteuereinheit zu dem wenigstens einen Halbleiterspeicherchip auf dem Speichermodul und von dort zu der Speichersteuereinheit durch von den ersten Verbindungsleitungen gebildeten Übertragungskanälen, das Vorsehen von von den ersten Verbindungsleitungen getrennten zweiten Verbindungsleitungen von der Speichersteuereinheit direkt zu wenigstens einem der Speicherchips auf dem Speichermodul und die Übertragung von Select-Information durch die zweiten Verbindungsleitungen von der Speichersteuereinheit zu dem wenigstens einen Speicherchip auf dem Speichermodul separat von den Daten- und Befehlssignalströmen auf, wobei eine vorbestimmte Funktion des wenigstens einen Speicherchips abhängig von der Select-Information freigegeben oder unterbunden wird.

In der obigen Beschreibung der bevorzugten Ausführungsbeispiele des erfindungsgemäßen Speichersystems sind vier Speicherchip auf jedem Speichermodul 1-5 angeordnet. Deshalb reicht eine Zwei-Bit-Verbindung der zweiten Verbindungsleitungen von der Speichersteuereinheit zu dem wenigstens einen Speicherchip, z.B. zu dem Masterspeicherchip 10(M) zur Übertragung der Select-Information als ein Zwei-Bit-Signal aus.

Es ist jedoch zu erwähnen, dass die Anordnung von vier Speicherchips auf einem Speichermodul lediglich ein Beispiel ist und dass eine andere Anzahl von Speicherchips auf einem Speichermodul angeordnet sein kann. Deshalb hängt die Anzahl der Bits der separaten Select-Information, d.h. der Busbreite der zweiten Verbindungsleitungen nicht nur von der zu übertragenden Informationsmenge und der zur Verfügung stehenden Fläche und der Pin-Anzahl des Speichermoduls ab, sondern auch von der Anzahl der auf dem Speichermodul angeordneten Speicherchips.

Wie bereits erwähnt, kann die separate Select-Information ein Rank-Select-Signal zur Auswahl eines Speicherranks enthalten, welcher bei den obigen Ausführungsbeispielen einen der Speicherchips angibt, und/oder eine Taktfreigabe-Signal enthalten, um eine separate Taktung der Speicherchips freizugeben/zu sperren und dadurch eine wirksame Verringerung des Leistungsverbrauchs ermöglicht, da nun nicht mehr dekodiert werden muss, welcher Speicherchip im Datenverarbeitungsmodus sein muss und welcher Speicherchip in einem Modus mit verringerter Leistung zu halten ist.

Außerdem können die Speicherchips, die bei den bevorzugten Ausführungsbeispielen dieser Erfindung beschrieben sind, z.B. sehr schnelle DDR-DRAM-Speicherchips enthalten, die eine hohe Datenübertragungsgeschwindigkeit von z.B. 7 GBit/s haben und deren Leistungsverbrauch deshalb auf einige 20 W ansteigen kann, so dass die davon abhängigen Wärmeeffekte kritische Punkte sind, auf die sich die vorliegende Erfindung auch richtet.

Obwohl hier spezifische Ausführungsbeispiele beschrieben und dargestellt wurden, werden die auf diesem Gebiet erfahrenen Fachleute erkennen, dass verschiedene alternative und/oder äquivalente Realisierungen die hier beschriebenen und dargestellten spezifischen Ausführungsbeispiel ersetzen können, ohne dass dadurch vom Umfang dieser Erfindung abgewichen wird. Diese Anmeldung soll alle Variationen oder Anpassungen der hier beschriebenen spezifischen Ausführungsbeispiele umfassen. Deshalb ist es beabsichtigt, dass diese Erfindung nur durch die Patentansprüche und deren Äquivalente beschränkt ist.


Anspruch[de]
Speichersystem, das aufweist:

– eine Speichersteuereinheit und

– wenigstens ein Speichermodul, auf dem eine Anzahl von Halbleiterspeicherchips und Verbindungsleitungen in einer spezifischen Topologie angeordnet sind, wobei die Verbindungsleitungen erste Verbindungsleitungen, die Übertragungskanäle für eine protokolldefinierte Übertragung von Daten- und Befehlssignalströmen von der Speichersteuereinheit zu wenigstens einem der Speicherchips auf dem Speichermodul und von dort zurück zur Speichersteuereinheit bilden, und zweite Verbindungsleitungen aufweisen, die getrennt von der Speichersteuereinheit direkt zu wenigstens einem der Speicherchips auf dem Speichermodul zur Übertragung von Select-Information zu dem wenigstens einen Speicherchip separat von den Daten- und Befehlssignalströmen geführt sind.
Speichersystem nach Anspruch 1, bei dem die Halbleiterspeicherchips auf dem Speichermodul in einer sternförmigen Topologie angeordnet sind, der wenigstens eine Speicherchip ein zweckbestimmter Masterspeicherchip ist und die ersten Verbindungsleitungen nur zum Masterspeicherchip verbunden sind, der eine Re-Drive-Funktion wenigstens für die Daten- und Befehlssignale hat, und die anderen Speicherchips auf dem Speichermodul jeweils durch die ersten Verbindungsleitungen nur mit dem Masterspeicherchip verbunden sind und die sternförmige Topologie bilden. Speichersystem nach Anspruch 2, bei dem die zweiten Verbindungsleitungen für die Übertragung der Select-Information die Speichersteuereinheit nur mit dem Masterspeicherchip verbinden. Speichersystem nach Anspruch 3, bei dem die zweiten Verbindungsleitungen außerdem den Masterspeicherchip mit jedem der anderen Speicherchips für die Übertragung der Select-Information auf dem Speichermodul verbinden und bei dem der Masterspeicherchip die Re-Drive-Funktion auch für die separate Select-Information hat. Speichersystem nach Anspruch 2, bei dem die zweiten Verbindungsleitungen zur Übertragung der Select-Information den Masterspeicherchip und alle anderen Speicherchips parallel mit der Speichersteuereinheit verbinden. Speichersystem nach Anspruch 1, bei dem die Halbleiterspeicherchips auf dem Speichermodul in einer gemeinsam genutzten Übertragungsschleife oder in einer Vorwärtsschleifentopologie angeordnet sind, die ersten Verbindungsleitungen die Speichersteuereinheit mit einem ersten Speicherchip und mit dem letzten Speicherchip der Schleife in ein und derselben Übertragungsrichtung verbinden; und alle Speicherchips auf dem Speichermodul wenigstens für die Daten- und Befehlssignale eine Re-Drive-Funktion haben, so dass jeder Speicherchip jeweils durch die ersten Verbindungsleitungen mit seinem benachbarten Speicherchip in der Schleife verbunden ist. Speichersystem nach Anspruch 6, bei dem die zweiten Verbindungsleitungen für die Übertragung der Select-Information alle Speicherchips auf dem Speichermodul parallel mit der Speichersteuereinheit verbinden. Speichersystem nach Anspruch 6, bei dem die zweiten Verbindungsleitungen für die Übertragung der Select-Information alle Speicherchips auf dem Speichermodul mit der Speichersteuereinheit in einer sternförmigen Topologie verbinden. Speichersystem nach Anspruch 6, bei dem die zweiten Verbindungsleitungen für die Übertragung der Select-Information die Speichersteuereinheit mit dem Speicherchip auf dem Speichermodul in einer Fly-By-Topologie verbinden, so dass die zweiten Verbindungsleitungen die Speichersteuereinheit mit dem ersten Speicherchip und den ersten Speicherchip mit allen anderen Speicherchips bis zum letzten Speicherchip in der Reihenfolge auf dem Speichermodul verbinden, um die Select-Information in ein und derselben Übertragungsrichtung zu übertragen und der erste bis zum vorletzten Speicherchip auf dem Speichermodul eine Re-Drive-Funktion auch für die Select-Information aufweisen. Speichersystem nach Anspruch 1, bei dem wenigstens vier Speicherchips auf dem Speichermodul angeordnet sind, und die zweiten Verbindungsleitungen wenigstens zwei parallele zweite Verbindungsleitungen zur Übertragung der separaten Select-Information als ein zumindest zwei Bitstellen umfassendes Signal enthalten. Speichersystem nach Anspruch 1, bei dem die separate Select-Information ein Rank-Select-Signal zur Auswahl eines Speicher-Ranks enthält. Speichersystem nach Anspruch 11, bei dem jeder unterschiedliche Speicher-Rank eines der Speicherchips angibt. Speichersystem nach Anspruch 1, bei dem die separate Select-Information ein Taktfreigabe-Signal zur Freigabe/Unterbindung einer separaten Taktung der Speicherchips enthält. Speichersystem nach Anspruch 1, bei dem die Speicherchips DDR-DRAM-Speicherchips aufweisen. Verfahren für den Zugriff zu Halbleiterspeicherchips in einem Speichersystem, das eine Speichersteuereinheit und wenigstens ein Speichermodul aufweist, auf dem eine gewisse Anzahl der Halbleiterspeicherchips und Verbindungsleitungen in einer jeweils spezifischen Topologie angeordnet sind, wobei das Verfahren aufweist:

Vorsehen erster Verbindungsleitungen zwischen der Speichersteuereinheit und wenigstens einem der Halbleiterspeicherchips auf dem Speichermodul;

Übertragung von protokolldefinierten Daten- und Befehlssignalströmen von der Speichersteuereinheit zu dem wenigstens einen Halbleiterspeicherchip auf dem Speichermodul und von dort zu der Speichersteuereinheit jeweils durch von den ersten Verbindungsleitungen gebildete Kanäle;

Vorsehen von von den ersten Verbindungsleitungen getrennten zweiten Verbindungsleitungen von der Speichersteuereinheit direkt zu wenigstens einem der Speicherchips auf dem Speichermodul; und

Übertragung von Select-Information durch die zweiten Verbindungsleitungen von der Speichersteuereinheit zu dem wenigstens einem Speicherchip auf dem Speichermodul separat von den Daten- und Befehlssignalströmen, wobei eine vorbestimmte Funktion des wenigstens einen Speicherchips abhängig von der Select-Information freigegeben/gesperrt wird.
Verfahren nach Anspruch 15, bei dem die Halbleiterspeicherchips auf dem Speichermodul in einer sternförmigen Topologie angeordnet sind und das Verfahren weiterhin aufweist:

Vorsehen des wenigstens einen Speicherchips als ein zweckbestimmter Masterspeicherchip und einer Re-Drive-Funktion in dem Masterspeicherchip wenigstens für die Daten- und Befehlssignale; und

Verbinden der ersten Verbindungsleitungen von der Speichersteuereinheit zu dem Masterspeicherchip und weiterhin von dem Masterspeicherchip zu den anderen Speicherchips auf dem Speichermodul unter Bildung der sternförmigen Topologie.
Verfahren nach Anspruch 16, das weiterhin die Verbindung der zweiten Verbindungsleitungen von der Speichersteuereinheit nur mit dem Masterspeicherchip für die Übertragung der Select-Information aufweist. Verfahren nach Anspruch 17, bei dem die zweiten Verbindungsleitungen außerdem von dem Masterspeicherchip zu jedem der anderen Speicherchips auf dem Speichermodul geführt sind, um die separate Select-Information zu übertragen, und bei dem die Re-Drive-Funktion des Masterspeicherchips auch für die Weiterübertragung der Select-Information vorgesehen ist. Verfahren nach Anspruch 16, bei dem zweiten Verbindungsleitungen den Masterspeicherchip und alle anderen Speicherchips parallel mit der Speichersteuereinheit verbinden und die Select-Information von der Speichersteuereinheit parallel zu allen Speicherchips auf dem Speichermodul übertragen wird. Verfahren nach Anspruch 15, bei dem die Halbleiterspeicherchips auf dem Speichermodul in einer gemeinsam genutzten Übertragungsschleife oder in einer Vorwärtsschleifentopologie angeordnet sind, die ersten Verbindungsleitungen zur Verbindung der Speichersteuereinheit mit einem ersten Speicherchip und mit dem letzten Speicherchip der Schleife in ein und derselben Übertragungsrichtung vorgesehen sind, wobei das Verfahren weiterhin das Vorsehen einer Re-Drive-Funktion in allen Speicherchips auf dem Speichermodul für eine Weiterübertragung wenigstens der Daten- und Befehlssignale aufweist, so dass jeder Speicherchip auf dem Speichermodul jeweils durch die ersten Verbindungsleitungen mit dem jeweils benachbarten Speicherchip der Schleife verbunden ist. Verfahren nach Anspruch 20, das weiterhin die zweiten Verbindungsleitungen zur parallelen Verbindung aller Speicherchips auf dem Speichermodul mit der Speichersteuereinheit und parallelen Übertragung der Select-Information durch die zweiten Verbindungsleitungen von der Speichersteuereinheit zu allen Speicherchips auf dem Speichermodul vorsieht. Verfahren nach Anspruch 20, bei dem die zweiten Verbindungsleitungen auf dem Speichermodul zur Verbindung aller Speicherchips in einer sternförmige Topologie vorgesehen sind und die Select-Information durch die zweiten Verbindungsleitungen in der sternförmigen Topologie von der Speichersteuereinheit zu allen Speicherchips auf dem Speichermodul übertragen wird. Verfahren nach Anspruch 20, bei dem die die Speichersteuereinheit mit den Speicherchips auf dem Speichermodul verbindenden zweiten Verbindungsleitungen in einer Fly-By-Topologie vorgesehen sind, wobei die Select-Information von der Speichersteuereinheit zu einem ersten und von dem ersten zu allen weiteren Speicherchips bis zum letzten Speicherchip auf dem Speichermodul in ein und derselben Übertragungsrichtung übertragen wird; und die Re-Drive-Funktion auch für die Select-Information in dem ersten bis vorletzten Speicherchip auf dem Speichermodul vorgesehen ist. Verfahren nach Anspruch 15, bei dem wenigstens vier Speicherchips auf dem Speichermodul angeordnet sind und die zweiten Verbindungsleitungen wenigstens als zwei parallele zweite Verbindungsleitungen geführt sind und die Select-Information wenigstens als Zwei-Bit-Signal übertragen wird. Verfahren für den Zugriff zu Halbleiterspeicherchips in einem Speichersystem, das eine Speichersteuereinheit und wenigstens ein Speichermodul aufweist, auf dem eine gewisse Anzahl von Halbleiterspeicherchips und Verbindungsleitungen in einer jeweils spezifischen Topologie angeordnet sind, wobei das Verfahren aufweist:

Vorsehen erster Verbindungsleitungen zwischen der Speichersteuereinheit und wenigstens einem der Halbleiterspeicherchips auf dem Speichermodul;

Übertragung von protokolldefinierten Daten- und Befehlssignalströmen von der Speichersteuereinheit zu dem wenigstens einen Halbleiterspeicherchip auf dem Speichermodul und von dort zur Speichersteuereinheit durch von den ersten Verbindungsleitungen gebildeten Kanälen;

Vorsehen von zweiten Verbindungsleitungen getrennt von den ersten Verbindungsleitungen von der Speichersteuereinheit direkt zu wenigstens einem der Speicherchips auf dem Speichermodul; und

Übertragung von Select-Information durch die zweiten Verbindungsleitungen von der Speichersteuereinheit zu dem wenigstens einen Speicherchip auf dem Speichermodul separat von den Daten- und Befehlssignalströmen, wobei abhängig von der Select-Information eine vorbestimmte Information des wenigstens einen Speicherchips freigegeben/unterbunden wird, und wobei diese Select-Information als Rank-Select-Signal für die Auswahl eines Speicher-Ranks auf dem Speichermodul übertragen wird.
Verfahren nach Anspruch 25, bei dem jedes unterschiedliche Rank-Signal eines der Speicherchips angibt. Verfahren nach Anspruch 15, bei dem die Select-Information ein Taktfreigabe-Signal für die Freigabe/Unterbindung einer separaten Taktung der Speicherchips überträgt. Verfahren nach Anspruch 15, bei dem die Speicherchips als DDR-DRAM-Speicherchips vorgesehen sind. Speichersystem, das aufweist:

eine Speichersteuereinheit; und

wenigstens ein Speichermodul, auf dem eine Anzahl von Halbleiterspeicherchips und Verbindungsleitungen in einer spezifischen Topologie angeordnet sind, wobei die Verbindungsleitungen erste Verbindungsmittel, die Übertragungskanäle für eine protokolldefinierte Übertragung von Daten- und Befehlssignalströmen von der Speichersteuereinheit zu dem wenigstens einen Speicherchip auf dem Speichermodul und von dort zu der Speichersteuereinheit bilden, und zweite Verbindungsmittel aufweisen, die, getrennt von den ersten Verbindungsmitteln, von der Speichersteuereinheit direkt zu dem wenigstens einen Speicherchip auf dem Halbleiterspeichermodul geführt sind, um Select-Information zu dem wenigstens einen Speicherchip separat von den Daten- und Befehlssignalströmen zu übertragen.






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