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Dokumentenidentifikation DE102005048525A1 12.04.2007
Titel Schaltungsarchitektur für eine integrierte Schaltung
Anmelder Micronas GmbH, 79108 Freiburg, DE
Vertreter Patentanwälte Westphal Mussgnug & Partner, 78048 Villingen-Schwenningen
DE-Anmeldedatum 07.10.2005
DE-Aktenzeichen 102005048525
Offenlegungstag 12.04.2007
Veröffentlichungstag im Patentblatt 12.04.2007
IPC-Hauptklasse G06F 9/02(2006.01)A, F, I, 20051007, B, H, DE
Zusammenfassung Die Erfindung bezieht sich auf eine Schaltungsarchitektur für eine integrierte Schaltung mit folgenden Merkmalen:
- mindstens eine Gruppe (G) mit mehreren jeweils in Spalten (S) angeordneten Recheneinheiten (MAC),
- in den Spalten (S) sind an Eingängen (e) mehrerer Recheneinheiten (MAC) jeweils eine einzige von ersten Auswahleinheiten (MUX) vorgeschaltet, wobei dieser Auswahleinheit (MUX) keine andere Auswahleinheit (MUX) unmittelbar vorgeschaltet ist,
- die ersten Auswahleinheiten (MUX) sind derart zueinander gekoppelt, dass eine horizontale und/oder vertikale Verknüpfung der Recheneinheiten (MAC) innerhalb einer Gruppe (G) und/oder eine Verknüpfung von Recheneinheiten (MAC) zu einer vorgelagerten Gruppe (G) durchführbar ist,
- zweite Auswahleinheiten (TS) sind jeweils einer Spalte (S) von Recheneinheiten (MAC) nachgeschaltet,
- die zweiten Auswahleinheiten (TS) einer Gruppe (G) sind ausgangsseitig an jeweils eine Sammelleitung (L) geschaltet,
- an diese Sammelleitung (L) ist ein Mikroprozessor (uP) gekoppelt.

Beschreibung[de]

Die Erfindung bezieht sich auf eine Schaltungsarchitektur für eine integrierte Schaltung.

Die Erfindung ist in den drei anhängenden Zeichnungen illustriert und in den beigefügten Ansprüchen definiert.

A
Ausgang der ersten Auswahleinheit
a
Ausgang der Recheneinheit
e
Eingang der Recheneinheit
E1
erster Eingang der ersten Auswahleinheit
E2
zweiter Eingang der ersten Auswahleinheit
G
Gruppe
MAC
Recheneinheit
MUX
erste Auswahleinheit
S
Spalte
SA
Schaltungsarchitektur
TS
zweite Auswahleinheit
U
Umschalteinrichtung
uP
Mikroprozessor


Anspruch[de]
Schaltungsarchitektur für eine integrierte Schaltung mit folgenden Merkmalen:

– mindestens eine Gruppe (G) mit mehreren jeweils ins Spalten (S) angeordneten Recheneinheiten (MAC),

– in den Spalten (S) sind an Eingängen (e) mehrerer Recheneinheiten (MAC) jeweils eine einzige von ersten Auswahleinheiten (MUX) vorgeschaltet, wobei dieser Auswahleinheit (MUX) keine andere Auswahleinheit (MUX) unmittelbar vorgeschaltet ist.

– die ersten Auswahleinheiten (MUX) sind derart zueinander gekoppelt, dass eine horizontale und/oder vertikale Verknüpfung der Recheneinheiten (MAC) innerhalb einer Gruppe (G) und/oder eine Verknüpfung von Recheneinheiten (MAC) zu einer vorgelagerten Gruppe (G) durchführbar ist,

– zweite Auswahleinheiten (TS) sind jeweils einer Spalte (S) von Recheneinheiten (MAC) nachgeschaltet,

– die zweiten Auswahleinheiten (TS) einer Gruppe (G) sind ausgangsseitig an jeweils eine Sammelleitung (L) geschaltet,

– an diese Sammelleitung (L) ist ein Mikroprozessor (uP) gekoppelt.
Schaltungsarchitektur nach Anspruch 1, dadurch gekennzeichnet, dass der Mikroprozessor (uP) eine CPU, ein digitaler Signalprozessor (DSP) oder eine State-Machine (SM) ist. Schaltungsarchitektur nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die ersten Auswahleinheiten (MUX) Multiplexer sind. Schaltungsarchitektur nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass jeder Multiplexer (MUX) mindestens zwei Eingänge (E1, E2) und einen Ausgang (A) aufweist, wobei der Eingang (e) einer Recheneinheit (MAC) mit einem ein einzigen Ausgang (A) eines einzigen Multiplexers (MUX) verbunden ist. Schaltungsarchitektur nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass ein erster Eingang (E1) von Multiplexern (MUX) in einer Gruppe (G) mit einem Ausgang (a) einer vorherigen Recheneinheit (MAC) verbunden ist, wobei der erste Multiplexer (MUX) einer ersten Spalte (S) einer Gruppe (G) mit seinem ersten Eingang (e1) an den Mikroprozessor (uP) gekoppelt ist. Schaltungsarchitektur nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass ein zweiter Eingang (E2) jedes ersten Multiplexers (MUX) einer ersten Spalte (S) einer Gruppe (G) mit dem Ausgang (a) einer letzten Recheneinheit (MAC) einer unmittelbar vorherigen Gruppe (G) verbunden ist, dass jeder nachfolgende Multiplexer (MUX) der ersten Spalte (S) mit seinem zweiten Eingang (E2) mit einem Ausgang (a) einer Recheneinheit (MAC) der letzten Spalte (S) dieser Gruppe (G) verbunden ist, und dass die zweiten Eingänge (E2) der übrigen Multiplexer (MUX) einer Spalte (S) mit den Ausgängen (a) der Recheneinheit (MAC) jeweils einer vorherigen Spalte (S) verbunden sind. Schaltungsarchitektur nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die ersten und/oder zweiten Auswahleinheiten (MUX, TS) maskenprogrammiert ansteuerbar sind. Schaltungsarchitektur nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die ersten und/oder zweiten Auswahleinheiten (TS) über Decoder und Speicher steuerbar sind. Schaltungsarchitektur nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die ersten und/oder zweiten Auswahleinheiten (TS) über Register steuerbar sind. Schaltungsarchitektur nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass die zweiten Auswahleinheiten (TS) Tristatebuffer sind. Schaltungsarchitektur nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass mindestens ein Teil der Recheneinheiten (MAC) Multiply/Accumulate-Einheiten sind. Schaltungsarchitektur nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, dass mindestens ein Teil der Recheneinheiten (MAC) Dividierer sind. Schaltungsarchitektur nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, dass die Umschalteinrichtung (U) bidirektional derart gestaltet ist, dass einerseits vom Mikroprozessor (uP) Signale an die erste Auswahleinheit (MUX) einer ersten Spalte (S) einer Gruppe (G) und andererseits Signale von der Sammelleitung (L) an den Mikroprozessor (uP) leitbar sind. Schaltungsarchitektur nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, dass diese in einem integrierten Schaltkreis implementiert ist. Schaltungsarchitektur nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, dass eine Vielzahl von Gruppen (G) vorgesehen ist. Schaltungsarchitektur nach einem der Ansprüche 1 bis 15, dadurch gekennzeichnet, dass zwischen die Sammelleitung (L) und den Mikroprozessor (uP) eine Umschalteinrichtung (U) geschaltet ist. Schaltungsarchitektur nach einer der Ansprüche 1 bis 15, dadurch gekennzeichnet, dass der Mikroprozessor (uP) mit einem Eingang an die Sammelleitung (L) und mit einem Ausgang an die erste Eingangsklemme (E1) der Auswahleinheit (MUX) angeschlossen ist. Verwendung der Schaltungsarchitektur nach einem der Ansprüche 1 bis 17 in einer Steuereinheit für ein Kraftfahrzeuges, für Video und/oder Audioanwendungen oder wissenschaftlichen Berechnungen






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