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Dokumentenidentifikation DE102005049111A1 19.04.2007
Titel Verfahren zur Herstellung von mikromechanischen Bauteilen in integrierten Schaltungen und Anordnung eines Halbleiters auf einem Substrat
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Poechmueller, Peter, 01324 Dresden, DE
Vertreter Patentanwälte Lippert, Stachow & Partner, 01309 Dresden
DE-Anmeldedatum 11.10.2005
DE-Aktenzeichen 102005049111
Offenlegungstag 19.04.2007
Veröffentlichungstag im Patentblatt 19.04.2007
IPC-Hauptklasse H01L 21/60(2006.01)A, F, I, 20051011, B, H, DE
IPC-Nebenklasse B81C 1/00(2006.01)A, L, I, 20051011, B, H, DE   B81B 1/00(2006.01)A, L, I, 20051011, B, H, DE   
Zusammenfassung Der Erfindung, die ein Verfahren zur Herstellung von mikromechanischen Bauteilen in integrierten Schaltungen und eine nach diesem Verfahren hergestellte Anordnung betrifft, bei denen eine integrierte Schaltung als Chip auf einem Wafer strukturiert wird, wobei eine oder mehrere Substratschichten aufgebracht und strukturiert werden und eine oder mehrere Metallschichten aufgebracht und derart bearbeitet werden, dass sich Metallstrukturen, vorzugsweise Metallbahnen, ausbilden, liegt die Aufgabe zugrunde, eine kostengünstige Verbindung zwischen Die und Substrat zu gestalten, die nur minimale Parasitäten aufweist. Dies wird dadurch gelöst, dass mindestens eine Metallbahn selektiv in einem Ätzgebiet durch einen Ätzprozess vollständig freigelegt wird und die freigelegte Metallbahn nach einem Vereinzeln des Chips zu einem Die außerhalb des Dies mechanisch und/oder elektrisch leitend verbunden wird.

Beschreibung[de]

Die Erfindung betrifft ein Verfahren zur Herstellung von mikromechanischen Bauteilen in integrierten Schaltungen. Dabei wird eine integrierte Schaltung als Chip auf einem Wafer strukturiert. Zu diesem Zweck werden eine oder mehrere Substratschichten sowie eine oder mehrere Metallschichten aufgebracht und strukturiert. Die Metallschichten werden derart bearbeitet, dass sich Metallstrukturen, vorzugsweise Metallbahnen, ausbilden.

Die Erfindung betrifft weiterhin eine Anordnung eines Halbleiters auf einem Substrat, wobei ein vereinzelter Die mit der passiven Seite auf einer aktiven Seite eines Substrats aufliegt und auf dem Substrat Verbindungsstellen angeordnet sind mit welchen der Die verbunden ist.

In der Produktion von Halbleiterspeichern besteht eines der größten Probleme darin, den steigenden Anforderungen an höhere Geschwindigkeiten bei einem gleich bleibenden Kostenniveau gerecht zu werden. Besonders in naher Zukunft sind daher massive Probleme bei der Herstellung von Speicher zu erwarten, da Anforderungen von Taktraten > 1GHz zunehmen werden.

Besonders die Signalübertragung zwischen dem Die und dem Package ist verlustbehaftet. Das klassische Drahtbonden ist davon besonders betroffen. Bei dem Drahtbonding Verfahren wird ein Draht sowohl an den Kontakten des Die als auch an den Kontakten des Substrates befestigt. Zur Befestigung wird der Draht durch Energieeinkopplung an beiden Enden verflüssigt. Diese Verbindungstechnik bringt jedoch aufgrund der großen Drahtlänge sowie der notwendigen großen Kontaktflächen immer hohe Parasitäten mit sich. Des Weiteren ist der technologische Aufwand zur Herstellung der Drahtbrücken erheblich.

Als Alternative lassen sich diverse Flip-Chip-Bonding Verfahren anführen. Flip-Chip-Bonding Verfahren zeichnen sich dadurch aus, dass leitfähige Erhebungen (Bumps) auf den Die oder das Substrat aufgebracht werden. Anschließend wird der Die mit seiner aktiven Seite („face down") auf das Substrat aufgelegt und durch Kleben, Reflow-Löten oder andere Verfahren mit dem Substrat verbunden. Die Bumps bilden dann die signalführenden Verbindungen zwischen Die und Substrat. Jedoch ergeben sich auch bei dieser Bondingmethode nicht unerhebliche Parasitäten in den Verbindungen zwischen Die und Substrat.

Diese Parasitäten kommen durch die ungünstige geometrische Struktur beziehungsweise durch die Materialübergänge innerhalb der Bumps zustande.

Des Weiteren ist das Flip-Chip-Bonding im Gegensatz zu klassischen Verfahren verhältnismäßig kostenintensiv, da die Bumps, je nach Bumpart, in zusätzlichen Prozessschritten angeordnet werden müssen. Nach dem Stand der Technik ist Flip-Chip-Bonden jedoch das günstigste Verfahren, wenn der Chip mit hohen Taktraten beaufschlagt werden soll, speziell die sehr kurzen Verbindungen in Form von Bumps begünstigen eine saubere Signalübertragung. Es ist jedoch zu erwarten, dass in Bereichen von > 1GHz auch hier Probleme auftreten werden und die Struktur der Bumps aufwändig und kostenintensiv optimiert werden muss, um den hohen Anforderungen gerecht zu werden.

Bei dem „Tape Automated Bonding" – im Folgenden kurz TAB genannt – handelt es sich um ein alternatives Verfahren zu dem Flip-Chip-Bonden. Zwar müssen auch hier Bumps auf das Die gebracht werden, jedoch entfallen weitere Bearbeitungsschritte wie Löten oder Kleben.

Das TAB zeichnet sich dadurch aus, dass Anschlüsse auf einem folienähnlichen Material angeordnet sind. Das Die wird dabei auf ein rechteckiges Stück Tape aufgebracht. Auf dem Tape sind Anschlüsse derart angeordnet, dass sie genau auf die Bond-Pads des Die passen. von dort aus werden die Anschlüsse zu den Außenseiten des Rechteckes geführt, wo sie einer späteren Beschaltung dienen.

Um das Die zu bonden, muss dieser lediglich passgenau auf das Tape gebracht werden, was mit herkömmlichen Verfahren der Halbleiterherstellung ohne weiteres möglich ist.

Das Verfahren hat den Vorteil einer sehr einfachen und kostengünstigen Automatisierbarkeit und ist von den elektrischen Eigenschaften der Bond-Verbindungen dem klassischen Drahtbonden überlegen. Flip-Chip-Bonding führt jedoch zu deutlich besseren Verbindungen.

Für das Herstellen der Bumps oder ähnlichen Strukturen liegt es nahe, nach Lösungen aus dem Bereich der mikromechanischen Systeme (MEMS) zu suchen. In der MEMS Technologie werden herkömmliche Verfahren zu Halbleiterherstellung verwendet um mikromechanische Anordnungen herzustellen. Eine bekannte Anwendung ist beispielsweise das „Digital Micromirror Device" der Firma Texas Instruments, welches in US 4,441,791 offenbart wird.

Die MEMS Technologie bietet derzeit jedoch keine bekannten Ansätze für alternative Bonding-Technologien.

Die erfindungsgemäße Aufgabe besteht nunmehr darin, ein Verfahren anzugeben, welches die Probleme der Parasitäten in den Verbindungen zwischen Die und Substrat kostengünstig minimiert.

Die erfindungsgemäße Aufgabe wird verfahrensseitig dadurch gelöst, dass mindestens eine Metallbahn selektiv in einem Ätzgebiet durch einen Ätzprozess vollständig freigelegt wird. Die freigelegte Metallbahn wird, nach einem Vereinzeln des Chips zu einem Die, außerhalb des verbleibenden Die-Substrates mechanisch und/oder elektrisch leitend verbunden.

Durch das partielle Freilegen von Teilen der Metallbahnen eines Chips wird es möglich, diese freiliegenden Teile weiterzuverarbeiten und für eine äußere Beschaltung oder rein mechanische Zwecke zu nutzen. Die innerhalb eines Chips strukturieren Metallbahnen haben den Vorteil, dass sie sehr gleichmäßig ausgeprägt sind und ohne Materialübergänge direkt in das Innere des Chips gehen. Damit werden eventuelle Kapazitäten oder Induktivitäten auf ein mögliches Minimum reduziert. Des Weiteren ist es mit dem erfindungsgemäßen Verfahren möglich, besonders temperatursensible Bereiche schonend zu bearbeiten, da keine Lötverbindungstechniken zum Einsatz gebracht werden müssen.

In einer besonderen Ausgestaltung des erfindungsgemäßen Verfahrens stellen die freigelegten Metallstrukturen die Kontakte für eine äußere Beschaltung des Die dar.

Durch diese Vorgehensweise entsteht eine extrem kurze und hoch qualitative Verbindung in das Innere des Chips. Bond-Pads sind in dieser Ausgestaltung unnötig, was eine Platzersparnis an Chip-Fläche mit sich bringt. Des Weiteren entfällt der Materialübergang zwischen Bond-Pad/Bump beziehungsweise Bond-Pad/Bonddraht, da die freigelegte Metallbahn selbst als „Bonddraht" fungiert.

In einer weiteren Ausführungsform der Erfindung ist es vorgesehen, dass Teile der Metallstrukturen vor dem Vereinzeln der Chips in einem Dicing-Prozess auf dem Wafer durch gezieltes Unterätzen völlig freigelegt werden.

Diese Verfahrensweise hat den Vorteil, dass der Wafer bis zu dem Dicing-Prozess völlig intakt bleibt und die Metallbahnen erst durch einen Grinding-Prozess völlig freigelegt werden.

In einer günstigen Ausgestaltung des erfindungsgemäßen Verfahrens stellen die Ränder des Chips die Grenzen des Ätzgebietes dar.

Dies ist vorteilhaft, wenn Metallbahnen im Inneren des Chips freigelegt werden sollen. Das Freilegen auf der Chipfläche ermöglicht es, ultrakurze Verbindungen zu kritischen Teilen des Chips herzustellen.

In einer günstigen Ausgestaltung des erfindungsgemäßen Verfahrens ist jedoch auch vorgesehen, dass sich das Ätzgebiet über die Ränder des Chips hinaus erstreckt.

Dieses Vorgehen ermöglicht das Herstellen von direkt im Die verankerten „Bond-Drähten", welche am Rand des Die in ähnlicher Form wie die Kontakte eines fertigen Package angeordnet sind. Diese Kontakte weisen alle oben genannten Vorteile auf.

Eine andere Möglichkeit der Gestaltung des erfindungsgemäßen Verfahrens besteht darin, das Ätzgebiet mittig zwischen zwei Chips anzuordnen. Dadurch können auf zwei Chips gleichzeitig äußere Metallbahnen freigelegt werden und es wird Chipfläche gespart.

In einer weiteren Ausgestaltung des erfindungsgemäßen Verfahrens ist es vorgesehen, dass die Metallstrukturen zweier angrenzender Chips auf einem Wafer an den Rändern ineinander verzahnt strukturiert werden. Das heißt beispielsweise, dass die Enden der strukturierten Metallbahnen der einzelnen Chips in einer Draufsicht auf den Wafer im Reißverschlussprinzip ineinander greifen. Durch einen Ätzvorgang in dem Gebiet der verzahnten Metallstrukturen können somit die Metallstrukturen von zwei Chips zur gleichen Zeit freigelegt werden. Des Weiteren spart eine solche Anordnung der Chips auf dem Wafer nicht unerheblich Waferfläche und somit Kosten.

In einer günstigen Ausgestaltung des erfindungsgemäßen Verfahrens ist es vorgesehen, dass die freigelegten Metallstrukturen mechanisch verformt werden.

Da die Metallstrukturen je nach Material relativ starr sind, müssen sie gebogen werden, um mit weiteren Elementen verbunden zu werden. Denkbar ist auch, durch gezielte Umformung mechanische Effekte, wie Federung, Halterung oder ähnliches zu erzielen.

In einer Ausgestaltung der Erfindung hierzu ist vorgesehen, dass die Metallstrukturen mit Soll-Bruchstellen versehen werden.

Soll-Bruchstellen können hierbei zu einer Verkürzung der Metallbahnen dienen, oder zum Durchtrennen der Metallbahnen, wenn sie nicht am Rand des Die angeordnet sind.

In einer weiteren Ausgestaltung der Erfindung hierzu ist vorgesehen, dass die Sollbruchstellen mechanisch durchtrennt werden.

Alternativ kann die Erfindung auch so ausgestaltet werden, dass die freigelegten Metallstrukturen mit einem Laser durchtrennt werden. Dies erspart das Herstellen von Soll-Bruchstellen in den Metallstrukturen.

In einer besonders günstigen Ausgestaltung des erfindungsgemäßen Verfahrens werden Metallstrukturen auf der Oberfläche des Chips aufgebracht und nach dem Vereinzeln des Chips zu einem Die mechanisch derart verformt, dass die Metallstrukturen von der Oberfläche des Die nach unten auf das Höhenniveau der Die-Unterseite gebogen werden.

Damit ist es möglich, das Die auf ein Substrat aufzubringen, so dass die Metallbahnen auf dem Substrat aufliegen.

Das Verfahren kann günstigerweise auch so ausgestaltet werden, dass die freigelegten Metallstrukturen formschlüssig mit weiteren anderen Strukturen verbunden werden.

Insbesondere ist in einer weiteren Ausgestaltung vorgesehen, dass die freigelegten Metallbahnen durch Krimpen mit weiteren Strukturen verbunden werden.

Die Möglichkeit, ein Die rein mechanisch zu bonden, oder mit anderen Dies zu verbinden, bringt vielerlei Vorteile mit sich, da bei einem solchen Prozess weder Schweiß- noch Lötschritte von Nöten sind. Des Weiteren weisen mechanische Verbindungen teilweise deutlich bessere elektrische Eigenschaften auf, als Löt- oder Schweißverbindungen.

Eine andere Ausgestaltung des erfindungsgemäßen Verfahrens sieht vor, dass die freigelegten Metallstrukturen stoffschlüssig mit weiteren anderen Strukturen verbunden werden.

In einer Ausgestaltung des erfindungsgemäßen Verfahrens wird mindestens eine der freigelegten Metallstrukturen mittels Ultraschallschweißen auf ein Substrat gebondet.

In einer Ausgestaltung des erfindungsgemäßen Verfahrens wird mindestens eine der freigelegten Metallstrukturen mittels Laserschweißen auf ein Substrat gebondet.

Mit den beiden oben genannten Ausführungsformen, werden klassisches Bonden mit dem erfindungsgemäßen Verfahren verknüpft. Dabei stellen die freigelegten Metallstrukturen die Kontakte als Alternative zu Bumps oder Bond-Drähten dar.

In einer alternativen Ausführungsform des erfindungsgemäßen Verfahrens werden die Metallstrukturen auf der Oberfläche des Chips aufgebracht. Nach dem Vereinzeln des Chips zu einem Die wird das Die mit seiner Oberfläche auf die Oberfläche eines Substrates aufgebracht.

Mit dieser Ausgestaltung des erfindungsgemäßen Verfahrens ist es möglich, die Länge der Signal führenden Strukturen erheblich zu verkürzen und dadurch noch bessere elektrische Eigenschaften zu erreichen.

In einer Ausgestaltung des erfindungsgemäßen Verfahrens werden die Metallstrukturen mit einem spannungsführenden Netz verbunden.

Anordnungsseitig wird die erfindungsgemäße Aufgabe dadurch gelöst, dass das Die auf dem Höhenniveau seiner aktiven Seite freiliegende Metallstrukturen aufweist, die derart verformt sind, dass die Enden der freiliegenden Metallstrukturen auf dem Höhenniveau der Verbindungsstellen mit diesen verbunden sind.

In einer weiteren anordnungsseitigen Ausgestaltung der Erfindung weist der Die auf dem Höhenniveau seiner aktiven Seite freiliegende Metallstrukturen auf, die mit den Verbindungsstellen auf der aktiven Seite des Substrates verbunden sind. Dadurch wir das Die mechanisch und/oder elektrisch mit dem Substrat verbunden.

Die Erfindung wird günstigerweise so ausgestaltet, dass die Verbindungsstellen mechanisch mit dem Die verbunden sind. Ebenso wie bei der verfahrensseitigen Beschreibung der Erfindung ergeben sich dadurch eine Vielzahl an Möglichkeiten zu arretieren beziehungsweise Lagerung des Die innerhalb eines Package.

In einer besonders günstigen Ausgestaltung der Erfindung sind die Verbindungsstellen leitfähig ausgeführt und stellen eine elektrische Verbindung zwischen Die und Substrat her.

Die Erfindung soll nachfolgend anhand eines Ausführungsbeispieles näher erläutert werden.

In den zugehörigen Zeichnungen zeigt:

1 Draufsicht auf ein Die mit verschieden strukturierten Metallbahnen,

2 Draufsicht auf einen Die-Ausschnitt,

3 Querschnitt eines Die während verschiedener erfindungsgemäßer Prozessschritte,

4 Querschnitt eines erfindungsgemäß bearbeiteten Die,

5 Querschnitt eines erfindungsgemäß gebondeten Die auf Substrat und

6 eine Draufsicht auf eine entsprechend 5 hergestellte Bondverbindung.

Wie in 1 dargestellt, werden auf einem Die 1 beziehungsweise Chip 1 verschiedene Metallstrukturen 2 angeordnet. Des Weiteren sind um die Metallstrukturen 2 mehrere Ätzgebiete 3 angedeutet.

Innerhalb der Ätzgebiete 3 findet zum Zwecke des Freilegens der abgebildeten Metallstrukturen 2 ein Ätzprozess statt.

In 2 sind zwei parallel verlaufende Metallbahnen 2 in der Draufsicht auf ein Die zu sehen. Beide weisen Soll-Bruchstellen 4 für eine weitere Bearbeitung auf.

In 2b sind des Weiteren die vorgesehenen Ätzgebiete 3 und der Schnittverlauf für die weiteren Darstellungen (35) zu erkennen.

3 zeigt nun den Verlauf des erfindungsgemäßen Ätz-Prozesses, wobei 3a den Querschnitt durch den Chip 1 zeigt. Es sind dort eine Metallbahn 2 und darunter Wafermaterial 5 zu erkennen. Es wird dann ein Ätz-Prozess durchgeführt, wobei durch gezieltes Unterätzen ein Hohlraum unter der Metallbahn entsteht, wie in 3b dargestellt.

Nach dem Ätzen findet das Dünnschleifen (Grinding) statt. Dabei wird überflüssiges Wafermaterial 5 abgetragen. Das Ergebnis dieses Vorgangs zeigt 3c. Deutlich zu erkennen ist nun auch die freiliegende Metallbahn 2 mit der Sollbruchstelle 4.

Gemäß 4 wird die Metallstruktur 2 nunmehr mechanisch verformt und dabei an der Sollbruchstelle 4 getrennt. Eine Seite der Metallbahn 2 wird dabei auf das Höhenniveau der passiven Chip-Unterseite gebogen.

Die 5 und 6 zeigen das endgültige Resultat des erfindungsgemäßen Verfahrens, wobei der vereinzelte Die auf ein Substrat 6 aufgebracht wurde und die verformte Metallbahn 2 auf einer Verbindungsstelle 7 aufliegt, wo sie anschließend verschweißt oder gelötet wird.

1
Die/Chip
2
Metallstrukturen
3
Ätzgebiete
4
Soll-Bruchstellen
5
Wafer
6
Substrat
7
Verbindungsstelle


Anspruch[de]
Verfahren zur Herstellung von mikromechanischen Bauteilen in integrierten Schaltungen, wobei eine integrierte Schaltung als Chip auf einem Wafer strukturiert wird, wobei eine oder mehrere Substratschichten aufgebracht und strukturiert werden und eine oder mehrere Metallschichten aufgebracht und derart bearbeitet werden, dass sich Metallstrukturen, vorzugsweise Metallbahnen, ausbilden, dadurch gekennzeichnet, dass mindestens eine Metallbahn (2) selektiv in einem Ätzgebiet (3) durch einen Ätzprozess vollständig freigelegt wird und die freigelegte Metallbahn (2), nach einem vereinzeln des Chips zu einem Die (1), außerhalb des verbleibenden Die-Substrates mechanisch und/oder elektrisch leitend verbunden wird. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die freigelegten Metallstrukturen (2) Kontakte für die äußere Beschaltung eines Die (1) darstellen. Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass Teile der Metallstrukturen (2) vor dem Vereinzeln der Chips in einem Dicing-Prozess auf dem Wafer (5) durch gezieltes Unterätzen völlig freigelegt werden. Verfahren nach Anspruch 1 bis 3, dadurch gekennzeichnet, dass die Ränder des Chips (1) die Grenzen des Ätzgebietes (3) darstellen. Verfahren nach Anspruch 1 bis 3, dadurch gekennzeichnet, dass sich das Ätzgebiet (3) über die Ränder des Chips hinaus erstreckt. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass das Ätzgebiet (3) mittig zwischen zwei Chips angeordnet wird. Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass das die Metallstrukturen (2) zweier angrenzender Chips auf einem Wafer (5) an den Rändern ineinander verzahnt strukturiert werden. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die freigelegten Metallstrukturen (2) mechanisch verformt werden. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Metallstrukturen (2) mit Soll-Bruchstellen (4) versehen werden. Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass die Soll-Bruchstellen (4) mechanisch durchtrennt werden. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die freigelegten Metallstrukturen (2) mit einem Laser durchtrennt werden. Verfahren nach den Ansprüchen 1 und 8 bis 11, dadurch gekennzeichnet, dass die Metallstrukturen (2) auf der Oberfläche des Chips (1) aufgebracht werden und nach dem Vereinzeln des Chips zu einem Die mechanisch derart verformt werden, dass die Metallstrukturen (2) von der Oberfläche des Die (1) nach unten auf das Höhenniveau der Die-Unterseite gebogen werden. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die freigelegten Metallstrukturen (2) formschlüssig mit weiteren anderen Strukturen verbunden werden. Verfahren nach Anspruch 13, dadurch gekennzeichnet, dass die freigelegten Metallstrukturen (2) durch Krimpen mit weiteren Strukturen verbunden werden. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die freigelegten Metallstrukturen (2) stoffschlüssig mit weiteren anderen Strukturen verbunden werden. Verfahren nach Anspruch 13, dadurch gekennzeichnet, dass mindestens eine der freigelegten Metallstrukturen (1) mittels Ultraschallschweißen auf ein Substrat gebondet werden. Verfahren nach Anspruch 13, dadurch gekennzeichnet, dass mindestens eine der freigelegten Metallstrukturen (2) mittels Laserschweißen auf ein Substrat (6) gebondet werden. Verfahren nach den Ansprüchen 1 und 8 bis 11, sowie 13 bis 17, dadurch gekennzeichnet, dass die Metallstrukturen (2) auf der Oberfläche des Chips (1) aufgebracht werden und nach dem Vereinzeln des Chips zu einem Die der Die mit seiner Oberfläche auf die Oberfläche eines Substrates (6) aufgebracht wird. Verfahren nach Anspruch 2, 13 und 15, dadurch gekennzeichnet, dass die Metallstrukturen (2) mit einem spannungsführenden Netz verbunden werden. Anordnung eines Halbleiters auf einem Substrat, wobei ein vereinzelter Die mit der passiven Seite auf einer aktiven Seite eines Substrats aufliegt und auf dem Substrat Verbindungsstellen angeordnet sind, mit welchen der Die verbunden ist, dadurch gekennzeichnet, dass der Die auf dem Höhenniveau seiner aktiven Seite freiliegende Metallstrukturen (2) aufweist, die derart verformt sind, dass die Enden der freiliegenden Metallstrukturen (2) auf dem Höhenniveau der Verbindungsstellen (7) mit diesen verbunden sind. Anordnung, hergestellt nach einem der Ansprüche 1 bis 19, wobei ein vereinzelter Die mit der aktiven Seite auf einer aktiven Seite eines Substrats aufliegt und auf dem Substrat Kontaktstellen angeordnet sind, dadurch gekennzeichnet, dass der Die auf dem Höhenniveau seiner aktiven Seite freiliegende Metallstrukturen (2) aufweist, die mit den Verbindungsstellen (7) auf der aktiven Seite des Substrates (6) verbunden sind. Anordnung nach Anspruch 20 oder 21, dadurch gekennzeichnet, dass die Verbindungsstellen (7) mechanisch mit dem Die (1) verbunden sind. Anordnung nach Anspruch 20 oder 21, dadurch gekennzeichnet, dass die Verbindungsstellen (7) leitfähig ausgeführt sind und eine elektrische Verbindung zwischen Die (1) und Substrat (6) herstellen.






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