PatentDe  


Dokumentenidentifikation DE102005048711A1 26.04.2007
Titel Speicherzelle sowie Verfahren und Vorrichtung zum Auswerten einer in der Speicherzelle gespeicherten Information
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Nirschl, Thomas, Essex Junction, Vt., US;
Henzler, Stephan, 81667 München, DE;
Schmitt-Landsiedel, Doris, Prof. Dr., 85521 Ottobrunn, DE
Vertreter Patent- und Rechtsanwälte Kraus & Weisert, 80539 München
DE-Anmeldedatum 12.10.2005
DE-Aktenzeichen 102005048711
Offenlegungstag 26.04.2007
Veröffentlichungstag im Patentblatt 26.04.2007
IPC-Hauptklasse G11C 11/412(2006.01)A, F, I, 20051012, B, H, DE
Zusammenfassung Ein Verfahren und eine Vorrichtung (16) zum Auswerten einer in einer Speicherzelle, insbesondere einer 4T-Speicherzelle (10), gespeicherten Information erzeugt abhängig von der in der Speicherzelle (10) gespeicherten Information ein erstes Signal (1) und ein zweites Signal (2). Diese beiden Signale (1, 2) werden mit einem Referenzsignal (33) verglichen, wobei abhängig von diesen Vergleichen entschieden wird, ob zum einen die in der Speicherzelle (10) gespeicherte Information fehlerfrei ist und/oder zum anderen, welchen Wert die Information aufweist. Des Weiteren wird eine Speicherzelle, insbesondere eine 4T-Speicherzelle (10), offenbart, welche mindestens einen TFET-Transistor umfasst.

Beschreibung[de]

Die vorliegende Erfindung betrifft eine Speicherzelle einer Speicheranordnung, wie z.B. eines ROMs oder RAMs, sowie ein Verfahren, um eine in dieser Speicherzelle gespeicherte Information auszulesen.

Bei Halbleiterschaltungen für mobile Anwendungen, wie z.B. Handys, ist der statische Stromverbrauch von entscheidender Bedeutung. Darüber hinaus wachsen aufgrund der Nachfrage nach mehr und mehr Funktionalität bei dieser Art von Halbleiterschaltungen der Umfang und die Größe der in diesen Halbleiterschaltungen vorhandenen Speicheranordnungen. Dabei werden als Speicherarten Hochgeschwindigkeitsspeicher, Speicher mittlerer Größe und sehr große Speicher unterschieden.

Bei Hochgeschwindigkeitsspeichern wird ein Kompromiss zwischen dem statischen Leckstrom und der Performance der Halbleiterschaltung meist durch den Schaltstrom bestimmt. Da die Größe des Hochgeschwindigkeitsspeichers im Vergleich zu dem Rest der Halbleiterschaltung klein ist, ist ein Anteil des Stromverbrauchs des Hochgeschwindigkeitsspeichers an dem Stromverbrauch der gesamten Halbleiterschaltung relativ klein. Daher ist die 6T-Speicherzelle für Hochgeschwindigkeitsspeicher aufgrund der Geschwindigkeitsanforderung am besten geeignet. Die 6T-Speicherzelle ist statisch, weshalb die Effizienz der 6T-Speicherzelle nicht durch eine Auffrischschaltung gemindert wird. Unter der Effizienz einer Speicherzelle wird dabei das Verhältnis zwischen der Anzahl der Speicherzellen einer Speicheranordnung zu der Gesamtfläche (inklusive einer etwaig vorhandenen Auffrischschaltung) der Speicheranordnung verstanden.

Bei Speichern mittlerer Größe beginnt der statische Stromverbrauch, d.h. der Stromverbrauch, wenn keine Speicherzelle des Speichers gelesen oder geschrieben wird, bei der Betrachtung des Stromverbrauchs der gesamten Halbleiterschaltung wichtig zu werden. Durch die Einführung von xT-Speicherzellen (mit x = 3 oder 4) kann der statische Stromverbrauch reduziert werden, da bei xT-Speicherzellen kein Pfad zwischen VDD und VSS existiert. Des Weiteren ist nur ein Transistortyp (beispielsweise NMOS oder PMOS) notwendig, um die Speicherzelle zu realisieren. Ein weiterer Vorteil der xT-Speicherzelle ist der im Vergleich zu der 6T-Speicherzelle geringe Flächenbedarf, welcher allerdings aufgrund der benötigten Auffrischschaltung nur gegeben ist, wenn die Anzahl der Speicherzellen relativ groß ist. Mit anderen Worten ist die Effizienz der xT-Speicherzelle bei Speicheranordnungen mit einer geringen Anzahl von Speicherzellen kleiner als die Effizienz der 6T-Speicherzelle.

Bei sehr großen Speichermodulen werden nT-Speicherzellen (n ≤ 3) eingesetzt. Die Anzahl der Transistoren ist bei den sehr großen Speichern im Vergleich zu den Speichern mittlerer Größe reduziert, um den statischen Stromverbrauch zu verringern. Der Nachteil dieser nT-Speicherzellen ist allerdings neben der erforderlichen Auffrischschaltung die Erfordernis einer integrierten bzw. zusätzlichen Kapazität zum Speichern der Information.

Eine Forderung für alle Speicherarten ist die Kompatibilität mit dem standardisierten CMOS-Prozess zur Herstellung der Halbleiterschaltung. Dabei ist diese Forderung für einen Speicher, welcher eine zusätzliche Kapazität benötigt, nach momentanem Stand der Technik nicht zu erfüllen, da eine zusätzliche, hochintegrierte Kapazität nicht durch einen standardisierten CMOS-Prozess erstellt werden kann. Kapazitäten, wie sie in Analogschaltungen verwendet werden, können nicht für Speicheranordnungen eingesetzt werden, da damit eine an die Speicheranordnungen gestellte Flächenanforderung nicht erfüllt werden kann.

Bei mobilen Anwendungen variiert die Versorgungsspannung in Abhängigkeit von dem Betriebsmodus. Bei einem Betriebsmodus, bei welchem eine möglichst rasche Reaktion der Halbleiterschaltung erforderlich ist (z.B. ein Handy, mit welchem ein Benutzer gerade telefoniert), wird die Versorgungsspannung angehoben, wohingegen bei einem Betriebszustand, bei welchem sich die Halbleiterschaltung in einer Art Wartezustand befindet, die Versorgungsspannung abgesenkt wird. Daher muss beispielsweise die 6T-Speicherzelle in der Lage sein, in einem großen Spannungsbereich, welcher z.B. von 0,8V bis 1,5V reicht, zu arbeiten, d.h. Lese- und Schreiboperationen durchzuführen. Gerade bei Halbleiterschaltungen, welche in Vorrichtungen eingesetzt werden, die nur einen geringen Stromverbrauch aufweisen sollen, ist diese Anforderung schwer zu erfüllen.

Aufgrund von Sollabweichungen bei heutigen Herstellungsprozessen für Halbleiterschaltungen steigt die Wahrscheinlichkeit, dass eine Speicherzelle fehlerhaft arbeitet, gerade bei 6T-Speicherzellen an. Bei alternativen Speicherzellen muss die Empfindlichkeit der Speicherzelle gegenüber der Wahrscheinlichkeit, dass die Speicherzelle fehlerhaft arbeitet, betrachtet werden. Daher ist häufig die Einführung einer Fehlerkorrektur und/oder einer Fehlererkennung notwendig, um auch Speicheranordnungen mit fehlerhaften Speicherzellen handhaben zu können.

Der Kompromiss zwischen der Performance einer Speicheranordnung und ihrem Stromverbrauch ist mit der Verwendung von 6T-Speicherzellen nach dem Stand der Technik schwer zu erfüllen. Für verschiedene Speicherarten muss die eingesetzte 6T-Speicherzelle nämlich unterschiedliche Eigenschaften aufweisen, um die Anforderungen bezüglich der Speicherart zu erfüllen. Für Speicheranordnungen mittlerer Größe werden kleine Speicherzellen zusammen mit redundanten Speicherzellen eingesetzt, um eine hohe Ausbeute zu garantieren. Bei kleineren Speicheranordnungen wird eine im Vergleich größere Speicherzelle eingesetzt, wobei ein dafür verwendeter Grundregelsatz zur Herstellung dieser Speicherzellen nicht so enge Regeln aufweist wie bei Speicheranordnungen mittlerer oder großer Größe. Zusammenfassend bedeutet das, dass je nach Speicherart oder Anforderung verschiedene Typen von 6T-Speicherzellen entwickelt werden müssen.

Die Integration von xT- oder nT-Speicherzellen ist schwierig zu bewerkstelligen, wenn die das Design erstellende Firma keinen eigenen Herstellungsprozess besitzt, sondern mit der die entsprechende Halbleiterschaltung herstellenden Firma nur kooperiert. Der Grund dafür ist, dass es nahezu unmöglich ist, eine zusätzliche Kapazität, welche die xT- und nT-Speicherzellen meist benötigen, um damit ihre Information zu speichern, mit einem standardisierten Herstellungsprozess zu erzeugen.

Daher ist es eine Aufgabe der vorliegenden Erfindung, eine Speicherzelle bereitzustellen, welche im Vergleich zu einer 6T-Speicherzelle einen geringeren Flächenbedarf und einen geringeren statischen Leckstrom aufweist sowie einfacher an Anforderungen einer bestimmten Speicherart anzupassen ist. Eine weitere Aufgabe der vorliegenden Erfindung ist, ein Verfahren und eine Vorrichtung bereitzustellen, womit eine in dieser (aber auch in einer anderen) Speicherzelle gespeicherte Information ausgewertet werden kann.

Im Rahmen der vorliegenden Erfindung wird eine Speicherzelle bereitgestellt, wobei diese Speicherzelle mindestens einen TFET-Transistor umfasst.

Der TFET-Transistor („Tunneling Field Effect Transistor") ist ein Transistor, welcher quantenmechanische Effekte aufweist, wodurch der TFET-Transistor im Vergleich zu einem MOSFET-Transistor einen kleineren statischen Leckstrom besitzt. Der Unterschied zwischen einem TFET-Transistor und einem Standard-MOSFET-Transistor liegt in der Dotierung des Source-Anschlusses, d.h. der TFET-Transistor vom N-Leitungstyp besitzt einen p+ dotierten Source-Anschluss und einen n+ dotierten Drain-Anschluss. Bei einer geeigneten Vorspannung zwischen dem Gate-Anschluss und dem Source-Anschluss des TFET-Transistors bildet sich ein Tunnelkontakt („Tunneling Junction") zwischen dem Source- und Drain-Anschluss aus. Dabei kann eine effektive Tunnelsperre in einem Leitungskanal zwischen dem Source- und Drain-Anschluss durch die aufgebrachte Vorspannung zwischen dem Gate- und Source-Anschluss gesteuert werden. Da der Tunnelkontakt lokal stark abgegrenzt ist, treten die Vorteile des TFET-Transistors auch noch bei einer Kanallänge von wenigen Deka-Nanometern auf. Im nicht durch geschalteten Zustand verhält sich der TFET-Transistor wie eine umgekehrt vorgespannte Sperrschichtdiode, was zu einem im Vergleich zu einem MOSFET-Transistor verringerten statischen Leckstrom führt. Der verringerte Leckstrom bedeutet wiederum einen im Vergleich zu einer mit MOSFET-Transistoren aufgebauten Speicherzelle geringeren Gesamtstromverbrauch der erfindungsgemäßen Speicherzelle.

Aufgrund des Aufbaus des TFET-Transistors treten auch Kanaleffekte (z.B. Kanalverkürzung, Drain induced barrier lowering (DIBL)) im Vergleich zu MOSFET-Transistoren später auf.

Wegen des kleinen ohmschen Widerstands der Zener-Diode des TFET-Transistors ist auch eine Beeinträchtigung des durch den TFET-Transistors fließenden Stromes geringer als dies bei einem vergleichbaren MOSFET-Transistor der Fall wäre. Darüber hinaus benötigt der TFET-Transistor aufgrund seines integrierten Substrat/Wannenkontakts weniger Fläche und der so genannte „Floating Body"-Effekt tritt bei der SOI-Technologie (Silicon On Isolator) nicht auf.

Ein weiterer Vorteil des TFET-Transistors ist, dass er mit einem standardisierten CMOS-Herstellungsprozess hergestellt werden kann, da für seine Herstellung keine speziellen Prozessschritte erforderlich sind, d.h. es werden nur Prozessschritte eingesetzt, welche auch zur Herstellung eines CMOS-Transistors notwendig sind.

Die erfindungsgemäße Speicherzelle ist insbesondere eine 4T-Speicherzelle, welche vier Transistoren aufweist, von denen zwei Treibertransistoren und zwei Ansteuertransistoren sind. Dabei sind vorteilhafter Weise die beiden Treibertransistoren TFET-Transistoren.

Da eine 4T-Speicherzelle derart aufgebaut ist, dass einer der beiden Treibertransistoren bei einer normal arbeitenden 4T-Speicherzelle sperrt, bietet sich der Einsatz der TFET-Transistoren aufgrund ihres geringen statischen Leckstroms an dieser Stelle an, wodurch der Stromverbrauch der 4T-Speicherzelle im Vergleich zu einer 4T-Speicherzelle nach dem Stand der Technik gesenkt werden kann.

Erfindungsgemäß können aber auch alle vier Transistoren der 4T-Speicherzelle TFET-Transistoren sein. Dabei ist es vorteilhaft, wenn jeder der beiden Treibertransistoren eine höhere Einsatzspannung aufweist als jeder der beiden Ansteuertransistoren oder wenn jeder der beiden Treibertransistoren einen geringeren Leckstrom als jeder der beiden Ansteuertransistoren aufweist.

Da eine 4T-Speicherzelle keinen VDD-Anschluss bzw. keinen Pfad von VDD nach VSS besitzt, weist sie einen im Vergleich zur 6T-Speicherzelle, welche einen Pfad von VDD nach VSS besitzt, geringeren Gesamtstromverbrauch auf. Allerdings sinkt aufgrund des fehlenden VDD-Anschlusses auch das Potenzial eines Schaltungsknotens der 4T-Speicherzelle, auf welchem die in der 4T-Speicherzelle gespeicherte Information gehalten wird, langsam aufgrund des statischen Leckstroms des entsprechenden Treibertransistors auf VSS ab. Über den statischen Leckstrom der Ansteuertransistoren kann dieses Absinken zumindest verlangsamt werden, indem diese Ansteuertransistoren mit einem hohen Potenzial (z.B. VDD) beaufschlagt werden. Dazu sollte der statische Leckstrom der Ansteuertransistoren allerdings größer sein als der statische Leckstrom der Treibertransistoren.

Aufgrund der TFET-Transistoren ist vorteilhafter Weise weder der Lese- noch der Schreibvorgang einer erfindungsgemäßen 4T-Speicherzelle derart empfindlich gegenüber Schwankungen der Versorgungsspannung, wie dies bei mit MOSFET-Transistoren aufgebauten 6T-Speicherzellen der Fall ist. Daher ist der Einsatz einer erfindungsgemäßen 4T-Speicherzelle in Speicheranordnungen, welche unterschiedliche Versorgungsspannungen aufweisen, unproblematischer als dies bei 6T-Speicherzellen nach dem Stand der Technik der Fall ist.

Ein weiterer Vorteil einer erfindungsgemäßen 4T-Speicherzelle aus TFET-Transistoren ist, dass nur Transistoren eines Typs verwendet werden, was bei einer 6T-Speicherzelle, welche NMOS- und PMOS-Transistoren umfasst nicht der Fall ist. Dadurch kann der Flächenbedarf reduziert werden und zum anderen sind die einzusetzenden Prozessschritte zur Herstellung der Speicherzelle weniger kritisch.

Im Rahmen der vorliegenden Erfindung wird auch ein Verfahren bereitgestellt, um eine in einer Speicherzelle gespeicherte Information auszulesen und zu bewerten. Dazu werden in Abhängigkeit von der Information, welche in der Speicherzelle gespeichert ist, ein erstes und ein zweites Signal erzeugt. Anschließend wird sowohl das erste als auch das zweite Signal mit einem Referenzsignal verglichen. Ein Ergebnis dieser beiden Vergleiche ist eine Entscheidung, ob die in der Speicherzelle gespeicherte Information fehlerfrei ist. Ein weiteres Ergebnis dieser beiden Vergleiche ist ein Wert, welcher in der Speicherzelle gespeichert ist bzw. die in der Speicherzelle gespeicherte Information aufweist.

Dadurch ist es erfindungsgemäß nicht nur möglich, den Wert, welcher in der Speicherzelle gespeichert ist, auszulesen, sondern es ist zusätzlich möglich, zu bewerten, ob dieser Wert fehlerfrei oder fehlerbehaftet ist.

Damit der in der Speicherzelle gespeicherte Wert fehlerfrei ist, muss insbesondere entweder das Potenzial des ersten Signals oberhalb des Potenzials des Referenzsignals und gleichzeitig das Potenzial des zweiten Signals unterhalb des Potenzials des Referenzsignals liegen (erste Möglichkeit) oder umgekehrt, d.h. das Potenzial des zweiten Signals oberhalb des Potenzial des Referenzsignals und gleichzeitig das Potenzial des ersten Signals unterhalb des Potenzials des Referenzsignals liegen (zweite Möglichkeit).

Da es zwei Möglichkeiten für einen fehlerfrei gespeicherten Wert gibt, können diese beiden Möglichkeiten dafür verwendet werden, um zu entscheiden, welcher von zwei möglichen Werten fehlerfrei in der Speicherzelle abgespeichert ist.

Somit gibt es erfindungsgemäß mehrere Wege, um ausgehend von den beiden Signalen zu ermitteln, ob die in der Speicherzelle gespeicherte Information einen ersten von zwei möglichen Werten aufweist. Im Folgenden werden Bedingungen gelistet, wobei mindestens eine dieser Bedingungen erfüllt sein muss, damit die in der Speicherzelle gespeicherte Information einen ersten von zwei möglichen Werten fehlerfrei aufweist. Dabei gilt der in der Speicherzelle gespeicherte Wert als fehlerfrei, wenn die vorab beschriebene Prüfung dies ergibt:

  • • Das Potenzial des ersten Signals ist größer als das Potenzial des Referenzsignals und der Wert ist fehlerfrei.
  • • Das Potenzial des zweiten Signals ist kleiner als das Potenzial des Referenzsignals und der Wert ist fehlerfrei.
  • • Das Potenzial des ersten Signals ist größer als das Potenzial des zweiten Signals und der Wert ist fehlerfrei.
  • • Das Potenzial des ersten Signals ist größer als das Potenzial des Referenzsignals und das Potenzial des zweiten Signals ist kleiner als das Potenzial des Referenzsignals.

Ähnliche Bedingungen können für den Fall gelistet werden, dass die in der Speicherzelle gespeicherte Information einen zweiten der zwei möglichen Werte fehlerfrei aufweist.

  • • Das Potenzial des ersten Signals ist kleiner als das Potenzial des Referenzsignals und der Wert ist fehlerfrei.
  • • Das Potenzial des zweiten Signals ist größer als das Potenzial des Referenzsignals und der Wert ist fehlerfrei.
  • • Das Potenzial des ersten Signals ist kleiner als das Potenzial des zweiten Signals und der Wert ist fehlerfrei.
  • • Das Potenzial des ersten Signals ist kleiner als das Potenzial des Referenzsignals und das Potenzial des zweiten Signals ist größer als das Potenzial des Referenzsignals.

Vorteilhafter Weise werden das erste und das zweite Signal gleichzeitig abhängig von der in Speicherzelle vorliegenden Information erzeugt. Mit anderen Worten werden das erste und das zweite Signal nicht zeitlich nacheinander sondern zum selben Zeitpunkt erzeugt.

Da die beiden Signale gleichzeitig erzeugt werden, ist die Auswertung der beiden Signale einfacher, als wenn eins der beiden Signale erst abgespeichert werden müsste, bevor das andere Signal vorliegt.

Im Rahmen der vorliegenden Erfindung wird auch eine Vorrichtung zur Auswertung einer in einer Speicherzelle gespeicherten Information bereitgestellt. Dabei ist ein erstes Signal der Speicherzelle und ein Referenzsignal eingangsseitig mit einem ersten Vergleicher der Vorrichtung verbunden. In ähnlicher Weise sind ein zweites Signal der Speicherzelle und das Referenzsignal eingangsseitig mit einem zweiten Vergleicher der Vorrichtung verbunden. Die Vorrichtung ist in der Lage in Abhängigkeit von Ausgangswerten dieser beiden Vergleicher einen Wert der Speicherzelle auszugeben und gleichzeitig eine Information bereitzustellen, ob dieser Wert fehlerfrei in der Speicherzelle gespeichert ist.

Die Vorteile dieser erfindungsgemäßen Vorrichtung entsprechend im Wesentlichen den bereits bei der Beschreibung des erfindungsgemäßen Verfahrens erwähnten Vorteile, weshalb sie hier nicht wiederholt werden.

Im Rahmen der vorliegenden Erfindung wird auch eine Speicheranordnung bereitgestellt, welche erfindungsgemäße Speicherzellen und eine erfindungsgemäße Vorrichtung zum Auswerten von in den Speicherzellen gespeicherten Informationen umfasst. Diese Speicheranordnung wird im Rahmen der folgenden Beschreibung von speziellen Ausführungsformen der Erfindung genauer beschrieben.

Die vorliegende Erfindung eignet sich vorzugsweise um bei einem Entwicklungsprozess eingesetzt zu werden, mit welchem verschiedenste Halbleiterschaltungen entwickelt werden können, welche unterschiedliche Anforderungen hinsichtlich Performance (Laufzeit), Stromverbrauch und Versorgungsspannung an ihre Speicheranordnungen aufweisen. Die vorliegende Erfindung ist selbstverständlich nicht auf diesen bevorzugten Anwendungsfall beschränkt, sondern kann beispielsweise auch bei einer Speicheranordnung einer beliebig entworfenen Halbleiterschaltung eingesetzt werden.

Dabei sei darauf hingewiesen, dass das erfindungsgemäße Verfahren und die erfindungsgemäße Vorrichtung zur Auswertung einer in einer Speicherzelle gespeicherten Information auch bei nicht erfindungsgemäßen Speicherzellen eingesetzt werden kann, welche mindestens zwei Schaltungsknoten aufweisen, mit denen die Information gespeichert ist.

Da der TFET-Transistor mit einem standardisierten CMOS-Entwicklungsprozess kompatibel ist und die 4T-Speicherzelle keine zusätzliche Kapazität benötigt, kann die vorliegende Erfindung auch in einem Entwicklungsprozess einer Firma eingesetzt werden, welche die von ihr entwickelten Halbleiterschaltungen anderweitig fertigen lässt.

Die vorliegende Erfindung wird nun mithilfe der beiliegenden Zeichnung an Hand von erfindungsgemäßen Ausführungsformen erläutert.

In 1 ist eine erfindungsgemäße 4T-Speicherzelle mit TFET-Transistoren dargestellt.

In 2a ist ein Potenzialverlauf eines ersten und eines zweiten Signals bei einer Leseoperation eines fehlerfreien Werts dargestellt, während in 2b der Potenzialverlauf des ersten und des zweiten Signals bei einer Leseoperation eines fehlerbehafteten Werts dargestellt ist.

3 stellt eine erfindungsgemäße Vorrichtung zur Auswertung einer in einer erfindungsgemäßen 4T-Speicherzelle gespeicherten Information dar.

4 ist eine Layoutdarstellung von notwendigen Masken eines TFET-Transistors vom n-Leitungstyp.

5 stellt einen Verlauf der Speicherzeit einer erfindungsgemäßen 4T-Speicherzelle gegenüber einer Differenz aus der Einsatzspannung eines Ansteuertransistors und eines Treibertransistors der 4T-Speicherzelle dar.

6 stellt eine erfindungsgemäße Speicheranordnung mit erfindungsgemäßen 4T-Speicherzellen und einer erfindungsgemäßen Vorrichtung zur Auswertung der darin gespeicherten Information dar.

In 1 ist eine erfindungsgemäße 4T-Speicherzelle 10 dargestellt. Diese 4T-Speicherzelle 10 umfasst einen ersten Ansteuertransistor 6 und einen zweiten Ansteuertransistor 7 sowie einen ersten Treibertransistor 8 und einen zweiten Treibertransistor 9, wobei diese vier Transistoren 69 allesamt TFET-Transistoren sind. Die 4T-Speicherzelle 10 ist über den Drain-Anschluss des ersten Ansteuertransistors 6 mit einer ersten Bitleitung 1 verbunden, wobei der Gate-Anschluss des ersten Ansteuertransistors 6 von einer Wortleitung 17 angesteuert wird. Der Source-Anschluss des ersten Ansteuertransistors 6 ist mit einem ersten Schaltungsknoten 3 der 4T-Speicherzelle 10 verbunden. Dieser erste Schaltungsknoten 3 ist über eine parasitäre Kapazität 5 mit VSS und mit dem Drain-Anschluss des ersten Treibertransistors 8 sowie dem Gate-Anschluss des zweiten Treibertransistors 9 verbunden. Sowohl der Source-Anschluss des ersten Treibertransistors 8 als auch der Source-Anschluss des zweiten Treibertransistors 9 sind mit VSS verbunden. Der Drain-Anschluss des zweiten Treibertransistors 9 liegt an einem zweiten Schaltungsknoten der 4T-Speicherzelle 10. Dieser zweite Schaltungsknoten 4 ist zum einen über eine weitere parasitäre Kapazität 5 mit VSS verbunden und zum anderen mit dem Gate-Anschluss des ersten Treibertransistors 8 und dem Source-Anschluss des zweiten Ansteuertransistors 7 verbunden. Der zweite Ansteuertransistor 7 wird ebenfalls durch die Wortleitung 17 gesteuert, welche an seinem Gate-Anschluss angeschlossen ist, während er mit seinem Drain-Anschluss mit einer zweiten Bitleitung 2 verbunden ist.

Die Funktionsweise der erfindungsgemäßen 4T-Speicherzelle 10 soll im Folgenden an Hand eines Schreib- und Lese-Vorgangs der 4T-Speicherzelle 10 erläutert werden. Bei einem Schreib-Vorgang, bei welchem eine 1 (0) in die Speicherzelle 10 geschrieben werden soll, wird die erste Bitleitung 1 auf VDD (VSS) und die zweite Bitleitung 2 auf VSS (VDD) gelegt, bevor die Wortleitung 17 auf VDD gelegt wird. Durch die Potenzialänderung der Wortleitung 17 bzw. der Ansteuerung der beiden Ansteuertransistoren 6, 7 wird der erste Schaltungsknoten 3 auf das Potenzial der ersten Bitleitung 1 und der zweite Schaltungsknoten 4 auf das Potenzial der zweiten Bitleitung 2 gebracht. Daher besitzt nach dem Schreibvorgang, das heißt, nachdem die Wortleitung 17 wieder das Potenzial VSS angenommen hat, der erste Schaltungsknoten 3 das Potenzial VDD (VSS) und der zweite Schaltungsknoten 4 das Potenzial VSS (VDD).

Es sei darauf hingewiesen, dass die erste Bitleitung 1 bei einem Schreibvorgang ein dem einzuspeichernden Binärwert entsprechendes Potenzial aufweist, während die zweite Bitleitung bei dem Schreibvorgang das dazu entgegengesetzte Potenzial aufweist. In ähnlicher Weise weist die erste Bitleitung nach einem Lesevorgang ein dem gespeicherten Binärwert entsprechendes Potenzial auf, während die zweite Bitleitung das dazu entgegengesetzte Potenzial aufweist, sofern die Information fehlerfrei abgespeichert war. Daher wird die zweite Bitleitung 2 auch als „Bitleitung Strich" („Bitline Bar") bezeichnet, was bedeutet, dass der Binärwert der zweiten Bitleitung 2 im Normalfall zu dem der ersten Bitleitung 1 invertiert ist.

Direkt nach dem Schreib-Vorgang speichert die 4T-Speicherzelle 10 den Wert 1 (0) durch die entsprechenden Potenziale ihrer internen Schaltungsknoten 3, 4. Daher ist der zweite (erste) Treibertransistor 9 (8) durchgeschaltet wodurch der zweite (erste) Schaltungsknoten 4 (3) auf VSS gezogen wird. Aufgrund des statischen Leckstroms des ersten (zweiten) Treibertransistors 8 (9) wird das Potenzial des ersten (zweiten) Schaltungsknotens 3 (4) langsam auf VSS gezogen. Diese nachteilige Potenzialänderung kann dadurch periodisch korrigiert werden, dass beide Bitleitungen 1, 2 auf VDD gelegt werden, wodurch aufgrund des statischen Leckstroms des ersten (zweiten) Ansteuertransistors 6 (7) der erste (zweite) Schaltungsknoten 3 (4) wieder auf VDD gezogen wird, obwohl die Wortleitung 17 auf VSS verbleibt. Dieses optionale Auffrischen ist umso erfolgreicher, je größer der statische Leckstrom der Ansteuertransistoren 6, 7 gegenüber dem statischen Leckstrom der Treibertransistoren 8, 9 ist.

Bei einem Lese-Vorgang der 4T-Speicherzelle 10 werden in einem ersten Schritt die beiden Bitleitungen 1, 2 auf VDD vorgeladen. Anschließend wird die Wortleitung 17 auf VDD gebracht, wodurch die erste Bitleitung 1 auf das Potenzial des ersten Schaltungsknotens 3 und die zweite Bitleitung 2 auf das Potenzial des zweiten Schaltungsknotens 4 gezogen wird. Wenn eine 1 (0) in der 4T-Speicherzelle 10 gespeichert ist, liegt nach dem Lese-Vorgang das Potenzial der ersten Bitleitung 1 in der Nähe von VDD (VSS), während das Potenzial der zweiten Bitleitung 2 in der Nähe von VSS (VDD) liegt.

In 2a sind die Potenzialverläufe der beiden Bitleitungen 1, 2 für einen Lese-Vorgang dargestellt, wobei die erfindungsgemäße 4T-Speicherzelle 10 fehlerfrei eine 1 speichert. Man erkennt, dass das Potenzial 11 der ersten Bitleitung 1 während des Lese-Vorgangs nahezu unverändert auf VDD verbleibt, während das Potenzial 12 der zweiten Bitleitung in Richtung VSS gezogen wird. Des Weiteren ist in der 2a ein Referenzpotenzial 13 dargestellt, welches im Folgenden noch diskutiert wird.

Im Vergleich dazu sind in 2b die Potenzialverlaüfe der beiden Bitleitungen 1, 2 für einen Lese-Vorgang dargestellt, bei welchem ein Wert, welcher fehlerbehaftet in der 4T-Speicherzelle 10 gespeichert ist, gelesen wird. Man erkennt, dass bei dem Lese-Vorgang sowohl das Potenzial 11 der ersten Bitleitung 1 als auch das Potenzial 12 der zweiten Bitleitung 2 in Richtung VSS gezogen werden, da ein Fehler (beispielsweise ein „single-event-upset") dazu führt, dass beide Schaltungsknoten 3, 4 entladen werden. Der Potenzialverlauf des Referenzpotenzials 13 bleibt davon unberührt, ob die Speicherzelle 13 einen fehlerfreien oder einen fehlerbehafteten Wert speichert.

Obwohl das in 1 dargestellte Ausführungsbeispiel TFET-Transistoren vom n-Leitungstyp einsetzt, kann eine erfindungsgemäße 4T-Speicherzelle auch mit TFET-Transistoren vom P-Leitungstyp entworfen werden. Darüber hinaus kann eine erfindungsgemäße 4T-Speicherzelle auch ohne TFET-Transistoren aufgebaut werden, sofern die Ansteuertransistoren und Treibertransistoren der 4T-Speicherzelle ähnliche Funktionen und Eigenschaften wie die entsprechenden TFET-Transistoren aufweisen. Beispielsweise zeigen Transistoren mit einem Metall-Gate-Bereich solche Eigenschaften.

In 3 ist eine erfindungsgemäße Ausführungsform einer Auswertevorrichtung 16 zum Auswerten bzw. Auslesen einer in der in 1 dargestellten erfindungsgemäßen 4T-Speicherzelle gespeicherten Information über die erste und zweite Bitleitung 1, 2 dargestellt. Die Auswertevorrichtung 16 umfasst einen ersten Differenzverstärker 31, einen zweiten Differenzverstärker 32 und ein XOR-Gatter 35. Ein das Referenzpotenzial 13 tragendes Referenzsignal 33 (das Referenzsignal 33 wird mit einer dem Stand der Technik bekannten Schaltung erzeugt) wird sowohl in den ersten Differenzverstärker 31 als auch in den zweiten Differenzverstärker 32 eingespeist, so dass am Ausgang des ersten Differenzverstärkers 31 ein dem Binärwert 1 entsprechendes Potenzial liegt, wenn das Potenzial 11 der ersten Bitleitung 1 größer als das Referenzpotenzial 13 ist und sonst der Binärwert 0. In ähnlicher Weise weist der Ausgang des zweiten Differenzverstärkers 32 ein dem Binärwert 1 entsprechendes Potenzial auf, wenn das Potenzial 12 der zweiten Bitleitung 2 größer als das Referenzpotenzial 13 ist und sonst den Binärwert 0. Sowohl der Ausgang des ersten Differenzverstärkers 31 als auch der Ausgang des zweiten Differenzverstärkers 32 werden dem XOR-Gatter 35 zugeführt. Daher weist der Ausgang des XOR-Gatters 35 den Binärwert 1 auf, wenn das Potenzial 11 der ersten Bitleitung 1 größer als das Referenzpotenzial 13 und das Potenzial 12 der zweiten Bitleitung 2 kleiner als das Referenzpotenzial 13 oder das Potenzial 11 der ersten Bitleitung 1 kleiner als das Referenzpotenzial 13 und das Potenzial 12 der zweiten Bitleitung 2 größer als das Referenzpotenzial 13 ist, und sonst den Binärwert 0. Somit besitzt das Ausgangssignal 37 des XOR-Gatters 35 bzw. das erste Ausgangssignal 37 der Auswertevorrichtung 16 den Binärwert 1, wenn eine Auswertung der beiden Bitleitungen 1, 2 im Rahmen eines Lese-Vorgangs der 4T-Speicherzelle 10 ergibt, dass die in der 4T-Speicherzelle 10 gespeicherte Information fehlerfrei ist.

Ein zweites Ausgangssignal 38 der Auswertevorrichtung 16 ist mit dem Ausgang des ersten Differenzverstärkers 31 verbunden. Somit besitzt das zweite Ausgangssignal 38 den Binärwert 1, wenn das Potenzial 11 der ersten Bitleitung 1 größer als das Referenzpotenzial 13 ist und sonst den Binärwert 0. Es ist klar, dass die Information über den in der entsprechenden Speicherzelle 10 gespeicherten Wert, welche über das zweite Ausgangssignal 38 ablesbar ist, nur korrekt ist, wenn gleichzeitig das erste Ausgangssignal 37 den Binärwert 1 aufweist.

In 4 ist das Layout 20 der wichtigsten Masken 2123 zur Herstellung eines TFET-Transistors vom n-Leitungstyp dargestellt. Dabei wird eine erste Maske 21 für den aktiven Bereich, eine zweite Maske 22 für den Gate-Bereich und eine dritte Maske 23 für den Substrat-/Wannenkontakt eingesetzt. Indem die dritte Maske 23 den aktiven Bereich des TFET-Transistors überlappt, wird der p+ dotierte Source-Anschluss des TFET-Transistors hergestellt. Es sei nochmals erwähnt, dass die Herstellung des TFET-Transistors der Herstellung eines standardisierten MOSFET-Transistors äußerst ähnlich ist, wodurch eine Integration in einen standardisierten Entwurfsprozess sehr einfach ist.

In 4 ist eine Überlappungslänge 25 dargestellt, um welche die linke Kante der dritten Maske 23 die Mittellinie der zweiten Maske 22 überlappt. Durch eine Variation dieser Überlappungslänge 25 kann unter anderem die Einsatzspannung und der statische Leckstrom des hergestellten TFET-Transistors eingestellt werden. Somit bietet sich eine einfache Möglichkeit, die Ansteuertransistoren 6, 7 und die Treibertransistoren 8, 9 einer erfindungsgemäßen 4T-Speicherzelle 10 auszubilden, wobei die Treibertransistoren 8, 9 einen geringeren statischen Leckstrom aufweisen als die Ansteuertransistoren 6, 7.

5 stellt die Speicherzeit einer erfindungsgemäßen 4T-Speicherzelle 10 gegenüber dem Unterschied der Einsatzspannung der Treibertransistoren 8, 9 und Ansteuertransistoren 6, 7 dar. Dabei ist die Speicherzeit eine Zeitspanne, welche zwischen einem Zeitpunkt, bei welchem der Lesestrom der 4T-Speicherzelle 10 einen Maximalwert aufweist, und einem Zeitpunkt, bei welchem der Lesestrom den halben Maximalwert aufweist, verstreicht.

In der 5 ist der Lesestrom auf der Y-Achse aufgetragen, wohingegen auf der X-Achse die Differenz der Einsatzspannung der Treibertransistoren 8, 9 und der Ansteuertransistoren 6, 7 dargestellt ist. Man erkennt, dass die Speicherzeit bei einer Differenz zwischen der Einsatzspannung der Treibertransistoren 8, 9 und der Ansteuertransistoren 6, 7 von ungefähr 0,1V nahezu um den Faktor 4 größer ist, als wenn die Einsatzspannung der Treibertransistoren 8, 9 gleich der Einsatzspannung der Ansteuertransistoren 6, 7 ist, d.h. wenn die Differenz gleich 0V ist. Eine längere Speicherzeit bedeutet, dass eine Auffrischung der Speicherzelle 10 entsprechend seltener stattfinden muss. Darüber hinaus kann die Anforderung nach einer zusätzlichen Kapazität, als Ergänzung der parasitären Kapazität 5, um die zu speichernde Information länger zu halten, durch die längere Speicherzeit umgangen werden.

Es bleibt anzumerken, dass die Erhöhung der Einsatzspannung der Treibertransistoren 8, 9 gegenüber der Einsatzspannung der Ansteuertransistoren 6, 7 nur dadurch erreicht wird, dass die Überlappungslänge 25 entsprechend eingestellt wird. Daher weisen die Treibertransistoren 8, 9 und die Ansteuertransistoren 6, 7 dieselbe Kanalimplantierung auf, wodurch eine Variation der Eigenschaften verschiedener mit demselben Herstellungsprozess erstellten erfindungsgemäßer 4T-Speicherzellen 10 geringer ist, als dies der Fall wäre, wenn die Speicherzelle mit MOSFET-Transistoren aufgebaut würde. Daher kann bei einer Speicheranordnung, welche die erfindungsgemäßen 4T-Speicherzellen 10 einsetzt, ein Auffrischzyklus aufgrund der geringeren Variation der Eigenschaften der erfindungsgemäßen 4T-Speicherzellen 10 seltener auftreten, als dies bei einer Speicheranordnung mit MOSFET-Transistoren aufgebauten 4T-Speicherzelle der Fall wäre.

6 stellt eine erfindungsgemäße Speicheranordnung 15 dar, welche erfindungsgemäße 4T-Speicherzellen 10 und zur Auswertung der in den 4T-Speicherzellen 10 gespeicherten Informationen eine erfindungsgemäße Auswertevorrichtung 16 umfasst. Dabei sind die 4T-Speicherzellen 10 in Spalten angeordnet, wobei jeder Spalte jeweils eine erste Bitleitung 1 und eine zweite Bitleitung 2 zugeordnet ist. Jede 4T-Speicherzelle 10, welche zu einer Menge derjenigen 4T-Speicherzellen gehört, die in derselben Spalte angeordnet sind, ist mit denselben beiden Bitleitungen 1, 2 verbunden. Des Weiteren sind die 4T-Speicherzellen 10 in Reihen angeordnet, wobei jede 4T-Speicherzelle einer Reihe jeweils von derselben Wortleitung 17 angesteuert wird. Um die Information aus einer bestimmten 4T-Speicherzelle 10 zu lesen oder in eine bestimmte 4T-Speicherzelle 10 zu schreiben, muss die entsprechende Wortleitung 17 und die beiden entsprechenden Bitleitungen 1, 2 angesteuert werden. Das Lesen der Information aus einer bestimmten 4T-Speicherzelle 10 geschieht mittels der erfindungsgemäßen Auswertevorrichtung 16, welcher das Potenzial der ersten und der zweiten Bitleitung 1, 2, welche mit der bestimmten Speicherzelle 10 verbunden sind, zur Auswertung der in der bestimmten 4 T-Speicherzelle gespeicherten Information zugeführt werden. Am ersten Ausgang 37 der erfindungsgemäßen Speicheranordnung 15 kann die Information abgegriffen werden, ob die in der bestimmten 4 T-Speicherzelle 10 gespeicherte Information fehlerfrei ist oder nicht. Falls die Information fehlerfrei ist, liegt am zweiten Ausgang 38 der Speicheranordnung 15 die in der bestimmten 4T-Speicherzelle 10 gespeicherte Information als Binärwert an.


Anspruch[de]
Speicherzelle, dadurch gekennzeichnet, dass die Speicherzelle (10) mindestens einen TFET-Transistor (8, 9; 69) umfasst. Speicherzelle nach Anspruch 1,

dadurch gekennzeichnet,

dass die Speicherzelle eine 4T-Speicherzelle (10) ist, und

dass die Speicherzelle zwei Treibertransistoren (8, 9) und zwei Ansteuertransistoren (6, 7) umfasst.
Speicherzelle nach Anspruch 2, dadurch gekennzeichnet, dass jeder der zwei Treibertransistoren (8, 9) ein TFET-Transistor ist. Speicherzelle nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass jeder der zwei Treibertransistoren (8, 9) einen geringeren statischen Leckstrom aufweist als jeder der zwei Ansteuertransistoren (6, 7) der Speicherzelle (10). Speicherzelle nach einem der Ansprüche 2–4, dadurch gekennzeichnet, dass jeder der zwei Ansteuertransistoren (6, 7) ein TFET-Transistor ist. Speicherzelle nach einem der Ansprüche 2–5, dadurch gekennzeichnet, dass jeder der zwei Treibertransistoren (8, 9) eine höhere Einsatzspannung aufweist als jeder der zwei Ansteuertransistoren (6, 7). Verfahren zum Auswerten einer in einer Speicherzelle gespeicherten Information,

dadurch gekennzeichnet,

dass abhängig von der in der Speicherzelle (10) gespeicherten Information ein erstes Signal (1) und ein zweites Signal (2) erzeugt werden,

dass das erste Signal (1) mit einem Referenzsignal (33) verglichen wird,

dass das zweite Signal (2) mit dem Referenzsignal (33) verglichen wird, und

dass abhängig von diesen Vergleichen entschieden wird, ob die in der Speicherzelle (10) gespeicherte Information fehlerfrei ist und/oder welchen Wert die Information aufweist.
Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass die in der Speicherzelle (10) gespeicherte Information als fehlerfrei erfasst wird, wenn entweder das Potenzial des ersten Signals (1) oberhalb des Potenzials des Referenzsignals (33) und das Potenzial des zweiten Signals (2) unterhalb des Potenzials des Referenzsignals (33) erfasst wird oder das Potenzial des zweiten Signals (2) oberhalb des Potenzials des Referenzsignals (33) und das Potenzial des ersten Signals (1) unterhalb des Potenzials des Referenzsignals (33) erfasst wird. Verfahren nach Anspruch 7 oder 8,

dadurch gekennzeichnet,

dass die in der Speicherzelle (10) gespeicherte Information als ein erster von zwei vorbestimmten Werten erfasst wird, wenn:

(a) das Potenzial des ersten Signals (1) oberhalb des Potenzials des Referenzsignals (33) und die in der Speicherzelle (10) gespeicherte Information als fehlerfrei erfasst wird, oder

(b) das Potenzial des zweiten Signals (2) unterhalb des Potenzials des Referenzsignals (33) und die in der Speicherzelle (10) gespeicherte Information als fehlerfrei erfasst wird, oder

(c) das Potenzial des ersten Signals (1) oberhalb des Potenzials des zweiten Signals (2) und die in der Speicherzelle (10) gespeicherte Information als fehlerfrei erfasst wird, oder

(d) das Potenzial des ersten Signals (1) oberhalb des Potenzials des Referenzsignals (33) und das Potenzial des zweiten Signals (2) unterhalb des Potenzials des Referenzsignals (33) erfasst wird.
Verfahren nach einem der Ansprüche 7–9,

dadurch gekennzeichnet,

dass die in der Speicherzelle gespeicherte Information als ein zweiter von zwei vorbestimmten Werten erfasst wird, wenn:

(a) das Potenzial des zweiten Signals (2) oberhalb des Potenzials des Referenzsignals (33) und die in der Speicherzelle (10) gespeicherte Information als fehlerfrei erfasst wird, oder

(b) das Potenzial des ersten Signals (1) unterhalb des Potenzials des Referenzsignals (33) und die in der Speicherzelle (10) gespeicherte Information als fehlerfrei erfasst wird, oder

(c) das Potenzial des ersten Signals (1) unterhalb des Potenzials des zweiten Signals (2) und die in der Speicherzelle (10) gespeicherte Information als fehlerfrei erfasst wird, oder

(d) das Potenzial des zweiten Signals (2) oberhalb des Potenzials des Referenzsignals (33) und das Potenzial des ersten Signals (1) unterhalb des Potenzials des Referenzsignals (33) erfasst wird.
Verfahren nach einem der Ansprüche 7–10, dadurch gekennzeichnet, dass das erste Signal (1) und das zweite Signal (2) gleichzeitig erzeugt werden. Verfahren nach einem der Ansprüche 7–11, dadurch gekennzeichnet, dass die Speicherzelle eine Speicherzelle (10) nach einem der Ansprüche 1–6 ist. Vorrichtung zum Auswerten einer in einer Speicherzelle (10) gespeicherten Information,

dadurch gekennzeichnet,

dass die Vorrichtung (16) einen ersten Vergleicher (31) und einen zweiten Vergleicher (32) umfasst,

dass dem ersten Vergleicher (31) ein erstes Signal (1) der Speicherzelle (10) und ein Referenzsignal (33) eingangsseitig zuführbar ist,

dass dem zweiten Vergleicher (32) ein zweites Signal (2) der Speicherzelle (10) und das Referenzsignal (33) eingangsseitig zuführbar ist,

dass die Vorrichtung (16) derart ausgestaltet ist, dass sie abhängig von Ausgangswerten des ersten Vergleichers (31) und des zweiten Vergleichers (32) ausgangsseitig eine Information ausgibt, ob die in der Speicherzelle (10) gespeicherte Information fehlerfrei ist und/oder welchen Wert die Information aufweist.
Vorrichtung nach Anspruch 13,

dadurch gekennzeichnet,

dass der erste Vergleicher (31) derart ausgestaltet ist, dass er ausgangsseitig einen ersten Wert ausgibt, wenn das Potenzial des ersten Signals (1) oberhalb des Potenzials des Referenzsignals (33) liegt und sonst einen zweiten Wert ausgibt,

dass der zweite Vergleicher (32) derart ausgestaltet ist,

dass er ausgangsseitig den ersten Wert ausgibt, wenn das Potenzial des zweiten Signals (2) oberhalb des Potenzials des Referenzsignals (33) liegt und sonst den zweiten Wert ausgibt.
Vorrichtung nach Anspruch 14, dadurch gekennzeichnet, dass die Vorrichtung (16) derart ausgestaltet ist, dass sie ausgangsseitig die Information ausgibt, dass die in der Speicherzelle (10) gespeicherte Information fehlerfrei ist, wenn entweder am ersten Vergleicher (31) ausgangsseitig der erste Wert und am zweiten Vergleicher (32) ausgangsseitig der zweite Wert anliegt oder am zweiten Vergleicher (32) ausgangsseitig der erste Wert und am ersten Vergleicher (31) ausgangsseitig der zweite Wert anliegt. Vorrichtung nach Anspruch 14 oder 15,

dadurch gekennzeichnet,

dass die Vorrichtung (16) derart ausgestaltet ist, dass sie ausgangsseitig die Information ausgibt, dass die in der Speicherzelle (10) gespeicherte Information ein erster von zwei vorbestimmten weiteren Werten ist,

(a) wenn am ersten Vergleicher (31) ausgangsseitig der erste Wert anliegt und innerhalb der Vorrichtung (16) die Information vorliegt, dass die in der Speicherzelle (10) gespeicherte Information fehlerfrei ist, oder

(b) wenn am zweiten Vergleicher (32) ausgangsseitig der zweite Wert anliegt und innerhalb der Vorrichtung (16) die Information vorliegt, dass die in der Speicherzelle (10) gespeicherte Information fehlerfrei ist, oder

(c) wenn am ersten Vergleicher (31) ausgangsseitig der erste Wert und am zweiten Vergleicher (32) ausgangsseitig der zweite Wert anliegt.
Vorrichtung nach einem der Ansprüche 14–16,

dadurch gekennzeichnet,

dass die Vorrichtung (16) derart ausgestaltet ist, dass sie ausgangsseitig die Information ausgibt, dass die in der Speicherzelle (10) gespeicherte Information ein zweiter von zwei vorbestimmten weiteren Werten ist,

(a) wenn am zweiten Vergleicher (32) ausgangsseitig der erste Wert anliegt und innerhalb der Vorrichtung (16) die Information vorliegt, dass die in der Speicherzelle (10) gespeicherte Information fehlerfrei ist, oder

(b) wenn am ersten Vergleicher (31) ausgangsseitig der zweite Wert anliegt und innerhalb der Vorrichtung (16) die Information vorliegt, dass die in der Speicherzelle (10) gespeicherte Information fehlerfrei ist, oder

(c) wenn am zweiten Vergleicher (32) ausgangsseitig der erste Wert und am ersten Vergleicher (31) ausgangsseitig der zweite Wert anliegt.
Vorrichtung nach einem der Ansprüche 13–17, dadurch gekennzeichnet, dass der erste Vergleicher eine erster Differenzverstärker (31) und der zweite Vergleicher ein zweiter Differenzverstärker (32) ist. Vorrichtung nach einem der Ansprüche 13–18, dadurch gekennzeichnet, dass die Vorrichtung (16) zur Durchführung des Verfahrens nach einem der Ansprüche 7–12 ausgestaltet ist. Speicheranordnung, dadurch gekennzeichnet, dass die Speicheranordnung (15) Speicherzellen (10) nach einem der Ansprüche 1–6 und eine Vorrichtung (16) nach einem der Ansprüche 13–19 umfasst. Speicheranordnung nach Anspruch 20,

dadurch gekennzeichnet,

dass die Speicheranordnung (15) eine erste Bitleitung (1) und eine zweite Bitleitung (2) umfasst,

dass jede Speicherzelle eine 4T-Speicherzelle ist,

dass jede 4T-Speicherzelle (10) aus einer Menge der 4T-Speicherzellen sowohl mit der ersten Bitleitung (1) als auch mit der zweiten Bitleitung (2) verbunden ist, und

dass die erste Bitleitung (1) der Vorrichtung (16) das erste Signal und die zweite Bitleitung (2) der Vorrichtung (16) das zweite Signal zuführt.






IPC
A Täglicher Lebensbedarf
B Arbeitsverfahren; Transportieren
C Chemie; Hüttenwesen
D Textilien; Papier
E Bauwesen; Erdbohren; Bergbau
F Maschinenbau; Beleuchtung; Heizung; Waffen; Sprengen
G Physik
H Elektrotechnik

Anmelder
Datum

Patentrecherche

Patent Zeichnungen (PDF)

Copyright © 2008 Patent-De Alle Rechte vorbehalten. eMail: info@patent-de.com