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Dokumentenidentifikation DE102005042522A1 03.05.2007
Titel Integrierte Schaltung zum Empfang von Daten
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Schleinig, Torsten, Dr., 81737 München, DE;
Jakobs, Andreas, Dr., 81673 München, DE;
Hinz, Torsten, 41468 Neuss, DE;
Müller, David, 81479 München, DE
Vertreter Epping Hermann Fischer, Patentanwaltsgesellschaft mbH, 80339 München
DE-Anmeldedatum 07.09.2005
DE-Aktenzeichen 102005042522
Offenlegungstag 03.05.2007
Veröffentlichungstag im Patentblatt 03.05.2007
IPC-Hauptklasse G11C 7/10(2006.01)A, F, I, 20051017, B, H, DE
IPC-Nebenklasse G11C 11/407(2006.01)A, L, I, 20051017, B, H, DE   
Zusammenfassung Eine integrierte Schaltung (100) empfängt in Abhängigkeit von einem Datentaktsignal (DQS) Daten (D0, D1, D2, D3) eines Datensatzes. Die an einem Datenanschluss (D100) der integrierten Schaltung anliegenden Daten werden zu steigenden und fallenden Flanken des Datentaktsignals (DQS) in eine Registerschaltung (160) eingelesen. Eine Empfangsschaltung (120) zum Empfang des Datentaktsignals (DQS) wird über einen steuerbaren Schalter (170) mit den Registern (160) zum Einlesen der Daten verbunden. Über eine Steuerschaltung (130) wird der steuerbare Schalter (170) für eine Zeit zwischen einer Präambel und einer Postambel des Datentaktsignals (DQS) leitend gesteuert. Bei Ansteuerung der Steuerschaltung (130) von einem Steuersignal (RD_EN_LATCH) wird dazu ein Zähler (133) einer Zählerschaltung (X0) gestartet, dessen aktueller Zählerstand beim Auftreten der Präambel des Datentaktsignals gespeichert wird. In Abhängigkeit von dem gespeicherten Zählerstand wird bei nacheinander folgenden Lesezugriffen ein Register einer Registerschaltung (136) zur Erzeugung eines Steuersignals (RCV_EN) ..., mit dem das Einlesen der Daten in die Registerschaltung (130) eingeleitet wird.

Beschreibung[de]

Die Erfindung betrifft eine integrierte Schaltung zum Empfang von Daten, die auf einem Speichermodul in einem Steuerchip zum Empfangen von Daten, die von Speicherchips des Speichermoduls an den Steuerchip gesendet werden, verwendbar ist.

1 zeigt ein Speichermodul M, auf dem Speicherchips 300a, ..., 300d platziert sind. Zur Ansteuerung der Speicherchips werden an einen Steuerchip 1000 Steuersignale SC beziehungsweise Datensignale D angelegt. Der Steuerchip 1000 umfasst eine integrierte Schaltung 100 zum Empfang von Daten, die von den Speicherchips 300a, ..., 300d an den Steuerchip 1000 gesendet werden. Der Einfachheit halber sind Steuerleitungen und Datenleitungen nur zwischen dem Speicherchip 300a und dem Steuerchip 1000 angeordnet. Eine Steuereinheit 200 übernimmt die Steuerung der integrierten Schaltung 100 zum Empfang von Daten. Die Steuereinheit 200 steuert im Beispiel der 1 die integrierte Schaltung 100 mit einem Taktsignal CLK, das beispielsweise eine Frequenz von 800 MHz aufweist, und mit einem Taktsignal CLK_EN, das beispielsweise eine Frequenz von 400 MHz aufweist, an. Des Weiteren wir die integrierte Schaltung von einem Steuersignal RD_EN_INT angesteuert, das die Dauer einer Datenfolge, die sogenannte Daten-Burstlänge, kennzeichnet.

Die Bedeutung der Steuersignale, die zwischen der Steuereinheit 200 und der integrierten Schaltung 100 zum Empfang von Daten und zwischen dem Speicherchip 300a und der integrierten Schaltung 100 übertragen werden, wird nachfolgend anhand von 2 und 3 erläutert.

Die integrierte Schaltung 100 ist über einen Steuer- und Adressbus CA mit dem Speicherchip 300a verbunden. Neben Adresssignalen zum Zugriff auf eine bestimmte Speicherzelle innerhalb des Speicherchips 300a überträgt die integrierte Schaltung 100 über den Steuer- und Adressbus auch Steuersignale wie beispielsweise ein Zeilenauswahlsignal RAS oder ein Spaltenauswahlsignal CAS. Über das Zeilen- und Spaltenauswahlsignal lässt sich innerhalb eines Speicherzellenfeldes des angesteuerten Speicherchips eine Zeilenleitung (Wortleitung) und eine Spaltenleitung (Bitleitung) auswählen. Dadurch lässt sich eine im Kreuzungspunkt der Zeilen- und Spaltenleitung liegende Speicherzelle beispielsweise für einen Lesezugriff auswählen.

2 zeigt einen Zustandswechsel des Spaltenauswahlsignals CAS, mit dem der Speicherchip 300a über den Steuer- und Adressbus zur Adressierung einer Speicherzelle angesteuert wird. Nachdem der Speicherchip 300a das Spaltenauswahlsignal CAS empfangen hat, werden im Allgemeinen aus dem Speicherchip 300a vier bis acht Daten ausgelesen. Die einzelnen Daten werden über einen Datenbus DQ an die integrierte Schaltung 100 transferiert. Der Datenbus DQ ist innerhalb der integrierten Schaltung 100 mit einer Datenempfangsschaltung verbunden.

Zur Aktivierung einer Datenempfangsschaltung innerhalb der integrierten Schaltung 100 zum Einlesen der von dem Speicherchip 300a ausgesandten Daten, steuert der Speicherchip 300a die integrierte Schaltung 100 mit einem Datentaktsignal DQS an. 2 zeigt in der dritten Signalzeile den Verlauf des Datentaktsignals DQS. Ausgehend von einem mittleren Potenzial PM, beispielsweise einem Potenzial von 700 mV wird an einen Datentaktanschluss der integrierten Schaltung 100 ein Zustandsübergang des Datentaktsignals DQS von dem mittleren Potenzialpegel PM in einen niedrigen Potenzialpegel PU angelegt. Während einer Präambel, während der Zeitdauer t1, von beispielsweise zwei Taktzyklen verbleibt das Datentaktsignal DQS auf dem niedrigen Potenzialpegel PU. Danach erfolgen während einer Zeit t2 mehrere Zustandsübergänge des Datentaktsignals zwischen dem niedrigen Potenzialpegel PU und einem hohen Potenzialpegel PO. Zu steigenden und fallenden Flanken des Datentaktsignal wird von der integrierten Schaltung 100 jeweils ein Datensignal D0, D1, D2 und D3 eines Datensatzes eingelesen. Nach dem Einlesen des letzten Datums D3 verbleibt das Datentaktsignal DQS während einer Zeitdauer t3, während einer Postambel des Datentaktsignals, auf dem niedrigen Potenzialpegel PU, von dem es anschließend wieder auf den mittleren Potenzialpegel PM ansteigt.

Zum Empfang der Daten D0, D1, D2 und D3 des Datensatzes ist der Datenbus DQ mit einer Empfangsschaltung der integrierten Schaltung 100 verbunden. Zur sicheren Detektion der Daten wird die Empfangsschaltung während der Präambel des Datentaktsignals DQS, während der Zeitdauer t1, aktiviert. Während der Zeitdauer t2 empfängt sie synchron zu den steigenden und fallenden Flanken des Datentaktsignals die über den Datenbus DQ übertragendenden Daten D0, D1, D2 und D3. Während der Postambel das Datentaktsignals zum Zeitpunkt t3 wird die Empfangsschaltung wieder deaktiviert.

Die Entscheidungsschwelle der Empfangsschaltung zum Empfang des Datentaktsignals liegt im Allgemeinen auf dem mittleren Potenzialpegel PM. Problematisch ist jedoch, dass es aufgrund von geringfügigen Spannungsschwankungen, beispielsweise aufgrund von Rauschen oder einer Fehlanpassung zu geringfügigen Spannungsschwankungen auf dem Datentaktbus kommt, selbst wenn keine Datenfolge empfangen wird. Somit wird die Empfangsschaltung zum Empfang der Daten D0, D1, D2 und D3 fälschlicherweise aktiviert, obwohl über den Datenbus DQ keine gültigen Daten übertragen werden.

Zur Aktivierung der Empfangsschaltung für das Datentaktsignal steuert die Steuereinheit 200 daher die integrierte Schaltung 100 eine vordefinierte Zeit nach Aussendung des Spaltenauswahlsignals CAS mit dem Steuersignal RD_EN_INT an. 3 zeigt dazu einen Zustandswechsel des Steuersignals RD_EN_INT von einem niedrigen Pegel in einen hohen Pegel. Die Zeitdauer BL, während der das Steuersignal RD_EN_INT den hohen Pegel aufweist, entspricht einer Zeitdauer, die zum Übertragen eines kompletten Datensatzes aus den Daten D0, D1, D2 und D3 bei einem Lesezugriff auf den Speicherchip 300a benötigt wird. Nach einer Zeitdauer ft nach der steigenden Flanke des Steuersignals RD_EN_INT wird die integrierte Schaltung 100 über einen Datentaktbus DQB von einem Datentaktsignal DQS angesteuert.

3 zeigt ein Signaldiagramm bei dem der Abstand ft1 zwischen der steigenden Flanke des Steuersignals RD_EN_INT und dem Beginn der Präambel des Datentaktsignals DQS sehr kurz ist. In dem darunter angeordneten Diagramm ist der Abstand ft2 zwischen den beiden Flanken sehr viel größer. Dies ist beispielsweise darauf zurückzuführen, dass im unteren Fall ein Speicherchip ausgelesen wird, der von dem Steuerchip 1000 weiter entfernt ist als der Speicherchip, der im oberen Diagramm ausgelesen wird.

Bei einem Speichermodul mit mehreren Speicherchips, die an unterschiedlichen Positionen des Speichermoduls platziert sind, tritt jedoch das Problem auf, dass der Zeitabstand zwischen der steigenden Flanke des Steuersignals RD_EN_INT zur Kennzeichnung eines anstehenden Lesezugriffs und dem Auftreten einer Präambel des Datentaktsignals DQS an der integrierten Schaltung 100 undefiniert ist. Dies ist beispielsweise auf die unterschiedlichen Signallaufzeiten, die zwischen verschiedenen Speicherchips und dem Steuerchip auftreten, zurückzuführen. Ebenso treten innerhalb eines Speicherchips nach dem Empfang des Spaltenauswahlsignals CAS unbestimmte Verzögerungszeiten auf, bis der Speicherchip mit der Aussendung des Datentaktsignals und dem Aussenden von Daten antwortet. Aufgrund des nicht definierten zeitlichen Abstandes zwischen einer steigenden Flanke des Steuersignals RD_EN_INT, die von der Steuereinheit 200 erzeugt wird, und der Präambel des Datentaktsignals DQS, das von dem auszulesenden Speicherchip erzeugt wird, lässt sich die Empfangsschaltung zur Detektion des Datentaktsignals und somit auch die Empfangsschalung zur Detektion eines Datensatzes nicht zuverlässig aktivieren.

Die Aufgabe der vorliegenden Erfindung ist es, eine integrierte Schaltung zum Empfang von Daten anzugeben, mit der sich eine Empfangsschaltung zum Empfang eines Datensatzes, während der Zeit, während der an einem Datenanschluss Daten anliegen, zum Empfang dieser Daten zuverlässig aktivieren lässt.

Die Aufgabe wird gelöst durch eine integrierte Schaltung zum Empfang von Daten mit einem Datenanschluss zum Anlegen von Daten eines Datensatzes, mit einem ersten Steueranschluss zum Anlegen eines ersten Steuersignals und mit einem zweiten Steueranschluss zum Anlegen eines zweiten Steuersignals. Die integrierte Schaltung weist des Weiteren eine Speicherschaltung zum Speichern eines Datums mit einem Steueranschluss zum Anlegen des ersten Steuersignals auf. Die Speicherschaltung ist derart ausgebildet, dass bei einem Zustandsübergang des ersten Steuersignals an dem Steueranschluss der Speicherschaltung ein an dem Datenanschluss anliegendes Datum in der Speicherschaltung gespeichert wird. Die integrierte Schaltung umfasst darüber hinaus einen steuerbaren Schalter und eine Steuerschaltung zur Steuerung des steuerbaren Schalters. Die Steuerschaltung ist derart ausgebildet, dass sie den steuerbaren Schalter leitend steuert, wenn das erste Steuersignal vor dem Anlegen eines ersten Datums eines Datensatzes an den Datenanschluss einen ersten Pegel aufweist und die Steuerschaltung von dem zweiten Steuersignal angesteuert worden ist. Ferner ist die Steuerschaltung derart ausgebildet, dass sie den steuerbaren Schalter sperrt, wenn das erste Steuersignal nach dem Anlegen eines letzten Datums des Datensatzes an den Datenanschluss den ersten Pegel aufweist.

Gemäß einer Weiterbildung umfasst die integrierte Schaltung eine Detektorschaltung zum Detektieren eines Pegels des ersten Steuersignals, die ein drittes Steuersignal erzeugt. Die Detektorschaltung ist derart ausgebildet, dass sie das dritte Steuersignal mit einem ersten Zustand erzeugt, wenn das erste Steuersignal einen Zustandsübergang in den ersten Pegel vollzieht, und sie das dritte Steuersignal mit einem zweiten Zustand erzeugt, wenn das erste Steuersignal einen Zustandsübergang in den zweiten Pegel vollzieht. Die Steuerschaltung wird von dem dritten Steuersignal angesteuert.

Nach einem weiteren Merkmal weist die erfindungsgemäße integrierte Schaltung einen Taktanschluss zum Anlegen eines Taktsignals auf. Die Steuerschaltung umfasst eine Zählerschaltung mit einer Registerschaltung und einem Zähler. Die Zählerschaltung weist einen Taktanschluss zum Anlegen des Taktsignals, einen ersten Steueranschluss zum Anlegen des dritten Steuersignals und einen Ausgangsanschluss zur Erzeugung eines Ausgangssignals auf. Die Zählerschaltung ist derart ausgebildet, dass sie beim Auftreten eines Taktpulses des Taktsignals ausgehend von einem Startwert einen Zählerstand des Zählers verändert, wenn die Steuerschaltung von dem zweiten Steuersignal angesteuert wird. Die Zählerschaltung ist darüber hinaus derart ausgebildet, dass der Zählerstand des Zählers in der Registerschaltung gespeichert wird, wenn der erste Steueranschluss der Zählerschaltung von einem Zustandswechsel des dritten Steuersignals angesteuert wird. Die Zählerschaltung ist des Weiteren derart ausgebildet, dass sie einen Zustand des Ausgangssignals in Abhängigkeit von dem in der Registerschaltung gespeicherten Zählerstand erzeugt.

Bei einer anderen Ausführungsform der integrierten Schaltung umfasst die Zählerschaltung einen zweiten Steueranschluss zum Anlegen eines Aktivierungssignals. Die Zählerschaltung ist derart ausgebildet, dass sie in Abhängigkeit von einem Zustand des Aktivierungssignals den Zählerstand des Zählers verändert oder den Zählerstand auf den Startwert zurücksetzt.

Nach einer weiteren Ausgestaltung der integrierten Schaltung umfasst die Steuerschaltung eine Verzögerungsschaltung. Die Verzögerungsschaltung enthält mehrere Register, die zu einem Schieberegister verschaltet sind, einen Taktanschluss zum Anlegen des Taktsignals, einen Eingangsanschluss zum Anlegen des zweiten Steuersignals, einen Steueranschluss, dem das Ausgangssignal der Zählerschaltung zuführbar ist, und einen ersten Ausgangsanschluss zum Auslesen eines der Register des Schieberegisters. Das zweite Steuersignal ist über den Eingangsanschluss der Verzögerungsschaltung einem Register des Schieberegisters zuführbar. Die Verzögerungsschaltung ist derart ausgebildet, dass sie das zweite Steuersignal bei jedem Auftreten eines Taktpulses des Taktsignals innerhalb des Schieberegisters um eine Registerposition verschiebt. Des Weiteren ist die Verzögerungsschaltung derart ausgebildet, dass eines der Register des Schieberegisters in Abhängigkeit von dem Zustand des Ausgangssignals an dem ersten Ausgangsanschluss der Verzögerungsschaltung auslesbar ist.

Weitere Ausgestaltungsformen der integrierten Schaltung zum Empfang von Daten sind den Unteransprüchen zu entnehmen.

Die Erfindung wird im Folgenden anhand von Figuren, die Ausführungsbeispiele der vorliegenden Erfindung zeigen, näher erläutert.

Es zeigen:

1 ein Speichermodul mit Speicherchips und einem Steuerchip zum Empfang von Daten,

2 ein Zustandsdiagramm von Daten- und Steuersignalen, die zwischen einem Speicherchip und einem Steuerchip beim Empfang von Daten ausgetauscht werden,

3 ein Zustandsdiagramm von Daten- und Steuersignalen bei einem Lesezugriff auf verschiedene Speicherchips,

4 eine integrierte Schaltung zum Empfang von Daten,

5 eine Ausführungsform einer Steuerschaltung zur Erzeugung eines Steuersignals zu einer Aktivierung einer Empfangsschaltung zum Empfang von Daten,

6 eine Ausführungsform einer Zählerschaltung der Steuerschaltung,

7 ein Zustandsdiagramm von Steuersignalen der Zählerschaltung,

8 eine Ausführungsform einer Verzögerungsschaltung der Steuerschaltung,

9 ein Zustandsdiagramm mit internen Steuersignalen der Steuerschaltung zum Empfang von Daten eines Datensatzes,

10 ein Zustandsdiagramm mit internen Steuersignalen der Steuerschaltung zum Empfang von aufeinander folgenden Datensätzen.

4 zeigt eine integrierte Schaltung zum Empfang von Daten, die von einem Speicherchip eines Speichermoduls einem Steuerchip zugeführt werden. Die integrierte Schaltung weist einen Steueranschluss S100a1 zum Anlegen des Datentaktsignals DQS und einen Steueranschluss S100a2 zum Anlegen eines zu dem Datentaktsignal DQS komplementären Datentaktsignals/DQS auf. Eine Detektorschaltung 110, die beispielsweise als ein Komparator ausgebildet ist, erzeugt in Abhängigkeit von einem Zustand des Datentaktsignals DQS und des komplementären Datentaktsignals/DQS ausgangsseitig ein Steuersignal PREDET. Der Schwellwert des Komparators ist dabei auf einen Wert eingestellt, der geringfügig unterhalb des mittleren Spannungspotenzials PM der 2 liegt. Somit entsteht an dem Komparator ausgangsseitig ein in Bezug auf den Duty Cycle geringfügig verzerrtes Steuersignal PREDET.

Des Weiteren ist an den Steueranschluss S100a1 und an den Steueranschluss S100a2 eine weitere Empfangsschaltung 120 angeschlossen. Die Empfangsschaltung 120 detektiert einen Kreuzungspunkt, an dem sich der Verlauf des Datentaktsignals DQS und des komplementären Datentaktsignals/DQS schneiden. Die Empfangsschaltung 120 ist über einen steuerbaren Schalter 170 mit einer Verzögerungsschaltung 140 verbunden. Durch die Verzögerungsschaltung 140 werden steigende und fallende Flanken eines Ausgangssignals der Empfangsschaltung 120 synchron zu einer mittleren Position eines Datensignals D0, D1, D2 und D3, wie in 2 und 3 gezeigt, erzeugt. Das von der Empfangsschaltung 120 erzeugte Datentaktsignal weist somit steigende und fallende Flanken während der Zeit auf, während der an einem Datenanschluss D100 ein Datensignal anliegt.

Der Datenanschluss D100 ist über eine weitere Empfangsschaltung 10 mit einer Registerschaltung 160 verbunden. Zu steigenden und fallenden Flanken des Datentaktsignals werden die von der Empfangsschaltung 10 empfangenen Daten in den Registern der Registerschaltung 160 zwischengespeichert. Von dort werden sie an die Steuereinheit 200 übertragen.

Der steuerbare Schalter 170, über den das Datentaktsignal auf die Verzögerungsschaltung geschaltet wird, wird von einer Steuerschaltung 130 in einen leitenden oder sperrenden Zustand gesteuert. Die Steuerschaltung 130 steuert den steuerbaren Schalter leitend, sobald die Präambel des Datentaktsignals von der Detektorschaltung 110 detektiert wird, wenn die Steuerschaltung zuvor an einem Steueranschluss S100b von der Steuereinheit 200 von dem Steuersignal RD_EN_INT angesteuert worden ist. Die Steuerschaltung 130 gewährleistet, dass der steuerbare Schalter 170 für die Zeit zwischen der Präambel des Datentaktsignals und der Postambel des Datentaktsignals leitend gesteuert ist. Dadurch ist sichergestellt, dass nur zu denjenigen Zeitpunkten, an denen an dem Datenanschluss D100 tatsächlich Datensignale zu erwarten sind, in die Register der Registerschaltung 160 Daten eingelesen werden.

5 zeigt eine Ausführungsform der inneren Schaltungsstruktur der Steuerschaltung 130 zur Erzeugung eines Steuersignals RCV_EN zur Steuerung des steuerbaren Schalters 170. Die Schaltung weist einen Taktanschluss C100a zum Anlegen eines Taktsignals CLK, das beispielsweise von der Steuereinheit 200 mit einer Frequenz von 800 MHz erzeugt wird. Des Weiteren weist die Steuerschaltung einen Taktanschluss C100b zum Anlegen eines Taktsignals CLK_EN auf, das ebenfalls von der Steuereinheit 200 mit einer Frequenz von beispielsweise 400 MHz erzeugt wird. Darüber hinaus wird die Steuerschaltung 130 von der Steuereinheit 200 an ihrem Steueranschluss S100b von dem Steuersignal RD_EN_INT angesteuert.

Das Steuersignal RD_EN_INT wird einem Eingangsanschluss eines Flip-Flops FF0 zugeführt, das von positiven Pulsen des Taktsignals CLK_EN an einem Aktivierungsanschluss EN aktiviert wird. Der Takteingang des Flip-Flops FF0 wird von dem Taktsignal CLK angesteuert. Das Flip-Flop FF0 dient zur Zwischenspeicherung des Steuersignals RD_EN_INT und erzeugt ausgangsseitig, um eine Taktperiode des Taktsignals CLK verzögert, das Steuersignal RD_EN_LATCH. Die Steuerschaltung weist des Weiteren eine Zählerschaltung X0 auf, die an einem Taktanschluss CX0 von dem Taktsignal CLK und an einem Steueranschluss LX0 von dem von der Detektorschaltung 110 erzeugten Steuersignal PREDET angesteuert wird. Die Zählerschaltung umfasst Steueranschlüsse G1X0, G2X0 und RX0. Sie erzeugen an einem Ausgangsanschluss OX0 ein Ausgangssignal N, das einer Verzögerungsschaltung X1 zugeführt wird.

Die Verzögerungsschaltung X1 weist einen Eingangsanschluss INX1 zum Anlegen des Steuersignals RD_EN_LATCH, einen Taktanschluss CX1 zum Anlegen des Taktsignals CLK sowie einen Ausgangsanschluss OX1 zur Erzeugung eines Steuersignals RD_EN_DELAY und einen Ausgangsanschluss EX1 zur Erzeugung eines Zustandssignals EMPTY_N auf. Das Zustandssignal EMPTY_N wird eingangsseitig einem Oder-Gatter OR0 zugeführt, das auch von dem Steuersignal RD_EN_LATCH angesteuert wird. Das Oder-Gatter OR0 erzeugt ausgangsseitig ein Aktivierungssignal PHP_RES_N das dem Steueranschluss RX0 der Zählerschaltung X0 zugeführt wird. Ebenso wird das Steuersignal PHP_RES_N einem Setzeingang SF1 eines Flip-Flops FF1 sowie einem Setzeingang SF2 eines Flip-Flops FF2 zugeführt.

Das Flip-Flop FF1 ist eingangsseitig mit dem Massepotenzial verbunden. Es erzeugt ausgangsseitig ein Steuersignal CNT1, das dem Steueranschluss G1X0 der Zählerschaltung sowie einem Eingangsanschluss DF2 des Flip-Flops FF2 zugeführt wird. Die beiden Flip-Flops FF1 und FF2 werden an ihren Takteingängen von dem negierten Steuersignal PREDET angesteuert. Das Flip-Flop FF2 erzeugt ausgangsseitig ein Steuersignal CNT2, das dem Steueranschluss G2X0 der Zählerschaltung zugeführt wird. Die Steuersignale CNT1 und CNT2 werden ferner einem Oder-Gatter OR1 zugeführt, das ausgangsseitig ein Steuersignal PHP_DIS erzeugt, das negiert einem Reset-Eingang RL0 einer Kippschaltung LAT0 zugeführt wird.

Das Zustandssignal EMPTY_N sowie das Steuersignal PREDET werden negiert einem Und-Gatter AND0 zugeführt, das auch von dem Steuersignal RD_EN_LATCH angesteuert wird. Das Und-Gatter AND0 erzeugt an einem Ausgangsanschluss AA0 ein Steuersignal VALID_ENTRY_SET, das einem Setzeingang SL0 der Kippschaltung LAT0 zugeführt wird. Die Kippschaltung LAT0 erzeugt ausgangsseitig ein Steuersignal VALID_ENTRY, das zusammen mit einem Ausgangssignal RD_EN_DELAY der Verzögerungsschaltung X1 einem Oder-Gatter OR2 zugeführt wird. Das Oder-Gatter OR2 ist über seinen Ausgangsanschluss mit einem Eingangsanschluss DL1 einer Kippschaltung LAT1 verbunden, die von dem Steuersignal PREDET an einem Aktivierungsanschluss ENL1 aktivierbar ist. Die Kippschaltung LAT1 erzeugt ausgangsseitig das Steuersignal RCV_EN zur Steuerung des steuerbaren Schalters 170.

Im Folgenden wird kurz die Funktionsweise der Steuerschaltung 130 umrissen. Die Verzögerungsschaltung X1 enthält ein Schieberegister, in das der in 3 gezeigte Puls des Steuersignals RD_EN_INT beziehungsweise RD_EN_LATCH bei seinem Auftreten an dem Steueranschluss S100b eingelesen wird. Zu jeder halben Taktperiode des Taktsignals CLK wird der Steuerpuls RD_EN_LATCH innerhalb des Schieberegisters in der Verzögerungsschaltung X1 um eine Position verschoben. Das Zustandssignal EMPTY_N kennzeichnet, ob innerhalb des Schieberegisters einen solcher Steuerpuls verschoben wird. Wenn an dem Eingangsanschluss INX1 der Verzögerungsschaltung ein Steuerpuls auftritt und in das Schieberegister der Verzögerungsschaltung eingelesen wird, wird das Zustandssignal EMPTY_N gesetzt. Das Zustandssignal EMPTY_N wird erst dann wieder zurück gesetzt, wenn der Steuerpuls das Schieberegister durchlaufen hat. Ein Zustand "0" des Zustandssignals EMPTY_N zeigt an, dass innerhalb des Schieberegisters kein Steuerpuls verschoben wird. Alle Register des Schieberegisters weisen dann beispielsweise den Zustand "0" auf.

Die Zählerschaltung X0 enthält einen Zähler und eine Speicherschaltung zur Speicherung eines Zählerstandes des Zählers. Beim Auftreten des Steuersignals RD_EN_INT an dem Steueranschluss S100b wird der Zähler der Zählerschaltung X0 durch das Aktivierungssignal PHP_RES_N gestartet. Beim Auftreten der Präambel des Datentaktsignals DQS wird die Steuerschaltung 130 von einem Zustandsübergang des Steuersignals PREDET angesteuert, wodurch der aktuelle Zählerstand innerhalb der Zählerschaltung X0 in einer Registerschaltung gespeichert wird. Für die Zeit zwischen der Präambel und der Postambel des Datentaktsignals erzeugt die Steuerschaltung an ihrem Ausgangsanschluss A130 das Steuersignal RCV_EN, das den steuerbaren Schalter 170 leitend steuert. Das Verfahren wird in der oben angegebenen Weise wiederholt, wenn das Zustandssignal EMPTY_N zurück gesetzt worden ist. Innerhalb des Schieberegisters ist dann kein Steuerpuls gespeichert. Alle Register des Schieberegisters weisen den Zustand "0" auf. Dies ist beispielsweise dann der Fall, wenn zwischen einem ersten und einem zweiten Lesezugriff eine ausreichende Zeit liegt, sodass sich die Präambel des Datentaktsignals für den zweiten Lesezugriff nicht unmittelbar an die Postambel des Datentaktsignals für den ersten Lesezugriff anschließt.

Wenn sich hingegen an den ersten Lesezugriff ein weiterer Lesezugriff anreiht, sodass die Präambel des Datentaktsignals für den zweiten Lesezugriff unmittelbar auf die Postambel des Datentaktsignals für den ersten Lesezugriff folgt, so wird der in der Registerschaltung der Zählerschaltung gespeicherte Zählerstand des Zählers dazu verwendet, ein ihm zugeordnetes Register des Schieberegisters der Verzögerungsschaltung auszulesen. In diesem Register ist nach Ansteuerung der Steuerschaltung 130 mit dem Steuersignal RD_EN_INT das Steuersignal RD_EN_LATCH mit derjenigen Verzögerung gespeichert, die der Verzögerung zwischen dem Steuersignal RD_EN_INT und der Präambel des Datentaktsignals für einen Speicherchip entspricht. Da die Pulsbreite des Steuersignals RD_EN_INT beziehungsweise die Pulsbreite des Steuersignals RD_EN_LATCH der Burst-Länge einer Datenfolge entspricht, erzeugt die Steuerschaltung 130 am Ausgangsanschluss A130 durch das Steuersignal RD_EN_DELAY für diejenige Zeit, während der Daten der Datenfolge am Datenanschluss D100 anliegen, das Steuersignal RCV_EN, das den steuerbaren Schalter 170 für die Zeit zwischen der Prä- und Postambel des Datentaktsignals leitend steuert.

6 zeigt eine Ausführungsform der inneren Schaltungsstruktur der Zählerschaltung X0. Der Steueranschluss LX0 zum Anlegen des Steuersignals PREDET und der Steueranschluss G2X0 zum Anlegen des Steuersignals CNT2 sind mit einem Und-Gatter 13 verbunden. Des Weiteren ist der Steueranschluss LX0 sowie der Steueranschluss G1X0 zum Anlegen des Steuersignals CNT1 mit einem Nand-Gatter 134 verbunden. Der Steueranschluss RX0 zum Anlegen des Aktivierungssignals PHP_RES_N sowie der Taktanschluss CX0 zum Anlegen des Taktsignals CLK sind mit einem Zähler 133 verbunden. Über das Aktivierungssignal PHP_RES_N lässt sich der Zähler 133 starten beziehungsweise auf einen Startwert zurücksetzen.

Der Zähler erzeugt ausgangsseitig eine Bitfolge B0, B1, ..., Bn, die eingangsseitig ersten Registern 131a, 131b, ..., 131n zugeführt wird. Ausgangsanschlüsse der ersten Register sind mit Eingangsanschlüssen von zweiten Registern 132a, 132b, ..., 132n verbunden. Die ersten Register 131 und die zweiten Register 132 sind somit als Schieberegister verschaltet. Die Speicherung des aktuellen Zählerstandes des Zählers 133 erfolgt in den ersten Schieberegistern durch Ansteuerung der ersten Register mit einem Steuersignal LATCH1, das von dem Nand-Gatter 134 ausgangsseitig erzeugt wird. Das Aktivieren der zweiten Register 132a, ..., 132n wird von einem Steuersignal LATCH2 gesteuert, das von dem Und-Gatter 13 ausgangsseitig erzeugt wird. Der in den Registern 132a, ..., 132n abgespeicherte Zählerstand wird dem Ausgangsanschluss OX0 der Zählerschaltung zugeführt.

Die Funktionsweise der in 6 gezeigten Schaltung ist in 7 anhand eines Signalzustandsdiagramms verdeutlicht. Das Steuersignal PREDET, das von der Detektorschaltung 110 erzeugt wird, stellt ein invertiertes Abbild des Datentaktsignals DQS dar. Zur ersten fallenden Flanke des Steuersignals PREDET, die dem Ende der Präambel des Datentaktsignals entspricht, weist das Steuersignal CNT1 eine fallende Flanke auf, da der Eingangsanschluss des Flip-Flops FF1 auf einem Bezugspotenzial liegt. Gleichzeitig erzeugt das Flip-Flop FF2 eine steigende Flanke des Steuersignals CNT2. Dies führt am Ausgang des Nand-Gatters 134 zu einer steigenden Flanke des Steuersignals LATCH1. Zu diesem Zeitpunkt wird der aktuelle Zählerstand des Zählers 133 bitweise in den ersten Registern 131a, ..., 131n gespeichert.

Zur nächsten steigenden Flanke des Steuersignals PREDET wird das Steuersignal LATCH2 von dem Und-Gatter 13 mit einer steigenden Flanke erzeugt, wodurch die in den ersten Registern gespeicherte Bitfolge in die zweiten Register 132a, ..., 132n verschoben wird. Durch die Schaltung wird es ermöglicht, dass aus den steigenden und fallenden Flanken des Steuersignals PREDET die erste fallende Flanke und die zweite steigende Flanke herausgeschnitten werden, während die anderen Flanken maskiert bleiben.

Die Verwendung von zwei verschiedenen Taktpulsen sowie die Verwendung von zwei hintereinander geschalteten Registern ist erforderlich, da das Steuersignal PREDET zu einer beliebigen Zeit des Taktsignals CLK an die Steuerschaltung 130 angelegt wird. Wenn die steigende Flanke des Steuersignals LATCH1 mit einer Änderung des Zählerstandes des Zählers 133, die synchron zu dem Taktsignal CLK erfolgt, auftritt, so zeigt eines der ersten Register 131a, ..., 131n einen metastabilen Zustand. Bei der Ausführungsform der 6 wird jedoch der mit der steigenden Flanke des Steuersignals LATCH1 gespeicherte Zählerstand zur steigenden Flanke des Steuersignals LATCH2 in den zweiten Registern erneut abgespeichert. Ein in einem der ersten Register metastabil abgespeicherter Zustand wird somit in einem nachfolgenden der zweiten Register mit einem 1- oder 0-Zustand gespeichert. Somit weisen die zweiten Register wieder einen definierten Wert auf.

Die mögliche Metastabilität ist auch der Grund warum vorzugsweise der Zähler 133 als Zähler ausgebildet sein sollte, der in einem Gray-Code anstelle eines Binär-Codes zählt. Der Gray-Code weist den Vorteil auf, dass sich bei einer Zustandsänderung des Zählerstandes nur eine Bitposition ändert. Somit kann ein metastabiler Zustand nur an einer Bitposition auftreten.

8 zeigt eine bevorzugte Ausführungsform einer Schaltungsanordnung, die innerhalb der Verzögerungsschaltung X1 verwendet wird. Register 136a, ..., 136n sind zu einem Schieberegister 136 verschaltet. Der Taktanschluss der einzelnen Register 136a, ..., 136n wird von dem Steuersignal CLK, das an dem Taktanschluss CX1 anliegt, angesteuert. Die einzelnen Register sind ausgangsseitig mit einer Multiplexerschaltung 137 verbunden. Die Multiplexerschaltung 137 wird von dem Ausgangssignal N der Zählerschaltung X0, das den aktuellen Zählerstand repräsentiert, angesteuert. Dadurch lässt sich eines der Schieberegister mit dem Ausgangsanschluss OX1 der Verzögerungsschaltung X1 verbinden.

Die Multiplexerschaltung 137 erzeugt ausgangsseitig das Steuersignal RD_EN_DELAY, das die Zeitdauer angibt, während der der steuerbare Schalter 170 leitend gesteuert wird. Der aktuelle Zustand des Schieberegisters 136 lässt sich über ein Nor-Gatter 138 auslesen, das ausgangsseitig an dem Ausgangsanschluss IX1 der Verzögerungsschaltung das Zustandssignal EMPTY_N erzeugt. Das Zustandssignal EMPTY_N gibt somit an, ob in einem der Register der Registerschaltung 136 ein Zustand des Steuersignals RD_EN_LATCH gespeichert ist.

9 zeigt die Funktionsweise der Steuerschaltung 130 der 5, wenn auf einem Speicherchip des Speichermoduls ein einzelner Lesezugriff erfolgt. Die Steuereinheit 200 steuert dazu die Steuerschaltung 130 der integrierten Schaltung 100 mit einem hohen Pegel des Steuersignals RD_EN_INT an. Dieser wird in dem Flip-Flop FF0 zwischengespeichert und verzögert als Steuersignal RD_EN_LATCH weitergeleitet. Das Steuersignal RD_EN_LATCH bewirkt, dass der Zähler 133 durch eine steigende Flanke des Steuersignals PHP_RES_N gestartet wird. Des Weiteren wird das Steuersignal RD_EN_LATCH in das erste Register 136a eingelesen.

Bei jedem nachfolgenden halben Taktpuls des Taktsignals CLK wird das Steuersignal RD_EN_LATCH innerhalb des Schieberegisters 136 um eine Position verschoben, was im Zustandsdiagramm der 9 in den Signalzeilen DL0, ..., DLn dargestellt ist. Während dieser Zeit nimmt das Zustandssignal EMPTY_N einen hohen Pegel an und kennzeichnet somit, dass in dem Schiebregister der Verzögerungsschaltung ein Zustand des Steuersignals RD_EN_LATCH verschoben wird.

Das Zustandssignal EMPTY_N ist zu einer steigenden Flanke des Taktsignals CLK während eines negativen Pulses des Taktsignal CLK_EN verschoben, da das Steuersignal RD_EN_LATCH nur während einem positiven Puls des Taktsignals CLK_EN von dem Flip-Flop FF0 erzeugt wird. Wenn das Zustandssignal EMPTY_N und das Steuersignal RD_EN_LATCH mit dem selben Taktsignal erzeugt würden, so könnte es an den Eingängen des Und-Gatters AND0 zu einem undefinierten Zustand und somit auch zu einem undefinierten Zustand des Steuersignals VALID_ENTRY_SET kommen.

Das Und-Gatter AND0 erzeugt an seinem Ausgangsanschluss AA0 das Steuersignal VALID_ENTRY_SET mit einem hohen Pegel, wodurch an dem Ausgangsanschluss QL0 der Kippschaltung LAT0 das Steuersignal VALID_ENTRY einen hohen Pegel annimmt. Die Steuerschaltung 130 ist noch nicht von einem Zustandsübergang des Steuersignals PREDET angesteuert worden, da die Detektorschaltung 110 noch nicht die Präambel des Datentaktsignals DQS empfangen hat. Daher bleibt die Kippschaltung LAT1 noch deaktiviert, sodass die Steuerschaltung 130 an ihrem Ausgangsanschluss A130 noch nicht das Steuersignal RCV_EN erzeugt. Sobald die Detektorschaltung 110 die Präambel des Datentaktsignals DQS empfängt, wird die Kippschaltung LAT1 aktiviert und die Steuerschaltung 130 erzeugt ausgangsseitig einen Zustandsübergang des Steuersignals RCV_EN, wodurch der steuerbare Schalter 170 leitend gesteuert wird.

Zur ersten fallenden Flanke des Steuersignals PREDET wechselt auch das Steuersignal CNT1, das von dem Flip-Flop FF1 erzeugt wird, von einem hohen Signalpegel in einen niedrigen Signalpegel. Gleichzeitig wechselt das Steuersignal CNT2 von einem niedrigen Signalpegel in einen hohen Signalpegel. Dadurch werden, wie anhand von 6 und 7 erläutert, in den Registern der Zählerschaltung X0 der aktuelle Zählerstand des Zählers 133 gespeichert. Der hohe Pegel des Steuersignal CNT2 bewirkt, dass auch das von dem Oder-Gatter OR1 erzeugte Steuersignal PHP_DIS auf einem hohen Pegel gehalten wird. Dadurch wird verhindert, dass das Steuersignal VALID_ENTRY vorzeitig zurückgesetzt wird.

Mit der zweiten steigenden Flanke des Steuersignals PREDET wird der in den ersten Registern 131a, ..., 131n gespeicherte Zählerstand des Zählers 133 an die zweiten Register 132a, ..., 132n transferiert. Die Zählerschaltung X0 erzeugt nun an dem Ausgangsanschluss OX0 das Ausgangssignal N, das den aktuellen Zählerstand des Zählers 133 repräsentiert. Im Beispiel der 9 wurde der aktuelle Zählerwert „9" in den zweiten Registern 132a, ..., 132n gespeichert. An dem Ausgangsanschluss OX1 der Verzögerungsschaltung X1 erzeugt die Multiplexerschaltung 137 das Steuersignal RD_EN_DELAY. Da die Zeitdauer, während der das Steuersignal RD_EN_DELAY an den Ausgangsanschluss OX1 der Verzögerungsschaltung mit einem hohen Pegel erzeugt wird, kürzer ist als die Burst-Länge einer Datenfolge, ist es bei dem ersten Lesezugriff auf einen Speicherchip erforderlich, die steigende Flanke des Steuersignals RCV_EN zur ersten steigenden Flanke des Steuersignals PREDET in Abhängigkeit von dem Zustand des Steuersignals VALID_ENTRY zu setzten.

Zur zweiten fallenden Flanke des Steuersignals PREDET nimmt das Steuersignal CNT1 wieder einen niedrigen Pegel an, wodurch das Steuersignal VALID_ENTRY durch Ansteuerung des Reset-Eingangs RL0 der Kippschaltung LAT0 mit der fallenden Flanke des Steuersignals PHP_DIS zurückgesetzt wird.

Zur dritten steigenden Flanke des Steuersignals PREDET wird die eine Taktperiode zuvor deaktivierte Kippschaltung LAT1 erneut aktiviert. Die Kippschaltung LAT1 erzeugt nun ausgangsseitig eine fallende Flanke des Steuersignals RCV_EN, da auch die Verzögerungsschaltung X1 eine fallende Flanke des Steuersignals RD_EN_DELAY erzeugt. Der steuerbare Schalter 170 wird somit wieder gesperrt.

Im Falle einer Burst-Länge von 8 oder einer größeren Burst-Länge erzeugt die Kippschaltung LAT1 an dem Ausgangsanschluss A130 das Steuersignal RCV_EN so lange mit dem hohen Pegel, bis an dem Ausgangsanschluss OX1 der Verzögerung X1 ein Zustandswechsel des Steuersignals RD_EN_DELAY von einem hohen Pegel in einen niedrigen Pegel auftritt.

10 zeigt die Funktionsweise der Steuerschaltung 130, wenn auf den ersten Lesezugriff, der anhand der 9 beschrieben worden ist, unmittelbar nachfolgend ein weiterer Lesezugriff auf den Speicherchip stattfindet, bei dem eine Präambel des weiteren Lesezugriffs unmittelbar auf eine Postambel des ersten Lesezugriffs erfolgt. Das von der Steuereinheit 200 erzeugte Steuersignal RD_EN_INT zur Aktivierung der Empfangsschaltung für den zweiten Lesezugriff wird durch das Flip-Flop FF0 als Steuersignal RD_EN_LATCH dem Eingangsanschluss INX1 der Verzögerungsschaltung X1 zugeführt und durchläuft dort das Schieberegister 136 bis zu dem Register, das gemäß dem Beispiel der 9 und 10 an der Position 9 platziert ist. Da das Steuersignal EMPTY_N während des ersten Lesezugriffs und des nachfolgenden zweiten Lesezugriffs permanent einen hohen Signalpegel aufweist, wird der aktuelle Zählerstand der Zählerschaltung X0 nicht zurückgesetzt. Somit bleibt weiterhin das Register der Registerschaltung 136, das an der Position 9 platziert ist über die Multiplexerschaltung 137 mit dem Ausgangsanschluss OX1 der Verzögerungsschaltung verbunden.

Nachdem das Steuersignal RD_EN_LATCH die ersten acht Register der Registerschaltung 136 durchlaufen hat, wird es an einem Ausgangsanschluss des neunten Registers des Schieberegisters 136 ausgelesen. Dadurch liegt das Steuersignal RD_EN_DELAY mit einem hohen Pegel an dem Eingangsanschluss DL1 der Kippschaltung LAT1 für eine Dauer an, die gleichzeitig der Dauer einer Datenfolge einer vorgegebenen Burst-Länge für den zweiten Lesezugriff entspricht. Somit erzeugt die Steuerschaltung 130 an ihrem Ausgangsanschluss A130 das Steuersignal RCV_EN ebenfalls für die Dauer, während der das Steuersignal RD_EN_DELAY den hohen Pegel annimmt, mit einem hohen Pegel, der den steuerbaren Schalter 170 leitend steuert.

100
integrierte Schaltung
110
Detektorschaltung
120
Empfangsschaltung für Datentaktsignal
130
Steuerschaltung
131
erste Register
132
zweite Register
133
Zähler
134
Nand-Gatter
13
Und-Gatter
136
Schieberegister
137
Multiplexerschaltung
138
Nor-Gatter
140
Verzögerungseinheit
10
Empfangsschaltung für Daten
160
Register
170
steuerbarer Schalter
200
Steuereinheit
300
Speicherchip
1000
Steuerchip
B
Bit
BL
Burst-Länge
CA
Steuer- und Adressbus
CAS
Spaltensignal
CLK
Taktsignal
CLK_EN
Taktsignal
CNT
Steuersignal
D
Datum
DQ
Datenbus
DQS
Datentaktsignal
EMPTY_N
Zustandssignal
FF
Flip-Flop
LAT
Kippschaltung
LATCH
Steuersignal
M
Speichermodul
N
Ausgangssignal
P
Pegel
PHP_RES_N
Aktivierungssignal
PREDET
Steuersignal
RCV_EN
Steuersignal
RD_EN_DELAY
Steuersignal
RD_EN_INT
Steuersignal
S
Steueranschluss
SHC
Steuersignal für den Steuerchip
VALID_ENTRY
Steuersignal
VALID_ENTRY_SET
Steuersignal
X0
Zählerschaltung
X1
Verzögerungsschaltung


Anspruch[de]
Integrierte Schaltung zum Empfang von Daten

– mit einem Datenanschluss (D100) zum Anlegen von Daten (D0, D1, D2, D3) eines Datensatzes (DQ),

– mit einem ersten Steueranschluss (S100a1) zum Anlegen eines ersten Steuersignals (DQS),

– mit einem zweiten Steueranschluss (S100b) zum Anlegen eines zweiten Steuersignals (RD_EN_INT),

– mit einer Speicherschaltung (160) zum Speichern eines Datums (D0, D1, D2, D3) mit einem Steueranschluss (S160) zum Anlegen des ersten Steuersignals (DQS),

– bei der die Speicherschaltung (160) derart ausgebildet ist, dass bei einem Zustandsübergang des ersten Steuersignals (DQS) an dem Steueranschluss (S160) der Speicherschaltung ein an dem Datenanschluss (D100) anliegendes Datum in der Speicherschaltung (160) gespeichert wird,

– mit einem steuerbaren Schalter (170),

– mit einer Steuerschaltung (130) zur Steuerung des steuerbaren Schalters (170),

– bei der die Steuerschaltung (130) derart ausgebildet ist, dass sie den steuerbaren Schalter (170) leitend steuert, wenn das erste Steuersignal (DQS) vor dem Anlegen eines ersten Datums (D0) eines Datensatzes (DQ) an den Datenanschluss (D100) einen ersten Pegel (PU) aufweist und die Steuerschaltung (130) von dem zweiten Steuersignal (RD_EN_INT) angesteuert worden ist,

– bei der die Steuerschaltung (130) derart ausgebildet ist, dass sie den steuerbaren Schalter (170) sperrt, wenn das erste Steuersignal (DQS) nach dem Anlegen eines letzten Datums (D3) des Datensatzes (DQ) an den Datenanschluss (D100) den ersten Pegel (PU) aufweist.
Integrierte Schaltung nach Anspruch 1,

– mit einer Detektorschaltung (110) zum Detektieren eines Pegels des ersten Steuersignals (DQS), die ein drittes Steuersignal (PREDET) erzeugt,

– bei der die Detektorschaltung (110) derart ausgebildet ist, dass sie das dritte Steuersignal (PREDET) mit einem ersten Zustand erzeugt, wenn das erste Steuersignal einen Zustandsübergang in den ersten Pegel vollzieht, und sie das dritte Steuersignal (PREDET) mit einem zweiten Zustand erzeugt, wenn das erste Steuersignal einen Zustandsübergang in den zweiten Pegel vollzieht,

– bei der die Steuerschaltung (130) von dem dritten Steuersignal (PREDET) angesteuert wird.
Integrierte Schaltung nach einem der Ansprüche 1 oder 2,

– mit einem Taktanschluss (C100a) zum Anlegen eines Taktsignals (CLK),

– bei der die Steuerschaltung (130) eine Zählerschaltung (X0) mit einer Registerschaltung (131, 132) und einem Zähler (133) umfasst,

– bei der die Zählerschaltung (X0) einen Taktanschluss (CX0) zum Anlegen des Taktsignals (CLK), einen ersten Steueranschluss (LX0) zum Anlegen des dritten Steuersignals (PREDET) und einen Ausgangsanschluss (OX0) zur Erzeugung eines Ausgangssignals (N) umfasst,

– bei der die Zählerschaltung (X0) derart ausgebildet ist, dass sie beim Auftreten eines Taktpulses des Taktsignals (CLK) ausgehend von einem Startwert einen Zählerstand des Zählers (133) verändert, wenn die Steuerschaltung (130) von dem zweiten Steuersignal (RD_EN_INT) angesteuert wird,

– bei der die Zählerschaltung (X0) derart ausgebildet ist, dass der Zählerstand des Zählers (133) in der Registerschaltung (131, 132) gespeichert wird, wenn der erste Steueranschluss (LX0) der Zählerschaltung von einem Zustandswechsel des dritten Steuersignals (PREDET) angesteuert wird,

– bei der die Zählerschaltung (X0) derart ausgebildet ist, dass sie einen Zustand des Ausgangssignals (N) in Abhängigkeit von dem in der Registerschaltung (132) gespeicherten Zählerstand erzeugt.
Integrierte Schaltung nach Anspruch 3,

– bei der die Zählerschaltung (X0) einen zweiten Steueranschluss (RX0) zum Anlegen eines Aktivierungssignals (PHP_RES_N) umfasst,

– bei der die Zählerschaltung (X0) derart ausgebildet ist, dass sie in Abhängigkeit von einem Zustand des Aktivierungssignals den Zählerstand des Zählers (133) verändert oder den Zählerstand auf den Startwert zurücksetzt.
Integrierte Schaltung nach Anspruch 4,

– bei der die Steuerschaltung (130) eine Verzögerungsschaltung (X1) umfasst,

– bei der die Verzögerungsschaltung (X1) mehrere Register (136a, ..., 136n), die zu einem Schieberegister (136) verschaltet sind, einen Taktanschluss (CX1) zum Anlegen des Taktsignals (CLK), einen Eingangsanschluss (INX1) zum Anlegen des zweiten Steuersignals (RD_EN_INT), einen Steueranschluss (MX1), dem das Ausgangssignal (N) der Zählerschaltung (X0) zuführbar ist, und einen ersten Ausgangsanschluss (OX1) zum Auslesen eines der Register des Schieberegisters umfasst,

– bei der das zweite Steuersignal (RD_EN_INT) über den Eingangsanschluss (INX1) der Verzögerungsschaltung einem Register (136a) des Schieberegisters zuführbar ist,

– bei der die Verzögerungsschaltung (X1) derart ausgebildet ist, dass sie das zweite Steuersignal (RD_EN_INT) bei jedem Auftreten eines Taktpulses des Taktsignals (CLK) innerhalb des Schieberegisters um eine Registerposition verschiebt,

– bei der die Verzögerungsschaltung (X1) derart ausgebildet ist, dass eines der Register des Schieberegisters (136) in Abhängigkeit von dem Zustand des Ausgangssignals (N) an dem ersten Ausgangsanschluss (OX1) der Verzögerungsschaltung auslesbar ist.
Integrierte Schaltung nach Anspruch ,

– bei der die Verzögerungsschaltung (X1) einen zweiten Ausgangsanschluss (EX1) zum Erzeugen eines Zustandssignals (EMPTY_N), das einen Zustand des Schieberegisters (136) kennzeichnet, umfasst,

– bei der die Verzögerungsschaltung (X1) derart ausgebildet ist, dass sie an dem zweiten Ausgangsanschluss (EX1) das Zustandssignal (EMPTY_N) in Abhängigkeit davon erzeugt, ob in einem der Register des Schieberegisters (136) ein Zustand des zweiten Steuersignals (RD_EN_INT) gespeichert ist.
Integrierte Schaltung nach einem der Ansprüche 4 bis 6,

– mit einem ersten logischen Gatter (OR0),

– bei der das zweite Steuersignal (RD_EN_INT) und das Zustandssignal (EMPTY_N) dem ersten logischen Gatter (OR0) eingangsseitig zugeführt werden,

– bei der das erste logische Gatter (OR0) ausgangsseitig das Aktivierungssignal (PHP_RES_N) erzeugt.
Integrierte Schaltung nach Anspruch 7, bei der das erste logische Gatter als ein Oder-Gatter (OR0) ausgebildet ist. Integrierte Schaltung nach einem der Ansprüche 4 bis 8,

– mit einer ersten Kippschaltung (FF1) zur Erzeugung eines vierten Steuersignals (CNT1) mit einem Setzeingang (SF1), dem das Aktivierungssignal (PHP_RES_N) zuführbar ist,

– mit einer zweiten Kippschaltung (FF2) zur Erzeugung eines fünften Steuersignals (CNT2) mit einem Setzeingang (SF2), dem das Aktivierungssignal (PHP_RES_N) zuführbar ist, und der eingangsseitig das vierte Steuersignal (CNT1) zugeführt wird,

– bei der das Schaltverhalten der ersten und zweiten Kippschaltung (FF1, FF2) von dem dritten Steuersignal (PREDET) gesteuert wird.
Integrierte Schaltung nach Anspruch 9,

– bei der die Verzögerungsschaltung (X0) einen dritten Steueranschluss (G1X0) zum Anlegen des vierten Steuersignals (CNT1) und einen vierten Steueranschluss (G2X0) zum Anlegen des fünften Steuersignals (CNT2) aufweist,

– bei der die Verzögerungsschaltung (X0) ein erstes logisches Gatter (134) zur Erzeugung eines ersten internen Steuersignals (LATCH1) und ein zweites logisches Gatter (13) zur Erzeugung eines zweiten internen Steuersignals (LATCH2) umfasst,

– bei der dem ersten logischen Gatter (134) das dritte Steuersignal (PREDET) und das vierte Steuersignal (CNT1) zugeführt werden,

– bei der dem zweiten logischen Gatter (13) das dritte Steuersignal (PREDET) und das fünfte Steuersignal (CNT2) zugeführt werden.
Integrierte Schaltung nach Anspruch 10,

– bei der die Registerschaltung der Zählerschaltung (X0) erste Register (131a, ..., 131n) und zweite Register (132a, ..., 132n) umfasst,

– bei der die ersten Register eingangsseitig jeweils mit dem Zähler (133) verbunden sind,

– bei der jeweils eines der ersten Register (131a) mit einem der zweiten Register (132a) zu einem Schieberegister verschaltet sind,

– bei der ein Speichervorgang in den ersten Registern (131a, ..., 131n) von dem ersten internen Steuersignal (LATCH1) und ein Speichervorgang in den zweiten Registern (132a, ..., 132n) von dem zweiten internen Steuersignal (LATCH2) gesteuert wird.
Integrierte Schaltung nach einem der Ansprüche 6 bis 11,

– mit einem zweiten logischen Gatter (AND0),

– bei der das Zustandssignal (EMPTY_N), das zweite Steuersignal (RD_EN_INT) und das dritte Steuersignal (PREDET) dem zweiten logischen Gatter (AND0) eingangsseitig zuführbar sind.
Integrierte Schaltung nach Anspruch 12, bei der das Zustandssignal (EMPTY_N) und das dritte Steuersignal (PREDET) dem zweiten logischen Gatter (AND0) negiert zugeführt werden. Integrierte Schaltung nach einem der Ansprüche 12 oder 13, bei der das zweite logische Gatter als ein Und-Gatter (AND0) ausgebildet ist. Integrierte Schaltung nach einem der Ansprüche 9 bis 14,

– mit einem dritten logischen Gatter (OR1),

– bei der das vierte Steuersignal (CNT1) und das fünfte Steuersignal (CNT2) dem dritten logischen Gatter (OR1) eingangsseitig zuführbar sind.
Integrierte Schaltung nach Anspruch 1, bei der das dritte logische Gatter als ein Oder-Gatter (OR1) ausgebildet ist. Integrierte Schaltung nach einem der Ansprüche 1 oder 16,

– mit einer dritten Kippschaltung (LAT0),

– bei der ein Setzeingang (SL0) der dritten Kippschaltung (LAT0) mit einem Ausgangsanschluss (AA0) des zweiten logischen Gatters (AND0) verbunden ist,

– bei der ein Reset-Eingang (RL0) der dritten Kippschaltung (LAT0) mit einem Ausgangsanschluss (AO1) des dritten logischen Gatters (OR1) verbunden ist.
Integrierte Schaltung nach Anspruch 17,

– mit einem vierten logischen Gatter (OR2),

– bei der das vierte logische Gatter (OR2) eingangsseitig mit dem ersten Ausgangsanschluss (OX1) der Verzögerungsschaltung (X1) und mit einem Ausgangsanschluss (QL0) der dritten Kippschaltung (LAT0) verbunden ist.
Integrierte Schaltung nach Anspruch 18, bei der das vierte logische Gatter als ein Oder-Gatter (OR2) ausgebildet ist. Integrierte Schaltung nach einem der Ansprüche 18 oder 19,

– mit einer vierten Kippschaltung (LAT1) zur Erzeugung eines vierten Steuersignals (RCV_EN) zur Steuerung des steuerbaren Schalters (170), mit einem Aktivierungsanschluss (ENL1) zum Aktivieren der vierten Kippschaltung und mit einem Eingangsanschluss (DL1) zum Anlegen eines Eingangssignals,

– bei der der Aktivierungsanschluss (ENL1) der vierten Kippschaltung (LAT1) von dem dritten Steuersignal (PREDET) angesteuert wird,

– bei der der Eingangsanschluss (DL1) der vierten Kippschaltung mit einem Ausgangsanschluss (AO2) des vierten logischen Gatters (LAT1) verbunden ist.
Integrierte Schaltung nach einem der Ansprüche 3 bis 20, bei der der Zähler (133) der Zählerschaltung (X0) derart ausgebildet ist, dass er den Zählerstand im Gray-Code verändert.






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