PatentDe  


Dokumentenidentifikation DE102005051996A1 03.05.2007
Titel Leseverstärker
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Atti, Massimo, Bologna, IT;
Scanferla, Alessandro, Rubano, IT
Vertreter Bosch, Graf von Stosch, Jehle Patentanwaltsgesellschaft mbH, 80639 München
DE-Anmeldedatum 31.10.2005
DE-Aktenzeichen 102005051996
Offenlegungstag 03.05.2007
Veröffentlichungstag im Patentblatt 03.05.2007
IPC-Hauptklasse G11C 29/12(2006.01)A, F, I, 20060126, B, H, DE
Zusammenfassung Die vorliegende Erfindung betrifft einen Leseverstärker zum Erfassen eines Zustandes einer Speicherzelle. Der Leseverstärker umfasst eine Stromquelle zum Bereitstellen eines Referenzstroms an einen ersten Leseverstärkereingang, eine getaktete Steuerschaltung zum Ansteuern der Stromquelle als Reaktion auf ein Steuertaktsignal und eine getaktete Einfangschaltung zum Erfassen des dem Leseverstärker zugeführten Stromes als Reaktion auf ein Einfangtaktsignal.

Beschreibung[de]

Die vorliegende Erfindung betrifft einen Leseverstärker zum Erfassen eines Zustandes einer Speicherzelle und ein Verfahren zum Testen des Leseverstärkers.

Leseverstärker werden herkömmlicherweise dazu verwendet, Informationen aus Speicherzellen, insbesondere Flashspeicherzellen, auszulesen, die auch EEPROM Zellen genannt werden. EEPROM ist eine Abkürzung und steht im Englischen für Electrically Erasable Programmable Read Only Memory, was auf Deutsch elektrisch löschbarer und programmierbarer Nur-Lesespeicher heißt. Der Flashspeicher ist ein nicht flüchtiger Speicher. Dies bedeutet, dass gespeicherte Informationen erhalten bleiben, selbst wenn die Energiezufuhr zu der Speicherzelle abgeschaltet wird. Der Speicherinhalt kann unter Verwendung von elektrischen Impulsen programmiert werden.

Die Speicherzellen von EEPROMs bestehen aus einem Feldeffekttransistor (FET), der ein sogenanntes Floatinggate umfasst. Das Floatinggate besteht aus einem Leiter, der von Isolatoren umgeben ist. Daher können auf dem Floatinggate aufgebrachten Ladungsträger nicht von dem Gatter abfließen. Der Leiter ist oberhalb des Source-Drain-Kanals des EEPROMs positioniert. Die Speicherzelle wird programmiert, indem Ladungen auf das Floatinggate aufgebracht werden oder indem das Floatinggate entladen wird.

Aufgrund der auf dem Floatinggate aufgebrachten Ladungen wird eine Spannung bereitgestellt, welche den Kanal zwischen dem Source und der Drain des Transistors vergrößert oder verringert. Folglich wird die Leitfähigkeit des Source-Gate-Kanals von der Spannung des Floatinggates beeinflusst. Um den Zustand des Floatinggates zu erfassen, wird eine konstante Spannung auf die Bitleitung der Speicherzelle angelegt, die mit der Source verbunden ist.

Die Source des EEPROMs wird geerdet. Daraufhin wird der Strom gemessen, der durch den Source und die Drain fließt. Die erfasste Stromstärke zeigt den Zustand des Floatinggates an.

1 zeigt das Schaltungsdiagramm eines herkömmlichen Leseverstärkers. Die Speicherzelle wird durch Bezugszeichen 10 in 1 gekennzeichnet. Sie umfasst ein Gate 10G, eine Drain 10D und eine Source 10S. Die Drain 10D der Zelle ist mit dem Erdpotential GND verbunden. Das Gate 10G wird dazu verwendet, die Zelle zu programmieren und für einen Auslesevorgang auszuwählen. Tatsächlich ist eine Vielzahl von (nicht gezeigten) Zellen in einer Matrix angeordnet. Jede Speicherzelle ist in einer bestimmten Zeile und Spalte innerhalb der Matrix positioniert. Eine bestimmte Speicherzelle wird mittels der entsprechenden Spalten und Zeilenleitungen ausgewählt. Das Gate jeder Speicherzelle, insbesondere Gate 10G, ist mit einer Zeilenleitung verbunden, während die Source mit einer Spaltenleitung verbunden ist. Der Spaltenauswahltransistor 20A in 1 wird dazu verwendet, die Spalte des gewählten Transistors auszuwählen. Darüber hinaus umfasst der Leseverstärker von 1 einen Vorspannungstransistor 40A zum Bereitstellen einer Vorspannung Vbias an die Source 10s des Speicherzellentransistors. Der resultierende Strom 30a soll von dem Leseverstärker gemessen werden.

Der Leseverstärker von 1 ist dazu ausgelegt, den Speicherzellenstrom 30a zu erfassen, indem er mit dem Strom verglichen wird, der durch eine Dummyspeicherzelle fließt (nicht in 1 gezeigt). Der durch die Dummyzelle fließende Strom wird durch den Pfeil 30b in 1 gekennzeichnet. Ein Spaltenauswahltransistor 20b ist dazu ausgebildet, die Dummyspeicherzelle zum Auslesen auszuwählen und ein Vorspannungstransistor 40b ist dazu ausgebildet, die Vorspannung Vbias an die Dummyzelle anzulegen. Zwei Stromspiegel 60 und 70 sind bereitgestellt. Jeder Stromspiegel 60 und 70 umfasst einen Eingangstransistor 60i und 70i sowie Ausgangstransistoren 60o und 70o. Der von dem Ausgangstransistor ausgegebene Strom ist mit einem Knotenpunkt 80 verbunden. Ein weiterer Stromspiegel 50 mit Eingangstransistor 50i und Ausgangstransistor 50o spiegelt den Strom 30a auf eine Leitung, die mit dem Knotenpunkt 80 verbunden ist. Folglich trägt eine mit dem Knotenpunkt 80 verbundene dritte Leitung 90 den differentiellen Strom 30a30b. Leitung 90 stellt den Ausgang des Leseverstärkers dar, der an einen Puffer angeschlossen ist.

Die bekannten Leseverstärker und Flashspeicher werden herkömmlicherweise gründlich getestet, bevor sie vertrieben werden. Das Testen beschränkt sich auf funktionelle Testalgorithmen, die dazu ausgelegt sind, sicherzustellen, dass der Flashspeicher und die entsprechenden Leseverstärker funktionsfähig sind. Diese funktionellen Tests gestatten es jedoch nicht, zwischen Leseverstärkerfehlern und Zellenmatrixfehlern zu unterscheiden. Last but not least, sind die bekannten funktionellen Tests nicht dazu geeignet, die Geschwindigkeit dieser Schaltungen zu testen. Die Leistungserfordernisse von Leseverstärkern hinsichtlich Geschwindigkeitsanforderungen werden jedoch immer bedeutsamer für die meisten fortgeschrittenen Technologien.

Es ist Aufgabe der vorliegenden Erfindung, ein Verfahren zum Testen der Geschwindigkeit eines Leseverstärkers und einen Leseverstärker bereitzustellen, der für Geschwindigkeitstests geeignet ist.

Die Aufgabe wird durch den Leseverstärker und ein Verfahren zum Testen der Geschwindigkeit des Leseverstärkers gemäß der vorliegenden Erfindung gelöst.

Der Leseverstärker gemäß der vorliegenden Erfindung umfasst eine Stromquelle zum Bereitstellen eines Referenzstromes an einen ersten Leseverstärkereingang. Der Referenzstrom repräsentiert den Strom, den der Leseverstärker während des Tests erfassen soll. Ferner umfasst der Leseverstärker eine getaktete Steuerschaltung zum Ansteuern der Stromquelle als Reaktion auf ein Steuertaktsignal. Das Steuertaktsignal bestimmt den Zeitpunkt, zu dem die Stromquelle den Referenzstrom dem ersten Leseverstärkereingang bereitstellt. Schließlich umfasst der Leseverstärker eine getaktete Einfangschaltung zum Erfassen des dem ersten Leseverstärkereingang bereitgestellten Stromes der als Reaktion auf ein Einfangtaktsignal. Das Einfangtaktsignal repräsentiert den Zeitpunkt, zu dem die Anfangschaltung den Strom erfasst.

Die Geschwindigkeit des Leseverstärkers wird getestet, indem die Stromquelle mit einem ersten Taktpuls angesteuert wird.

Daraufhin wird die Einfangschaltung mit einem zweiten Taktpuls angesteuert. Dann wird erfasst, ob der gemessene Strom größer als oder gleich der Referenzstrom ist. Der Strom wird von der Einfangschaltung während des zweiten Taktpulses gemessen. Wenn der gemessene Strom größer als oder gleich der Referenzstrom ist, dann ist die Verzögerung zwischen dem ersten und dem zweiten Taktpuls lang genug, damit der Leseverstärker den Referenzstrom erfassen kann. Wenn jedoch der gelesene Strom nicht dem Referenzstrom entspricht, dann war die Verzögerungszeit zu kurz für den Leseverstärker. Die zum Erfassen des Referenzstroms notwendige minimale Zeit repräsentiert die Geschwindigkeit des Leseverstärkers. Die Geschwindigkeit wird erfasst, indem die Verzögerung zwischen dem ersten und dem zweiten Taktpuls solange variiert wird, bis sie der kürzestmöglichen Verzögerung entspricht, die zum Erfassen des Referenzstromes geeignet ist. Die kürzestmögliche Verzögerung repräsentiert die Geschwindigkeit des Leseverstärkers.

Vorzugsweise ist die getaktete Steuerschaltung ein Steuerflipflop und die getaktete Einfangschaltung ein Einfangflipflop. Der Informationsgehalt der Flipflops kann auf einfache Weise kontrolliert werden.

Gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung umfasst die Stromquelle einen Referenztransistor mit einer Source, einem Drain und einem Gate, wobei auf dem Gate eine vorbestimmte Spannung angelegt ist. Ein Referenzspannungsabfall über der Source und dem Drain stellt den Referenzstrom bereit. Der Referenztransistor wird als Stromquelle verwendet. Insbesondere kann eine Floatinggatezelle als Referenztransistor verwendet werden.

Ferner kann eine Dummyschaltung an eine Dummyzelle angeschlossen werden, um einen Dummystrom bereitzustellen, der durch die Dummyzelle zu dem zweiten Leseverstärkereingang fließt. Der Leseverstärker kann eine Differenzschaltung umfassen, die dazu ausgebildet ist, einen Strom bereitzustellen, der einem Unterschied zwischen dem Referenzstrom und dem Dummystrom entspricht. Die Differenzschaltung kann einfach ein Knotenpunkt sein, der mit drei Leitungen verbunden ist. Eine der Leitungen ist mit der Einfangschaltung verbunden und die anderen zwei Leitungen führen entweder den Referenzstrom oder den Dummystrom. Der Referenzstrom fließt zu dem Knotenpunkt hin und der Dummystrom fließt von dem Knotenpunkt fort oder umgekehrt. Aufgrund der Kirchhoff'schen Knotenregeln ist der resultierende Strom in der mit der Einfangschaltung verbundenen Leistung gleich der Differenz zwischen dem Dummystrom und dem Referenzstrom.

Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend unter Bezugnahme auf die beigefügten Figuren beschrieben.

1 zeigt einen bekannten Leseverstärker;

2 zeigt einen Leseverstärker gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung;

3 zeigt die Taktsignale, die zum Testen des Leseverstärkers gemäß dem ersten Ausführungsbeispiel verwendet werden;

4 zeigt einen Leseverstärker gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung;

5 zeigt eine Anordnung von Leseverstärkern gemäß dem zweiten Ausführungsbeispiel.

2 zeigt einen Leseverstärker gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung. Der Leseverstärker von 2 umfasst eine Vielzahl von Komponenten, die denjenigen Komponenten von 1 entsprechen, die vorstehend beschrieben worden sind. Die entsprechenden Komponenten sind mit denselben Bezugszeichen in 1 und in 2 gekennzeichnet.

Eine Referenzstromquelle 100 ist in 2 anstelle der Floatinggatezelle 10 in 1 bereitgestellt. Die Referenzstromquelle 100 stellt einen vorbestimmten Referenzstrom dem ersten Eingang des Leseverstärkers von 1 bereit. Ferner ist ein erstes Flipflop FF1 mit der Referenzstromquelle 100 verbunden. Der Ausgang Q des Flipflops FF1 steuert die Referenzstromquelle 100. Wenn der Ausgang Q hoch ist, dann stellt die Referenzstromquelle 100 einen Referenzstrom einem Eingang des Leseverstärkers von 1 bereit.

Wenn der Ausgang Q des Flipflops FF1 niedrig ist, dann ist die Stromquelle 100 ausgeschaltet. Wenn Transistor 20a eingeschaltet ist und die Referenzstromquelle 100 eingeschaltet ist, dann fließt der Referenzstrom unabhängig von der Vorspannung Vbias, die von dem Transistor 40a in 2 bereitgestellt wird. Der Referenzstrom wird von Stromspiegeln 50i und 50o auf eine Leitung gespiegelt, die mit dem Knotenpunkt 80 in 2 verbunden ist.

Ein Dummystrom wird von einer (nicht gezeigten) Dummyzelle bereitgestellt, die mit der Leitung 15 verbunden ist. Ein Transistor 20b wird dazu verwendet, den Leseverstärker zum Testen zu befähigen. Ein Transistor 40b wird dazu verwendet, die Vorspannung Vbias zu steuern, die dem Dummytransistor bereitgestellt wird. Der Dummystrom wird über Spiegeltransistoren 60i, 60o, 70i und 70o auf eine Leitung gespiegelt, die mit dem Knotenpunkt 80 in 2 verbunden ist. Im Gleichgewicht stellt die Leitung 90 einen Strom bereit, der der Differenz zwischen dem Referenzstrom und dem Dummystrom entspricht. Aufgrund der Trägheit der Schaltung nimmt jedoch der Strom auf der den Knotenpunkt 80 mit dem Transistor 50o verbindenden Leitung allmählich zu, bis der Strom schließlich den Referenzstrom erreicht. Ein Flipflop FF2 ist über seinen Dateneingang D mit Leitung 90 verbunden. Der Flipflop FF2 wird von einem Takt angesteuert, der den Zeitpunkt bestimmt, zu dem der Differenzstrom auf Leitung 90 in den Flipflop FF2 eingelesen wird.

3 zeigt zwei Koordinatensysteme, in denen eine Spannung V gegen die Zeit t aufgetragen ist. Das obere Koordinatensystem zeigt das Abtastbefähigungssignal während des Testens des Leseverstärkers von 2. Das Abtastbefähigungssignal wird gleichzeitig den Eingängen TE von Flipflop FF1 und FF2 zugeführt. Anfangs ist das Abtastbefähigungssignal hoch. Während dieser Zeit werden die Abtastketten aufgeladen, wodurch die richtigen Werte in die Flipflops FF1 und FF2 eingespeist werden. Wenn das Abtastbefähigungssignal deaktiviert wird, werden zwei Taktpulse 110 und 120 erzeugt. Der erste Taktpuls 110 wird dem Eingang CLK von Flipflop FF1 bereitgestellt. Daraufhin wird der Ausgang Q aktiviert und die Referenzstromquelle 100 wird angesteuert, um den Referenzstrom dem Leseverstärker von 2 zuzuführen. Der nächste Taktpuls wird nach einer vorbestimmten Zeitperiode Tacc nach dem ersten Taktpuls 110 erzeugt. Der zweite Taktpuls 120 wird dem Eingang CLK des Flipflops FF2 bereitgestellt. Sobald der zweite Taktpuls bereitgestellt ist, wird der Differenzstrom auf Leitung 90 in den Flipflop FF2 eingelesen. Die Zeitdauer Tacc stellt die Zugriffszeit nach Bereitstellen des Referenzstromes dar. Die obige Messung wird mit unterschiedlichen Werten für die Zugriffszeit Tacc wiederholt. Sobald die Zugriffszeit Tacc demjenigen Zeitpunkt entspricht, zu dem der Strom auf Leitung 90 anfangs die Stromstärke erreicht, welcher derjenigen des Dummystroms minus dem Referenzstrom entspricht, dann ist die Geschwindigkeit des Leseverstärkers erfasst worden (der von Flipflop FF2 eingelesene logische Zustand entspricht dem, was erwartet wird).

4 zeigt ein zweites Ausführungsbeispiel des Leseverstärkers gemäß der vorliegenden Erfindung. Identische Merkmale der Leseverstärker in 2 und 4 werden durch die gleichen Bezugszeichen gekennzeichnet. Der Leseverstärker von 4 umfasst alle Merkmale des Leseverstärkers gemäß dem ersten Ausführungsbeispiel mit Ausnahme der Stromquelle 100. Anstelle der Referenzstromquelle 100 umfasst der Leseverstärker von 4 eine Floatinggatezelle 140, die als Referenzstromquelle betrieben wird. Die Floatinggatezelle wird über den Ausgang Q des Flipflops FF1 in 4 angesteuert.

Flipflops FF1 und FF2 erfüllen dieselbe Aufgabe wie in 2, nämlich Flipflop FF1 steuert eine Stromquelle an und Flipflop FF2 fängt den Ausgangswert 90 des Leseverstärkers ein. Das Abtastbefähigungssignal wird den Eingängen TE von Flipflop FF1 und FF2 gleichzeitig zugeführt. Eine (nicht dargestellte) Wortleitungsansteuerung wird von dem Ausgang Q des ersten Flipflops FF1 gesteuert, wenn das Abtastbefähigungssignal nicht aktiv ist. Der Referenzstrom von dem Floatinggatetransistor 140 wird während der Einfangphase eingeschaltet. Zusätzlich ist der Ausgang Q des Flipflops FF1 mit dem Eingang TE des zweiten Flipflops FF2 verbunden. Flipflop FF2 erfasst die ausgelesenen Ergebnisse von der Ausgangsleitung 90 während des zweiten Taktpulses 120.

Ein Speicherzellen-Floatinggatetransistor 150 wird von einer Wortleitung WLx angesteuert, die in 4 gezeigt ist. Der Speicherzellentransistor 150 wird während des Tests von dem Leseverstärker getrennt. Zusätzlich zeigt 4, dass das Abtastbefähigungssignal von dem Invertierer 160 invertiert wird und in ein OR-Gatter 170 eingegeben wird. Das OR-Gatter 170 steuert den Spaltenauswahltransistor 20a an, um den Stromquellentransistor 140 mit dem Leseverstärker während des Testes zu verbinden.

4 zeigt ein zusätzliches Flipflop FF3. Dieses Flipflop ist nicht Teil des Leseverstärkers von 4. Es stellt jedoch den ersten Flipflop FF1 eines Nachbarleseverstärkers mit derselben Konfiguration dar. Alle Leseverstärker FF1, FF2 und FF3 sind an dasselbe Abtastbefähigungssignal über Eingang TE und dasselbe Taktsignal über Eingang CLK angeschlossen. Der Ausgang Q des Flipflops FF1 wird dem Eingang TE von Flipflop FF2 eingegeben. Genauso wird der Ausgang des Flipflops FF2 in den Eingang TE des Flipflops FF3 eingespeist.

5 zeigt ein Blockschaltbild mehrerer Leseverstärker 1, ..., n gemäß dem zweiten Ausführungsbeispiel. Nicht alle Komponenten jedes Leseverstärkers werden jedoch in 5 gezeigt. Jeder Stromquellentransistor CS1, CS2,..., CSn der Leseverstärker 1, ..., n ist gezeigt. Die Stromquellentransistoren CS1, CS2, ..., CSn entsprechen jeweils dem Transistor 140 in 4. Ferner sind alle Ausgangsleitungen b0, b1, ..., bn der Vielzahl von Leseverstärkern 1, ..., n in 5 gezeigt. Leitung 90 von 4 entspricht jeder der Leitungen b0, b1, ..., bn.

Schließlich sind die Einfangflipflops FFx, FFx+1, ..., FFx+n jedes Leseverstärkers 1, ..., n in 5 gezeigt. Jeder der Flipflops FFx, FFx+1, ..., FFx+n entspricht dem Einfangflipflop FF2 in 4. Der Ausgang jedes Flipflops FFx ist mit dem Eingang des nächsten Nachbarflipflops FFx+1 verbunden. Alle benachbarten Flipflops sind miteinander verbunden wie Flipflops FF2 und FF3 in 4. Bezugszeichen 180 stellt die Vielzahl von Bitleitungen dar, die jeweils mit einem der Leseverstärker verbunden sind.

5 zeigt schließlich noch ein einzelnes Befähigungsflipflop 200, welches als Abtastbefähigungsflipflop (Flipflop FF1 in 4) für jeden Stromquellentransistor Cs1, ..., Csn fungiert. Der Ausgang von Flipflop 200 ist mit dem Gate jedes Stromquellentransistors Cs1, ..., Csn in 5 verbunden. Daher kann die Vielzahl von Leseverstärkern gleichzeitig getestet werden, wodurch die Zeit zum Testen reduziert wird. Ferner wird die Größe und Komplexität der Schaltung reduziert, da ein einzelner Abtastbefähigungsflipflop für eine Vielzahl von Leseverstärkern verwendet wird. 5zeigt auch wie das „Design zum Ermöglichen von Verzögerungstests einer Flashleseverstärkerzugriffszeit" auf einfache Weise in den Bauplan einer Flashspeichermatrix integriert werden kann.

10
Lesespeicherzelle
10D
Drain der Lesespeicherzelle
10G
Gate der Lesespeicherzelle
10S
Source der Lesespeicherzelle
15
mit der Dummyzelle verbundene Leitung
20a
Spaltenauswahltransistor für die Lesespeicherzelle
20b
Spaltenauswahltransistor für die Dummyzelle
30a
zu der Lesespeicherzelle fließender Strom
30b
zu der Dummyzelle fließender Strom
40a
Vorspannungstransistor für die Lesespeicherzelle
40b
Vorspannungstransistor für die Dummyzelle
50
Stromspiegel für Strom 30a
50i
Eingangstransistor des Stromspiegels 50
50o
Ausgangstransistor des Stromspiegels 50
60
Stromspiegel für den Strom 30b
60i
Eingangstransistor des Stromspiegels 60
60o
Ausgangstransistor des Stromspiegels 60
70
Stromspiegel für den Strom 30b
70i
Eingangstransistor für den Stromspiegel 70
70o
Ausgangstransistor für den Stromspiegel 70
80
Knotenpunkt für den Strom 30a und den Strom 30b
90
Leitung, die den Differenzstrom zu dem Ausgangsspeicher leitet
100
Referenzstromquelle
110
Taktignal zum Ansteuern der Referenzstromquelle
120
Taktsignal zum Einfangen des Leseverstärkerausgangs
140
Floatinggatetransistor, der als Referenzstromquelle fungiert
150
Speicherzellen-Floatinggatetransistor, der von Wortleitung WLx angesteuert wird
160
Invertierer
170
Or-Gatter zum Befähigen des Leseverstärkers zum Testen
180
Bitleitungen
190
Referenzstromquellenbank
200
Befähigungsflipflop für eine Vielzahl von Lese verstärkern
B0, b1, ..., bn
Ausgangsleitung für eine Vielzahl von Leseverstärkern 1, ..., n
CS1, CS2, ..., CSn
Stromquellentransistor für eine Vielzahl von Leseverstärkern 1, ..., n
FFx, FFx+1, ..., FFx+n
Einfangflipflops, die an eine Vielzahl von Leseverstärkerausgängen angeschlossen sind
FF1
Flipflop, der an eine Stromquelle 100 angeschlossen ist
FF2
Flipflop, der an eine Leitung 90 angeschlossen ist
GND
Bezugspotential Erde
Vbias
Vorspannung
Vdd
Versorgungsspannung
WLx
Wortleitung für die Speicherzelle
Wltest
Wortleitung für die Referenzstromquelle


Anspruch[de]
Leseverstärker zum Erfassen eines Zustandes einer Speicherzelle mit

einer Stromquelle zum Bereitstellen eines Referenzstroms zu einem ersten Leseverstärkereingang,

einer getakteten Steuerschaltung zum Ansteuern der Stromquelle als Reaktion auf ein Steuertaktsignal,

einer getakteten Einfangschaltung zum Auslesen des dem ersten Leseverstärkereingang zugeführten Stromes als Reaktion auf ein Einfangtaktsignal.
Leseverstärker gemäß Anspruch 1, wobei die getaktete Steuerschaltung ein Steuerflipflop und die getaktete Einfangschaltung ein Einfangflipflop ist. Leseverstärker gemäß Anspruch 1 oder 2, wobei die Stromquelle einen Referenztransistor mit einer Source, einem Drain und einem Gate in einem vorbestimmten Zustand umfasst, und zwei Anschlüsse zum Bereitstellen eines Referenzspannungsabfalls über der Source und dem Drain des Transistors. Leseverstärker gemäß Anspruch 1, 2 oder 3 mit einer Dummyschaltung, die an eine Dummyzelle angeschlossen ist, um einen Dummystrom bereitzustellen, der durch die Dummyzelle zu einem zweiten Leseverstärkereingang fließt. Leseverstärker gemäß Anspruch 4, mit einer Differenzschaltung, die dazu ausgelegt ist, einen Strom bereitzustellen, der einer Differenz zwischen dem Referenzstrom und dem Dummystrom entspricht, wobei der Differenzstrom der getakteten Einfangschaltung zugeführt wird. Leseverstärkeranordnung gemäß Anspruch 4, die als Dummyzelle eine Flashzelle aufweist, die in dem Flashspeicherarray angeordnet ist, als Drain die Flashspeicherbitleitung aufweist, als Source die Flashspeichersourceleitung und als Gate eine zusätzliche Flashspeicherwortleitung aufweist. Verfahren zum Testen der Geschwindigkeit eines Leseverstärkers gemäß einem der Ansprüche 1 bis 6, das Verfahren umfasst die Schritte:

– Ansteuern der Stromquelle mit einem ersten Taktpuls

– Ansteuern der Einfangschaltung mit einem zweiten Taktpuls

– Erfassen, ob der von der getakteten Einfangschaltung erfasste Strom gleich dem Referenzstrom ist,

– Variieren einer Verzögerungszeit zwischen dem ersten und zweiten Taktpuls so lange, bis sich eine kürzestmögliche Verzögerungszeit einstellt, die zum Erfassen des Referenzstromes geeignet ist, wobei die kürzestmögliche Verzögerungszeit der Geschwindigkeit des Leseverstärkers entspricht.






IPC
A Täglicher Lebensbedarf
B Arbeitsverfahren; Transportieren
C Chemie; Hüttenwesen
D Textilien; Papier
E Bauwesen; Erdbohren; Bergbau
F Maschinenbau; Beleuchtung; Heizung; Waffen; Sprengen
G Physik
H Elektrotechnik

Anmelder
Datum

Patentrecherche

Patent Zeichnungen (PDF)

Copyright © 2008 Patent-De Alle Rechte vorbehalten. eMail: info@patent-de.com