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Dokumentenidentifikation DE10156749B4 10.05.2007
Titel Speicher, Prozessorsystem und Verfahren zum Durchführen von Schreiboperationen auf einen Speicherbereich
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Feurle, Robert, Dipl.-Ing., 85579 Neubiberg, DE;
Dortu, Jean-Marc, Dipl.-Ing. Dr., 80469 München, DE;
Taeuber, Andreas, Dipl.-Ing., 85716 Unterschleißheim, DE;
Schmoelz, Paul, Dr., 81667 München, DE
Vertreter Schoppe, Zimmermann, Stöckeler & Zinkler, 82049 Pullach
DE-Anmeldedatum 19.11.2001
DE-Aktenzeichen 10156749
Offenlegungstag 26.06.2003
Veröffentlichungstag der Patenterteilung 10.05.2007
Veröffentlichungstag im Patentblatt 10.05.2007
IPC-Hauptklasse G06F 12/00(2006.01)A, F, I, 20051017, B, H, DE
IPC-Nebenklasse G11C 11/408(2006.01)A, L, I, 20051017, B, H, DE   

Beschreibung[de]

Die vorliegende Erfindung bezieht sich auf das Gebiet von Datenspeichersystemen und spezifischer auf das Speichern von Daten in Datenspeichersystemen.

Um einen Schreibvorgang auf einen Speicher wie beispielsweise einen RAM-Speicher (RAM = Random Access Memory = Speicher mit wahlfreiem Zugriff) durchzuführen, wird typischerweise über eine Adreßleitung eine Adresse in das Speichersystem eingegeben, die der Speicherzelle zugeordnet ist, in der die Daten gespeichert werden sollen. Unter Verwendung der Adresse wird daraufhin eine Spalten- und Zeilenleitung des Speichersystems ausgewählt und in einen aktivierten Zustand versetzt, so daß die entsprechenden Daten in die zugeordnete Speicherzelle geschrieben werden können.

Die zunehmende Weiterentwicklung von Datenverarbeitungsvorrichtungen hinsichtlich Verarbeitungsgeschwindigkeiten und Datenmengen machte es erforderlich, RAM-Speicher mit immer größerer Kapazität und höherem Datendurchfluß zu entwerfen.

Das Aktivieren der entsprechenden Spalten- und Zeilenleitung ist jedoch stets mit einem Zeitaufwand verbunden, wodurch es wünschenswert ist, für einen einzigen Zugriff auf das Speichersystem möglichst viele Daten zu übertragen, um die Datenleitung möglichst effektiv zu verwenden und die Verwendungszeit der Datenleitung zu maximieren.

Ein bekanntes Verfahren zum Durchführen eines Schreibzugriffs auf das Speichersystem besteht darin, Datenbündel (Daten-Bundle) von zeitlich aufeinanderfolgenden Datenblöcken zu übertragen, die beispielsweise in aufeinanderfolgenden Speicherzellen einer gleichen Zeile des Speichers gespeichert werden. Dieses Verfahren erhöht den Datendurchsatz, da für einen Zugriffsvorgang ein Bündel von Datenblöcken übertragen wird, während beispielsweise die Spaltenadressleitung lediglich nur einmal aktiviert wird.

Da es jedoch nicht immer erwünscht oder gefordert ist, einem Schreibvorgang ein ganzes Bündel von Datenblöcken abzuspeichern, wird ein Datenmaskierungssignal (Data Mask Signal), das einem Datenblock zugeordnet ist, verwendet, um Daten für die Schreib- oder Lesebefehle zu maskieren.

In dem Lesemodus weist das Datenmaskierungssignal eine Verzögerungszeit (Latency) von zwei Taktsignaleinheiten auf und wird verwendet, um die Datenausgangs-Pufferspeicher in einen HiZ-artigen Zustand entsprechend einem Ausgangs-Freigabesignal zu versetzen.

In dem Schreibmodus weist das Datenmaskierungssignal bei bekannten Speichersystemen eine Verzögerungszeit von null Taktsignaleinheiten auf und wirkt als eine Wortmaskierung. Die Eingangsdaten eines Datenblocks werden in einen Speicherbereich geschrieben, wenn das Datenmaskierungssignal einen logischen niedrigen Zustand aufweist, während eine Schreiboperation in den Speicherbereich blockiert wird, wenn das Datenmaskierungssignal einen logisch hohen Zustand aufweist.

Ferner wird bei einem × 16-Betrieb, d.h. bei einer Datenbusleitung mit 16 Bits, bei bekannten Speichersystemen ein Verfahren verwendet, bei dem zwei Datenmaskierungssignale vorgesehen sind, um eine Byte-weise Steuerung zu ermöglichen. Dabei wirkt das erste Datenmaskierungssignal auf die ersten acht Bits eines Datenblocks und das zweite Datenmaskierungssignal auf die letzten acht Bits des Datenblocks. Dies ermöglicht, daß bei einer 16-Bit-Datenleitung eine Steuerung auf einer Byte-Ebene möglich ist, so daß beispielsweise lediglich ein Byte, d.h. acht Bit, des Datenblocks in den Speicher geschrieben wird.

Um einen hohen Datendurchsatz zu ermöglichen, ist es wünschenswert, die Daten mit einer höheren Frequenz, beispielsweise der doppelten Frequenz des Taktsignals zu übertragen.

Dies erfordert jedoch, daß das Datenmaskierungssignal mit der Frequenz der Datenblöcke erzeugt und übertragen wird, da sich bei bekannten Verfahren die Information des Datenmaskierungssignals stets auf einen einzelnen Datenblock bezieht. Ferner wird bei hohen Datensignalübertragungsfrequenzen eine Übertragungsleitung für die Datenmaskierungssignale benötigt, die auf hohe Frequenzen optimiert ist. Darüberhinaus ist das Erzeugen des Datenmaskierungssignals mit den zeitlichen Anforderungen einer erhöhten Frequenz, die auf diejenige des Datensignals abgestimmt ist, aufwendig und kostenintensiv. Ferner können bekannte und bei einem Prozessorsystem vorhandene Einrichtungen, die auf die einfache Taktsignalfrequenz abgestimmt sind, nicht verwendet werden.

Die WO 01/43134 A1 offenbart einen RAM-Speicher, bei dem Burst-Daten in Abhängigkeit von Maskierungszuständen maskiert werden. Die Maskierungszustände werden in einem Maskierungsregister gespeichert und daraufhin verwendet, um zu bestimmen, ob Burst-Daten blockiert werden oder ansprechend auf ein Schreib-Signal in einem Speicherarray gespeichert werden. Dabei wird für jedes gelieferte Burst-Daten-Bit ein entsprechendes Masken-Bit des Maskensignals gesetzt, wodurch die in das Speicherarray zu schreibenden Daten bestimmt werden. Ferner werden bei einem Unterbrechen einer Schreiboperation empfangene Abschnitte der Burst-Daten in die jeweiligen Orte des Speicherarrays geschrieben, wobei die Maskenzustände für noch nicht empfangene Burst-Daten gelöscht werden, so daß die den gelöschten Maskenzuständen zugeordneten Speicherorte nicht geändert werden.

Das US-Patent Nr. 5,966,724 offenbart ein Synchronspeicherbauelement mit einem Seiten-Modus-Betrieb oder einem Burst-Modus-Betrieb. Ein Burst-Modus-Steuersignal BC zeigt in einem niedrigen Zustand einen Burst-Modus an, so dass weitere Spaltenadressen innerhalb des Speichers erzeugt und nicht von außen erhalten werden. Ist das BC-Signal dagegen in einem hohen Zustand, so wird eine Spaltenadresse von außen erhalten, und es findet erst dann wieder ein Burst-Modus-Betrieb statt, wenn das BC-Signal in den niedrigen Zustand übergeht. Parallel zum BC-Singal wird ein Byte-Enable-Signal BE übertragen, das pro Datenblock von einem hohen in einen niedrigen Zustand oder umgekehrt gebracht wird. Ist das BE-Signal in einem hohen Zustand, so wird ein Datenblock in den Speicher geschrieben. Ist das BE-Signal dagegen in dem niedrigen Zustand, so wird ein zeitgleich anliegender Datenblock maskiert.

Die Aufgabe der vorliegenden Erfindung besteht darin, ein einfacheres und kostengünstigeres Konzept zum Speichern von Daten mit hohen Datenübertragungsraten zu schaffen.

Diese Aufgabe wird durch einen Speicher nach Anspruch 1, ein Prozessorsystem nach Anspruch 15 und ein Verfahren nach Anspruch 19 gelöst.

Die vorliegende Erfindung basiert auf der Erkenntnis, daß ein Auswahlverfahren zum Auswählen von Daten zum Schreiben in einen Speicher durch das Verwenden eines Datenmaskierungssignals, das Informationen enthält, die einem Datenbündel, das mehrere Datenblöcke umfaßt, zugeordnet sind, erreicht werden kann. In Abhängigkeit von dem Datenmaskierungssignal, das einem Datenbündel zugeordnet ist, wird ein Datenblock aus einer Mehrzahl von zeitlich sequentiellen Datenblöcken des Datenbündels erhalten und der erhaltene Datenblock in einen Speicherbereich geschrieben.

Die vorliegende Erfindung weist den Vorteil auf, daß die dem Datenbündel zugeordneten Informationen des Datenmaskierungssignals mit einer geringeren Frequenz als die Frequenz des Datensignals übertragen werden können, wodurch die Übertragungsleitung nicht auf die hohe Frequenz der Daten optimiert sein muß. Bei einem Ausführungsbeispiel wird das Datenmaskierungssignal als Adresse erzeugt und auf der Adreßleitung übertragen, was zusätzliche Kostenvorteile und einen geringeren Schaltungsaufwand ermöglicht.

Bei einem bevorzugten Ausführungsbeispiel werden ein erstes und zweites Datenmaskierungssignal verwendet, um ein Auswahlverfahren zum Erhalten eines Datenblocks aus einer Mehrzahl von zeitlich sequentiellen Datenblöcken zum Speichern in einem Speicherbereich durchzuführen. Das erste Datenmaskierungssignal, das zwei logische Zustände aufweisen kann, wird verwendet, um eine erste Menge von zeitlich sequentiellen Datenblöcken eines Datenbündels zu maskieren, während das zweite Datenmaskierungssignal mit zwei logischen Zuständen verwendet wird, um eine Maskierung einer zweiten Menge von zeitlich sequentiellen Datenblöcken des Datenbündels durchzuführen.

Bei einem Ausführungsbeispiel umfaßt ein Datenbündel zwei zeitlich sequentielle Datenblöcke, wobei das erste Datenmaskierungssignal den zeitlich gesehen früheren Datenblock maskiert, während das zweite Datenmaskierungssignal eine Maskierung des zeitlich späteren Datenblocks durchführt. Bei einem weiteren Ausführungsbeispiel umfaßt das Datenbündel vier zeitlich sequentielle Datenblöcke, wobei das erste Datenmaskierungssignal die zeitlich gesehen ersten zwei Datenblöcke des Datenbündels maskiert, während das zweite Datenmaskierungssignal die zeitlich gesehen letzten zwei Datenblöcke des Datenbündels maskiert.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:

1 ein Blockschaltbild eines Ausführungsbeispiels der vorliegenden Erfindung;

2 ein Blockschaltbild eines bevorzugten Ausführungsbeispiels der vorliegenden Erfindung;

3 ein Zeitverlaufsdiagramm, das Signalzeitverläufe eines ersten bevorzugten Ausführungsbeispiels der vorliegenden Erfindung darstellt;

4 ein Zeitverlaufsdiagramm, das Signalverläufe eines zweiten bevorzugten Ausführungsbeispiels der vorliegenden Erfindung darstellt; und

5 ein Blockschaltbild, das ein Ausführungsbeispiel eines Prozessorsystems zeigt.

1 zeigt als ein Ausführungsbeispiel der vorliegenden Erfindung einen Speicher 110, der beispielsweise ein RAM- oder DRAM-Speicher sein kann, wobei derselbe eine Auswahleinrichtung 112 und einen Speicherbereich 114 umfaßt. Der Speicher 110 weist ferner einen ersten Eingang 116 zum Anlegen eines Datenmaskierungssignals DM und einen zweiten Eingang 118 zum Anlegen von Datensignalen DQ auf. Der erste Eingang 116 ist über eine Leitung 120 mit einem ersten Eingang 122 der Auswahleinrichtung 112 verbunden. Ferner ist der zweite Eingang 118 über eine Leitung 124 mit einem zweiten Eingang 126 der Auswahleinrichtung 112 verbunden. Ein Ausgang 128 der Auswahleinrichtung 112 ist ferner über eine Leitung 130 mit einem Speicherbereich 114 verbunden.

Im Betrieb wird an den zweiten Eingang 118 Datenbündel mit mehreren zeitlich sequentiellen Datenblöcken angelegt, wobei die Datenblocksignale vorzugsweise eine doppelte Taktsignalfrequenz aufweisen. Die Datenblöcke können beispielsweise ein Wort mit 8 Bit umfassen oder in einem × 16-Modus 16 Bits umfassen, wobei die Leitung 124 ausgebildet ist, um die einzelnen Bits der Datenblöcke vorzugsweise parallel zu übertragen. Ein Datenbündel kann beispielsweise eine Länge von zwei zeitlich sequentiellen Datenblöcken oder eine Länge von vier zeitlich sequentiellen Datenblöcken umfassen. Die zum Speichern über den Eingang 118 angelegten Datenbündel mit den mehreren zeitlich sequentiellen Datenblöcken werden über die Leitung 124 in die Auswahleinrichtung 112 eingegeben. Ferner wird über den Eingang 116 und die Leitung 120 ein Datenmaskierungssignal DM eingegeben, wobei das Datenmaskierungssignal Informationen zum Maskieren eines Datenbündels enthält. Unter Verwendung des Datenmaskierungssignals DM führt daraufhin die Auswahleinrichtung 112 ein Auswahlverfahren durch, um für jedes Datenbündel auszuwählen, welche der mehreren zeitlich sequentiellen Datenblöcke des Datenbündels des Datensignals DQ zum Speichern in dem Speicherbereich 114 verwendet werden sollen.

Vorzugsweise kann die Leitung 120 zwei oder mehr parallele Signalleitungen umfassen, um beispielsweise die Datenmaskierungsinformationen als zwei Datenmaskierungssignale mit zwei logischen Zuständen zu übertragen, wie es unter Bezugnahme auf 2 weiter unten erläutert wird. Ferner kann das Datenmaskierungssignal auf einer Signalleitung übertragen werden und mehr als zwei logische Zustände umfassen, um das Auswahlverfahren zum Erhalten der Datenblöcke eines Datenbündels zum Speicher durchzuführen.

Weisen die Datenbündel beispielsweise lediglich zwei zeitlich sequentielle Datenblöcke auf, so umfassen die eingegebenen Datenmaskierungsinformationen vier logische Zustände, um die nachfolgend genannten vier Möglichkeiten zu umfassen, wobei sich die vier Zustände aus jeweils zwei Signalen mit zwei logischen Zuständen ergeben kann. Als erstes können die Information umfassen, daß beide Datenblöcke eines speziellen Datenbündels zum Speichern vorgesehen sind, als zweite Möglichkeit kann vorgesehen sein, daß keines der Datenblöcke eines speziellen Datenbündels zum Speichern vorgesehen ist, als dritte Möglichkeit kann vorgesehen sein, daß lediglich der zeitlich frühere Datenblock eines speziellen Datenbündels zum Speichern vorgesehen ist und als vierte Möglichkeit kann vorgesehen sein, daß lediglich der zeitlich spätere Datenblock eines speziellen Datenbündels zum Speichern vorgesehen ist.

Ebenso kann das Datenbündel mehr als zwei Datenblöcke umfassen, wobei durch die Datenmaskierungsinformationen beispielsweise eine erste Einheit von zeitlich früheren Datenblöcken und eine zweite Einheit von zeitlich späteren Datenblöcken hinsichtlich eines Schreibens in den Speicherbereich gesteuert wird, wie es unter Bezugnahme auf 4 näher erläutert wird.

Ferner können die Datenmaskierungsinformationen auch mehr als vier logische Zustände umfassen, um beispielsweise ein Datenbündel mit einer großen Anzahl von Datenblöcken mit einer ausreichenden Feinheit zu steuern.

Unter Verwendung des Datenmaskierungssignals führt die Auswahleinrichtung 112 das Auswahlverfahren für ein jeweiliges Datenbündel, d.h. das Maskieren von Datenblöcken des Datenbündels, mittels bekannter Vorrichtungen durch. Derartige bekannte Vorrichtungen umfassen beispielsweise bekannte Logikelemente, die mit Verzögerungseinheiten verbunden sind, um zu dem entsprechend richtigen Zeitpunkt ein Blockieren eines Speichervorgangs für einen bestimmten Datenblock oder das Durchführen einer Speicheroperation für einen bestimmten Datenblock durchzuführen.

Nachdem durch den Auswahlvorgang die Datenblöcke eines jeweiligen Datenbündels zum Speichern erhalten wurden, werden die zum Speichern bestimmten Datenblöcke über den Ausgang 128 der Auswahleinrichtung auf die Leitung 130 gestellt und daraufhin mittels bekannter Vorrichtungen in dem Speicherbereich 114 gespeichert.

Unter Bezugnahme auf 2 wird nun ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung erläutert. Ein Speicher 210 umfaßt eine Auswahleinrichtung 212 und einen Speicherbereich 214. Die Auswahleinrichtung 212 weist zwei Eingänge 222a und 222b auf, die jeweils mit Datenmaskierungssignalleitungen 220a und 220b verbunden sind. Ferner weist die Auswahleinrichtung 212 einen Eingang 226 auf, um über eine Datenleitung 224 Dateninformationen DQ, die Datenbündel mit mehreren zeitlich sequentiellen Datenblöcken umfassen, zu erhalten. Ein weiterer Eingang 236 der Auswahleinrichtung 212 ist mit einer Leitung 232 verbunden, um ein Signal SCHREIBEN als Befehlssignal zu empfangen, das beispielsweise von einer zentralen Verarbeitungseinheit erzeugt wird. Ferner weist die Auswahleinrichtung 212 einen Eingang 238 auf, der mit einer Taktsignal-Leitung 234 verbunden ist, um ein Taktsignal CK zu empfangen.

Entsprechend zu dem Ausführungsbeispiel von 1 weist die Auswahleinrichtung 212 einen Ausgang 228 auf, der über eine Leitung 230 mit dem Speicherbereich 214 verbunden ist.

Unter Bezugnahme auf 3 wird nun ein Betrieb eines ersten bevorzugten Ausführungsbeispiels, bei dem die Auswahleinrichtung 212 ausgebildet ist, um Datenbündel mit zwei Datenblöcken zu verarbeiten, und unter Bezugnahme auf 4 ein Betrieb eines zweiten bevorzugten Ausführungsbeispiels, bei dem die Auswahleinrichtung 212 ausgebildet ist, um ein Datenbündel mit vier Datenblöcken zu verarbeiten, erläutert.

3 zeigt ein Zeitverlaufsdiagramm, bei dem die in den Eingang 238 eingegebene Taktsignale CK, die in den Eingang 236 eingegebene SCHREIBEN-Signale, die über den Eingang 226 eingegebene Datensignale DQ, erste Datenmaskierungssignale DM0, die in den Eingang 222a eingegeben werden, zweite Datenmaskierungssignale DM1, die in den Eingang 222b eingegeben werden, sowie Schreibdatensignale, die an dem Ausgang 228 der Auswahleinrichtung 212 zum Schreiben auf den Speicherbereich 214 ausgegeben werden, dargestellt sind.

Bei diesem Ausführungsbeispiel werden die Datenmaskierungssignale DM0 und DM1 zeitgleich mit dem SCHREIBEN-Signal, das einem jeweiligen Datenbündel zugeordnet ist, und vorzugsweise als Adreßsignale erzeugt und in der Auswahleinrichtung 212 durch entsprechende bekannte Logikvorrichtungen verarbeitet. Wie es dem Schaubild zu entnehmen ist, werden die Datensignale DQ mit der doppelten Taktsignalfrequenz erzeugt.

In 3 sind fünf SCHREIBEN-Signale WR0, WR1, WR2, WR3 und WR4 dargestellt, die in Übereinstimmung mit dem Taktsignal CK zeitlich sukzessiv erzeugt werden. Ferner sind in dem Zeitverlaufsdiagramm die Datenmaskierungssignale DM0 und DM1 mit zwei logischen Zuständen dargestellt, die die Datenmaskierungsinformationen aufweisen.

Wie es in 3 gezeigt ist, weisen die Signale DM0 und DM1 zu dem Zeitpunkt des Auftretens des Befehlssignals WR0, das einem ersten Datenbündel D0 zugeordnet ist, jeweils einen logisch niedrigen Zustand auf. Zu dem Zeitpunkt des Auftretens des Befehlssignals WR1, das einem zweiten Datenbündel D1 zugeordnet ist, weist das Datenmaskierungssignal DM0, das dem Datenbündel D1 zugeordnet ist, einen logisch hohen Zustand und das Datenmaskierungssignal DM1, das dem Datenbündel D1 zugeordnet ist, einen logisch niedrigen Zustand auf. Zu dem Zeitpunkt, zu dem das Befehlssignal WR2, das dem Datenbündel D2 zugeordnet ist, auftritt, weist gemäß dem Schaubild das Datenmaskierungssignal DM0 einen logisch niedrigen Zustand auf, während das Datenmaskierungssignal DM1 einen logisch hohen Zustand aufweist. Zu dem Zeitpunkt des Auftretens des Befehlssignals WR3, das dem Datenbündel D3 zugeordnet ist, weist das Datenmaskierungssignal DM0 einen logisch hohen Zustand und das Datenmaskierungssignal DM1 einen logisch hohen Zustand auf. Zu dem Auftreten des Befehlssignals WR4, das dem Datenbündel D4 zugeordnet ist, weisen das Datenmaskierungssignal DM0 und das Datenmaskierungssignal DM1 einen logisch niedrigen Zustand auf.

Bei diesem Ausführungsbeispiel werden die Datenmaskierungsinformationen, d.h. die Zustände der Datenmaskierungssignale DM0 und DM1, die einem bestimmten Datenbündel zugeordnet sind, als Adresse eingegeben und zeitgleich mit dem SCHREIBEN-Befehlssignal abgetastet bzw. in der Auswahleinrichtung 212 weiterverarbeitet. Dies bedeutet, daß beispielsweise für das erste Datenbündel D0 das Datenmaskierungssignal DM0 und das Datenmaskierungssignal DM1 jeweils einen logisch niedrigen Zustand aufweist, so daß die Datenmaskierungsinformationen als ein Zustand mit zwei logischen Bits 0 aufgefaßt werden können.

Die Auswahleinrichtung 212 ist ausgebildet, um unter Verwendung der Datenmaskierungsinformationen den Auswahlvorgang zum Erhalten der Datenblöcke zum Schreiben auf den Speicherbereich 214 durchzuführen. Bei dem beschriebenen Ausführungsbeispiel erfolgt dies dadurch, daß die Datenmaskierungssignale DM0 verwendet werden, um den zeitlich früheren Datenblock eines Datenbündels, der jeweils in der Figur mit dem Zusatz a versehen ist, für ein Schreiben auf den Speicherbereich 214 zu blockieren, wenn das Signal DM0 auf einem logisch hohen Zustand liegt. Ebenso wird das Datenmaskierungssignal DM1 verwendet, um den zeitlich späteren Datenblock, der jeweils mit dem Zusatz b versehen ist, für einen Schreibvorgang zu blockieren, wenn das Datenmaskierungssignal DM1 auf einem logisch hohen Zustand liegt und einen Schreibvorgang desselben durchzuführen, wenn das Datenmaskierungssignal DM1 auf einem logisch niedrigen Zustand liegt.

Bei dem in 3 gezeigten Ausführungsbeispiel weisen die Datenbündel eine Verzögerungszeit (Latency) von zwei Taktzyklen gegenüber dem Auftreten des SCHREIBEN-Signals WR bzw., da das Datenmaskierungssignal für ein bestimmtes Datenbündel zeitgleich mit dem SCHREIBEN-Signal erzeugt wird, eine Verzögerungszeit (Latency) von zwei Taktzyklen gegenüber den Datenmaskierungssignalen DM0 und DM1, auf.

Die Realisierung des Auswahlverfahrens wird derart durchgeführt, daß die Datenmaskierungssignale in geeignete bekannte Zeitversatzvorrichtungen eingegeben werden, die entsprechend zu der erforderlichen Versatzzeit jeweils derart ausgebildet sind, um den jeweiligen Datenblock für den Schreibvorgang zu blockieren oder nicht. Das heißt, daß für eine Blockierung des zeitlich früheren Datenblocks eines Datenbündels eine kürzere Verzögerungszeit notwendig ist als für das Blockieren des zeitlich späteren Datenblocks, der durch die Datensignale DM1 bewirkt wird.

Gemäß dem obigen bedeutet dies, daß für das Datenbündel D0 beide Datenblöcke D0a und D0b des Datensignals DQ zum Schreiben in den Speicherbereich 214 ausgewählt werden, da die zugehörigen Datenmaskierungssignale DM0 und DM1, die zeitgleich mit dem zugehörigen SCHREIBEN-Befehlssignal WR0 auftreten, auf einen logisch niedrigen Zustand eingestellt sind. Die ausgewählten Datenblöcke werden ferner als Schreib-Daten-Signal in den Ausgang 228 zum Schreiben in den Speicherbereich 214 angelegt.

Für das zweite Datenbündel D1 bedeutet dies, daß der zeitlich frühere Datenblock D1a des Datenbündels D1 für das Speichern blockiert wird, wie es in der 3 bei dem Schreiben-Daten-Signal durch eine dunkle Schraffur gezeigt ist. Ebenso wird entsprechend der Tatsache, daß das Datenmaskierungssignal DM1, das dem dritten Datenbündel D2 zugeordnet ist, einen logisch hohen Zustand aufweist, der zeitlich spätere Datenblock D2b des Datenbündels D2 für einen Speichervorgang blockiert. Ebenso wird entsprechend zu der Tatsache, daß die Datenmaskierungssignale DM0 und DM1, die dem vierten Datenbündel D3 zugeordnet sind, einen logisch hohen Zustand aufweisen, die Datenblöcke D3a und D3b ausgewählt, um für den Speichervorgang blockiert zu werden.

Wie es in 3 zu erkennen ist, kann bei diesem Ausführungsbeispiel eine Pulsbreite der Datenmaskierungssignale DM0 und DM1 größer als eine Pulsbreite der Datensignale sein, die die doppelte Frequenz des Taktsignals CK aufweisen. Ein Verwenden von Datenmaskierungssignalen mit derart großen Pulsbreiten ist bei bekannten Vorrichtungen nicht möglich, da das Datenmaskierungssignal stets einem Datenblock und nicht einem Datenbündel zugeordnet ist, so daß es zu Überlappungen des Datenmaskierungssignals mit nachfolgenden Datenblöcken kommen würde.

Ferner bietet dies den Vorteil, daß die Datenmaskierungssignale mit bekannten Vorrichtungen, wie beispielsweise Adreß-Vorrichtungen, die zum Erzeugen und Übertragen von Adreßinformationen verwendet werden, zeitgleich mit dem SCHREIBEN-Befehlssignal erzeugt und übertragen werden können. Dies stellt eine Vereinfachung hinsichtlich eines Bereitstellens von Vorrichtungen zum Erzeugen und Übertragen der Datenmaskierungssignale, beispielsweise von Vorrichtungen, die zum Erzeugen und Übertragen von Adreßsignalen verwendet werden, dar.

Wie es in 3 dargestellt ist, weist das Datenmaskierungssignal eine Einstellzeit tAS auf, die sich in etwa von dem Zeitpunkt an, bei dem der Flankenanstieg die Hälfte des hohen Pegels erreicht, bis etwa zur Mitte des Pulses erstreckt. Ferner weist der Signalverlauf der Datenmaskierungssignale eine Haltezeit tAH auf, die sich etwa von der Mitte des Pulses bis zu dem Zeitpunkt erstreckt, bei dem die absteigende Flanke circa die Hälfte des hohen Pegels erreicht. Da bei diesem Ausführungsbeispiel die Datenmaskierungssignale DM0 und DM1 als Adressen eingegeben werden, entsprechen die Einstellzeit tAS und die Haltezeit tAH der Adreßeinstellzeit bzw. der Adreßhaltezeit.

Unter Bezugnahme auf 4 wird nun ein zweites bevorzugtes Ausführungsbeispiel erklärt, bei dem das Datenbündel vier zeitlich sequentielle Datenblöcke umfaßt. Ferner weist das Ausführungsbeispiel gemäß 4 im Unterschied zu dem Ausführungsbeispiel gemäß 3 eine Verzögerungszeit von einem Taktzyklus auf.

4 zeigt ein Zeitverlaufsdiagramm, bei dem Zeitverläufe der Taktsignale CK, der SCHREIBEN-Befehlssignale, der Datensignale DQ, der Datenmaskierungssignale DM0 und DM1 und der Schreib-Daten-Signale dargestellt sind. In dem Zeitverlaufsdiagramm des SCHREIBEN-Befehlssignals sind vier Schreibbefehlssignale Wr0, Wr1, Wr2 und Wr3 gezeigt. Im Unterschied zu 3, bei der ein Ausführungsbeispiel zur Verarbeitung eines Datenbündels mit zwei Datenblöcken gezeigt wurde, werden bei diesem Ausführungsbeispiel die SCHREIBEN-Befehlssignale mit einem zeitlichen Abstand von zwei Taktzyklen des Taktsignals CK erzeugt, da bei diesem Ausführungsbeispiel das Datenbündel eine Länge von vier Datenblöcken aufweist, wobei zum Steuern des Speicherns jeweils zwei Datenblöcke zu einer Einheit zusammengefasst sind.

Ebenso wie bei dem Ausführungsbeispiel gemäß 3 werden bei diesem Ausführungsbeispiel die Datenmaskierungssignale DM0 und DM1 als Adresse eingegeben, d.h., daß die Datenmaskierungssignale zeitgleich mit den SCHREIBEN-Befehlssignalen auftreten und folglich ebenfalls einen zeitlichen Abstand von zwei Taktzyklen aufweisen.

Wie es in 4 gezeigt ist, weisen die dem Datenbündel D0 zugeordneten Datenmaskierungsinformationen, d.h. die Datenmaskierungssignale DM0 und DM1, während des Zeitpunkts des Auftretens des SCHREIBEN-Befehlssignals Wr0 jeweils einen logisch niedrigen Zustand auf. Dies bedeutet, daß die Datencke D0a–D0d des Datenbündels D0, das mit einer zeitlichen Verzögerung von einem Taktzyklus auf die Datenleitung gestellt wird, für das Schreiben in den Speicherbereich 214 nicht blockiert werden. Die Datenmaskierungsinformationen für das Datenbündel D0 umfassen gemäß dem Zustand der Datenmaskierungssignale für das Datenmaskierungssignal DM0 einen logisch hohen Zustand und für das Datenmaskierungssignal DM1 einen logisch niedrigen Zustand.

Bei diesem Ausführungsbeispiel ist die Auswahleinrichtung derart ausgebildet, daß die zeitlich gesehen ersten zwei Datenblöcke eines Datenbündels, beispielsweise für das Datenbündel D1 die Datenblöcke D1a und D1b, bezüglich der Bestimmung, ob ein Speichern durchzuführen ist oder nicht, eine Eineheit bilden, wobei dieselben für ein Speichern blockiert werden, wenn das dem Datenbündel zugeordnete Datenmaskierungssignal DM0 einen logisch hohen Zustand aufweist. Im Fall, daß das Datenmaskierungssignal DM0 einen logisch niedrigen Zustand aufweist, werden die zeitlich gesehen zwei ersten Datenblöcke des Datenbündels bestimmt, um nicht für den Schreibvorgang blockiert zu werden.

Ebenso werden die zeitlich gesehen letzten zwei Datenblöcke eines Datenbündels als eine Einheit bezüglich des Speicherbestimmungsvorgangs angesehen, wobei in dem Fall, daß das Datenmaskierungssignal DM1 einen logisch hohen Zustand aufweist, die zeitlich gesehen letzten zwei Datenblöcke eines Datenbündels bestimmt werden, um für einen Speichervorgang blockiert zu sein. Im Fall eines logisch niedrigen Zustands für das Datenmaskierungssignal DM1 werden die zeitlich gesehen letzten zwei Datenblöcke des Datenbündels bestimmt, um einen Speichervorgang für dieselben durchzuführen.

Da der Zustand des Datenmaskierungssignals DM0 für das zweite Datenbündel D1 einen logisch hohen Zustand aufweist, wählt die Auswahleinrichtung 212 die zeitlich ersten zwei Datenblöcke D1a und D1b des Datenbündels D1 aus, um für dieselben den Speichervorgang zu blockieren, wie es durch die dunkle Kennzeichnung dargestellt ist. Das heißt, daß die Datenlöcke D1a und D1b nicht an den Ausgang 228 zum Schreiben in den Speicherbereich 214 angelegt werden, wie es durch die dunkle Kennzeichnung in den Schreib-Daten-Signalen gezeigt ist.

Ferner weisen die Datenmaskierungsinformationen für das dritte Datenbündel D2 einen logisch niedrigen Zustand für das Datenmaskierungssignal DM0 und einen logisch hohen Zustand für das Datenmaskierungssignal DM1 auf. Dies bedeutet, daß die Auswahleinrichtung 212 die zeitlich gesehen letzten zwei Datenblöcke des Datenbündels D2, d.h. D2c und D2d auswählt, um dieselben für einen Speichervorgang zu blockieren.

Die Datenmaskierungsinformationen für das Datenbündel D3 weisen für den Zustand des Datenmaskierungssignals DM0 einen logisch hohen Zustand und für den Zustand des Datenmaskierungssignals DM1 einen logisch hohen Zustand auf. Folglich wird die Auswahleinrichtung 212 aufgrund der logisch hohen Zustände der Datenmaskierungssignale für das Datenbündel D3 sämtliche Datenblöcke D3a, D3b, D3c und D3d für das Schreiben in den Speicherbereich 214 blockieren, so daß kein Datenblock dieses Datenbündels in den Speicherbereich 214 geschrieben wird.

Wie es aus dem obigen zu entnehmen ist, ist die Auswahleinrichtung 212 bei dem Ausführungsbeispiel gemäß 4 ausgebildet, um unter Verwendung der Datenmaskierungssignale DM0 und DM1 für das jeweils mit einer zeitlichen Verzögerungszeit von einem Taktzyklus auftretende Datenbündel eine Auswahl zu treffen, ob die zwei zeitlich früheren Datenblöcke des Datenbündels für den Schreibvorgang blockiert werden oder nicht und ferner ob die zwei zeitlich späteren Datenblöcke des Datenbündels für einen Schreibvorgang blockiert werden oder nicht. Wie bereits erwähnt kann die Auswahleinrichtung 212 zum Durchführen des Auswahlvorgangs beispielsweise bekannte Verzögerungsschleifen aufweisen, in die die Datenmaskierungssignale eingegeben werden, um zu dem Zeitpunkt, bei dem die jeweils zugeordneten Datenblöcke auftreten, mittels bekannter Logikschaltungen das Blockieren von ausgewählten Datenblöcken bzw. das Stellen von Datenblöcken auf die Leitung 230 durchzuführen.

Entsprechend zu dem Ausführungsbeispiel gemäß 3 werden auch bei diesem Ausführungsbeispiel die Datenmaskierungssignale DM0 und DM1 als Adressen, d.h. zeitgleich mit dem SCHREIBEN-Befehlssignal abgetastet. Ferner weisen die Einstellzeit tAS und die Haltezeit tAH, die in 4 für das Datenmaskierungssignal DM1, das dem dritten Datenbündel D2 zugeordnet ist, dargestellt sind, eine Adreßeinstellzeit bzw. Adreßhaltezeit auf. Bei einem besonders bevorzugten Ausführungsbeispiel kann dabei das Datenmaskierungssignal DM0 und das Datenmaskierungssignal DM1 als ein zusätzliches Bit eines Adressierungssignals verwendet werden, so daß für die Übertragung des Datenmaskierungssignals eine Adreßbusleitung verwendet werden kann, was eine Vereinfachung eines Schaltungsaufbaus darstellt.

Obwohl bei den Ausführungsbeispielen gemäß 3 und 4 ein Verarbeiten von Datenbündeln mit einer Länge von zwei bzw. vier Datenblöcken gezeigt ist, können weitere Ausführungsbeispiele der vorliegenden Erfindung ein Verarbeiten von Datenbündeln mit einer Anzahl von drei oder mehr als vier Datenblöcken umfassen.

Ebenso können mehr als zwei Dateninformationsbits, d.h. mehr als zwei Datensignale DM0 und DM1 vorgesehen sein, um eine entsprechende Körnigkeit der Auswahl zu erreichen. Beispielsweise könnten bei dem Ausführungsbeispiel gemäß 4 Datenmaskierungsinformationen mit vier Bits, d.h. vier Datenmaskierungssignale verwendet werden, um für jeden der Datenblöcke eines Datenbündels ein Entscheidungsverfahren durchzuführen.

Ebenso können bei weiteren bevorzugten Ausführungsbeispielen Verzögerungszeiten (Latency) von mehr als zwei Taktzyklen vorgesehen sein, wobei die Einstellung auf eine Verzögerungszeit und eine Körnigkeit beispielsweise durch ein Einstellen einer Verzögerungseinheit der Auswahleinrichtung 212 erfolgt.

Bei einem Ausführungsbeispiel kann die Verzögerungszeit und die Körnigkeit, d.h. die Anzahl der Datenblöcke, die zusammen in einer Einheit bezüglich des Speicherns gesteuert werden, flexibel gehalten sein, so daß durch ein Anlegen eines Steuersignals die Auswahleinrichtung 212 gesteuert werden kann, um ein Datenbündel mit einer bestimmten Anzahl von Datenblöcken und einer bestimmten Verzögerung zu verarbeiten.

Unter Bezugnahme auf 5 wird nun ein Prozessorsystem gemäß dem erfindungsgemäßen Konzept erläutert.

Eine zentrale Verarbeitungseinheit 540 umfaßt eine Befehlssignalerzeugungseinrichtung 542, eine Einrichtung 544 zum Erzeugen eines Datenmaskierungssignals und eine Einrichtung 546 zum Erzeugen von Datenbündeln. Ferner umfasst die zentrale Verarbeitungseinheit 540 eine Einrichtung 548 zum Erzeugen eines Taktsignals CK, die über eine Leitung 550 mit einem Eingang 552 der Auswahleinrichtung 512 verbunden ist. Die Befehlssignalerzeugungseinrichtung 542 ist über eine Leitung 532 mit einem Eingang 536 einer Auswahleinrichtung 512 eines Speichers 510 verbunden. Der Speicher 510 weist ferner einen Speicherbereich 514 auf, der über eine Leitung 530 mit einem Ausgang 528 der Auswahleinrichtung 512 verbunden ist. Die Einrichtung 544 zum Erzeugen eines Datenmaskierungssignals ist ferner über eine Leitung 520 mit einem Eingang 522 der Auswahleinrichtung 512 verbunden. Ferner ist die Einrichtung 546 zum Erzeugen von Datenbündeln über eine Leitung 524 mit einem Eingang 526 der Auswahleinrichtung 512 verbunden.

Im Betrieb erzeugt die Befehlssignalerzeugungseinrichtung 542 der zentralen Verarbeitungseinheit 540 ein SCHREIBEN-Signal, das an den Eingang 536 der Auswahleinrichtung 512 angelegt wird. Ferner erzeugt die Einrichtung 544 zum Erzeugen eines Datenmaskierungssignals ein Datenmaskierungssignal, wie es beispielsweise in 3 und 4 gezeigt ist. Bei einem besonders bevorzugten Ausführungsbeispiel ist die Einrichtung 544 zum Erzeugen eines Datenmaskierungssignals eine Einrichtung zum Erzeugen von Adreßbefehlssignalen, wobei die Leitung 520 als eine Adreßbusleitung ausgebildet ist. Folglich wird bei diesem bevorzugten Ausführungsbeispiel das Datenmaskierungssignal als eine Adresse in den Eingang 522 der Auswahleinrichtung 512 eingegeben. Die Einrichtung 546 zum Erzeugen von Datenbündeln erzeugt Datenbündel mit zeitlich sequentiellen Datenblöcken, wobei ein Datenbündel beispielsweise gemäß 3 zwei Datenblöcke oder gemäß 4 vier Datenblöcke aufweisen kann.

Vorzugsweise ist die Einrichtung 544 zum Erzeugen eines Datenmaskierungssignals und die Befehlssignalerzeugungseinrichtung 542 ausgebildet, um das Datenmaskierungssignal zeitgleich mit dem SCHREIBEN-Befehlssignal zu erzeugen. Entsprechend zu den Ausführungsbeispielen gemäß 3 und 4 kann das Datenmaskierungssignal zwei Datenmaskierungssignale DM0, DM1, oder mehrere Datenmaskierungssignale umfassen.

Die Einrichtung 546 zum Erzeugen von Datenbündeln ist vorzugsweise ausgebildet, um die Datenbündel mit einem vorbestimmten Zeitversatz (Latency) bezüglich des SCHREIBEN-Befehlssignals und der Datenmaskierungssignale zu erzeugen, wobei die Verzögerungszeit beispielsweise einen oder zwei Taktzyklen des Taktsignals CK umfassen kann.

Entsprechend zu den vorhergehend erläuterten Ausführungsbeispielen führt die Auswahleinrichtung 512 in Abhängigkeit von dem Datenmaskierungssignal DM und dem Datensignal DQ, das die von der Einrichtung 546 erzeugten Datenbündel aufweist, das Auswahlverfahren durch, um diejenigen Datenblöcke zu erhalten, die in den Speicherbereich 514 geschrieben werden sollen. Nachdem die zum Schreiben erhaltenen Datenblöcke bestimmt sind, werden dieselben über den Ausgang 528 auf die Leitung 530 gestellt und daraufhin zu dem Speicherbereich 514 übertragen, wo sie in den zugeordneten Speicherzellen gespeichert werden.

110
Speicher
112
Auswahleinrichtung
114
Speicherbereich
116
erster Eingang
118
zweiter Eingang
120
Leitung
122
Eingang
124
Leitung
126
Eingang
128
Ausgang
130
Leitung
210
Speicher
212
Auswahleinrichtung
214
Speicherbereich
220
Leitung
220a
Leitung
220b
Leitung
222a
Eingang
222b
Eingang
224
Leitung
226
Eingang
230
Leitung
232
Leitung
234
Leitung
236
Eingang
238
Eingang
510
Speicher
512
Auswahleinrichtung
514
Speicherbereich
522
Eingang
524
Leitung
526
Eingang
528
Ausgang
530
Leitung
532
Leitung
536
Eingang
540
zentrale Verarbeitungseinheit
542
Befehlssignalerzeugungseinrichtung
544
Einrichtung zum Erzeugen eines Datenmaskierungssignals
546
Einrichtung zum Erzeugen von Datenbündeln
548
Einrichtung zum Erzeugen eines Taktsignals
550
Leitung
552
Eingang


Anspruch[de]
Speicher mit folgenden Merkmalen:

einem Speicherbereich (114; 214; 514) zum Speichern von Daten;

einem Eingang (126; 226; 526) zum Empfangen eines Datenbündels mit einer Mehrzahl von zeitlich sequentiellen Datenblöcken, wobei die zeitlich sequentiellen Datenblöcke mit einer vergleichsweise hohen Frequenz übertragbar sind;

einem Eingang (122; 222a, 222b; 522) zum parallelen Empfangen eines ersten Datenmaskierungssignals (DM0) und eines zweiten Datenmaskierungssignals (DM1), die dem Datenbündel zugeordnet sind, und zum Empfangen eines Schreiben-Signals (232), das dem Datenbündel zugeordnet ist, wobei das erste Datenmaskierungssignal (DM0) und das zweite Datenmaskierungssignal (DM1) und das Schreiben-Signal mit einer vergleichsweise niedrigen Frequenz übertragbar sind;

einer Einrichtung (112; 212; 512) zum Erhalten eines Datenblocks der Mehrzahl von zeitlich sequentiellen Datenblöcken des Datenbündels, der in den Speicherbereich (114; 214; 514) zu schreiben ist, abhängig von dem ersten und dem zweiten Datenmaskierungssignal, wobei die Einrichtung (112; 212; 512) zum Erhalten eines Datenblocks ausgebildet ist,

um das Schreiben-Signal, das einem Datenbündel zugeordnet ist, und das erste Datenmaskierungssignal (DM0) und das zweite Datenmaskierungssignal (DM1), die dem Datenbündel zugeordnet sind, zu verarbeiten, und

um für das Datenbündel in Abhängigkeit von einem Zustand des ersten Datenmaskierungssignals (DM0) eine erste Menge von zeitlich sequentiellen Datenblöcken des Datenbündels, die in den Speicherbereich (114; 214; 514) zu schreiben ist, zu erhalten oder nicht zu erhalten und abhängig von einem Zustand des zweiten Datenmaskierungssignals (DM1) eine zweite Menge von auf die erste Menge folgenden zeitlich sequentiellen Datenblöcken des Datenbündels, die in den Speicherbereich (114; 214; 514) zu schreiben ist, zu erhalten oder nicht zu erhalten, wobei die erste Menge und die zweite Menge einen oder mehrere Datenblöcke aufweisen; und

einer Einrichtung (230) zum Schreiben der erhaltenen Menge in den Speicherbereich (114; 214; 514), wobei eine nicht erhaltene Menge nicht in den Speicherbereich geschrieben wird.
Speicher nach Anspruch 1, bei dem das Datenbündel zwei oder vier Datenblöcke aufweist. Speicher nach Anspruch 1 oder 2, bei dem das Datenbündel zwei zeitlich sequentielle Datenblöcke aufweist und die erste Menge von zeitlich sequentiellen Datenblöcken der zeitlich frühere Datenblock des Datenbündels ist und die zweite Menge von zeitlich sequentiellen Datenblöcken der zeitlich spätere Datenblock des Datenbündels ist. Speicher nach Anspruch 1 oder 2, bei dem das Datenbündel vier zeitlich sequentielle Datenblöcke aufweist, und die erste Menge von zeitlich sequentiellen Datenblöcken die zeitlich gesehen ersten zwei Datenblöcke des Datenbündels umfaßt und die zweite Menge von zeitlich sequentiellen Datenblöcken die zeitlich gesehen dritten und vierten Datenblöcke des Datenbündels umfaßt. Speicher nach einem der Ansprüche 1 bis 4, bei dem das erste und das zweite Datenmaskierungssignal als Adreß-Signale ausgebildet sind. Speicher nach einem der Ansprüche 1 bis 5, bei dem das Datenbündel mit einer Zeitverzögerung bezüglich des ersten und des zweiten Datenmaskierungssignals empfangen wird, und wobei die Einrichtung (112; 212; 512) zum Erhalten eines Datenblocks eine Verzögerungsschaltung aufweist, um abhängig von dem ersten und dem zweiten Datenmaskierungssignal einen Datenblock der Mehrzahl von zeitlich sequentiellen Datenblöcken des Datenbündels, der in den Speicherbereich zu schreiben ist, zu erhalten. Speicher nach einem der Ansprüche 1 bis 6, bei dem der Speicherbereich (114; 214; 514) ein RAM-Speicherbereich oder DRAM-Speicherbereich ist. Speicher nach Anspruch 1, bei dem eine Anzahl von Bits eines Datenblocks gleich einer Anzahl von Bits einer Datenbusleitung ist. Speicher nach Anspruch 1, bei dem ein Datenblock 8 Bits oder in einem × 16-Modus 16 Bits aufweist. Speicher nach Anspruch 1, bei dem der Eingang (126) zum Empfangen eines Datenbündels mit einer Datenleitung (124) gekoppelt ist, um die Bits eines Datenblocks des Datenbündels parallel zu empfangen. Speicher nach Anspruch 1, bei dem das erste Datenmaskierungssignal (DM0) und das zweite Datenmaskierungssignal (DM1) und das Schreiben-Signal, die einem Datenbündel zugeordnet sind, zeitgleich an dem Eingang (122) auftreten, und bei dem die Einrichtung (112; 212; 512) zum Erhalten ausgebildet ist, um das erste Datenmaskierungssignal (DM0) und das zweite Datenmaskierungssignal (DM1) und das Schreiben-Signal für ein Datenbündel zeitgleich abzutasten. Speicher nach Anspruch 1, bei dem eine Pulsbreite des ersten Datenmaskierungssignals (DM0) und des zweiten Datenmaskierungssignals (DM1) größer als eine Pulsbreite eines Datensignals ist, mit dem die Datenblöcke übertragen werden. Speicher nach Anspruch 1, bei dem die Einrichtung zum Erhalten Zeitversatzvorrichtungen aufweist, in die das erste Datenmaskierungssignal (DM0) oder das zweite Datenmaskierungssignal (DM1) eingebbar sind, wobei das erste Datenmaskierungssignal (DM0) zur Blockierung der ersten früheren Menge in eine Zeitversatzvorrichtungen eingegeben wird, die eine kürzere Verzögerungszeit liefert als für ein Blockieren der zweiten späteren Menge erforderlich ist. Speicher nach Anspruch 1, bei dem zeitlich aufeinanderfolgende Datenblöcke eines Datenbündels aufeinanderfolgenden Speicherzellen einer gleichen Zeile des Speichers zugeordnet sind, wobei eine Spaltenadressierung für das Datenbündel nur einmal aktiviert wird oder bei dem zeitlich aufeinanderfolgende Datenblöcke eines Datenbündels aufeinanderfolgenden Speicherzellen einer gleichen Spalte des Speichers zugeordnet sind, wobei eine Zeilenadressierung für das Datenbündel nur einmal aktiviert wird. Prozessorsystem mit folgenden Merkmalen einem Speicher nach einem der Ansprüche 1 bis 14; und

einer zentralen Verarbeitungseinheit (540) mit folgenden Merkmalen:

einer Einrichtung (546) zum Erzeugen eines Datenbündels mit einer Mehrzahl von zeitlich sequentiellen Datenblöcken; und

einer Einrichtung (544) zum Erzeugen eines ersten und zweiten Datenmaskierungssignals, die dem Datenbündel zugeordnet sind.
Prozessorsystem nach Anspruch 15, bei dem die Einrichtung zum Erzeugen (544) eines ersten und zweiten Datenmaskierungssignals eine Einrichtung zum Erzeugen eines Adreß-Signals ist. Prozessorsystem nach Anspruch 15 oder 16, bei dem die zentrale Verarbeitungseinheit (540) ferner eine Befehlssignalerzeugungseinrichtung (542) aufweist, die ausgebildet ist, um das Schreiben-Befehlssignal zu erzeugen, und wobei die Einrichtung (544) zum Erzeugen eines ersten und zweiten Datenmaskierungssignals ausgebildet ist, um das erste und zweite Datenmaskierungssignal zeitgleich mit dem Schreiben-Befehlssignal zu erzeugen. Prozessorsystem nach einem der Ansprüche 15 bis 17, bei dem die zentrale Verarbeitungseinheit (540) ferner eine Einrichtung (548) zum Erzeugen eines Taktsignals aufweist, wobei die Einrichtung zum Erzeugen von Datenbündeln ausgebildet ist, um das Datenbündel mit einer zeitlichen Verzögerung von N Taktsignalzyklen bezüglich des ersten und zweiten Datenmaskierungssignals zu erzeugen. Verfahren zum Durchführen von Schreiboperationen auf einen Speicherbereich (114; 214; 514) mit folgenden Schritten:

Paralleles Empfangen eines ersten Datenmaskierungssignals (DM0) und eines zweiten Datenmaskierungssignals (DM1), wobei die zeitlich sequentiellen Datenblöcke mit einer vergleichsweise hohen Frequenz übertragbar sind;

Empfangen eines Datenbündels mit einer Mehrzahl von zeitlich sequentiellen Datenblöcken, und Empfangen eines Schreiben-Signals (232), das dem Datenbündel zugeordnet ist, wobei das erste Datenmaskierungssignal (DM0) und das zweite Datenmaskierungssignal (DM1) und das Schreiben-Signal mit einer vergleichsweise niedrigen Frequenz übertragbar sind;

Verarbeiten des Schreiben-Signals, das einem Datenbündel zugeordnet ist, und des ersten Datenmaskierungssignals (DM0) und des zweiten Datenmaskierungssignals (DM1), die dem Datenbündel zugeordnet sind,

Erhalten einer ersten Menge von zeitlich sequentiellen Datenblöcken des Datenbündels, die in den Speicherbereich (114; 214; 514) zu schreiben ist, oder nicht abhängig von einem Zustand des ersten Datenmaskierungssignals (DM0) und Erhalten einer zweiten Menge von zeitlich sequentiellen Datenblöcken des Datenbündels, die in den Speicherbereich (114; 214; 514) zu schreiben ist, oder nicht abhängig von einem Zustand des zweiten Datenmaskierungssignals (DM1) wobei die erste Menge und die zweite Menge einen oder mehrere Datenblöcke aufweisen; und

Schreiben der erhaltenen Menge in den Speicherbereich (114; 214; 514), wobei eine nicht erhaltene Menge nicht in den Speicherbereich geschrieben wird.






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