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Dokumentenidentifikation DE102005045311B4 10.05.2007
Titel Halbleiterspeicher, insbesondere Halbleiterspeicher mit Leseverstärker und Bitleitungs-Schalter
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Proell, Manfred, 84405 Dorfen, DE;
Schröder, Stephan, Dr., 81543 München, DE;
Graf, Tobias, Dr., 85579 Neubiberg, DE;
Kliewer, Jörg, Dr., 81737 München, DE
Vertreter Bosch, Graf von Stosch, Jehle Patentanwaltsgesellschaft mbH, 80639 München
DE-Anmeldedatum 22.09.2005
DE-Aktenzeichen 102005045311
Offenlegungstag 05.04.2007
Veröffentlichungstag der Patenterteilung 10.05.2007
Veröffentlichungstag im Patentblatt 10.05.2007
IPC-Hauptklasse G11C 7/06(2006.01)A, F, I, 20051017, B, H, DE
IPC-Nebenklasse G11C 11/4091(2006.01)A, L, I, 20051017, B, H, DE   G11C 11/4076(2006.01)A, L, I, 20051017, B, H, DE   G11C 7/12(2006.01)A, L, I, 20051017, B, H, DE   G11C 7/22(2006.01)A, L, I, 20051017, B, H, DE   G11C 8/18(2006.01)A, L, I, 20051017, B, H, DE   
Zusammenfassung Die Erfindung betrifft ein Verfahren zum Betreiben eines Halbleiterspeichers, sowie einen Halbleiterspeicher mit mindestens einem Leseverstärker (5a), und einer Einrichtung (10a) zum Zu- oder Abschalten des Leseverstärkers (5a) zu oder von mindestens einer Leitung (11a, 11b), wobei die Einrichtung (10a) beim Zuschalten des Leseverstärkers (5a) zu der Leitung (11a, 11b) abhängig vom jeweiligen Betriebsmodus des Halbleiterspeichers unterschiedlich lang und/oder unterschiedlich stark in einen leitfähigen Zustand gebracht wird.

Beschreibung[de]

Die Erfindung betrifft einen Halbleiterspeicher, insbesondere einen DRAM (Dynamic Random Access Memory).

Das Speicherfeld eines DRAMs besteht aus Zeilen (bzw. einer Vielzahl von Wortleitungen), und Spalten (bzw. einer Vielzahl von Bitleitungen).

In DRAMs sind die Speicherzellen, die im wesentlichen aus Kondensatoren bestehen, an Bitleitungen angeschlossen, um einen aus einer Speicherzelle auszulesenden Datenwert oder einen in eine Speicherzelle einzulesenden Datenwert zu übertragen. Beim Auslesen einer Speicherzelle („Lese-Vorgang") wird durch Aktivierung einer Wortleitung ein mit dem Kondensator einer Speicherzelle verbundener Zugriffstransistor durchgeschaltet und es wird der in dem Kondensator gespeicherte Ladungszustand an die Bitleitung angelegt. Dabei wird die Kondensator-Ladung auf die Kapazität der Zelle, und der Bitleitung aufgeteilt; entsprechend dem Verhältnis dieser beiden Kapazitäten (Transfer-Ratio) kommt es zu einer mehr oder weniger starken Auslenkung der Bitleitungsspannung.

Danach wird das vom Kondensator kommende schwache Signal durch einen Leseverstärker verstärkt (z.B. durch einen primary sense amplifier – SA). Der Leseverstärker weist komplementäre Signaleingänge auf. Die mit diesen Signaleingängen verbundenen Bitleitungen werden als Bitleitung und komplementäre Bitleitung bezeichnet.

In heutigen DRAMs werden die Leseverstärker in der Regel geteilt verwendet, um Chipfläche zu sparen. Dabei wird ein Leseverstärker sowohl beim Auslesen von links als auch rechts entlang einer Bitleitung neben dem Leseverstärker angeordneten Speicherzellen verwendet (d.h. zum Auslesen von sowohl in einem links als auch rechts von dem Leseverstärker befindlichen Zellenfeld-Block des Speicherfelds angeordneten Speicherzellen).

Hierbei sind jeweils eine Vielzahl von Leseverstärkern nebeneinanderliegend in einem entsprechenden zwischen zwei den Leseverstärkern zugeordneten Zellenfeld-Blöcken liegenden Leseverstärker-Streifen angeordnet.

Vor dem Auslesen der Speicherzellen werden die entsprechenden Bitleitungsabschnitte, d.h. die entsprechenden Abschnitte der nichtkomplementären Bitleitung und der komplementären Bitleitung durch sogenannte Precharge/Equalize-Schaltungen, die mit den Bitleitungen verbunden sind, auf ein gleiches Potential vorgeladen, das der Hälfte der Spannung einer Bitleitung im H-Zustand entspricht (= VBLH/2). Dadurch wird sichergestellt, daß vor dem Auslesen keine Unterschiede zwischen dem Potential eines Abschnitts der Bitleitung und des ihm zugeordneten Abschnitts der komplementären Bitleitung auftreten, die die geringe von dem Kondensator einer Speicherzelle beim Auslesen auf die Bitleitung übertragene Ladungsmenge überlagern oder verfälschen könnten. Unmittelbar vor dem Auslesen der Speicherzellen werden dann die Precharge/Equalize-Schaltungen, die mit den Bitleitungsabschnitten, die mit der auszulesenden Speicherzelle und dem Leseverstärker verbindbar sind abgeschaltet.

Bekannte DRAMs umfassen darüber hinaus Isolationstransistoren, die dazu dienen, den Leseverstärker beim Auslesen der Zellen von der Seite abzukoppeln, die nicht ausgelesen werden soll (d.h. zum Abkoppeln entweder des links oder des rechts vom Leseverstärker befindlichen Zellenfeld-Blocks).

Das eigentliche Auslesen der Speicherzelle wird kurz darauf dadurch eingeleitet, daß an einer entsprechenden Wortleitung angelegte Wortleitungssignale die mit den Speicherkondensatoren verbundenen Zugriffstransistoren durchschalten.

Jede Wortleitung ist jeweils einem bestimmten Zellenfeld-Block der o.g. Speicherfeld-Blöcke zugeordnet, und sorgt bei ihrer Aktivierung für die Bewertung sämtlicher Bitleitungen des der Wortleitung zugeordneten Zellenfeld-Blocks durch die entsprechenden Leseverstärker.

Darauf wird mit Hilfe einer an das DRAM übergebenen Bitleitungsadresse jeweils einer der im entsprechenden Leseverstärker-Streifen angeordneten Leseverstärker ausgewählt, indem ein dem ausgewählten Leseverstärker zugeordneter Bitleitungs-Schalter (CSL-Gate) in einen leitenden, d.h. geöffneten Zustand gebracht wird.

Daraufhin wird die von dem ausgewählten Leseverstärker verstärkte, an den jeweiligen Bitleitungsabschnitten anliegende Potentialdifferenz über den Bitleitungs-Schalter (CSL-Gate), und entsprechende LDQ- und MDQ-Leitungen an einen weiteren Leseverstärker weitergeleitet (z.B. an einen secondary sense amplifier – SSA).

Dieser bewertet das empfangene Signal, und leitet ein – entsprechend verstärktes – Signal an entsprechende Anschlüsse (DQ) des DRAMs weiter.

Umgekehrt wird beim Einlesen bzw. Schreiben von Daten in das DRAM („Schreib-Vorgang") ein an entsprechenden Anschlüssen (DQ) des DRAMs anliegendes Signal durch den o.g. weiteren Leseverstärker (secondary sense amplifier – SSA) entsprechend verstärkt, und über die MDQ- und LDQ-Leitungen an einen durch eine entsprechende Bitleitungsadresse ausgewählten, in einem der o.g. Leseverstärker-Streifen liegenden Leseverstärker (primary sense amplifier – SA) weitergeleitet.

Die Auswahl des Leseverstärkers erfolgt wiederum dadurch, daß der dem ausgewählten Leseverstärker zugeordnete Bitleitungs-Schalter (CSL-Gate) in einen leitenden, d.h. geöffneten Zustand gebracht wird.

Der geöffnete Bitleitungs-Schalter (CSL-Gate) schaltet das vom SSA verstärkte Signal auf den bereits mit den Vorgänger-Daten der Zelle verstärkten, ausgewählten Leseverstärker (primary sense amplifier – SA); das ggf. notwendige Überschreiben der Vorgänger-Daten setzt voraus, daß der dem ausgewählten Leseverstärker zugeordnete Bitleitungs-Schalter (CSL-Gate) sich in einem möglichst niederohmigen Zustand befindet.

Andererseits muß beim oben beschriebenen – umgekehrten – Fall des Auslesens von Daten („Lese-Vorgang") sichergestellt sein, daß die auf vordefiniertem Potential befindlichen LDQ- und MDQ-Leitungen den jeweils ausgewählten Leseverstärker (primary sense amplifier – SA) nicht soweit beeinflussen, daß die ursprüngliche Zellinformation kippt.

Für diesen Fall darf der dem jeweils ausgewählten Leseverstärker (primary sense amplifier – SA) zugeordnete, geöffnete Bitleitungs-Schalter (CSL-Gate) nicht zu niederohmig sein.

In der Druckschrift: Takashima, D; Nakano, H.: „A cell transistor scalable DRAM array architecture", IEEE Journal of Solid-State Circuits, Bd. 37, Nr. 5, Mai 2002, Seiten 587–591 ist eine Bitleitung gezeigt, an welche mehrere Speicherzellen angeschlossen sind. Die Bitleitung ist über einen Sense Amplifier und einen – über ein CSL-Steuersignal gesteuerten – Bitleitungs-Schalter an eine DQ-Leitung angeschlossen. Das Lesen/Schreiben von Daten erfolgt in drei Schritten: (1) Lesen, (2) Schreiben einer „1" in alle Speicherzellen, (3) Schreiben einer „0" in jeweils ausgewählte Speicherzellen. Hierbei werden entsprechende, zwischen dem Sense Amplifier und der Bitleitung vorgesehene Isolationstransistoren in entsprechende, unterschiedlich stark leitfähige Zustände gebracht. Ziel ist es, „Stress Bias" zu verringern.

Aus der DE 102 58 168 B4 ist ein Halbleiterspeicher mit einem Leseverstärker, und einem Bitleitungs-Schalter (CSL-Gate) bekannt zum Zu- oder Abschalten des Leseverstärkers zu oder von mindestens einer Leitung, wobei der Bitleitungs-Schalter (CSL-Gate) beim Zuschalten des Leseverstärkers zu der Leitung in einen leitfähigen Zustand gebracht wird. Der Bitleitungs-Schalter wird beim Zuschalten des Leseverstärkers zu der Leitung in einem Lese-Modus des Halbleiterspeichers in einen gleich stark leitfähigen Zustand gebracht, wie beim Zuschalten des Leseverstärkers zu der Leitung in einem Schreib-Modus des Halbleiterspeichers.

Die Aufgabe der Erfindung besteht daher darin, einen gegenüber herkömmlichen Halbleiterspeichern verbesserten Halbleiterspeicher zur Verfügung zu stellen, der insbesondere besser als herkömmliche Halbleiterspeicher an den jeweiligen Betriebmodus, z.B. „Lesen" oder „Schreiben", angepaßt ist.

Die o.g. und/oder weitere Aufgaben wird durch den Gegenstand des Anspruchs 1 gelöst. Vorteilhafte Ausführungsformen der Erfindung sind in den Unteransprüchen angegeben.

Bei einer bevorzugten Ausgestaltung wird beim Zuschalten des Leseverstärkers zu der Leitung der Leseverstärker mit einem weiteren Leseverstärker verbunden, insbesondere mit einem secondary sense amplifier.

Nachfolgend wird die Erfindung anhand der in der Zeichnung dargestellten Ausführungsbeispiele näher erläutert. Es zeigen

1 einen für die Erfindung relevanten Ausschnitt aus einem DRAM;

2 ein Signaldiagramm verschiedener Signale, die beim Ein- und Auslesen von Daten in oder aus einer Speicherzelle des in der 1 dargestellten DRAMs relevant sind, insbesondere eines einem Bitleitungs-Schalter bei einem Schreib- bzw. einem Lese-Vorgang zugeführten Steuersignals CL;

3 ein Signaldiagramm verschiedener Signale, die beim Ein- und Auslesen von Daten in oder aus einer Speicherzelle des in der 1 dargestellten DRAMs relevant sind, insbesondere eines einem Bitleitungs-Schalter gemäß einem alternativen Ausführungsbeispiel bei einem Schreib- bzw. einem Lese-Vorgang zugeführten Steuersignals CL;

4 eine schematische Detaildarstellung einer ersten beispielhaften Ausgestaltung einer bei dem DRAM gemäß 1 verwendbaren Bitleitungs-Dekoder-Endstufe; und

5 eine schematische Detaildarstellung einer zweiten, alternativen, beispielhaften Ausgestaltung einer bei dem DRAM gemäß 1 verwendbaren Bitleitungs-Dekoder-Endstufe.

In dem in der 1 dargestellten Ausschnitt aus einem DRAM sind mehrere Zellenfeld-Blöcke 1a, 1b gezeigt, in denen jeweils – in einer Vielzahl von Zeilen und Spalten liegend – eine Vielzahl von Speicherzellen (hier nicht dargestellt) angeordnet sind.

Durch jeden Zellenfeld-Block 1a, 1b verlaufen jeweils parallel zueinander eine Vielzahl von Wortleitungen 2, und – ebenfalls jeweils parallel zueinander, und senkrecht zu den Wortleitungen 2 – eine Vielzahl von Bitleitungen 3a, 3b.

Wie aus 1 hervorgeht liegt zwischen je zwei Zellenfeld-Blöcken 1a, 1b jeweils ein Leseverstärker-Streifen 4 (SA-Streifen), welcher eine Vielzahl von – in einer Reihe nebeneinanderliegenden – Leseverstärkern 5a, 5b, 5c, 5d aufweist (hier: eine Vielzahl von primary sense amplifiern – SA).

Wie im folgenden noch genauer erläutert wird, können die Speicherzellen, die im wesentlichen aus Kondensatoren bestehen, jeweils an entsprechende Bitleitungen 3a, 3b angeschlossen werden, um einen aus einer Speicherzelle auszulesenden Datenwert oder einen in eine Speicherzelle einzulesenden Datenwert zu übertragen. Beim Auslesen einer Speicherzelle („Lese-Vorgang" (READ)) wird durch Aktivierung einer entsprechenden Wortleitung 2 ein mit dem Kondensator einer Speicherzelle verbundener Zugriffstransistor (hier nicht dargestellt) durchgeschaltet und es wird der in dem Kondensator gespeicherte Ladungszustand an eine entsprechende Bitleitung 3a, 3b angelegt.

Danach wird das vom Kondensator kommende schwache Signal durch einen der o.g. Leseverstärker 5a, 5b, 5c, 5d verstärkt.

Wie aus 1 hervorgeht (dort veranschaulicht anhand des Leseverstärkers 5a), weist jeder der Leseverstärker 5a, 5b, 5c, 5d jeweils zwei komplementäre Signalein-/ausgänge 6, 7 auf, wobei jeweils ein erster der Signalein-/ausgänge 6 mit einer ersten Bitleitung 3a eines Bitleitungs-Paars 3 verbunden ist, und jeweils ein zweiter der Signalein-/ausgänge 7 mit einer zweiten, komplementären Bitleitung 3b des Bitleitungs-Paars 3.

Die Leseverstärker 5a, 5b, 5c, 5d sind sog. „geteilte" Leseverstärker: Die Leseverstärker 5a, 5b, 5c, 5d werden sowohl beim Auslesen von in den links als auch in den rechts von den Leseverstärkern 5a, 5b, 5c, 5d befindlichen Zellenfeld-Blöcken 1a, 1b angeordneten Speicherzellen verwendet.

Vor dem Auslesen der Speicherzellen werden die entsprechenden Bitleitungsabschnitte, d.h. die entsprechenden Abschnitte der nichtkomplementären Bitleitung 3a und der komplementären Bitleitung 3b durch eine (hier nicht gezeigte) Precharge/Equalize-Schaltung, die mit den Bitleitungen 3a, 3b verbunden ist, auf ein gleiches Potential vorgeladen, das der Hälfte der Spannung einer Bitleitung im H-Zustand entspricht (= VBLH/2). Dadurch wird sichergestellt, daß vor dem Auslesen keine Unterschiede zwischen dem Potential eines Abschnitts der Bitleitung 3a und des ihm zugeordneten Abschnitts der komplementären Bitleitung 3b auftreten, die die geringe von dem Kondensator einer Speicherzelle beim Auslesen auf die entsprechende Bitleitung übertragene Ladungsmenge überlagern oder verfälschen könnten. Unmittelbar vor dem Auslesen der Speicherzellen wird dann die Precharge/Equalize-Schaltung, die mit den Bitleitungsabschnitten, die mit der auszulesenden Speicherzelle und dem Leseverstärker 5a, 5b, 5c, 5d verbindbar ist abgeschaltet.

Zwischen den Leseverstärkern 5a, 5b, 5c, 5d (bzw. den o.g. Leseverstärker-Signalein-/ausgängen 6, 7) und den Bitleitungen 3a, 3b sind jeweils entsprechende Isolationstransistoren vorgesehen (hier nicht gezeigt), die dazu dienen, die Leseverstärker 5a, 5b, 5c, 5d beim Auslesen der Zellen von der Seite abzukoppeln, die nicht ausgelesen werden soll (d.h. zum Abkoppeln entweder des links oder des rechts der Leseverstärker 5a, 5b, 5c, 5d befindlichen Zellenfeld-Blocks 1a, 1b, bzw. der entsprechenden Bitleitungen 3a, 3b von den jeweiligen Leseverstärkern 5a, 5b, 5c, 5d).

Als Isolationstransistoren können z.B. entsprechende NMOS-FETs verwendet werden, deren Source-Drain-Strecken die Verbindung zwischen den Bitleitungen 3a, 3b, und dem jeweils zugeordneten Leseverstärker 5a unterbrechen können, um die entsprechende Seite des Leseverstärkers 5a beim Auslesen und/oder Beschreiben der auf der jeweils anderen Seite des Leseverstärkers 5a liegenden Speicherzellen von den Bitleitungen 3a, 3b abzukoppeln.

Die Gateanschlüsse der o.g. NMOS-FETs können miteinander verbunden sein, und jeweils gemeinsam über eine entsprechende Steuerspannung ISOL (bei den links vom Leseverstärker 5a angeordneten Isolationstransistoren) bzw. eine Steuerspannung ISOR (bei den rechts vom Leseverstärker 5a angeordneten Isolationstransistoren) angesteuert werden.

Bei den Leseverstärkern 5a, 5b, 5c, 5d kann es sich im Prinzip um beliebige, im Stand der Technik verwendete Leseverstärker handeln, z.B. um Leseverstärker der in dem Buch „VLSI Memory Chip Design" von Kiyoo Itoh, Springer-Verlag, Berlin, Heidelberg, New York, 2001 auf den Seiten 15–17 beschriebenen Art, beispielsweise um zwei NMOS-FETs und zwei PMOS-FETs aufweisende Leseverstärker (wobei die NMOS-FETs und PMOS-FETs nach Art eines Flip-Flops zusammengeschaltet sein können), etc., etc.

Wie aus 1 weiter hervorgeht, können die Leseverstärker 5a, 5b, 5c, 5d über entsprechende Bitleitungs-Schalter 10a, 10b, 10c, 10d (CSL-Gates) mit entsprechenden LDQ-Leitungen 11a, 11b verbunden werden (genauer: ein erster, weiterer Leseverstärker-Signalein-/ausgang 8 der Leseverstärker 5a, 5b, 5c, 5d jeweils mit einer ersten LDQ-Leitung 11a eines LDQ-Leitungs-Paares 11, und ein zweiter, weiterer, komplementärer Leseverstärker-Signalein-/ausgang 9 der Leseverstärker 5a, 5b, 5c, 5d jeweils mit einer zweiten, komplementären LDQ-Leitung 11b des LDQ-Leitungs-Paares 11).

Jeder Bitleitungs-Schalter 10a, 10b, 10c, 10d (CSL-Gate) kann – wie in 1 dargestellt ist – z.B. jeweils zwei entsprechende NMOS-FETs aufweisen, deren Source-Drain-Strecken – in einem leitenden Zustand des Bitleitungs-Schalters 10a, 10b, 10c, 10d – die LDQ-Leitung 11a, und den ersten, weiteren Leseverstärker-Signalein-/ausgang 8, bzw. die komplementäre LDQ-Leitung 11b, und den zweiten, weiteren, komplementären Leseverstärker-Signalein-/ausgang 9 elektrisch leitend verbinden (und in einem nicht-leitenden Zustand des Bitleitungs-Schalters 10a, 10b, 10c, 10d die LDQ-Leitungen 11a, 11b elektrisch von den weiteren Leseverstärker-Signalein-/ausgängen 8, 9 isolieren bzw. abkoppeln).

Die Gateanschlüsse der NMOS-FETs der jeweiligen Bitleitungs-Schalter 10a, 10b, 10c, 10d sind miteinander verbunden, und jeweils gemeinsam an eine entsprechende Bitleitungs-Steuerleitung 12a, 12b, 12c, 12d angeschlossen.

Wie im folgenden noch genauer erläutert wird, sind die Bitleitungs-Steuerleitungen 12a, 12b, 12c, 12d an einen Bitleitungs-Dekoder angeschlossen (bzw. an jeweilige Endstufen 13a, 13b, 13c, 13d des Bitleitungs-Dekoders).

Abhängig von einem durch die jeweilige Bitleitungs-Dekoder-Endstufe 13a, 13b, 13c, 13d an der jeweiligen Bitleitungs-Steuerleitung 12a, 12b, 12c, 12d jeweils angelegten Steuersignal CSL0, CSL1, CSL2, CSL3 kann – wie im folgenden noch genauer erläutert wird – der jeweilige Bitleitungs-Schalter 10a, 10b, 10c, 10d (bzw. genauer: die NMOS-FETs des jeweiligen Bitleitungs-Schalters 10a, 10b, 10c, 10d) in einen leitenden (oder genauer: jeweils in einen von mehreren, verschieden stark leitenden (s.u.)), oder in einen nicht-leitenden Zustand versetzt werden.

Wie aus 1 weiter hervorgeht, können die LDQ-Leitungen 11a, 11b über einen entsprechenden MDQ-Schalter 14 mit entsprechenden MDQ-Leitungen 15a, 15b verbunden werden (genauer: die erste LDQ-Leitung 11a des LDQ-Leitungs-Paares 11 mit einer ersten MDQ-Leitung 15a eines MDQ-Leitungs-Paares 15, und die zweite, komplementäre LDQ-Leitung 11b mit einer zweiten, komplementären MDQ-Leitung 15b des MDQ-Leitungs-Paares 15).

Der MDQ-Schalter 14 kann – wie in 1 dargestellt ist – z.B. jeweils zwei entsprechende NMOS-FETs aufweisen, deren Source-Drain-Strecken – in einem leitenden Zustand des MDQ-Schalters 14 – die erste LDQ-Leitung 11a, und die erste MDQ-Leitung 15a, bzw. die zweite, komplementäre LDQ-Leitung 11b, und die zweite, komplementäre MDQ-Leitung 15b elektrisch leitend verbinden (und in einem nicht-leitenden Zustand des MDQ-Schalters 14 die LDQ-Leitungen 11a, 11b elektrisch von den MDQ-Leitungen 15a, 15b isolieren bzw. abkoppeln).

Die Gateanschlüsse der NMOS-FETs des MDQ-Schalters 14 sind miteinander verbunden, und jeweils gemeinsam an eine entsprechende MDQ-Schalter-Steuerleitung 16 angeschlossen.

Abhängig von einem an der MDQ-Schalter-Steuerleitung 16 anliegenden Steuersignal kann der MDQ-Schalter 14 (bzw. genauer: die NMOS-FETs des MDQ-Schalters 14) in einen leitenden, oder in einen nicht-leitenden Zustand versetzt werden.

Die MDQ-Leitungen 15a, 15b sind an einen weiteren Leseverstärker 17 angeschlossen (hier: an einen secondary sense amplifier – SSA).

Dabei ist die erste MDQ-Leitung 15a mit einem ersten Leseverstärker-Signalein-/ausgang des weiteren Leseverstärkers 17 verbunden, und die zweite, komplementäre MDQ-Leitung 15b mit einem zweiten, komplementären Leseverstärker-Signalein-/ausgang des weiteren Leseverstärkers 17.

Entsprechende, weitere Signalein-/ausgänge 18 des weiteren Leseverstärkers können – wie in 1 schematisch veranschaulicht – an entsprechende externe Daten-Anschlüsse (DQ-Pads bzw. -Pins) des DRAMs angeschlossen sein.

Das Auslesen einer entsprechenden Speicherzelle („Lese-Vorgang") kann dadurch eingeleitet werden, daß an einer entsprechenden Wortleitung 2 angelegte Wortleitungssignale die mit den jeweiligen Speicherkondensatoren verbundenen Zugriffstransistoren durchschalten.

Jede Wortleitung 2 ist jeweils einem bestimmten Zellenfeld-Block 1a der o.g. Zellenfeld-Blöcke 1a, 1b zugeordnet, und sorgt bei ihrer Aktivierung für die Bewertung sämtlicher Bitleitungen 3a, 3b des der Wortleitung 2 zugeordneten Zellenfeld-Blocks 1a, 1b durch die entsprechenden Leseverstärker 5a, 5b, 5c, 5d.

Darauf wird mit Hilfe einer an das DRAM übergebenen Bitleitungsadresse jeweils einer der im entsprechenden Leseverstärker-Streifen 4 angeordneten Leseverstärker 5a, 5b, 5c, 5d ausgewählt, indem der dem ausgewählten Leseverstärker 5a, 5b, 5c, 5d (z.B. dem Leseverstärker 5a) zugeordnete Bitleitungs-Schalter 10a, 10b, 10c, 10d (z.B. der Bitleitungs-Schalter 10a) von einem nicht-leitenden, geschlossenen in einen leitenden, d.h. geöffneten Zustand gebracht wird (hier: in einen von mehreren möglichen, jeweils unterschiedlich weit offenen bzw. unterschiedlich stark leitenden Zuständen, s.u.).

Hierzu wechselt – wie in 2 beispielhaft veranschaulicht ist – das an der dem jeweiligen Bitleitungs-Schalter 10a, 10b, 10c, 10d (z.B. dem Bitleitungs-Schalter 10a) zugeordneten Bitleitungs-Steuerleitung 12a, 12b, 12c, 12d (z.B. der Bitleitungs-Steuerleitung 12a) anliegende Steuersignal CSL0, CSL1, CSL2, CSL3 (z.B. das Steuersignal CSL0) – veranlaßt durch die jeweilige Bitleitungs-Dekoder-Endstufe 13a, 13b, 13c, 13d (z.B. die Bitleitungs-Dekoder-Endstufe 13a) – von einem ersten (z.B. logisch niedrigen) Zustand, d.h. z.B. einer ersten Spannungshöhe V0, in einen zweiten, z.B. logisch hohen Zustand (von mehreren möglichen, unterschiedlichen logisch hohen Zuständen (s.u.)), d.h. z.B. zu einer zweiten Spannungshöhe V1,1. Daraufhin wird die von dem ausgewählten Leseverstärker 5a, 5b, 5c, 5d (z.B. dem Leseverstärker 5a) verstärkte, an den jeweiligen Bitleitungsabschnitten anliegende Potentialdifferenz über den entsprechenden Bitleitungs-Schalter 10a, 10b, 10c, 10d (z.B. den Bitleitungs-Schalter 10a) an die o.g. LDQ-Leitungen 11a, 11b weitergeleitet, und dann über den mittels eines entsprechenden, an die MDQ-Schalter-Steuerleitung 16 angelegten Steuersignals in einen geöffneten, leitenden Zustand gebrachten MDQ-Schalter 14 an die MDQ-Leitungen 15a, 15b, und an den weiteren Leseverstärker 17 (secondary sense amplifier – SSA).

Dieser bewertet das empfangene Signal, und leitet über die Signalein-/ausgänge 18 ein – entsprechend verstärktes – Signal an die externe Daten-Anschlüsse (DQ-Pads bzw. -Pins) des DRAMs weiter.

Umgekehrt wird beim Einlesen bzw. Schreiben von Daten in das DRAM („Schreib-Vorgang" (WRITE)) ein an den o.g. externen Daten-Anschlüssen (DQ-Pads bzw. -Pins) anliegendes Signal durch den o.g. weiteren Leseverstärker 17 (secondary sense amplifier – SSA) entsprechend verstärkt, und über die MDQ-Leitungen 15a, 15b, und über den mittels eines entsprechenden, an die MDQ-Schalter-Steuerleitung 16 angelegten Steuersignals in einen geöffneten, leitenden Zustand gebrachten MDQ-Schalter 14 an die LDQ-Leitungen 11a, 11b weitergeleitet, und an einen durch eine entsprechende Bitleitungsadresse ausgewählten Leseverstärker 5a, 5b, 5c, 5d (z.B. den Leseverstärker 5a).

Die Auswahl des entsprechenden Leseverstärkers 5a, 5b, 5c, 5d (z.B. des Leseverstärkers 5a) erfolgt – wiederum – dadurch, daß der dem ausgewählten Leseverstärker 5a, 5b, 5c, 5d (z.B. dem Leseverstärker 5a) zugeordnete Bitleitungs-Schalter 10a, 10b, 10c, 10d (z.B. der Bitleitungs-Schalter 10a) von einem nicht-leitenden, geschlossenen in einen leitenden, d.h. geöffneten Zustand gebracht wird (hier: in einen im Vergleich zum „Lese-Vorgang" (READ) unterschiedlich weit offenen bzw. unterschiedlich stark leitenden Zustand, insbesondere in einen im Vergleich zum „Lese-Vorgang" (READ) weiter offenen bzw. stärker leitenden, niederohmigeren Zustand, s.u.).

Hierzu wechselt – wie ebenfalls in 2 beispielhaft veranschaulicht ist – das an der dem jeweiligen Bitleitungs-Schalter 10a, 10b, 10c, 10d (z.B. dem Bitleitungs-Schalter 10a) zugeordneten Bitleitungs-Steuerleitung 12a, 12b, 12c, 12d (z.B. der Bitleitungs-Steuerleitung 12a) anliegende Steuersignal CSL0, CSL1, CSL2, CSL3 (z.B. das Steuersignal CSL0) – veranlaßt durch die jeweilige Bitleitungs-Dekoder-Endstufe 13a, 13b, 13c, 13d (z.B. die Bitleitungs-Dekoder-Endstufe 13a) – vom o.g. ersten (z.B. logisch niedrigen) Zustand, d.h. z.B. der ersten Spannungshöhe V0, in einen dritten, z.B. logisch hohen, vom o.g. zweiten (logisch hohen) Zustand unterschiedlichen Zustand, d.h. z.B. zu einer dritten – von der ersten und zweiten Spannungshöhe V0, V1,1 unterschiedlichen – Spannungshöhe V1,2 (insbesondere zu einer Spannungshöhe V1,2, die größer ist, als die o.g. beim „Lese-Vorgang" (READ) verwendete Spannungshöhe V1,1).

Der geöffnete Bitleitungs-Schalter 10a, 10b, 10c, 10d (z.B. der Bitleitungs-Schalter 10a) schaltet das vom SSA verstärkte Signal auf den bereits mit den Vorgänger-Daten der Zelle verstärkten, ausgewählten Leseverstärker 5a, 5b, 5c, 5d (z.B. den Leseverstärker 5a), der dann die entsprechenden Daten in die jeweilige Speicherzelle schreiben kann.

Für das ggf. notwendige Überschreiben der Vorgänger-Daten im jeweils ausgewählten Leseverstärker 5a, 5b, 5c, 5d (z.B. dem Leseverstärker 5a) durch das vom weiteren Leseverstärker 17 gesendete Signal beim „Schreib-Vorgang" (WRITE) sollte der dem ausgewählten Leseverstärker 5a, 5b, 5c, 5d (z.B. dem Leseverstärker 5a) zugeordnete Bitleitungs-Schalter 10a, 10b, 10c, 10d (z.B. der Bitleitungs-Schalter 10a) so niederohmig wie möglich sein.

Aus diesem Grund wird beim „Schreib-Vorgang" (WRITE) – wie oben erwähnt – der dem jeweils ausgewählten Leseverstärker 5a, 5b, 5c, 5d (z.B. dem Leseverstärker 5a) zugeordnete Bitleitungs-Schalter 10a, 10b, 10c, 10d (z.B. der Bitleitungs-Schalter 10a) in einen stärker leitenden bzw. weiter offenen Zustand gebracht, als beim „Lese-Vorgang" (READ).

Andererseits muß beim oben beschriebenen – umgekehrten – Fall des Auslesens von Daten („Lese-Vorgang" (READ)) sichergestellt sein, daß die – z.B. mittels einer EQL-Steuerung 19 – auf vordefiniertes Potential gebrachten LDQ- und MDQ-Leitungen 11a, 11b, 15a, 15b den jeweils ausgewählten Leseverstärker 5a, 5b, 5c, 5d (z.B. den Leseverstärker 5a) nicht soweit beeinflussen, daß die ursprüngliche Zellinformation kippt.

Für diesen Fall darf der dem jeweils ausgewählten Leseverstärker 5a, 5b, 5c, 5d (z.B. dem Leseverstärker 5a) zugeordnete, geöffnete Bitleitungs-Schalter 10a, 10b, 10c, 10d (z.B. der Bitleitungs-Schalter 10a) nicht zu niederohmig sein.

Aus diesem Grund wird – wie oben erwähnt – beim „Lese-Vorgang" (READ) der dem jeweils ausgewählten Leseverstärker 5a, 5b, 5c, 5d (z.B. dem Leseverstärker 5a) zugeordnete Bitleitungs-Schalter 10a, 10b, 10c, 10d (z.B. der Bitleitungs-Schalter 10a) in einen weniger stark leitenden bzw. weniger offenen Zustand gebracht, als beim „Schreib-Vorgang" (WRITE).

Hierzu kann – wie aus 2 hervorgeht – die Spannungshöhe V1,1 des beim „Lese-Vorgang" (READ) der Bitleitungs-Steuerleitung 12a, 12b, 12c, 12d (z.B. der Bitleitungs-Steuerleitung 12a) des jeweiligen Bitleitungs-Schalters 10a, 10b, 10c, 10d (z.B. des Bitleitungs-Schalters 10a) zugeführten Steuersignals CSL0, CSL1, CSL2, CSL3 z.B. um mehr als 5%, 10%, oder 15% kleiner sein (oder z.B. um mehr als 20%, 25%, oder 30% kleiner), als die Spannungshöhe V1,2 des beim „Schreib-Vorgang" (WRITE) der Bitleitungs-Steuerleitung 12a, 12b, 12c, 12d (z.B. der Bitleitungs-Steuerleitung 12a) des jeweiligen Bitleitungs-Schalters 10a, 10b, 10c, 10d (z.B. des Bitleitungs-Schalters 10a) zugeführten Steuersignals CSL0, CSL1, CSL2, CSL3.

Die Pulslänge t1,2 des beim „Schreib-Vorgang" (WRITE) der Bitleitungs-Steuerleitung 12a, 12b, 12c, 12d (z.B. der Bitleitungs-Steuerleitung 12a) des jeweiligen Bitleitungs-Schalters 10a, 10b, 10c, 10d (z.B. des Bitleitungs-Schalters 10a) zugeführten Steuersignals CSL0, CSL1, CSL2, CSL3 kann – wie ebenfalls in 2 veranschaulicht ist – gleich groß bzw. im wesentlichen gleich groß sein, wie die Pulslänge t3,4 des beim „Lese-Vorgang" (READ) der Bitleitungs-Steuerleitung 12a, 12b, 12c, 12d (z.B. der Bitleitungs-Steuerleitung 12a) des jeweiligen Bitleitungs-Schalters 10a, 10b, 10c, 10d (z.B. des Bitleitungs-Schalters 10a) zugeführten Steuersignals CSL0, CSL1, CSL2, CSL3.

In 4 ist eine schematische Detaildarstellung einer ersten beispielhaften Ausgestaltung einer bei dem DRAM gemäß 1 – zur Erzielung der unterschiedlichen Spannungshöhen V1,1 und V1,2 des Bitleitungs-Steuersignals CSL0, CSL1, CSL2, CSL3 beim „Lese-Vorgang" (READ) und „Schreib-Vorgang" (WRITE) – verwendbaren Bitleitungs-Dekoder-Endstufe 13a gezeigt (hier: am Beispiel der mit der Bitleitungs-Steuerleitung 12a des Bitleitungs-Schalters 10a verbundenen Bitleitungs-Dekoder-Endstufe 13a).

Die Bitleitungs-Dekoder-Endstufe 13a weist – entsprechend ähnlich wie herkömmliche Bitleitungs-Dekoder-Endstufen – eine Inverter-Verstärker-Schaltung mit einem NMOS-FET 102, und einem PMOS-FET 101 auf.

Die Gates des NMOS-FETs 102, und des PMOS-FETs 101 sind miteinander verbunden.

Den Gates des NMOS-FETs 102, und des PMOS-FETs 101 wird vom Bitleitungs-Dekoder an einer Leitung 105 ein entsprechendes Steuersignal zugeführt.

Die Source-Drain-Strecke des NMOS-FETs 102 ist an Masse, sowie an die Bitleitungs-Steuerleitung 12a, und die Source-Drain-Strecke des PMOS-FETs 101 angeschlossen.

Die Source-Drain-Strecke des PMOS-FETs 101 ist – anders als bei herkömmlichen Bitleitungs-Dekoder-Endstufen – nicht direkt an die Versorgungsspannung VCSL angeschlossen, sondern an eine Diode 104, und an die Source-Drain-Strecke eines – in Reihe zur Diode 104 geschalteten – (weiteren) NMOS-FETs 103.

Die Diode 104, und der (weitere) NMOS-FET 103 sind an die Versorgungsspannung VCSL angeschlossen.

Am Gate des (weiteren) NMOS-FETs 103 wird während des o.g. „Schreib-Vorgangs" an einer Steuerleitung 106 ein Steuersignal (Write) angelegt.

Das Anlegen des Steuersignals (Write) an der Steuerleitung 106 führt dazu, daß der (weitere) NMOS-FET 103 in einen leitenden Zustand gebracht wird, und dadurch die Diode 104 überbrückt.

Dies hat zur Folge, daß die Source-Drain-Strecke des PMOS-FETs 101 während des „Schreib-Vorgangs" leitend mit der o.g. – relativ hohen – Versorgungsspannung VCSL verbunden ist.

Zu Beginn des „Schreib-Vorgangs" (bis zu einem Zeitpunkt t1, vgl. 2) wird den Gates des NMOS-FETs 102, und des PMOS-FETs 101 vom Bitleitungs-Dekoder an der Leitung 105 ein logisch hohes Steuersignal zugeführt, das dazu führt, daß der NMOS-FET 102 in einen leitenden, und der PMOS-FET 101 in einen gesperrten Zustand gebracht wird.

Das an der Bitleitungs-Steuerleitung 12a ausgegebene Steuersignal CSL0 weist dann die o.g. – logisch niedrige – erste Spannungshöhe V0 auf (vgl. 2).

Zum Zeitpunkt t1 (vgl. 2) wechselt das den Gates des NMOS-FETs 102, und des PMOS-FETs 101 vom Bitleitungs-Dekoder an der Leitung 105 zugeführte Steuersignal zu logisch niedrig, was dazu führt, daß der NMOS-FET 102 in einen gesperrten, und der PMOS-FET 101 in einen leitenden Zustand gebracht wird.

Das an der Bitleitungs-Steuerleitung 12a ausgegebene Steuersignal CSL0 weist dann die o.g. – relativ hohe – Spannungshöhe V1,2 auf (da die Source-Drain-Strecke des PMOS-FETs 101 während des „Schreib-Vorgangs" leitend mit der o.g. – relativ hohen – Versorgungsspannung VCSL verbunden ist).

Zum Zeitpunkt t2 (vgl. 2) wechselt das den Gates des NMOS-FETs 102, und des PMOS-FETs 101 vom Bitleitungs-Dekoder an der Leitung 105 zugeführte Steuersignal zurück zu logisch hoch, was dazu führt, daß der NMOS-FET 102 zurück in einen leitenden, und der PMOS-FET 101 zurück in einen gesperrten Zustand gebracht wird.

Das an der Bitleitungs-Steuerleitung 12a ausgegebene Steuersignal CSL0 weist dann erneut die – logisch niedrige – Spannungshöhe V0 auf (vgl. 2).

Beim „Lese-Vorgang" wird – anders als beim „Schreib-Vorgang" – am Gate des (weiteren) NMOS-FETs 103 kein Steuersignal angelegt; während des „Lese-Vorgangs" ist der (weitere) NMOS-FET 103 somit in einem gesperrten Zustand.

Zu Beginn des „Lese-Vorgangs" (bis zu einem Zeitpunkt t3, vgl. 2) wird den Gates des NMOS-FETs 102, und des PMOS-FETs 101 vom Bitleitungs-Dekoder an der Leitung 105 ein logisch hohes Steuersignal zugeführt, das dazu führt, daß der NMOS-FET 102 in einen leitenden, und der PMOS-FET 101 in einen gesperrten Zustand gebracht wird.

Das an der Bitleitungs-Steuerleitung 12a ausgegebene Steuersignal CSL0 weist dann die o.g. – logisch niedrige – erste Spannungshöhe V0 auf (vgl. 2).

Zum Zeitpunkt t3 (vgl. 2) wechselt das den Gates des NMOS-FETs 102, und des PMOS-FETs 101 vom Bitleitungs-Dekoder an der Leitung 105 zugeführte Steuersignal zu logisch niedrig, was dazu führt, daß der NMOS-FET 102 in einen gesperrten, und der PMOS-FET 101 in einen leitenden Zustand gebracht wird.

Das an der Bitleitungs-Steuerleitung 12a ausgegebene Steuersignal CSL0 weist dann – wie in 2 gezeigt – die o.g. (gegenüber der beim "Schreib-Vorgang" auftretenden Spannungshöhe V1,2 um den Spannungsabfall &Dgr;V an der Diode 104 verminderte) Spannungshöhe V1,1 auf (da die Source-Drain-Strecke des PMOS-FETs 101 während des „Lese-Vorgangs" nicht direkt leitend mit der o.g. – relativ hohen – Versorgungsspannung VCSL verbunden ist, sondern über die – den Spannungsabfall &Dgr;V verursachende – Diode 104).

Zum Zeitpunkt t4 (vgl. 2) wechselt das den Gates des NMOS-FETs 102, und des PMOS-FETs 101 vom Bitleitungs-Dekoder an der Leitung 105 zugeführte Steuersignal zurück zu logisch hoch, was dazu führt, daß der NMOS-FET 102 zurück in einen leitenden, und der PMOS-FET 101 zurück in einen gesperrten Zustand gebracht wird.

Das an der Bitleitungs-Steuerleitung 12a ausgegebene Steuersignal CSL0 weist dann erneut die – logisch niedrige – Spannungshöhe V0 auf (vgl. 2).

In 5 ist eine schematische Detaildarstellung einer zweiten, alternativen beispielhaften Ausgestaltung einer bei dem DRAM gemäß 1 – zur Erzielung der unterschiedlichen Spannungshöhen V1,1 und V1,2 des Bitleitungs-Steuersignals CSL0, CSL1, CSL2, CSL3 beim „Lese-Vorgang" (READ) und „Schreib-Vorgang" (WRITE) – verwendbaren Bitleitungs-Dekoder-Endstufe 213a gezeigt.

Die in 5 gezeigte Bitleitungs-Dekoder-Endstufe 213a weist – entsprechend ähnlich wie herkömmliche Bitleitungs-Dekoder-Endstufen – eine Inverter-Verstärker-Schaltung mit einem NMOS-FET 202, und einem PMOS-FET 201 auf.

Die Gates des NMOS-FETs 202, und des PMOS-FETs 201 sind miteinander verbunden.

Den Gates des NMOS-FETs 202, und des PMOS-FETs 201 wird vom entsprechenden Bitleitungs-Dekoder an einer Leitung 205 ein entsprechendes Steuersignal zugeführt.

Die Source-Drain-Strecke des NMOS-FETs 202 ist an Masse, sowie an die Bitleitungs-Steuerleitung 12a, und die Source-Drain-Strecke des PMOS-FETs 201 angeschlossen.

Die Source-Drain-Strecke des PMOS-FETs 201 ist nicht direkt an die Versorgungsspannung VCSL angeschlossen, sondern an die Source-Drain-Strecke eines NMOS-FETs 204, und an die Source-Drain-Strecke eines – in Reihe zum NMOS-FET 204 geschalteten – NMOS-FETs 203.

Der NMOS-FET 203 ist an eine – relativ hohe – Versorgungsspannung VWrite angeschlossen, und der NMOS-FET 204 an eine – relativ niedrige – Versorgungsspannung VRead (insbesondere an eine Versorgungsspannung VRead, die niedriger ist, als die Versorgungsspannung VWrite).

Am Gate des NMOS-FETs 203 wird an einer Steuerleitung 206 während des o.g. „Schreib-Vorgangs" – nicht aber während des „Lese-Vorgangs" – ein Steuersignal (Write) angelegt.

Das führt dazu, daß der NMOS-FET 203 während des „Schreib-Vorgangs" in einen leitenden, und während des „Lese-Vorgangs" in einen gesperrten Zustand gebracht wird.

Demgegenüber wird am Gate des NMOS-FETs 204 an einer Steuerleitung 207 während des o.g. „Lese-Vorgangs" – nicht aber während des „Schreib-Vorgangs" – ein Steuersignal (Read) angelegt.

Das führt dazu, daß der NMOS-FET 204 während des „Lese-Vorgangs" in einen leitenden, und während des „Schreib-Vorgangs" in einen gesperrten Zustand gebracht wird.

Dies hat zur Folge, daß die Source-Drain-Strecke des PMOS-FETs 201 während des „Schreib-Vorgangs" mit der o.g. – relativ hohen – Versorgungsspannung VWrite verbunden ist, und während des „Lese-Vorgangs" mit der o.g. – relativ niedrigen – Versorgungsspannung VRead.

Die vom Bitleitungs-Dekoder den Gates des NMOS-FETs 202, und des PMOS-FETs 201 an der Leitung 205 zugeführten Signale entsprechen den in Bezug auf 4 erläuterten, während des „Schreib-Vorgangs" und „Lese-Vorgangs" an der Leitung 105 der Bitleitungs-Dekoder-Endstufe 13a angelegten Signalen.

Entsprechend wie bei der in 4 gezeigten Bitleitungs-Dekoder-Endstufe 13a wird dann auch bei der in 5 gezeigten Bitleitungs-Dekoder-Endstufe 213a während des „Schreib-Vorgangs" an der Bitleitungs-Steuerleitung 12a ein die o.g. – relativ hohe – Spannungshöhe V1,2 aufweisendes Steuersignal CSL 0 ausgegeben (da die Source-Drain-Strecke des PMOS-FETs 201 während des „Schreib-Vorgangs" leitend mit der o.g. – relativ hohen – Versorgungsspannung VWrite verbunden ist), und während des „Lese-Vorgangs" ein die o.g. – relativ niedrige – Spannungshöhe V1,1 aufweisendes Steuersignal CSL 0 (da die Source-Drain-Strecke des PMOS-FETs 201 während des „Lese-Vorgangs" leitend mit der o.g. – relativ niedrigen – Versorgungsspannung VRead verbunden ist).

Wie in 3 gezeigt ist, kann bei einem zu dem in 1 und 4 bzw. 5 gezeigten Ausführungsbeispiel alternativen Ausführungsbeispiel eines DRAMs – bei im Übrigen identischen Aufbau, wie in 1 gezeigt – die Pulslänge t1,2 eines beim „Schreib-Vorgang" (WRITE) der Bitleitungs-Steuerleitung 12a, 12b, 12c, 12d (z.B. der Bitleitungs-Steuerleitung 12a) des jeweiligen Bitleitungs-Schalters 10a, 10b, 10c, 10d (z.B. des Bitleitungs-Schalters 10a) zugeführten Steuersignals CSL0, CSL1, CSL2, CSL3 größer sein, als die Pulslänge t3,4 eines beim „Lese-Vorgang" (READ) der Bitleitungs-Steuerleitung 12a, 12b, 12c, 12d (z.B. der Bitleitungs-Steuerleitung 12a) des jeweiligen Bitleitungs-Schalters 10a, 10b, 10c, 10d (z.B. des Bitleitungs-Schalters 10a) zugeführten Steuersignals OSLO, CSL1, CSL2, CSL3.

Beispielsweise kann beim „Schreib-Vorgang" (WRITE) die Pulslänge t1,2 des Steuersignals CSL0, CSL1, CSL2, CSL3 (also die Zeitdauer, zu der das Steuersignal CSL0, CSL1, CSL2, CSL3 „logisch hoch" ist, bzw. der zugeordnete Bitleitungs-Schalter 10a, 10b, 10c, 10d (z.B. der Bitleitungs-Schalter 10a) in einem leitenden, d.h. geöffneten Zustand) um mehr als 5%, 10%, oder 15% größer sein (oder z.B. um mehr als 20%, 30%, oder 40% größer), als die Pulslänge t3,4 des Steuersignals CSL0, CSL1, CSL2, CSL3 beim „Lese-Vorgang" (READ).

Die Spannungshöhe V1 des Steuersignals CSL0, CSL1, CSL2, CSL3 während des „logisch hohen" Signal-Zustands kann dabei – wie in 3 beispielhaft veranschaulicht ist (und anders als bei dem anhand von 1 und 4 bzw. 5 erläuterten Ausführungsbeispiel) – während des „Schreib-Vorgangs" (WRITE) und des „Lese-Vorgangs" (READ) jeweils gleich bzw. im wesentlichen gleich groß sein.

Als Bitleitungs-Dekoder-Endstufe kann dann – statt den in 4 und 5 gezeigten Bitleitungs-Dekoder-Endstufen 13a, 213a – eine herkömmliche Bitleitungs-Dekoder-Endstufe verwendet werden (mit einer entsprechend wie in 4 gezeigt z.B. einen NMOS-FET 102, und einen PMOS-FET 101 aufweisenden Inverter-Verstärker-Schaltung, jedoch ohne Diode 104, und ohne – weiteren – NMOS-FET 103).

Alternativ kann – entsprechend ähnlich wie oben unter Bezug auf 1, 4 und 5 erläutert – zusätzlich zu entsprechend wie in 3 dargestellt jeweils unterschiedlich lang gewählten Steuersignal-Pulslängen t1,2 bzw. t3,4 während des „Schreib-Vorgangs" (WRITE) und des „Lese-Vorgangs" (READ) die Spannungshöhe des Steuersignals CSL0, CSL1, CSL2, CSL3 beim „logisch hohen" Signal-Zustand während des „Schreib-Vorgangs" (WRITE) – entsprechend ähnlich wie in 2 dargestellt – höher sein, als während des „Lese-Vorgangs" (READ) (z.B. um mehr als 5%, 10%, 15%, 20%, 25%, oder 30% größer, bei z.B. um mehr als 5%, 10%, 15%, 20%, 30%, oder 40% unterschiedlich großen Pulslängen t1,2 bzw. t3,4, etc., etc.).

1a
Zellenfeld-Block
1b
Zellenfeld-Block
2
Wortleitung
3
Bitleitungs-Paar
3a
Bitleitung
3b
Bitleitung
4
Leseverstärker-Streifen
5a
Leseverstärker
5b
Leseverstärker
5c
Leseverstärker
5d
Leseverstärker
6
Signalein-/ausgang
7
Signalein-/ausgang
8
Signalein-/ausgang
9
Signalein-/ausgang
10a
Bitleitungs-Schalter
10b
Bitleitungs-Schalter
10c
Bitleitungs-Schalter
10d
Bitleitungs-Schalter
11
LDQ-Leitungs-Paar
11a
LDQ-Leitung
11b
LDQ-Leitung
12a
Bitleitungs-Steuerleitung
12b
Bitleitungs-Steuerleitung
12c
Bitleitungs-Steuerleitung
12d
Bitleitungs-Steuerleitung
13a
Bitleitungs-Dekoder-Endstufe
13b
Bitleitungs-Dekoder-Endstufe
13c
Bitleitungs-Dekoder-Endstufe
13d
Bitleitungs-Dekoder-Endstufe
14
MDQ-Schalter
15
MDQ-Leitungs-Paar
15a
MDQ-Leitung
15b
MDQ-Leitung
16
MDQ-Schalter-Steuerleitung
17
Leseverstärker
18
Signalein-/ausgänge
19
EQL-Steuerung
101
PMOS-FET
102
NMOS-FET
103
NMOS-FET
104
Diode
105
Leitung
106
Steuerleitung
201
PMOS-FET
202
NMOS-FET
203
NMOS-FET
204
NMOS-FET
205
Leitung
206
Steuerleitung
207
Steuerleitung
213a
Bitleitungs-Dekoder-Endstufe


Anspruch[de]
Halbleiterspeicher mit mindestens einem Leseverstärker (5a), und einem Bitleitungs-Schalter (CSL-Gate 10a) zum Zu- oder Abschalten des Leseverstärkers (5a) zu oder von mindestens einer Leitung (11a, 11b), wobei der Bitleitungs-Schalter (CSL-Gate 10a) beim Zuschalten des Leseverstärkers (5a) zu der Leitung (11a, 11b) in einen leitfähigen Zustand gebracht wird, wobei der Bitleitungs-Schalter (CSL-Gate 10a) beim Zuschalten des Leseverstärkers (5a) zu der Leitung (11a, 11b) in einem Lese-Modus des Halbleiterspeichers in einen schwächer leitfähigen Zustand gebracht wird, als beim Zuschalten des Leseverstärkers (5a) zu der Leitung (11a, 11b) in einem Schreib-Modus des Halbleiterspeichers. Halbleiterspeicher nach Anspruch 1, wobei der Bitleitungs-Schalter (CSL-Gate 10a) abhängig vom jeweiligen Betriebsmodus des Halbleiterspeichers unterschiedlich lang in den leitfähigen Zustand gebracht wird. Halbleiterspeicher nach Anspruch 2, bei welchem der Bitleitungs-Schalter (CSL-Gate 10a) einen durch ein CSL-Steuersignal gesteuerten Transistor aufweist, und bei welchem einem Steuereingang des Transistors abhängig vom jeweiligen Betriebsmodus des Halbleiterspeichers jeweils unterschiedlich lang das CSL-Steuersignal zugeführt wird. Halbleiterspeicher nach einem der vorhergehenden Ansprüche, bei welchem beim Zuschalten des Leseverstärkers (5a) zu der Leitung (11a, 11b) der Leseverstärker (5a) über die Leitung (11a, 11b) mit einem weiteren Leseverstärker (17) verbunden wird. Halbleiterspeicher nach einem der vorhergehenden Ansprüche, der ein DRAM ist. Halbleiterspeicher nach einem der vorhergehenden Ansprüche, welcher eine Bitleitungs-Dekoder-Endstufe (13a) aufweist, welche den Bitleitungs-Schalter (CSL-Gate 10a) ansteuert, wobei die Bitleitungs-Dekoder-Endstufe (13a) über eine im Schreib-Modus überbrückte Diode (104) mit einer Versorgungsspannung versorgt wird. Halbleiterspeicher nach einem der Ansprüche 1–5, welcher eine Bitleitungs-Dekoder-Endstufe (213a) aufweist, welche den Bitleitungs-Schalter (CSL-Gate 10a) ansteuert, wobei die Bitleitungs-Dekoder-Endstufe (213a) im Schreib-Modus mit einer ersten Versorgungsspannung, und im Lese-Modus mit einer zweiten Versorgungsspannung versorgt wird, wobei die erste Versorgungsspannung höher ist, als die zweite Versorgungsspannung.






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