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Dokumentenidentifikation DE102006049206A1 10.05.2007
Titel Leserverstärkerorganisation für Zwei-Zellen-Speicherbausteine
Anmelder Qimonda AG, 81739 München, DE
Erfinder Thwaite, Peter, Burlington, Vt., US
Vertreter Epping Hermann Fischer, Patentanwaltsgesellschaft mbH, 80339 München
DE-Anmeldedatum 18.10.2006
DE-Aktenzeichen 102006049206
Offenlegungstag 10.05.2007
Veröffentlichungstag im Patentblatt 10.05.2007
IPC-Hauptklasse G11C 8/14(2006.01)A, F, I, 20070305, B, H, DE
IPC-Nebenklasse G11C 7/18(2006.01)A, L, I, 20070305, B, H, DE   
Zusammenfassung Es wird ein Halbleiter-Speicherbaustein bereitgestellt, der eine einzige Wortleitung verwendet, um auf beide Speicherzellen einer so genannten Zweifachzelle zuzugreifen. Ein Speicherbaustein umfasst mehrere Wortleitungen und mehrere Bitleitungen in einer Matrix mit mehreren Speicherzellen an bestimmten Schnittpunkten von Wortleitungen und Bitleitungen. Es werden mehrere Leseverstärker bereitgestellt, die jeweils mit mindestens einem ersten Paar von Bitleitungen verbunden werden, um eine Spannungsdifferenz auf den Bitleitungen zu erkennen, die durch die Ladung aus einer Zweifachspeicherzelle verursacht wird, die aus einer ersten und einer zweiten Speicherzelle am Schnittpunkt einer einzigen Wortleitung jeweils mit dem ersten Paar von Bitleitungen besteht. Als Folge kann mit einer einzigen Wortleitung auf jede Zelle einer Zweifachspeicherzelle zugegriffen werden.

Beschreibung[de]

Die vorliegende Erfindung betrifft Halbleiterbausteine und insbesondere die Leseverstärkerorganisation für Halbleiter-Speicherbausteine.

In Halbleiter-Speicherbausteinen, wie zum Beispiel einem dynamischen Direktzugriffsspeicher (DRAM)-Baustein dienen Leseverstärker zum Lesen von Daten aus einer Speicherzelle des Speichers durch Auswerten der Ladung in der Speicherzelle. 1 zeigt eine beispielhafte vorbekannte Leseverstärkerorganisation für einen DRAM-Baustein. Es liegen mehrere Wortleitungen (WL) 10 und mehrere Bitleitungen (BL) 20 vor, die eine Speichermatrix 25 bilden. Am Schnittpunkt bestimmter WL 10 und bestimmter BL 20 befinden sich Speicherzellen 30. Mit den BL 20 sind Leseverstärker 40 verbunden, um eine Differenz zwischen den Spannungen auf den beiden Bitleitungen zu erkennen, die durch die Ladung in den Speicherzellen 30 verursacht wird. 1 zeigt als ein Beispiel eine gefaltete Bitleitungskonfiguration.

Bei einem Eintransistor-/Einkondensator-Speicherbaustein aktiviert jede WL 10 den (nicht gezeigten) Zugriffstransistor einer einzigen Speicherzelle. Bei einer so genannten Organisation mit "Zweifachzellen" (engl.: twin cell) werden zwei Speicherzellen 30 zum Speichern einer Ladung verwendet, die zusammen ein einziges Bit repräsentieren, z.B. "1,0" = logisch "0" und "0,1" = logisch "1". Eine Möglichkeit zur Realisierung der Zweifachzelle ist das Kombinieren von zwei Standard-Speicherzellen. Zu diesem Zweck ist es in der in 1 gezeigten Speicherstruktur notwendig, zwei WL zu aktivieren, um auf jede Speicherzelle der Zweifachzelle zuzugreifen, da sich die Zellen auf zwei verschiedenen WL befinden, wie durch das beispielhafte Zwei-Zellen-Paar an der Bezugszahl 50 gezeigt.

Es ist wünschenswert, die Anzahl der Wortleitungen, die aktiviert werden müssen, zu reduzieren und die Siliziumfläche zu reduzieren, die für Leseverstärker in einem Halbleiter-Speicherbaustein, der die Zwei-Zellen-Architektur verwendet, erforderlich ist.

Kurzfassung der Erfindung

Es wird ein Halbleiter-Speicherbaustein bereitgestellt, der eine einzige Wortleitung verwendet, um auf beide Speicherzellen einer so genannten Zweifachzelle zuzugreifen. Der Speicherbaustein umfasst mehrere Wortleitungen und mehrere Bitleitungen in einer Matrix, mit mehreren Speicherzellen an bestimmten Schnittpunkten von Wortleitungen und Bitleitungen. Es werden mehrere Leseverstärker bereitgestellt, die jeweils mit mindestens einem ersten Paar Bitleitungen verbunden sind. Die Leseverstärker liefern ein Mittel zum Erkennen der Spannungsdifferenz auf den Bitleitungen, die durch die Ladung aus einer Zweifachspeicherzelle verursacht wird, die aus einer ersten und einer zweiten Speicherzelle jeweils an den Schnittpunkten einer einzigen Wortleitung mit dem ersten Paar Bitleitungen besteht. Folglich kann auf jede Zelle einer Zweifachspeicherzelle mit einer einzigen Wortleitung zugegriffen werden. Darüber hinaus können die Bitleitungen durch mindestens eine Bitleitung von anderen aktiven Bitleitungen getrennt werden. Im Betrieb werden inaktive Bitleitungen mit einem Vorladepotential verbunden gehalten, wodurch die aktiven Bitleitungen vor beliebigen anderen aktiven Bitleitungen in demselben Paar oder nicht, wie zum Beispiel in einem durch einen anderen Leseverstärker versorgten angrenzenden Paar, abgeschirmt werden.

Kurze Beschreibung der Zeichnungen

1 ist ein Blockschaltbild einer vorbekannten Leseverstärkerorganisation.

2 ist ein Blockschaltbild einer ersten Ausführungsform der Erfindung.

3 ist ein Blockschaltbild einer zweiten Ausführungsform der Erfindung.

4 ist ein Blockschaltbild einer dritten Ausführungsform der Erfindung.

Ausführliche Beschreibung

Mit Bezug auf 2 wird eine erste Ausführungsform der Erfindung beschrieben. In der Speichermatrix 25 befinden sich Wortleitungen (WL) 10(1)-10(9), die sich mit Bitleitungen (BL) 20(1)-20(8) schneiden, und an bestimmten dieser Schnittpunkte befinden sich Speicherzellen 30. Eine der WL, wie zum Beispiel die WL 10(9), kann eine redundante WL sein, die verwendet wird, um auf redundante Speicherzellen zuzugreifen, falls die Speicherzellen auf einer der anderen WL in der Matrix ausfallen. Es liegen mehrere Leseverstärker (SA) vor, von denen als Beispiel an den Bezugszahlen 40(1), 40(2), 40(3) und 40(4) vier gezeigt sind. Die SA sind in einer ersten und einer zweiten Spalte angeordnet, die sich auf entgegengesetzten Seiten der Matrix befinden. Durch Umorganisieren der Art und Weise, wie die BL 20 mit den SA verbunden sind, kann ein SA unter Verwendung einer einzigen WL die Spannungsdifferenz auf den Bitleitungen erkennen, die durch die Ladung in einer ersten und einer zweiten Speicherzelle verursacht wird, aus denen eine Zweifachspeicherzelle besteht. Beispiele für Zweifachzellen sind an den Bezugszahlen 50(1) und 50(2) auf WL 10(1) und bei 52(1) und 52(2) auf WL 10(2) gezeigt.

Genauer gesagt werden die Verbindungen zwischen BL und SA so hergestellt, dass mit jedem SA ein einzelnes (engl.: unique) Paar aus zwei nicht angrenzenden (z.B. abwechselnden) BL verbunden ist. Das heißt, die BL in dem Paar werden durch mindestens eine (Zahlwort) andere Bitleitung voneinander getrennt. Zum Beispiel ist das aus den BL 20(1) und 20(3) bestehende BL-Paar mit SA 40(1) verbunden, das aus den BL 20(2) und 20(4) bestehende BL-Paar mit SA 40(3) verbunden, das aus den BL 20(5) und 20(7) bestehende BL-Paar mit SA 40(2) verbunden und das aus den BL 20(6) und 20(8) bestehende BL-Paar mit SA 40(4) verbunden. Wiederum muss wie in 2 gezeigt bei dieser Verbindungsanordnung nur eine einzige WL aktiviert werden, um auf jede Speicherzelle einer Zweifachzelle zuzugreifen.

Da jede zweite BL vorgeladen bleibt, anstelle von angrenzenden BL, werden zusätzlich die aktiven BL besser voreinander abgeschirmt, wodurch Koppeleffekte zwischen ihnen verringert werden. Genauer gesagt sind für jeden SA Schaltkreise vorgesehen (obwohl sie der Einfachheit halber nicht gezeigt sind), die in der Technik manchmal als Entzerrerschaltung bekannt sind, die eine Vorladespannung mit einer von dem SA versorgten BL verbinden, während diese BL inaktiv ist. Somit ist zwischen jeder aktiven BL mindestens eine andere BL eingefügt, die nicht schwebt, sondern statt dessen mit der Vorla-despannung bzw. dem Vorladepotential verbunden gehalten wird, während sie inaktiv ist. Folglich dienen diese inaktiven BL als Abschirmung zwischen den aktiven BL, die gelesen werden, um eine Kopplung zwischen den aktiven BL zu verhindern, so dass die aktiven BL während des Ladungslesevorgangs nicht gegeneinander arbeiten.

Weiterhin erstreckt sich diese Abschirmung vor Kopplung auf jede andere aktive BL in demselben BL-Paar oder nicht, z.B. zwischen angrenzenden BL-Paaren. Das heißt, Bitleitungen, die gleichzeitig aktiv sein können, werden durch mindestens eine (Zahlwort) inaktive Bitleitung getrennt, die gleichzeitig mit einem Vorladepotential verbunden ist. Zum Beispiel wird das aus den BL 20(1) und 20(3) bestehende BL-Paar, das von SA 40(1) versorgt wird, durch BL 20(4) von dem aus den BL 20(5) und 20(7) bestehenden BL-Paar, das durch SA 40(2) versorgt wird, getrennt, und SA 40(1) und 40(2) sind nicht gleichzeitig aktiv. Eine ähnliche Beziehung besteht in der anderen SA-Spalte für das aus den BL 20(2) und 20(4) bestehende BL-Paar, das von SA 40(3) versorgt wird, und das aus den BL 20(6) und 20(8) bestehende BL-Paar, das durch SA 40(4) versorgt wird.

Bei der SA-Konfiguration von 2 werden alle SA in einer (Zahlwort) der Spalten in der Matrix 25 aktiviert, wenn eine bestimmte WL aktiviert wird. Ein erstes Stromversorgungssignal PS1 wird durch eine Leitung gemeinsam mit jedem SA in der linken Spalte verbunden, und ein zweites Stromversorgungssignal PS2 wird durch eine Leitung gemeinsam mit jedem SA in der rechten Spalte verbunden. Die SA in der linken Spalte sind mit der Hälfte der BL in der Matrix verbunden, und die SA in der rechten Spalte sind mit der übrigen Hälfte der BL in der Matrix verbunden. Wenn zum Beispiel WL 10(1), 10(4), 10(5), 10(8) oder 10(9) aktiviert wird, wird ein erstes Stromversorgungssignal PS1 aktiv, um die gesamte linke Spalte von SA zu aktivieren, und wenn WL 10(2), 10(3), 10(6) oder 10(7) aktiviert wird, wird ein zweites Stromversorgungssignal PS2 aktiv, um die gesamte rechte Spalte von SA zu aktivieren.

Nunmehr mit Bezug auf 3 ist eine Leseverstärkerorganisation gemäß einer zweiten Ausführungsform gezeigt. Bei dieser Anordnung sind die SA jeweils mit einem Paar BL verbunden (abwechselnde BL, ähnlich wie bei der Ausführungsform von 2), sind aber so mit den BL verbunden, dass, wenn eine gegebene WL aktiviert wird, nicht eine gesamte Spalte von SA aktiviert wird. Die SA in der linken Spalte sind mit der Hälfte der BL in der Matrix und die SA in der rechten Spalte mit der übrigen Hälfte der BL in der Matrix verbunden. Für eine beliebige aktivierte WL werden jedoch die Hälfte der SA in der linken Spalte aktiviert und die Hälfte der SA in der rechten Spalte aktiviert. Wenn zum Beispiel die WL 10(1), 10(4), 10(5), 10(8) oder 10(9) aktiviert wird, wird der SA 40(3) in der rechten Spalte von SA aktiviert und SA 40(2) wird in der linken Spalte von SA aktiviert. Ähnlich wird, wenn WL 10(2), 10(3), 10(6) oder 10(7) aktiviert wird, SA 40(1) in der linken Spalte von SA aktiviert und SA 40(4) in der rechten Spalte von SA aktiviert. Die in 3 gezeigte Konfiguration besitzt auch die Vorteile der Abschirmung, die durch Einfügen von mit einer Vorladespannung verbundenen inaktiven BL zwischen aktiven BL, wie oben in Verbindung mit 2 beschrieben, gewährleistet werden.

Die in 3 gezeigte Konfiguration hat den Vorteil, dass die Stromversorgungsleitung zu den SA-Spalten aufgeteilt ist, da nur die Hälfte einer Spalte von SA für eine beliebige aktivierte WL aktiviert wird. Dies ist in 3 gezeigt, wobei das erste Stromversorgungssignal PS1 durch eine Leitung gemeinsam zu der Hälfte der SA in jeder Spalte, z.B. zu SA 40(2) und SA 40(3), gesteuert (engl.: routed) wird und das zweite Stromversorgungssignal PS2 durch eine Leitung zu der übrigen Hälfte der SA in jeder Spalte, z.B. zu SA 40(1) und 40(4), gesteuert wird. Dadurch wird die Steuerung (engl.: routing) der Stromversorgungsleitungen zu den SA leichter und außerdem verringert sich der Spannungsabfall in den Leitungen.

4 zeigt noch eine weitere Konfiguration, bei der die Anzahl der SA in einer Spalte um die Hälfte reduziert werden kann. Da nur die Hälfte der BL auf einmal verwendet wird, können die SA zu Paaren von BL gebündelt (engl.: multiplexed) werden, so dass nur halb so viele SA erforderlich sind, was zu einer signifikanten Reduktion der Größe eines Speicherchips führt.

Genauer gesagt befindet sich in dem in 4 gezeigten Beispiel ein Multiplexer (MUX) 60(1), der mit SA 40(1) assoziiert ist, und ein MUX 60(2), der mit SA 40(2) assoziiert ist. Der MUX 60(1) ist mit den BL 20(1)-20(4) verbunden, und abhängig davon, welche der WL aktiviert ist, wird er gesteuert, um entweder das BL-Paar 20(1)/20(3) oder das BL-Paar 20(2)-20(4) für die Verbindung mit dem SA 40(1) zu wählen. Ähnlich ist der MUX 60(2) mit den BL 20(5)-20(8) verbunden und wird abhängig davon, welche der WL aktiviert ist, gesteuert, entweder das BL-Paar 20(5)/20(7) oder das BL-Paar 20(6)/20(8) für die Verbindung mit dem SA 40(2) auszuwählen. Mit jedem MUX 60(1) und 60(2) ist ein MUX-Steuersignal verbunden, um zu steuern, welches BL-Paar er mit seinem assoziierten SA verbindet. Wenn WL 10(1), 10(4), 10(5), 10(8) oder 10(9) aktiviert wird, wird der MUX 60(1) gesteuert, das BL-Paar 20(1)/20(3) für die Verbindung mit dem SA 40(1) auszuwählen, und MUX 60(2) wird gesteuert, das BL-Paar 20(5)/20(7) für die Verbindung mit dem SA 40(2) auszuwählen. Wenn WL 10(2), 10(3), 10(6) oder 10(7) aktiviert wird, wird der MUX 60(1) gesteuert, das BL-Paar 20(2)/20(4) für die Verbindung mit dem SA 40(1) auszuwählen, und der MUX 60(2) wird gesteuert, das BL-Paar 20(6)/20(8) zu dem SA 40(2) auszuwählen. Die oben beschriebenen Vorteile der Abschirmung werden auch durch die in 4 gezeigte Konfiguration bereitgestellt. Im Fall der Ausführungsform von 4 wäre die Entzerrungsschaltung, die die Vorladespannung bzw. das Vorladepotential für die inaktiven BL liefert, in den MUX 60(1) und 60(2) enthalten oder ansonsten so konfiguriert, dass sie immer mit den inaktiven BL verbunden sind, gleichgültig, welches BL-Paar mit dem assoziierten SA verbunden ist.

Die obige Beschreibung erfolgt lediglich der Einfachheit halber und nur als ein Beispiel mit Bezug auf eine Matrix von acht WL (plus einer redundanten WL) und acht BL. Es versteht sich, dass die hier beschriebenen Konzepte auf eine Speichermatrix beliebiger Größe (größer oder kleiner) mit oder ohne Spalten-(Bitleitungs-) oder Zeilen-(Wortleitungs-)Redundanz anwendbar sind. Obwohl das Obige offenlegt, dass das Bitleitungspaar, das mit dem Leseverstärker verbunden ist, durch eine andere Bitleitung getrennt wird, ist es darüber hinaus möglich, dass das Bitleitungspaar durch mehr als eine andere Bitleitung getrennt werden kann, wenn die Speicherzellen-Matrixkonfiguration dafür ausgelegt ist, sich für eine solche Anordnung zu eignen. Im Allgemeinen ist also jeder Leseverstärker mit einem einzelnen Paar von Bitleitungen verbunden, die durch mindestens eine andere Bitleitung getrennt werden.

Das System und die Verfahren, das bzw. die hier beschrieben wurden, können in anderen spezifischen Formen realisiert werden, ohne von dem Gedanken oder den wesentlichen Eigenschaften davon abzuweichen. Die obigen Ausführungsformen sind deshalb in jederlei Hinsicht als Veranschaulichung zu betrachten und sollen nicht einschränken.


Anspruch[de]
Halbleiter-Speicherbaustein, umfassend:

a. mehrere Wortleitungen und mehrere Bitleitungen, die in einer Matrix angeordnet sind;

b. mehrere Speicherzellen an bestimmten Schnittpunkten von Wortleitungen und Bitleitungen; und

c. mehrere Leseverstärker, wobei jeder Leseverstärker mit einem ersten Paar von Bitleitungen verbunden ist, um eine Spannungsdifferenz auf den Bitleitungen in dem ersten Paar zu erkennen, die durch die Ladung aus einer Zweifachspeicherzelle verursacht wird, die aus einer ersten und einer zweiten Speicherzelle jeweils an den Schnittpunkten einer einzigen Wortleitung mit dem ersten Paar von Bitleitungen besteht.
Speicherbaustein nach Anspruch 1, wobei die mehreren Leseverstärker in einer ersten und einer zweiten Spalte angeordnet sind, die sich auf entgegengesetzten Seiten der Matrix befinden, wobei die erste Spalte von Leseverstärkern an eine Hälfte der Bitleitungen in der Matrix angeschlossen ist und die zweite Spalte von Leseverstärkern an die übrige Hälfte der Bitleitungen angeschlossen ist, wobei, wenn eine Wortleitung aktiviert wird, die Leseverstärker ausschließlich in entweder der ersten Spalte oder der zweiten Spalte aktiviert werden. Speicherbaustein nach Anspruch 1, wobei die mehreren Leseverstärker in einer ersten und einer zweiten Spalte angeordnet sind, die sich auf entgegengesetzten Seiten der Matrix befinden, wobei die erste Spalte von Leseverstärkern an eine Hälfte der Bitleitungen in der Matrix angeschlossen ist und die zweite Spalte von Leseverstärkern an die übrige Hälfte der Bitleitungen angeschlossen ist, wobei, wenn eine Wortleitung aktiviert wird, die Hälfte der Leseverstärker in der ersten Spalte aktiviert wird und die Hälfte der Leseverstärker in der zweiten Spalte aktiviert wird. Speicherbaustein nach Anspruch 1, der ferner einen Multiplexer umfasst, der mit jedem Leseverstärker, mit dem ersten Paar von Bitleitungen und mit einem zweiten Paar von Bitleitungen verbunden ist, wobei der Multiplexer entweder das erste Paar von Bitleitungen oder das zweite Paar von Bitleitungen für die Verbindung mit dem assoziierten Leseverstärker auswählt. Halbleiter-Speicherbaustein, umfassend:

a. mehrere Wortleitungen und mehrere Bitleitungen, die in einer Matrix angeordnet sind;

b. mehrere Speicherzellen an bestimmten Schnittpunkten von Wortleitungen und Bitleitungen;

c. mehrere Leseverstärker, wobei jeder Leseverstärker mit einem ersten einzelnen Paar von Bitleitungen verbunden ist, die voneinander durch mindestens eine andere Bitleitung getrennt werden, um so eine Spannungsdifferenz auf den Bitleitungen in dem ersten einzelnen Paar zu erkennen, die durch die Ladung aus einer Zweifachspeicherzelle verursacht wird, die aus Speicherzellen an den Schnittpunkten des ersten einzelnen Paars von Bitleitungen und einer der mehreren Wortleitungen besteht, wobei die mindestens eine andere Bitleitung mit einem Vorladepotential verbunden gehalten wird, wodurch die Bitleitungen in dem ersten einzelnen Paar vor einer Kopplung miteinander abgeschirmt werden.
Speicherbaustein nach Anspruch 5, wobei die mehreren Leseverstärker in einer ersten und einer zweiten Spalte angeordnet sind, die sich auf entgegengesetzten Seiten der Matrix befinden, wobei die erste Spalte von Leseverstärkern an eine Hälfte der Bitleitungen in der Matrix angeschlossen ist und die zweite Spalte von Leseverstärkern an die übrige Hälfte der Bitleitungen angeschlossen ist, wobei, wenn eine Wortleitung aktiviert wird, die Hälfte der Leseverstärker in der ersten Spalte aktiviert wird und die Hälfte der Leseverstärker in der zweiten Spalte aktiviert wird. Speicherbaustein nach Anspruch 5, der ferner eine erste Menge von Stromversorgungsleitungen, die mit einer ersten Hälfte der Leseverstärker in der ersten Spalte und einer ersten Hälfte der Leseverstärker in der zweiten Spalte verbunden sind, und eine zweite Menge von Stromversorgungsleitungen, die mit einer zweiten Hälfte der Leseverstärker in der ersten Spalte und einer zweiten Hälfte der Leseverstärker in der zweiten Spalte verbunden sind, umfasst. Speicherbaustein nach Anspruch 5, der ferner einen Multiplexer umfasst, der mit jedem Leseverstärker, mit dem ersten einzelnen Paar von Bitleitungen und einem zweiten einzelnen Paar von Bitleitungen verbunden ist, wobei der Multiplexer entweder das erste einzelne Paar von Bitleitungen oder das zweite einzelne Paar von Bitleitungen für die Verbindung mit dem assoziierten Leseverstärker auswählt. Speicherbaustein nach einem der Ansprüche 5 bis 8, wobei Bitleitungen, die gleichzeitig aktiv sein können, durch mindestens eine inaktive Bitleitung getrennt werden, die gleichzeitig mit einem Vorladepotential verbunden ist. Halbleiter-Speicherbaustein, umfassend:

a. mehrere Wortleitungen und mehrere Bitleitungen, die in einer Matrix angeordnet sind;

b. mehrere Speichermittel zum Speichern von Ladung, wobei sich jedes der Speichermittel an bestimmten Schnittpunkten von Wortleitungen und Bitleitungen befindet; und

c. mehrere Spannungsdifferenz-Lesemittel zum Lesen einer auf den Bitleitungen von den Speichermitteln erzeugten Spannungsdifferenz, wobei jedes Spannungsdifferenz-Lesemittel mit einem ersten einzelnen Paar von Bitleitungen verbunden ist, um eine Spannungsdifferenz auf den Bitleitungen in dem ersten einzelnen Paar zu erkennen, die durch die Ladung aus einer Zweifachspeicherzelle verursacht wird, die aus einem ersten und einem zweiten Speichermittel an den Schnittpunkten jeweils einer einzigen Wortleitung mit dem ersten einzelnen Paar von Bitleitungen besteht.
Baustein nach Anspruch 10, der ferner Multiplexmittel umfasst, die mit jedem Spannungsdifferenz-Lesemittel, dem ersten einzelnen Paar von Bitleitungen und mit einem zweiten einzelnen Paar von Bitleitungen verbunden sind, wobei die Multiplexmittel dazu dienen, entweder das erste einzelne Paar von Bitleitungen oder das zweite einzelne Paar von Bitleitungen für die Verbindung mit den Spannungsdifferenz-Lesemitteln auszuwählen. Halbleiter-Speicherbaustein, umfassend:

a. mehrere Wortleitungen und mehrere Bitleitungen, die in einer Matrix angeordnet sind;

b. mehrere Speichermittel zum Speichern von Ladung, wobei sich jedes der Speichermittel an bestimmten Schnittpunkten von Wortleitungen und Bitleitungen befindet; und

c. mehrere Spannungsdifferenz-Lesemittel zum Lesen einer auf den Bitleitungen von den Speichermitteln erzeugten Spannungsdifferenz, wobei jedes Spannungsdifferenz-Lesemittel mit einem ersten einzelnen Paar von Bitleitungen verbunden ist, die durch mindestens eine andere Bitleitung voneinander getrennt sind, um eine Spannungsdifferenz auf den Bitleitungen in dem ersten einzelnen Paar zu erkennen, die durch die Ladung aus einer Zweifachspeicherzelle verursacht wird, die aus ersten und zweiten Speichermitteln an den Schnittpunkten einer einzigen Wortleitung jeweils mit dem ersten einzelnen Paar von Bitleitungen besteht, wobei die mindestens eine andere Bitleitung mit einem Vorladepotential verbunden gehalten wird, wodurch die Bitleitungen in dem ersten einzelnen Paar vor einer Kopplung miteinander abgeschirmt werden.
Baustein nach Anspruch 12, der ferner Multiplexmittel umfasst, die mit jedem Spannungsdifferenz-Lesemittel, dem ersten einzelnen Paar von Bitleitungen und mit einem zweiten einzelnen Paar von Bitleitungen verbunden sind, die durch mindestens eine andere Bitleitung voneinander getrennt sind, wobei die Multiplexmittel dazu dienen, entweder das erste einzelne Paar von Bitleitungen oder das zweite einzelne Paar von Bitleitungen für die Verbindung mit den Spannungsdifferenz-Lesemitteln auszuwählen. Baustein nach Anspruch 12 oder 13, wobei Bitleitungen, die gleichzeitig aktiv sein können, durch mindestens eine inaktive Bitleitung getrennt werden, die gleichzeitig mit einem Vorladepotential verbunden ist. Verfahren zum Lesen von Ladung aus Speicherzellen eines Halbleiter-Speicherbausteins, der mehrere Bitleitungen und mehrere Wortleitungen in einer Matrix mit Speicherzellen an bestimmten Schnittpunkten der Bitleitungen und Wortleitungen umfasst, wobei das Verfahren umfasst:

a. Aktivieren einer bestimmten Wortleitung; und

b. Lesen einer Spannungsdifferenz, die durch die Ladung aus Zweifachspeicherzellen verursacht wird, die aus einem Paar von Speicherzellen auf der bestimmten Wortleitung an dem Schnittpunkt mit einem Paar von Bitleitungen bestehen.
Verfahren nach Anspruch 15, wobei das Lesen das Aktivieren mehrerer Leseverstärker umfasst, von denen jeder mit einem einzelnen Paar von Bitleitungen verbunden wird. Verfahren nach Anspruch 15, wobei das Lesen das Aktivieren mehrerer Leseverstärker umfasst, von denen jeder mit einem einzelnen Paar von Bitleitungen verbunden wird, die durch mindestens eine andere Bitleitung voneinander getrennt werden. Verfahren nach Anspruch 15, wobei das Lesen umfasst, für die Verbindung mit jedem von mehreren Leseverstärkern ein Paar von mehrfachen Paaren von Bitleitungen auszuwählen und die mehreren Leseverstärker zu aktivieren.






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