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Dokumentenidentifikation DE69933319T2 10.05.2007
EP-Veröffentlichungsnummer 0000940920
Titel Strombegrenzungsempfänger mit Impedanz- /Lastanpassung für einen Empfängerchip in abgeschaltetem Zustand
Anmelder Agilent Technologies, Inc. (n.d.Ges.d.Staates Delaware), Palo Alto, Calif., US
Erfinder Shepston, Shad R, Loveland, CO 80538, US
Vertreter Müller-Boré & Partner, Patentanwälte, European Patent Attorneys, 81671 München
DE-Aktenzeichen 69933319
Vertragsstaaten DE, FR, GB
Sprache des Dokument EN
EP-Anmeldetag 03.03.1999
EP-Aktenzeichen 993016120
EP-Offenlegungsdatum 08.09.1999
EP date of grant 27.09.2006
Veröffentlichungstag im Patentblatt 10.05.2007
IPC-Hauptklasse H03K 19/003(2006.01)A, F, I, 20051017, B, H, EP
IPC-Nebenklasse H03K 19/00(2006.01)A, L, I, 20051017, B, H, EP   

Beschreibung[de]
TECHNISCHES GEBIET DER ERFINDUNG

Diese Anmeldung betrifft im allgemeinen Halbleitervorrichtungen, und im Speziellen einen einen Strom begrenzenden bzw. Strombegrenzungsmechanismus für einen p-Typ-Feldeffekttransistor.

HINTERGRUND DER ERFINDUNG

Der Feldeffekttransistor (FET) ist eine Vorrichtung mit drei Anschlüssen, in welcher der Strom durch zwei Anschlüsse durch die Spannung am dritten Anschluß geregelt bzw. gesteuert wird. FETs werden in vielen elektronischen Vorrichtungen verwendet, von Computersystemen bis zu Kommunikationssystemen. FETs können in zwei Hauptklassen eingeteilt werden, n-Typ und p-Typ. n-Typ oder p-Typ bezieht sich auf den Dotiertyp des Kanalbereichs. Somit umfaßt ein p-Typ FET oder pFET einen p-Typ-Quellenbereich, einen Drainbereich und Kanal und n-Typ-Gatebereiche.

In einigen Anwendungen wird das Drainsignal von einem Chip herrühren, der von der Hervorbringung der Quellen- und Gatesignale unterschiedlich ist. Beispielsweise kann der FET auf einem Empfängerchip angeordnet sein, und ist die beabsichtigte Beendigung von Signalen von einem Antriebs- bzw. Treiberchip. Somit wird er eine bestimmte Menge an Strom ableiten, abhängig von der Spannung des ankommenden bzw. einlangenden Signals VM. Da die Signale an unterschiedlichen Chips sein können, kann das FET-Leistungs- bzw. -Energiesignal ausgeschaltet sein, während das Antriebs- bzw. Treibersignal eingeschaltet sein kann. Dies kann Probleme sowohl für den dem FET innewohnenden bzw. residenten empfangenden bzw. Empfängerchip als auch den antreibenden bzw. Treiberchip verursachen.

Ein schematisches Beispiel eines pFET ist in 4A gezeigt. Eine physische Anordnung eines pFET ist in 4B gezeigt. Der FET 40 beinhaltet eine Quelle 41, die mit VDL verbunden ist, ein Drain 42, das mit dem VM verbunden ist, ein Regel- bzw. Steuergate 45, welches mit einem Regel- bzw. Steuersignal, hier GND bzw. Erde, verbunden ist, und ein Substratgate 43, welches an VDL gebunden ist. Das Substratgate 43 könnte eine n-Senke in einem p-Typ-Substrat sein, oder es könnte ein Abschnitt eines n-Typ-Substrats sein. Im Betrieb verwendet der FET 40 einen p-Typ-Kanal 44, welcher durch das Regel- bzw. Steuergate 45 geregelt bzw. gesteuert wird. Wenn das Regel- bzw. Steuergate 45 auf Erde ist, ist der Kanal 44 offen und ermöglicht Strom zu fließen. Wenn das Gate 45 eine Spannung größer als die Quelle 41 minus die pFET Schwellwertspannung aufweist, dann wird der Kanal 44 abgeklemmt und es wird ein Stromfluß von der Quelle 41 zum Drain 42 verhindert. Somit regelt bzw. steuert das Gate 45 den Stromfluß durch Anwendung bzw. Anlegung der Spannung in dem Gatesignal.

Ein Problem tritt auf, wenn der residente Chip des FET 40 Energie bzw. Leistung verliert, und VDL an der Quelle 41 auf Erde abfällt. Wenn dies auftritt, wird eine pn Diode zwischen dem Drain 42, welcher p-Typ ist, und dem n-Typ-Substratgate 43 ausgebildet. Drain 42 empfängt VM, welches das Signal vom antreibenden bzw. Antriebschip ist. Wenn VM eine positive Spannung von größer als ungefähr 0,7 Volt, oder die Schwellwertaktivierungsspannung der pn Diode ist, dann schaltet sich die pn Diode ein und leitet einen großen Betrag an Strom von der Quelle 42 zum Substratgate 43 ab. Dies tritt auf, weil das Substrat nicht länger an der Leistungs- bzw. Energiezufuhrspannung unter Vorspannung steht bzw. vorgespannt ist, es wird nun auf Erde gehalten.

Zu erwähnen ist, daß die Diode einen Pfad sehr niedrigen Widerstands zur Erde bereitstellt, womit dies erscheint, daß es ein Kurzschluß zum Antriebschip von einer Transmissions- bzw. Übertragungsperspektive ist. Wenn das VM Signal nicht mit der korrekten Impedanz beendet wird, wird es eine Reflexionswelle zurück zum Antriebschip bei annähernd vollem Wert der Spannung verursachen. Da die Diode als ein Kurzschluß erscheint, wird das Reflexionssignal mit einer negativen oder inversen Welle zurück reflektieren (eine offene Schaltung würde eine positive Welle reflektieren). Die negative Welle könnte eine Interferenz, entweder konstruktiv oder destruktiv, abhängig von den Phasen des Signals verursachen. Konstruktive Interferenz kann in einem Signal resultieren, das die Fähigkeiten des Antriebschips übersteigt und den Chip schädigt, während destruktive Interferenz in einer Schwächung des Signals resultieren kann, das zu dem Empfängerchip gesandt wird.

Die große Menge an Stromfluß verursacht, daß der Antriebschip eine Menge an Strom zuführen muß. Außerdem erzeugt der große Strom eine große Menge an Wärme sowohl im antreibenden Chip als auch dem Empfängerchip. Der Stromfluß zum Empfängerchip könnte auch das Substrat des Empfängerchips aufladen; als ob der Empfängerchip ein Kondensator wäre. Während einer Leistungsaufladung des Empfängerchips, oder andererseits eines Erdens des geladenen Substrats würde sich der gespeicherte Strom entladen und könnte den Empfängerchip beschädigen.

Strom fließt auch von VM zu VDL. Wenn VDL auf Leistung-Aus an Erde ist, und Gate 45 auch an Erde ist, dann ist der FET 40 noch im Sättigungsbereich und Strom fließt durch die Quelle zu Erde vom Drain, da der Kanal 44 noch offen ist. Somit ist dies ein anderer Strom, der durch den FET fließt, wenn die Leistung bzw. Energie am Empfängerchip unten bzw. gefallen ist. Außerdem muß dieser zusätzliche Strom auch durch den antreibenden Chip bereitgestellt sein bzw. werden. Zu erwähnen ist, daß dieser Stromfluß auch eine Signalreflexion verursachen wird, da der Stromfluß in einer ungeeigneten Impedanzanpassung und deshalb Reflexion resultieren wird.

Beide einen Strom senkenden bzw. ableitenden Mechanismen, d.h. die Ableitung von der pn Diode und dem Drain durch den Kanal, ziehen zusammen ungefähr 1,6 Ampere heraus. Dies ist viel größer als der antreibende bzw. Antriebstrom von 72 mA in eingeschaltetem Zustand. Somit plaziert ein Leistung- bzw. Energie-Aus-Zustand des Empfängerchips einen sehr starken Strombedarf, den die Energie- bzw. Leistungszufuhren des Treiberchips erfüllen müssen.

Zu erwähnen ist, daß die hierin beschriebenen Probleme nur mit einem pFET auftreten, und nicht einem nFET. Mit einem nFET würde eine np Diode ausgebildet sein bzw. werden, welche sich nicht von einer Spannung am Drain einschalten wird. Außerdem müßte das Gate des pFET mit VDL verbunden werden, damit der nFET Kanal offen ist, und bei Energie- bzw. Leistungsverlust würde es zur Erde gehen, und somit den Kanal abklemmen bzw. unterbrechen.

Deshalb gibt es einen Bedarf bzw. eine Notwendigkeit in der Technik für einen Mechanismus, welcher einen Stromfluß vom Drain zur Quelle und dem Substrat in einem Leistung-Aus-Zustand eines p-Typ FET verhindern wird.

ZUSAMMENFASSUNG DER ERFINDUNG

Diese und andere Ziele, Merkmale und technische Vorteile werden durch ein System erzielt, welches einen Stromfluß vom Drain zur Quelle, wie nachfolgend beansprucht, in einem Leistung-Aus-Zustand eines p-Typ FET verhindert.

Die Erfindung stellt den empfangenden FET ab und klemmt den Kanal ab. Wenn der Kanal abgeklemmt bzw. unterbrochen ist, dann kann kein Strom durch den Kanal fließen und kein Strom wird vom Drain zur Quelle durch den Kanal abgeleitet werden. Dies wird durch ein Hochziehen der Gatespannung des FET von Erde erreicht. Zu erwähnen ist, daß p-Typ FETs erfordern, daß das Gate geerdet ist, um zu arbeiten. Das Gate des FET ist bzw. wird mit einer Spannung verbunden, die durch eine andere Schaltung bereitgestellt wird, anstelle mit Erde verbunden zu sein. Die Schaltung würde ein Erde-Signal während eines normalen Leistung- bzw. Energie-Ein-Zustands zur Verfügung stellen. In einem Leistung- bzw. Energie-Aus-Zustand stellt die Schaltung das Signal von VM an das Gate bereit, wodurch das Gate bei einer Spannung gleich dem Drain und größer als Erde sein wird, und somit den Kanal abklemmen und Strom daran hindern, zur Quelle durch den Kanal zu fließen.

Ein technischer Vorteil der vorliegenden Erfindung ist es, daß unerwünschter Strom daran gehindert wird, in die FET-Vorrichtung zu fließen.

Ein weiterer technischer Vorteil der vorliegenden Erfindung besteht darin, daß Strom, der durch den Kanal in die Quelle eines p-Typ FET fließt, während eines Leistung- bzw. Energie-Aus-Zustands des FET verhindert wird.

Das Vorhergehende hat ziemlich breit die Merkmale und technischen Vorteile der vorliegenden Erfindung umrissen, damit die detaillierte Beschreibung der Erfindung, die folgt, besser verstanden werden kann. Zusätzliche Merkmale und Vorteile der Erfindung werden nachfolgend beschrieben, welche den Gegenstand der Patentansprüche der Erfindung ausbilden. Es sollte durch Fachleute auf dem Gebiet erkannt bzw. geschätzt werden, daß die Konzeption und die spezifische Ausführungsform, die geoffenbart sind, ohne weiteres als eine Basis zum Modifizieren oder Auslegen bzw. Entwerfen anderer Strukturen verwendet werden können, um die gleichen Zwecke der vorliegenden Erfindung auszuführen. Es sollte auch durch Fachleute auf dem Gebiet realisiert bzw. erkannt werden, daß solche äquivalente Konstruktionen nicht vom Umfang der Erfindung abweichen, wie sie in den beigefügten Patentansprüchen dargelegt ist.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Für ein vollständigeres Verständnis der vorliegenden Erfindung und der Vorteile davon wird nun auf die folgenden Beschreibungen bezug genommen, die in Verbindung mit den begleiteten Zeichnungen genommen sind, in welchen:

1 eine vereinfachte Ansicht einer Schaltung darstellt, um Strom am Fließen vom Drain in das Substrat eines p-Typ FET zu hindern, welches außerhalb des Umfangs der beigefügten Patentansprüche ist;

2 die erfinderische Schaltung darstellt, um Strom am Fließen vom Drain zur Quelle eines p-Typ FET zu hindern;

3 eine erweiterte Schaltung von 1 darstellt, die in Kombination mit der Schaltung von 2 arbeitet bzw. funktioniert, um unerwünschten Strom daran zu hindern, in einem p-Typ FET zu fließen;

4A und 4B eine Anordnung des Standes der Technik eines p-Typ FET darstellen;

5A, 5B, 5C und 5D die Leistungsaspekte der Schaltungen von 1, 2 und 3 darstellen; und

6A und 6B die Leistungsaspekte der Schaltung von 3 darstellen.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

1 stellt eine vereinfachte Version eines Schaltungsmechanismus 15 dar, der Strom daran hindert, vom Drain 12 in das Substrat 13 eines p-Typ FET 10 zu fließen. Wie in 1 gezeigt, umfaßt der Mechanismus 15 einen einzelnen bzw. einzigen FET, jedoch könnten zusätzliche FETs, wenn bzw. wie benötigt, verwendet werden. Beispielsweise wird, wenn die maximale erwartete Spannung von VM 12 weniger als 1,4 Volt ist, dann eine Gesamtmenge von zwei pn Dioden benötigt (wobei angenommen wird, daß jede Diode eine Schwellwertspannung von 0,7 V aufweist), und somit sind nur die zwei pFETs, wie in 1 gezeigt, erforderlich, um die pn Dioden in einem Leistung- bzw. Energie-Aus-Zustand bereitzustellen. Eine höhere Spannung würde zusätzliche Dioden und deshalb zusätzliche pFETs erfordern, wobei diese Anordnung in 3 gezeigt ist.

In 1 ist die n Senke oder das Substratgate 13 des pFET 10 mit dem Drain von pFET 15 verbunden, und nicht direkt mit der Energie- bzw. Leistungszufuhr VDL. In einem Leistung- bzw. Energie-Ein-Zustand ist das Substratgate 13 mit dem VDL über pFET 15 verbunden. Der pFET 15 weist sein Regel- bzw. Steuergate verbunden mit der Erde auf und ist immer eingeschaltet, und somit gelangt das VDL Signal von der Quelle 17 zu seinem Drain, welcher mit dem Substratgate 13 oder pFET 10 verbunden ist. In einem Leistung-Aus-Zustand ist das Substratgate 13 dann mit der Erde über eine pn Diode verbunden, die von dem Drain und dem Substratgate 16 des pFET 15 ausgebildet ist. Somit ist die Diode, die aus dem Drain 12 und dem Substratgate 13 des pFET 10 ausgebildet ist, seriell mit der Diode verbunden, die in dem pFET 15 ausgebildet ist. Damit jeder Strom durch das Substratgate 13 gesenkt wird, muß der VM die Schwellwertspannung für die zwei Dioden übersteigen, welche ungefähr 0,7 V für jede in Serie ist, für eine Gesamtsumme von 1,4 V. Mehr Dioden könnten, wenn benötigt, abhängig von der Spannung von VM verwendet werden.

5A stellt die Spannungen bei VM 51 und VDL 52 zu verschiedenen Zeiten dar. Die y-Achse ist die Spannungsachse, ausgedrückt in Volt. Die x-Achse ist die Zeitachse, ausgedrückt in Picosekunden. 5C stellt die Wirkungen bzw. Effekte des pFET 15 auf dem pFET 10 dar. Die y-Achse ist die Stromachse, ausgedrückt in Milliampere. Die x-Achse ist die Zeitachse, ausgedrückt in Picosekunden. Der Zeitabschnitt vor 50 Picosekunden stellt den normalen Leistung- bzw. Energie-Ein-Betrieb dar, d.h. mit VDL 52 bei ungefähr 1,8 V, und Quellen- 54 und Drain- 53 Strömen bei ungefähr +72 mA bzw. ungefähr –72 mA. Bei 50 Picosekunden wird der Chip heruntergefahren und VDL beginnt, gegen null zu gehen. Die Quellen- und Drainströme beginnen auch, sich gegen null zu bewegen. Bei 150 Picosekunden nimmt VM von null zu, während VDL bei null verbleibt. Bei ungefähr 200 Picosekunden ist der Substratgatestrom 55 ungefähr –200 mA. Der Substratgatestrom 55 repräsentiert bzw. stellt den Strom dar, der durch die pn Diode fließt, die im pFET 10 ausgebildet ist, vom Drain 12 und Substratgate 13. Somit ist durch Hinzufügen eines einzigen pFET der Strom von ungefähr –1,6 A auf ungefähr –200 mA abgefallen, infolge der Widerstände der zwei pn Dioden. Der Strom von ungefähr –1,6 A kann in 5D gesehen werden, welche die Wirkungen der Schaltung von 2 darstellt, welcher die Diode von pFET 15 in 1 fehlt. Da der Substratgatestrom 55 nicht auf null verringert worden ist, müssen zusätzliche pn Dioden in die Schaltung von 1 einbezogen werden.

5C stellt auch den Quellenstrom 54 bei ungefähr –155 mA bei 200 Picosekunden dar. Dieser Strom repräsentiert den Strom, der in die Quelle 11 durch den Kanal 14 des pFET 10 fließt. Die Schaltung von 1 kann diesen Strom nicht verringern, da sich der pFET 10 in dem Sättigungsbereich befindet. Zu erwähnen ist, daß dieser Strom ungefähr das Doppelte des normalen Betriebsstroms von 72 mA ist. Der Drainstrom 53 repräsentiert den gesamten Strom, der in den pFET 10 fließt, d.h., die Summe von Quellenstrom 54 und Substratgatestrom 55.

2 stellt den erfinderischen Schaltungsmechanismus 25 dar, der Strom daran hindert, vom Drain 22 zur Quelle 21 über den Kanal 23 des p-Typ FET 20 zu fließen. Wie in 2 gezeigt, umfaßt der Mechanismus 25 zwei FETs 26, 27, die mit dem pFET 20 verbunden sind. Die zwei FETs 26, 27 stellen eine Erdungsspannung an das Regel- bzw. Steuerglied 24 des pFET 20 während normalen Leistung- bzw. Energie-Ein-Zuständen bereit, und während eines Leistung- bzw. Energie-Aus-Zustands stellen sie die Signal VM Spannung an das Regel- bzw. Steuergate 24 bereit. Dies wird den Kanal 23 des pFET 20 abklemmen, so daß kein Strom durch den Kanal fließen kann, und somit kein Strom vom Drain 22 zur Quelle 21 abgesenkt werden kann.

In 2 ist das Regel- bzw. Steuerglied 24 des pFET 20 mit den Quellen der FETs 26, 27 verbunden, und nicht direkt mit der Erde verbunden. In einem Leistung-Ein-Zustand muß das Regel- bzw. Steuerglied 24 auf Erde sein. Dies wird durch den FET 25 erreicht, welcher ein n-Typ FET ist. Die Gateregelung bzw. -steuerung des FET 27 ist an die Energie- bzw. Leistungszufuhr VDL gebunden, und somit wird der FET 27 eingeschaltet, wenn Leistung eingeschaltet ist, und leitet das Erdsignal vom Drain zur Quelle, und somit zur Gateregelung bzw. -steuerung 24 des pFET 20. Der FET 26 ist ein p-Typ FET, wobei sein Regel- bzw. Steuergate an VDL gebunden ist, und wird somit ausgeschaltet, wenn die Leistungszufuhr eingeschaltet ist. Somit ist in normalen Betriebszuständen VDL hoch, was den FET 27 einschaltet, was das Regel- bzw. Steuergate 24 nach unten auf Erde zieht. In einem Leistung-Aus-Zustand muß das Regel- bzw. Steuerglied 24 bei einer Spannung höher als die Drainspannung minus der pFET Schwellwertspannung sein. Da der Empfängerchip in einem heruntergefahrenen Zustand ist, muß ein Aus-Chip-Spannungssignal verwendet werden. Wenn das VM Signal vom Antriebschip ist, dann kann diese Spannung verwendet werden, um den pFET 20 auszuschalten. Dies wird durch den FET 26 erleichtert, welcher ein p-Typ FET ist. Die Gateregelung bzw. -steuerung des FET 26 ist auch an die Leistungszufuhr VDL gebunden, und somit wird der FET 26 eingeschaltet, wenn die Leistung ausgeschaltet ist und VDL auf Erde ist. Zu erwähnen ist, daß das Substratgate oder die n-Senke 28 des FET 26 an VM gebunden ist. In einem Leistung-Aus-Zustand wird VM die höchste Spannung sein, und somit muß, damit der FET 26 normal arbeitet, das Substratgate mit der Leistungszufuhr verbunden sein, welche vorsorglich bzw. defaultmäßig VM ist. Der FET 26 leitet dann das VM Signal vom Drain zur Quelle hindurch, und somit zur Gateregelung bzw. -steuerung 24 des pFET 20. Der FET 27 ist ein n-Typ FET, wobei sein Regel- bzw. Steuergate an VDL gebunden ist, und wird somit ausgeschaltet, wenn die Leistungszufuhr ausgeschaltet ist. Somit ist in Leistung-Aus-Betriebszuständen VDL niedrig, welches den FET 26 einschaltet, welcher das Regel- bzw. Steuergate 24 nach oben zu VM zieht, und den pFET 20 ausschaltet, wodurch jeglicher Strom daran gehindert wird, durch den Kanal 23 zu fließen.

Wie oben beschrieben, stellt 5A die Spannungen bei VM 51 und VDL 52 bei unterschiedlichen Zeiten dar. 5D stellt die Wirkungen der FETs 26, 27 auf den pFET 20 dar. Die y-Achse ist die Stromachse, ausgedrückt in Ampere. Die x-Achse ist die Zeitachse, ausgedrückt in Picosekunden. Der Zeitabschnitt vor 50 Picosekunden stellt den normalen Leistung-Ein-Betrieb dar, d.h., mit VDL 52 bei ungefähr 1,8 V, und Quellen- 54 und Drain- 53 Strömen bei ungefähr +72 mA bzw. ungefähr –72 mA. Zu erwähnen ist, daß dieser Abschnitt der gleiche für 5B, 5C, und 5D ist, aber unterschiedlich aussieht, weil der y-Achsenmaßstab unterschiedlich ist. Wiederum bei 50 Picosekunden wird der Chip heruntergefahren und VDL beginnt, gegen null zu gehen. Bei 150 Picosekunden nimmt VM von null zu, während VDL bei null verbleibt. Bei ungefähr 200 Picosekunden ist der Quellenstrom 54 bei ungefähr null Ampere. Dieser Strom repräsentiert den Strom, der in die Quelle 21 durch den Kanal 23 des pFET 20 fließt. Im Vergleich zu 5C, welche die Schaltung von 1 repräsentiert, welcher die Schaltung von 2 fehlt, wurde dieser Strom von –155 mA auf null verringert.

5D stellt auch den Substratgatestrom 55 bei ungefähr –1,6 A dar. Der Substratgatestrom 55 repräsentiert den Strom, der durch die pn Diode fließt, die im pFET 20 ausgebildet ist, vom Drain 22 und Substratgate. Somit ist durch das Nicht-Einbeziehen der Schaltung von 1, der Strom ungefähr –1,6 A, verglichen mit ungefähr –200 mA. Der Drainstrom 53 repräsentiert den gesamten Strom, der in dem pFET 20 fließt, d.h., die Summe vom Quellenstrom 54 und Substratgatestrom 55.

3 stellt die erfinderischen Schaltungsmechanismen 15, 25 von 1 und 2 dar, die den Strom daran hindern, in den pFET 30 zu fließen. Der Mechanismus 15 hindert den Strom daran, vom Drain 32 in das Substrat 33 eines p-Typ FET 30 zu fließen. Der Mechanismus 25 hindert Strom daran, vom Drain 32 in die Quelle 31 des pFET 30 zu fließen.

Wie in 3 gezeigt, umfaßt der Mechanismus 15 eine Mehrzahl von p-Typ FETs, von denen jeder eine Diode von den jeweiligen Drains und Substraten in einem Leistung-Aus-Zustand ausbildet. Die Drains und Substrate der FETs sind derart verbunden, daß die ausgebildeten Dioden in Serie verbunden sind. Der Drain des ersten FET 35 ist mit dem Substrat 33 des pFET 30 verbunden. Das Substrat 37 des letzten FET 37 ist mit VDL verbunden. Die Quellen jedes der FETs sind mit VDL verbunden. Zu erwähnen ist, daß das Regel- bzw. Steuergate 30, ebenso wie die Regel- bzw. Steuergates der FETs 15 mit VG verbunden sind, welches durch die FETs 26, 27 bereitgestellt wird. In einem normalen Leistung-Ein-Zustand wird das Substratgate 33 auf VDL hochgezogen. Wenn VDL hoch, ist der FET 26 ausgeschaltet, und der FET 27 ist eingeschaltet. Somit verbindet der FET 27 VG mit der Erde. Dies schaltet den pFET 30 und die FETs 15 ein. Zuerst zieht der FET 35 das Substratgate 33 auf VDL. Deshalb wird der pFET 30 normal arbeiten bzw. funktionieren.

In einem Leistung-Aus-Zustand wird das Substratgate 33 dann mit VDL, welches nun auf Erde ist, über eine Serie von pn Dioden verbunden, die von jeweiligen Drains und Substratgates von jedem der FETs 15 ausgebildet sind. In einem Leistung-Aus-Zustand ist VDL niedrig, ist der FET 27 ausgeschaltet und ist der FET 26 eingeschaltet. Somit verbindet der FET 27 VG mit VM. Dies schaltet den pFET 30 und die FETs 15 aus. Somit ist der Strompfad vom Drain 32 zum Substratgate 33, zum Drain des ersten FET 35 zum Substratgate des FET 35, zum Drain des nächsten FET, usw., bis zum Substratgate 37 des letzten FET 36, welcher mit VDL nun auf Erde verbunden ist. Diese Kette bildet eine Serie von pn Dioden aus. Somit muß für jeden Strom, der durch das Substratgate 33 abzusenken ist, VM die Schwellwertspannung für die Diodenreihe bzw. -serie übersteigen, welche ungefähr 0,7 V für jede Diode in der Serie ist. In 3 gibt es eine Gesamtsumme von 5 Dioden für eine gesamte Schwellwertspannung von 3,5 V. Somit muß VM 3,5 V übersteigen, damit irgendein Strom fließt.

Mehrere Dioden als benötigt könnten verwendet werden, abhängig von der Spannung von VM. Außerdem könnte eine Schaltung einbezogen bzw. enthalten sein, welche zusätzliche FETs in Serienverbindung, wie benötigt, schaltet. Somit muß die genaue Menge an Spannung von VM nicht beim Zusammenbauen des Empfängerchips vorbestimmt sein. Der Empfängerchip könnte flexibel im Betrag der Spannung gemacht werden, die er vom antreibenden bzw. Treiberchip empfangen kann.

In einem Leistung-Aus-Zustand ist VDL niedrig, der FET 27 ist ausgeschaltet und der FET 26 ist eingeschaltet. Somit verbindet der FET 26 VG mit VM. Dies schaltet den pFET 30 und die FETs 15 aus. Zu erwähnen ist, daß die FETs 15 ausgeschaltet sind, zusätzlich zum pFET 30. Dies hindert jeglichen Strom daran, durch ihre Kanäle zu ihren Quellen zu fließen, und weiter zu VDL auf Erde.

Wie oben beschrieben, stellt 5A die Spannungen bei VM 51 und VDL 52 bei unterschiedlichen Zeiten dar. 5B stellt die Wirkungen der FETs 15, 26, 27 auf dem pFET 30 dar. Die y-Achse ist die Stromachse, ausgedrückt in Milliampere. Die x-Achse ist die Zeitachse, ausgedrückt in Picosekunden. Der Zeitabschnitt vor 50 Picosekunden stellt den normalen Leistung-Ein-Betrieb dar; d.h., mit VDL 52 bei ungefähr 1,8 V, und Quellen- 54 und Drain- 53 Strömen bei ungefähr +72 mA bzw. ungefähr –72 mA. Zu erwähnen ist, daß dieser Abschnitt der gleiche für 5B, 5C und 5D ist, aber unterschiedlich aussieht, weil der y-Achsen-Maßstab bzw. die y-Achsen-Skalierung unterschiedlich ist. Wiederum ist bzw. wird bei 50 Picosekunden der Chip heruntergefahren und VDL beginnt, gegen null zu gehen. Bei 150 Picosekunden nimmt VM von null zu, während VDL bei null verbleibt. Bei ungefähr 200 Picosekunden ist der Quellenstrom 54 bei ungefähr nul1 Milliampere. Dieser Strom repräsentiert den Strom, der in die Quelle 21 durch den Kanal 33 des pFET 30 fließt. Auch der Substratgatestrom 55 ist bei ungefähr null Milliampere. Der Substratgatestrom 55 repräsentiert den Strom, der durch die pn Diode fließt, die im pFET 30 ausgebildet ist, vom Drain 32 und Substratgate 33. Dementsprechend ist der Drainstrom 53, welcher den Gesamtstrom repräsentiert, der in den pFET 30 fließt, oder die Summe vom Quellenstrom 54 und Substratgatestrom 55, ungefähr null Milliampere.

3 beinhaltet auch den Widerstand FET 38. Dieser p-Typ FET stellt eine ungefähre Impedanzanpassung bzw. -abgleichung für das VM Signal bereit. Wenn kein Strom im pFET 30 fließt, dann erscheint die Verbindung zum pFET als offen zum antreibenden Chip, und eine Signalreflexion wird auftreten. Der FET 38 stellt einen Verbraucher bzw. eine Senke für den Strom mit einer geeigneten Impedanz bereit. Die Impedanz des FET 38 ist vorausgewählt, um eine ungefähre Impedanzanpassung für einen erwarteten Spannungsbereich des VM Signals vom antreibenden Chip bereitzustellen. Das Regel- bzw. Steuergate des FET 38 ist mit VDL verbunden, so daß in normalen Leistung-Ein-Zuständen dieser FET ausgeschaltet ist. In einem Leistung-Aus-Zustand geht VDL zur Erde, und der FET 38 schaltet sich ein, und stellt einen Pfad für VM zur Erde bereit. Die Signale werden an FET 38 beendet und nicht zurück zum antreibenden Chip reflektiert. Zu erwähnen ist, daß der FET 38 einen linearen Strom für eine besondere Spannung bereitstellen wird. Somit kann der FET 38 ausgewählt sein, um eine spezielle Menge des Stroms abzusenken, jedoch wird er nicht über den vollständigen Bereich von VM folgen. Dies wird sehr die Menge bzw. das Ausmaß an Reflexion verringern.

5B beinhaltet ein Maß des Quellenstroms 56 des FET 38. Zu bemerken ist, daß der Quellenstrom 56 im wesentlichen linear in bezug auf VM 51 ist. Eine Periode einer Nicht-Linearität ist zwischen 150 und 155 Picosekunden vorhanden. Die Nicht-Linearität ist aufgrund einer Schwellwertspannung, die VM überwinden muß, bevor der FET 38 zu arbeiten beginnt.

6A ist ähnlich 5A. 6B ist ähnlich 5B, aber beinhaltet eine Referenz- bzw. Bezugslinie 60, welche den normalen Betriebsstrom des pFET 30 definiert. Der Schnittpunkt 61 der Bezugslinie 60 und des rFET Quellenstroms 56 markiert den Punkt, bei welchem der Strom durch den rFET 38 sich an den normalen Betriebsstrom des pFET 30 angleicht. Der Strom des rFET 38 ist von dem VM Signal, und somit ist der entsprechende Punkt 62 (in der Zeit) auf der VM Spannung 51 bei ungefähr 1,8 Volt, welches mit der normalen Betriebsspannung VDL 52 abgestimmt ist. Deshalb ist die Impedanz des rFET 38, wenn der rFET 38 bei Punkten 61 und 62 arbeitet, die gleiche wie des pFET unter normalen Leistung-Ein-Zuständen.

Zu erwähnen ist, daß die in 5A5D und 6A6B dargestellten Merkmale nur für Zwecke einer Illustration sind, da die genauen Betriebszustände und Merkmale bzw. Charakteristika von den spezifischen Vorrichtungen abhängen, die verwendet werden.

Obwohl die vorliegende Erfindung und ihre Vorteile im Detail beschrieben wurden, sollte verstanden werden, daß verschiedene Änderungen, Substitutionen bzw. Ersetzungen und Abänderungen hierin gemacht werden können, ohne vom Umfang der Erfindung abzuweichen, wie sie durch die beigefügten Ansprüche definiert ist.


Anspruch[de]
System zum Steuern bzw. Regeln eines Ausmaßes bzw. einer Stärke eines Stroms, der von einem ersten Anschluß (22) einer ersten Vorrichtung (20) zu einem zweiten Anschluß (21) der ersten Vorrichtung durch einen Kanal der ersten Vorrichtung fließt, wobei der Kanal der ersten Vorrichtung vom p-Typ ist und der zweite Anschluß der ersten Vorrichtung mit einer Leistungszufuhr verbunden ist, wobei das System umfaßt:

eine zweite Vorrichtung (27), enthaltend einen ersten Anschluß, welcher mit der Erde verbunden ist, einen zweiten Anschluß (24), welcher mit einem Steuer- bzw. Regelgate der ersten Vorrichtung verbunden ist, und ein Steuergate, welches mit der Leistungszufuhr verbunden ist; und

eine dritte Vorrichtung (26), enthaltend einen ersten Anschluß, welcher mit dem ersten Anschluß der ersten Vorrichtung verbunden ist, einen zweiten Anschluß, welcher mit dem zweiten Anschluß der zweiten Vorrichtung verbunden ist, und ein Steuergate, welches mit der Leistungszufuhr verbunden ist;

wobei, wenn die Leistungszufuhr eingeschaltet ist, das Steuergate der dritten Vorrichtung die dritte Vorrichtung ausschaltet, das Steuergate der zweiten Vorrichtung die zweite Vorrichtung einschaltet, welches das Steuergate der ersten Vorrichtung auf Erde bringt, und die erste Vorrichtung einschaltet, wodurch es einem Strom ermöglicht wird bzw. ist zu fließen; und

wobei, wenn die Leistungszufuhr ausgeschaltet ist, das Steuergate der zweiten Vorrichtung die zweite Vorrichtung ausschaltet, das Steuergate der dritten Vorrichtung die dritte Vorrichtung einschaltet, welches das Steuergate der ersten Vorrichtung auf eine Spannung bringt, die mit dem Strom assoziiert ist, und die erste Vorrichtung ausschaltet, wodurch der Strom an einem Fließen gehindert ist.
System nach Anspruch 1, wobei:

das Steuergate der dritten Vorrichtung (26) die dritte Vorrichtung durch ein Abklemmen eines Kanals der dritten Vorrichtung ausschaltet;

das Steuergate der zweiten Vorrichtung (27) die zweite Vorrichtung durch ein Abklemmen eines Kanals der zweiten Vorrichtung ausschaltet;

das Steuergate der ersten Vorrichtung (20) die erste Vorrichtung durch ein Abklemmen des Kanals der ersten Vorrichtung ausschaltet;

das Steuergate der dritten Vorrichtung (26) die dritte Vorrichtung durch ein Öffnen eines Kanals der dritten Vorrichtung einschaltet;

das Steuergate der zweiten Vorrichtung (27) die zweite Vorrichtung durch ein Öffnen eines Kanals der zweiten Vorrichtung einschaltet; und

das Steuergate der ersten Vorrichtung (20) die erste Vorrichtung durch ein Öffnen des Kanals der ersten Vorrichtung einschaltet.






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