PatentDe  


Dokumentenidentifikation DE4407210B4 16.05.2007
Titel Halbleiterspeicherbauelementaufbau
Anmelder Samsung Electronics Co., Ltd., Suwon, Kyonggi, KR
Erfinder Choi, Jung-dal, Suwon, KR;
Suh, Kang-deok, Anyang, KR
Vertreter Patentanwälte Ruff, Wilhelm, Beier, Dauster & Partner, 70174 Stuttgart
DE-Anmeldedatum 04.03.1994
DE-Aktenzeichen 4407210
Offenlegungstag 08.09.1994
Veröffentlichungstag der Patenterteilung 16.05.2007
Veröffentlichungstag im Patentblatt 16.05.2007
IPC-Hauptklasse G11C 17/18(2006.01)A, F, I, 20051017, B, H, DE
IPC-Nebenklasse G11C 11/407(2006.01)A, L, I, 20051017, B, H, DE   G11C 11/413(2006.01)A, L, I, 20051017, B, H, DE   G11C 5/06(2006.01)A, L, I, 20051017, B, H, DE   H01L 27/105(2006.01)A, L, I, 20051017, B, H, DE   

Beschreibung[de]

Die Erfindung bezieht sich auf einen Halbleiterspeicherbauelementaufbau.

Bekanntlich lassen sich Halbleiterspeicherbauelemente in RAM (Direktzugriffsspeicher)-Bauelemente, mit denen sowohl Schreib- wie auch Lesevorgänge durchführbar sind, sowie ROM(Festspeicher)-Bauelemente unterteilen, mit denen lediglich Lesevorgänge durchführbar sind. Die Bauelemente vom RAM-Typ unterteilen sich wiederum in DRAMs (dynamische RAMs) und SRAMs (statische RAMs), während als ROM-Typen Masken-ROMs und programmierbare ROMs bekannt sind.

Ein solches Speicherbauelement beinhaltet eine Mehrzahl von matrixförmig angeordneten Speicherzellen, von denen jede wenigstens einer Wortleitung und wenigstens einer Bitleitung zugeordnet ist. Jede Wortleitung ist mit einem Signal beaufschlagbar, welches den Zugriff auf die entsprechenden Zellen steuert. Wenn eine Wortleitung aktiv ist, wird der Zugriff zu den zugehörigen Zellen freigegeben werden, während er andernfalls gesperrt wird. Die Daten von und zur Speicherzelle werden über die jeweilige Bitleitung übertragen.

Zur Datenerkennung dient in einem Speicherbauelement üblicherweise eine logische NAND-Schaltung oder eine logische NOR-Schaltung. Jede Bitleitung ist über eine Last an einen Stromvrsorgungsknoten angeschlossen, während sie mit ihrem anderen Ende mit einem Leseverstärker verbunden ist. In Speicherbauelementen, die eine NAND-Schaltung verwenden, bilden eine Mehrzahl von Speicherzellen eine Kette, und mehrere Ketten können an eine Bitleitung angeschlossen sein, um die Integrationsdichte zu erhöhen. Mit steigender Anzahl von an eine Bitleitung gekoppelten Ketten erhöhen sich sowohl die Streukapazität der Bitleitung als auch die zwischen der Bitleitung und der Kette vorliegende Sperrschichtkapazität, wodurch sich die mit der jeweiligen Bitleitung verbundene Gesamtkapazität vergrößert, was in einem Anwachsen der Zeitverzögerung in der Bitleitung resultiert.

Die Offenlegungsschrift DE 41 40 681 A1 offenbart einen Masken-ROM mit einer Mehrzahl von Wortleitungen und Bitleitungen und einer Mehrzahl von jeweils aus mehreren, hintereinander geschalteten Speicherelementen bestehenden Speicherelementketten, die jeweils mit einem ersten Ende an ein festes Potential, wie Masse, angeschlossen sind, wobei die Speicherelemente in Abhängigkeit von einem vorgegebenen Programm entweder aus ersten oder zweiten Speicherelementen bestehen.

In der Patentschrift US 4.868.628 sind SRAM-Zellen mit einer Bitleitung, einer inversen Bitleitung und einer Wortleitung offenbart, wobei ein erster und ein zweiter Stromtreibertransistor jeweils mit einem Emitter an eine der Bitleitungen angeschlossen sind. Zwei Transistoren und zwei Widerstände sind als Datenpufferelement zu der SRAM-Zelle verschaltet, die zwei Anschlussknoten aufweist und Daten in Form einer Spannungsdifferenz zwischen diesen speichert. Ein erster Zugriffstransistor ist zwischen eine Basis des ersten Stromtreibertransistors und den einen Anschlussknoten eingeschleift, während ein zweiter Zugriffstransistor zwischen einer Basis des zweiten Stromtreibertransistors und dem anderen Anschlussknoten eingeschleift ist.

Der Erfindung liegt als technisches Problem die Bereitstellung eines Halbleiterspeicherbauelementaufbaus zugrunde, mit dem eine hohe Betriebsgeschwindigkeit bei geringem Chipflächenbedarf erzielt wird.

Dieses Problem wird durch einen Halbleiterspeicherbauelementaufbau mit den Merkmalen des Patentanspruches 1 gelöst.

Weitere Merkmale und Vorteile der Erfindung ergeben sich aus den Unteransprüchen sowie unter Berücksichtigung der nachfolgenden Beschreibung bevorzugter Ausführungsbeispiele.

Bevorzugte Ausführungsformen der Erfindung sind in den Zeichnungen dargestellt und werden nachfolgend beschrieben. Es zeigen:

1 ein Blockschaltbild eines Bereichs einer Zellenfeldanordnung eines NAND-ROMs als ein erstes Beispiel eines Halbleiter-ROM-Bauelementes,

2 ein Blockschaltbild eines Bereichs einer Zellenfeldanordnung eines ROMs mit sowohl logischer NAND- wie auch logischer NOR-Verschaltung als ein zweites Beispiel eines Halbleiter-ROM-Bauelementes,

3 ein Blockschaltbild einer Variante von 2 als drittes Beispiel eines Halbleiter-ROM-Bauelementes,

4A und 4B Blockschaltbilder eines ersten bzw. zweiten, für die Bauelemente nach 1 bis 3 verwendbaren Speicherelementes,

5 ein Blockschaltbild eines Halbleiter-SRAM-Bauelementes,

6 ein Blockschaltbild eines für das Bauelement von 5 verwendbaren Datenpufferelementes,

7 eine Draufsicht auf ein Beispiel eines zur Realisierung eines entsprechenden Teils der in 3 gezeigten Halbleiter-ROM-Bauelementschaltung verwendbaren Halbleiterspeicherbauelementaufbaus,

8 eine Querschnittsansicht entlang der Linie A-A' in 7,

9A bis 9G Querschnittsansichten zur Veranschaulichung der Herstellung des in 7 gezeigten Stromtreibertransistoraufbaus und dessen benachbarter Struktur,

10 eine Draufsicht auf ein weiteres Beispiel eines zur Realisierung eines entsprechenden Teils der in 3 gezeigten Halbleiter-ROM-Bauelementschaltung verwendbaren Halbleiterspeicherbauelementaufbaus,

11 eine Querschnittsansicht entlang der Linie B-B' in 10 und

12A bis 12F Querschnittsansichten zur Veranschaulichung der Herstellung des in 10 gezeigten Stromtreibertransistoraufbaus und dessen benachbarter Struktur.

Das erfindungsgemäße Halbleiterspeicherbauelement beinhaltet einen Bipolartransistor mit einem an eine Bitleitung angekoppelten Emitter und einem mit Masse verbundenen Kollektor, welcher die Stromtreiberfähigkeit verbessert und dadurch die Betriebsgeschwindigkeit erhöht.

Wie bereits gesagt, sind für ROM-Bauelemente NOR-ROMs, die eine logische NOR-Verschaltung verwenden, sowie NAND-ROMs bekannt, die eine logische NAND-Verschaltung benutzen. In einem NOR-ROM ist jede Speicherzelle zwischen eine Bitleitung und Masse geschaltet, was den Vorteil einer hohen Betriebsgeschwindigkeit hat. Andererseits erfordert dies jedoch die Einbringung eines Kontaktloches für jede Zelle, so daß die Chipfläche nicht effektiv ausgenutzt wird, was das Problem hoher Herstellungskosten hervorruft. Auf der anderen Seite hat ein NAND-ROM den Vorteil, daß die Chipfläche effizient ausgenutzt wird, wobei jedoch das Problem besteht, daß die Stromtreiberfähigkeit gering ist, was in einer geringen Betriebsgeschwindigkeit resultiert. Die erfindungsgemäße Verwendung eines Stromtreibertransistors ist für ein NAND-ROM effektiv, da der Stromtreibertransistor zur Verbesserung der Stromtreiberfähigkeit in der Speicherzelle dient.

Bezugnehmend auf 1 beinhaltet das dortige Bauelement eine Mehrzahl von Wortleitungen (WL-1) bis (WL-8) und eine Mehrzahl von Bitleitungen (BL-1) bis (BL-3). Jede Bitleitung ist an einen Stromversorgungsknoten (VDD) über eine Last (Q1, Q2, Q3) angeschlossen, um jeweils einen der in denjenigen Speicherzellen abgespeicherten Datenwerte zu übertragen, die in der zugehörigen Kette enthalten sind. Mehrere, eine jeweilige Kette bildende Speicherzellen sind seriell zwischen die Basis eines Stromtreibertransistors (Q4, Q5, Q6) und Masse eingeschleift. Eine Kette besteht üblicherweise aus 8 oder 16 Speicherzellen, im Fall von 1 aus 8 Speicherzellen. Die Speicherzellen sind in Matrixform mit Wortleitungsspalten angeordnet, und jede Speicherzelle besteht in einer gemäß eines vorbestimmten Programms getroffenen Auswahl entweder aus einem ersten oder einem zweiten Speicherelement. Das erste Speicherelement befindet sich unabhängig vom Signal auf der Wortleitung immer auf "EIN", während das zweite Speicherelement in Abhängigkeit vom Signal auf der zugehörigen Wortleitung zwischen "EIN" und "AUS" umgeschaltet wird.

Die Stromtreibertransistoren (Q4, Q5 und Q6) bestehen aus Bipolartransistoren mit an die zugehörige Bitleitung gekoppeltem Emitter, an Masse angeschlossenem Kollektor und an die erste Speicherzelle der zugehörigen Kette gekoppelter Basis. Vorzugsweise bestehen die Stromtreibertransistoren aus vertikalen Bipolartransistoren.

Für ein ROM mit einer derartigen Verschaltung ergibt sich folgende Betriebsweise. Wenn eine aus den mehreren Wortleitungen ausgewählte Wortleitung mit einem Aktivierungssignal beaufschlagt wird, werden die Daten gemäß dem Programmzustand der zu der ausgewählten Wortleitung gehörigen Speicherzellen über die Bitleitungen detektiert. Mit anderen Worten hat für die ausgewählte Wortleitung die zugehörige Bitleitung im Fall, daß die Speicherzelle ein erstes Speicherelement ist, einen ersten Zustand, und im Fall, daß die Speicherzelle ein zweites Speicherelement ist, einen zweiten Zustand.

Als Methoden zur Programmierung der Speicherzellen in einem ROM sind Feldoxidprogrammierung, Ionenimplantationsprogrammierung und Durchkontaktierungsprogrammierung bekannt. Bei der Feldoxidprogrammierung wird die Schwellenspannung von einer Differenz zwischen den Gate-Oxiddicken der ersten bzw. der zweiten Speicherelemente unterschiedlich eingestellt. Bei der Ionenimplantationsprogrammierung wird die Schwellenspannung durch Verändern des Leitfähigkeitstyps des Implantierstoffes zur Kanaldotierung unterschieden. Im Falle eines NAND-ROMs ist der Kanal des ersten Speicherelementes mit einem Implantierstoff desselben Leitfähigkeitstyps dotiert wie die Source- und Drain-Gebiete, wodurch dieses Speicherelement unabhängig vom zugehörigen Wortleitungssignal stets auf "EIN" geschaltet ist. Bei der Durchkontaktierungsprogrammierung werden die Kontaktlöcher für die jeweilige Durchverbindung einer jeden Zelle in Abhängigkeit vom zugrundeliegenden Programm selektiv gebildet.

Im Fall der Ionenimplantationsprogrammierung eines NAND-ROMs können als erstes Speicherelement ein NMOS-Transistor vom Verarmungstyp (wie in 4A gezeigt) und als zweites Speicherelement ein NMOS-Transistor vom Anreicherungstyp (wie in 4B gezeigt) gebildet werden, wobei der NMOS-Transistor vom Verarmungstyp unabhängig vom zugehörigen Wortleitungssignal stets auf "EIN" geschaltet ist, während der NMOS-Transistor vom Anreicherungstyp auf "AUS" geschaltet ist, wenn sich das zugehörige Wortleitungssignal auf niedrigem L-Pegel befindet (das Wortleitungssignal ist low-aktiv), sowie auf "EIN" geschaltet ist, wenn sich das zugehörige Wortleitungssignal auf hohem H-Pegel befindet. Wenn der NMOS-Transistor vom Anreichungstyp auf "AUS" geschaltet ist, fließt durch die zugehörige Kette kein Strom, was in einem Anwachsen der Spannung auf der zugehörigen Bitleitung auf im wesentlichen den H-Pegel resultiert. Da andererseits der NMOS-Transistor vom Verarmungstyp unabhängig vom zugehörigen Wortleitungssignal seinen "EIN"-Zustand beibehält, fließt der Strom über die zugehörige Kette nach Masse ab, was in einem Herabsetzen der Spannung auf der zugehörigen Bitleitung auf Masse (d.h. L-Pegel) resultiert.

In dem Ausführungsbeispiel von 2 ist jede Bitleitung (BL-1, BL-2, BL-3) an zwei Ketten angekoppelt. In diesen Ketten steuern Auswahltransistoren (Q7, Q8, Q9, Q10, Q11, Q12) den Zugriff auf die zugehörige Kette. Jeder Gate-Elektrode eines Auswahltransistors ist mit einer zugehörigen Kettenauswahlleitung (S-1, S-2) verbunden. Um nur eine von mehreren, an eine jeweilige Bitleitung angeschlossenen Ketten auszuwählen, kann das Signal auf der einen Auswahlleitung (S-1) den entgegengesetzten Pegelzustand haben wie das Signal auf der anderen Auswahlleitung (S-2). Wenn mit anderen Worten die Kettenauswahlleitung (S-1) aktiviert wird, wird die aus denjenigen Speicherzellen aufgebaute Kette, die durch die Wortleitungen (WL-11 bis WL-18) adressiert werden, ausgewählt, während die aus denjenigen Speicherzellen bestehende Kette, die von den Wortleitungen (WL-21 bis WL-28) adressiert werden, ausgewählt wird, wenn die Kettenauswahlleitung (S-2) aktiviert wird.

Stromtreibertransistoren (Q4, Q5, Q6) sind jeweils mit ihrer Basis an die Drain-Elektroden der zwei benachbarten Auswahltransistoren, mit ihrem Kollektor an Masse und mit ihrem Emitter an eine zugehörige Bitleitung angekoppelt. Die Basis des Stromtreibertransistors und die Drain-Elektroden der beiden benachbarten Auswahltransistoren sind hierbei jeweils durch einen gemeinsamen Bereich gebildet. Mit einem solchen Aufbau erhöht sich die Chipfläche durch die Implementierung der Stromtreibertransistoren nicht wesentlich. Alternativ z.B. von 2 kann zur Erhöhung der Integrationsdichte die Basis eines Stromtreibertransistors auch an drei oder mehr Ketten angekoppelt werden.

In einem in 3 gezeigten weiteren Ausführungsbeispiel ist jede Bitleitung (BL-1, BL-2, BL-3) mit mindestens drei Ketten verbunden, wobei jede Kette mindestens zwei Auswahltransistoren beinhaltet. Wenn die Auswahlleitungen (S1, S2) mit Aktivierungssignalen beaufschlagt werden, werden die Auswahltransistoren (Q13, Q14, Q15, Q7, Q8 und Q9) leitend geschaltet, so daß die zu den Wortleitungen (WL-11 bis WL-18) gehörigen Ketten ausgewählt werden. Wenn hingegen die Auswahlleitungen (S3 und S4) mit Aktivierungssignalen beaufschlagt werden, werden die Auswahltransistoren (Q10, Q11, Q12, Q16, Q17 und Q18) leitend geschaltet, wodurch die zu den Wortleitungen (WL-21 bis WL-28) gehörigen Ketten ausgewählt werden.

Das in 5 dargestellte weitere Ausführungsbeispiel in Form eines Halbleiter-SRAM-Bauelementes beinhaltet eine Bitleitung (BL), eine inverse Bitleitung ( BL ), eine Wortleitung (WL), zwei Stromtreibertransistoren (Q21, Q24), zwei Zugriffstransistoren (Q22, Q23) und ein Datenpufferelement (501).

Der Stromtreibertransistor (Q21) ist mit seinem Emitter an die Bitleitung (BL), mit seinem Kollektor an Masse und mit seiner Basis an die Drain-Elektrode des Zugriffstransistors (Q22) angeschlossen. Analog ist der Stromtreibertransistor (Q24) mit seinem Emitter an die inverse Bitleitung ( BL ), mit seinem Kollektor an Masse und mit seiner Basis an die Drain-Elektrode des Zugriffstransistors (Q23) angeschlossen. Die Gate-Elektroden der Zugriffstransistoren (Q22, Q23) sind an die Wortleitung (WL) angekoppelt. Die Source-Elektrode des Zugriffstransistors (Q22) ist an einen Knoten (N1) und die Source-Elektrode des Zugriffstransistors (Q23) mit einem Knoten (N2) verbunden. Das Datenpufferelement (501) speichert Daten in Form der Spannungsdifferenz zwischen dem Knoten (N1) und dem Knoten (N2).

In dieser SRAM-Speicherzelle ist der Stromfluß durch die Bitleitung vergrößert, was die Betriebsgeschwindigkeit erhöht. Hierbei bestehen die Stromtreibertransistoren (Q21, Q24) vorzugsweise aus vertikalen Bipolartransistoren.

6 zeigt ein konkretes Ausführungsbeispiel für das Datenpufferelement von 5, wobei dieses Datenpufferelement eine erste Last (L1) und eine zweite Last (L2) sowie zwei Pull-down-Transistoren (Q25, Q26) enthält. Dabei ist die erste Last (L1) zwischen einen Stromversorgungsknoten (Vcc) und den Knoten (N1) eingeschleift, während die zweite Last (L2) zwischen den Stromversorgungsknoten (Vcc) und den Knoten (N2) geschaltet ist. Die Drain- und die Source-Elektrode des Transistors (Q25) sind mit dem Knoten (N1) bzw. mit Masse verbunden, und die Gate-Elektrode dieses Transistors (Q25) ist an den Knoten (N2) gekoppelt. Entsprechend sind die Drain- und die Source-Elektrode des Transistors (Q26) mit dem Knoten (N2) bzw. mit Masse verbunden, und die Gate-Elektrode dieses Transistors (Q26) ist an den Knoten (N1) gekoppelt. Dieser Schaltungsaufbau besitzt zwei stabile Zustände. Im einen stabilen Zustand liegt der Knoten (N1) auf H-Pegel und der Knoten (N2) auf L-Pegel, während im anderen stabilen Zustand der Knoten (N1) auf L-Pegel und der Knoten (N2) auf H-Pegel liegt.

7 zeigt nun eine Draufsicht auf einen Halbleiterbauelementaufbau, der einem Teil der in 3 gezeigten Halbleiter-ROM-Bauelementschaltung entspricht. Dabei bezeichnen die Bezugszeichen (706A und 706B) Kettenauswahlleitungen, die jeweils als Gate-Elektrode eines entsprechenden Kettenauswahltransistors fungieren. Die Bezugszeichen (708A bis 708H) bezeichnen Wortleitungen, wobei jedes Speicherelement entweder aus einem MOS-Transistor vom Anreicherungstyp oder aus einem MOS-Transistor vom Verarmungstyp besteht. Die jeweiligen Wortleitungen dienen hierbei als Gate-Elektroden der zugehörigen, als Speicherelemente fungierenden MOS-Transistoren. Das Bezugszeichen (701) bezeichnet das Emittergebiet des Stromtreibertransistors, das aus einer p-dotierten Polysiliziumschicht besteht. Das Bezugszeichen (702) bezeichnet die Basis des Stromtreibertransistors und das Bezugszeichen (703) das Kontaktloch für Durchverbindungen zwischen der Basis und dem Emitter sowie zwischen dem Emitter und der Bitleitung. Das Bezugszeichen (704) bezeichnet die Bitleitung, und mit dem Bezugszeichen (710) ist ein aktiver Bereich markiert, in welchem die dotierten Gebiete, wie Source- und Drain-Transistorgebiete und Kanalgebiete, ausgebildet sind. Mit dem Bezugszeichen (707) ist eine während einer Ionenimplantation zur Bildung der Source- und Drain-Gebiete verwendete Schutzmaske bezeichnet.

In der zugehörigen 8 ist eine p-dotierte Wanne (705) zu erkennen, die auf einem Halbleitersubstrat (801) ausgebildet ist und als Kollektor für den Stromtreibertransistor dient, wobei sie über ein separates, in 8 nicht gezeigtes Kontaktloch mit Masse verbunden ist. Alternativ kann die p-dotierte Wanne auch an einen Knoten mit gegenüber Masse geringerem Spannungspotential angeschlossen sein, um die Entladefähigkeit für die entsprechende Bitleitung zu verbessern. Das dotierte Gebiet (702) dient sowohl als Basis für den Stromtreibertransistor wie auch als gemeinsame Drain-Elektrode zweier benachbarter Kettenauswahltransistoren. Die Bezugszeichen (802) und (803) bezeichnen die Source-Gebiete zweier benachbarter Kettenauswahltransistoren. Eine Halbleiterschicht (701) ist zwischen einer Isolationsschicht (804) und einer weiteren Isolationsschicht (805) angeordnet und dient als Emitter des Stromtreibertransistors. Die Halbleiterschicht (701) ist über ein in der Isolationsschicht (804) gebildetes Kontaktloch mit dem dotierten Gebiet (702) sowie über ein in der Isolationsschicht (805) gebildetes Kontaktloch mit einer zugehörigen Bitleitung (704) verbunden.

Anhand der 9A bis 9G wird nachfolgend der Herstellungsvorgang für den Stromtreibertransistor und die angrenzenden Strukturen erläutert.

Gemäß 9A wird zunächst die p-dotierte Wanne (705) auf dem Halbleitersubstrat (801) gebildet, und dann werden ein Gate-Isolationsfilm (804A) und Polysilizium-Gate-Elektroden (706A) auf der p-dotierten Wanne (705) angeordnet. Die Polysilizium-Gate-Elektroden (706A) dienen hierbei als jeweilige Kettenauswahlleitungen. Außerdem werden im selben Prozeß wie die Erzeugung der Polysilizium-Gate-Elektroden (706A) die (in den 9A bis 9G nicht gezeigten) Wortleitungen (708A bis 708H) gebildet. Dann werden n-leitende Fremdatome (901), z.B. Phosphor, in einer Konzentration von 3,2 × 1013 Dotieratome/cm2 mit einer Energie von 60 keV implantiert, um n-dotierte Gebiete (802A, 702A und 803A) zu erzeugen. Das dotierte Gebiet (802A) stellt die Source-Elektrode eines Auswahltransistors, das dotierte Gebiet (803A) die Source-Elektrode eines weiteren Auswahltransistors und das dotierte Gebiet (702A) die gemeinsame Drain-Elektrode zweier benachbarter Auswahltransistoren sowie die Basis des Stromtreibertransistors dar.

Anschließend wird, wie in 9B dargestellt, durch einen photolithographischen Prozeß eine Fotoresistmaskenstruktur (902) erzeugt, bei der ein Teil des dotierten Gebietes (702A) freiliegt, wonach n-leitende Fremdatome (903), z.B. Phosphor, in einer Konzentration von 2 × 1013 Dotieratome/cm2 bis 6 × 1013 Dotieratome/cm2 mit einer Energie von 100 keV bis 180 keV implantiert werden, um das n-dotierte Gebiet (702) auszubilden. Hierbei werden der Abstand des dotierten Gebietes (702) zu den Polysilizium-Gate-Elektroden (706A) und die Tiefe des dotierten Gebietes (702) kontrolliert eingestellt, um sowohl den Durchgreifeffekt als auch Kurzschlüsse zwischen dem dotierten Gebiet (702) und den dotierten Gebieten (802A und 803A) zu verhindern.

Gemäß 9C werden dann Abstandsschichten (804B) an den Seitenwänden der jeweiligen Polysilizium-Gate-Elektroden (706A) erzeugt. Daraufhin wird eine Fotoresistmaskenstruktur (904) ausgebildet, bei der die Source-Gebiete (802A und 803A) freibleiben, wonach eine Ionenimplantation (905) durchgeführt wird, bei der n-leitende Fremdatome, z.B. Arsen (As), in einer Konzentration von 5 × 1015 Dotieratome/cm2 mit einer Energie von 40 keV eindotiert werden, um so eine LDD-Struktur für die Source-Gebiete (802 und 803) der jeweiligen Auswahltransistoren zu erzeugen.

Nach Entfernung der Maske (904) werden nacheinander eine HTO (Hochtemperaturoxid)-Schicht (804C) und eine BPSG(Borphosphorsilikatglas)-Schicht (804D) als zwischenliegende Isolationsschichtanordnung aufgebracht. Als nächstes wird auf der Oberfläche der BPSG-Schicht (804D) eine Fotoresistmaskenstruktur (906) erzeugt, die einen Kontaktlochbereich freiläßt, wonach die Isolationsschichten (804D und 804C) zur Bildung des Kontaktlochs selektiv geätzt werden. Anschließend werden, wie in 9E gezeigt, die Fotoresistmaskenstruktur (906) entfernt und eine p+-Polysiliziumschicht (701A) in einer Dicke von 50nm bis 150nm aufgebracht, die über das in den zwischenliegenden Isolationsschichten (804C und 804D) gebildete Kontaktloch mit dem dotierten Gebiet (702) verbunden ist. Das Aufbringen der p+-Polysiliziumschicht erfolgt hierbei durch einen in-situ-Depositionsprozeß oder durch Eindotieren von Bor (B) nach der Deposition einer undotierten Polysiliziumschicht. Daraufhin wird unter Verwendung einer den Emitter des Stromtreibertransistors festlegenden Fotoresistmaskenstruktur (907) die p+-Halbleiterschicht (701A) selektiv geätzt.

Wie aus 9F ersichtlich, wird dann eine HTO/BPSG-Schicht (805) als Isolationszwischenschicht auf die Oberflächen der BPSG- Isolationszwischenschicht (804D) und der strukturierten p+-Polysiliziumschicht (701) aufgebracht, wonach ein Aufschmelzprozeß durchgeführt wird, um die Oberfläche der HTO/BPSG-Schicht (805) zu planarisieren.

Als nächstes wird durch einen photolithographischen Prozeß eine ein Kontaktloch festlegende Fotoresistmaskenstruktur (908) zur Freilegung der p+-Polysiliziumemitterschicht (701) erzeugt, und anschließend wird die HTO/BPSG-Isolationszwischenschicht (805) zur Bildung des Kontaktlochs selektiv geätzt. Daraufhin wird, wie 9G zeigt, die aus einem Metall, wie z.B. Aluminium, bestehende Bitleitung (704) auf der resultierenden Struktur gebildet, so daß die Bitleitung (704) mit der p+-Polysiliziumemitterschicht (701) verbunden ist.

In 10 ist ein weiterer möglicher, einem Teil der Halbleiter-ROM-Bauelementschaltung von 3 entsprechender Halbleiterbauelementaufbau dargestellt. Dabei bezeichnen die Bezugszeichen (706A und 706B) die Kettenauswahlleitungen und die Bezugszeichen (708A bis 708H) die Wortleitungen. Mit dem Bezugszeichen (1002) ist das Emittergebiet des Stromtreibertransistors und mit dem Bezugszeichen (1003) die Basis des Stromtreibertransistors bezeichnet. Das Kontaktloch für Durchverbindungen zwischen dem Emitter des Stromtreibertransistors und der Bitleitung ist mit dem Bezugszeichen (1001) markiert. Das Bezugszeichen (704) bezeichnet die Bitleitung, während das Bezugszeichen (710) einen aktiven Bereich markiert, in welchem die n-leitenden Source- und Drain-Gebiete und Kanalgebiete angeordnet sind. Das Bezugszeichen (707) bezeichnet die während einer Ionenimplantation für die Bildung der Source- und Drain-Gebiete verwendete Schutzmaske.

Bezugnehmend auf die zugehörige 11 dient das dotierte Gebiet (1003) sowohl als gemeinsame Drain-Elektrode zweier benachbarter Auswahltransistoren wie auch als Basis des Stromtreibertransistors. Ein dotiertes Gebiet (1002) dient als Emitter des Stromtreibertransistors und ist über ein in einer Isolationsschicht (1004) gebildetes Kontaktloch mit der zugehörigen Bitleitung (704) verbunden.

Anhand der 12A bis 12F wird nachfolgend der Herstellungsvorgang für diesen in 11 gezeigten Stromtreibertransistoraufbau mit den benachbarten Strukturen erläutert.

Wie aus 12A zu erkennen, wird zunächst eine p-leitende Wanne (705), die als Kollektor des Stromtreibertransistors dient, auf einem Halbleitersubstrat (801) erzeugt, wonach auf die p-leitende Wanne (705) ein Gate-Isolationsfilm (1004A) und Polysilizium-Gate-Elektroden (706A) aufgebracht werden. Zur Erzeugung von n-dotierten Gebieten (802A, 1003A und 803A) werden n-leitende Fremdatome (1201) implantiert.

Wie in 12B gezeigt, wird als nächstes durch einen photolithographischen Prozeß eine Fotoresistmaskenstruktur (1202) gebildet, die einen Teil des dotierten Gebietes (1003A) freiläßt, wonach zur Erzeugung des n-dotierten Gebietes (1003) n-leitende Fremdatome (1203), z.B. Phosphor, in einer Konzentration von 2 × 1013 Dotieratome/cm2 bis 6 × 1013 Dotieratome/cm2 mit einer Energie von 130 keV bis 180 keV implantiert werden.

Nach Entfernung der Maskenstruktur (1202) wird zur Festlegung des Emitters des Stromtreibertransistors, wie in 12C gezeigt, eine Fotoresistmaskenstruktur (1204) erzeugt, und anschließend wird eine Ionenimplantation (1205) zur Bildung des Emitters durchgeführt, bei welcher p-leitende Fremdatome, z.B. BF2, in einer Konzentration von 2 × 1015 Dotieratome/cm2 bis 4 × 1015 Dotieratome/cm2 mit einer Energie von 40 keV bis 80 keV implantiert werden.

Als nächstes wird die Maskenstruktur (1204) entfernt, wonach, wie in 12D dargestellt, Abstandsschichten (1004B) an den Seitenwänden der jeweiligen Polysilizium-Gate-Elektroden (706A) erzeugt werden. Dann wird eine Fotoresistmaskenstruktur (1206) gebildet, welche die Source-Gebiete (802A, 803A) zweier benachbarter Kettenauswahltransistoren freiläßt, und anschließend wird eine Ionenimplantation durchgeführt, bei der n-leitende Fremdatome (1207), z.B. Arsen (As), in einer Konzentration von 5 × 1015 Dotieratome/cm2 mit einer Energie von 40 keV eindotiert werden, so daß eine LDD-Struktur für die Source-Gebiete (802, 803) der jeweiligen Auswahltransistoren entsteht.

Nach Entfernung der Maskenstruktur (1206) werden nacheinander als eine Isolationszwischenschicht, wie in 12E gezeigt, eine HTO(Hochtemperaturoxid)-Schicht (1004C) und eine BPSG(Borphosphorsilikatglas)-Schicht (1004D) aufgebracht. Als nächstes wird auf der Oberfläche der BPSG-Schicht (1004D) eine ein Kontaktloch festlegende Fotoresistmaskenstruktur (1208) erzeugt, wonach die Isolationsschichten (1004D und 1004C) zur Bildung des Kontaktlochs selektiv geätzt werden. Anschließend wird, wie in 12F dargestellt, die Fotoresistmaskenstruktur (1208) entfernt und daraufhin eine aus Metall, z.B. Aluminium, bestehende Bitleitung (704) auf der resultierenden Struktur gebildet, wobei die Bitleitung (704) mit dem Emittergebiet (1002) verbunden ist.

Das erfindungsgemäß den Stromtreibertransistor beinhaltende Halbleiterspeicherbauelement besitzt die Eigenschaft, daß der Stromfluß in den jeweiligen Bitleitungen gesteigert werden kann, was in einer Zunahme der Betriebsgeschwindigkeit resultiert, wobei die Integrationsdichte der Speicherelemente erhöht wird. Dies wiederum senkt die Kosten.

Es versteht sich, daß der Fachmann zahlreiche Alternativen und Varianten der oben beschriebenen Ausführungsbeispiele im Rahmen der Erfindung vorzunehmen vermag, wie sie durch die beigefügten Patentansprüche festgelegt ist.


Anspruch[de]
Halbleiterspeicherbauelementaufbau mit

– einem Halbleitersubstrat (801),

– einer Mehrzahl von auf dem Halbleitersubstrat unter Zwischenfügung einer ersten Isolationsschicht (804) gebildeten Wortleitungen (708A bis 708H) und

– einer Mehrzahl von über der ersten Isolationsschicht unter Zwischenfügung einer zweiten Isolationsschicht (805) gebildeten Bitleitungen (704),

– einer Mehrzahl von jeweils aus mehreren hintereinandergeschalteten Speicherelementen bestehenden Ketten, die über dem Halbleitersubstrat (801) gebildet und mit einem ersten Ende jeweils an Masse angeschlossen sind, wobei jedes Speicherelement in Abhängigkeit von einem vorgegebenen Programm entweder aus einem ersten Speicherelement, das unabhängig von einem zugehörigen Wortleitungssignal auf „EIN" geschaltet ist, oder einem zweiten Speicherelement besteht, das in Abhängigkeit von einem zugehörigen Wortleitungssignal zwischen „EIN" und „AUS" umschaltbar ist,

– einer Mehrzahl von Kettenauswahltransistoren (Q7 bis Q12) mit an das zweite Ende einer zugehörigen Kette angeschlossenen Source-Elektroden, mit an eine Kettenauswahlleitung angeschlossenen Gate-Elektroden und mit Drain-Elektroden, wobei für die Drain-Elektroden von je zwei beachbarten Kettenauswahltransistoren ein gemeinsames Drain-Gebiet (702) vorgesehen ist, und

– einer Mehrzahl von Stromtreibertransistoren (Q4, Q5, Q6), deren Kollektor jeweils aus einem Wannenbereich (705) besteht, deren Basis jeweils aus einem über der Wanne angeordneten, gemeinsamen Drain-Gebiet (702) zweier benachbarter Kettenauswahltransistoren besteht und deren Emitter jeweils mit dem zugehörigen gemeinsamen Drain-Gebiet in Kontakt und über ein Kontaktloch in der zweiten Isolationsschicht (805) an eine zugehörige Bitleitung (704) angeschlossen ist.
Halbleiterspeicherbauelementaufbau nach Anspruch 1, weiter dadurch gekennzeichnet, dass der jeweilige Emitter eines Stromtreibertransistors aus einer Halbleiterschicht (701) besteht, die zwischen der ersten (804) und der zweiten Isolationsschicht (805) angeordnet und über ein Kontaktloch in der ersten Isolationsschicht mit dem gemeinsamen Drain-Gebiet (702) verbunden ist. Halbleiterspeicherbauelementaufbau nach Anspruch 1, weiter dadurch gekennzeichnet, dass der jeweilige Emitter eines Strromtreibertransistors durch ein im zugehörigen gemeinsamen Drain-Gebiet (1003) ausgebildetes, dotiertes Gebiet (1002) gebildet ist. Halbleiterspeicherbauelementaufbau nach einem der Ansprüche 1 bis 3, weiter dadurch gekennzeichnet, dass das jeweilige, gleichzeitig als Basis eines zugehörigen Stromtreibertransistors dienende gemeinsame Drain-Gebiet mit n-leitenden Fremdatomen in einer Konzentration zwischen 1017 Dotieratome/cm2 und 1019 Dotieratome/cm2 dotiert ist. Halbleiterspeicherbauelementaufbau nach einem der Ansprüche 1, 2 und 4, weiter dadurch gekennzeichnet, dass die als Emitter des jeweiligen Stromtreibertransistors dienende Halbleiterschicht (701) eine Polysiliziumschicht mit einer Dicke zwischen 50nm und 150nm ist. Halbleiterspeicherbauelementaufbau nach einem der Ansprüche 1 bis 5, weiter dadurch gekennzeichnet, dass die als Kollektor des jeweiligen Stromtreibertransistors dienende Wanne in einer Konzentration zwischen 1014 Dotieratome/cm2 und 1016 Dotieratome/cm2 mit Fremdatomen dotiert ist.






IPC
A Täglicher Lebensbedarf
B Arbeitsverfahren; Transportieren
C Chemie; Hüttenwesen
D Textilien; Papier
E Bauwesen; Erdbohren; Bergbau
F Maschinenbau; Beleuchtung; Heizung; Waffen; Sprengen
G Physik
H Elektrotechnik

Anmelder
Datum

Patentrecherche

Patent Zeichnungen (PDF)

Copyright © 2008 Patent-De Alle Rechte vorbehalten. eMail: info@patent-de.com