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Dokumentenidentifikation DE102005056279A1 31.05.2007
Titel Test-Vorrichtung und Verfahren zum Testen von elektronischen Bauelementen
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Janik, Thomas, 81545 München, DE;
Schindlbeck, Hans, 81545 München, DE;
Schröder, Christoph-Maria, 84416 Inning, DE
Vertreter Bosch, Graf von Stosch, Jehle Patentanwaltsgesellschaft mbH, 80639 München
DE-Anmeldedatum 25.11.2005
DE-Aktenzeichen 102005056279
Offenlegungstag 31.05.2007
Veröffentlichungstag im Patentblatt 31.05.2007
IPC-Hauptklasse G11C 29/56(2006.01)A, F, I, 20051125, B, H, DE
IPC-Nebenklasse G01R 31/28(2006.01)A, L, I, 20051125, B, H, DE   
Zusammenfassung Die Erfindung betrifft ein Verfahren zum Testen von elektronischen Bauelementen, und eine Test-Vorrichtung (10), welche zu Testzwecken anstelle eines elektronischen Bauelements (3) an ein elektronisches System (1) anschließbar ist, wobei die Vorrichtung (10) mindestens eine Einrichtung (11a) aufweist zum Zuführen eines vom elektronischen System (1) zugeführten, im Normalbetrieb des elektronischen Systems (1) für das elektronische Bauelement (3) bestimmten Signals (CS1) zu einem ersten an die Vorrichtung (10) anschließbaren elektronischen Bauelement (103), und mindestens eine weitere Einrichtung (11b) zum Zuführen eines vom elektronischen System (1) zugeführten, im Normalbetrieb des elektronischen Systems (1) für das elektronische Bauelement (3) bestimmten weiteren Signals (CS2) zu einem zweiten an die Vorrichtung (10) anschließbaren elektronischen Bauelement (113).

Beschreibung[de]

Die Erfindung betrifft eine Test-Vorrichtung, und ein Verfahren zum Testen von elektronischen Bauelementen.

Bei herkömmlichen Speicherbauelementen, insbesondere herkömmlichen Halbleiter-Speicherbauelementen unterscheidet man zwischen sog. Funktionsspeicher-Bauelementen (z.B. PLAs, PALs, etc.), und sog. Tabellenspeicher-Bauelementen, z.B. ROM-Bauelementen (ROM = Read Only Memory bzw. Festwertspeicher) – insbesondere PROMs, EPROMs, EEPROMs, Flash-Speicher, etc. –, und RAM-Bauelementen (RAM = Random Access Memory bzw. Schreib-Lese-Speicher), z.B. DRAMs und SRAMs.

In herkömmlichen elektronischen Systemen, z.B. Mobiltelefonen, Digitalkameras, PCs, Laptops, PDAs, etc. sind häufig mehrere, verschiedene Typen von Halbleiter-Speicherbauelementen vorgesehen, sowie ein oder mehrere Mikrocontroller- oder Mikroprozessor-Bauelemente.

Ein RAM-Bauelement ist ein Speicher, bei dem man nach Vorgabe einer Adresse Daten abspeichern, und unter dieser Adresse später wieder auslesen kann.

Da in einem RAM-Bauelement möglichst viele Speicherzellen untergebracht werden sollen, ist man bemüht, diese so einfach wie möglich zu realisieren.

Bei SRAMs (SRAM = Static Random Access Memory) bestehen die einzelnen Speicherzellen z.B. aus wenigen, beispielsweise 6 Transistoren, und bei sog. DRAMs (DRAM = Dynamic Random Access Memory) i.A. nur aus einem einzigen, entsprechend angesteuerten kapazitiven Element (z.B. der Gate-Source-Kapazität eines MOSFETs), mit dessen Kapazität jeweils ein Bit als Ladung gespeichert werden kann.

Diese Ladung bleibt allerdings nur für kurze Zeit erhalten; deshalb muß regelmäßig, z.B. ca. alle 64 ms, ein sog. „Refresh" durchgeführt werden.

Im Gegensatz hierzu muß bei SRAMs kein "Refresh" durchgeführt werden; d.h., die in der Speicherzelle gespeicherten Daten bleiben gespeichert, solange dem SRAM eine entsprechende Versorgungsspannung zugeführt wird.

Bei Nicht-flüchtigen-Speicherbauelementen (NVMs bzw. Nonvolatile memories), z.B. ROMs, PROMs, EPROMs, EEPROMs, und Flash-Speichern bleiben demgegenüber die gespeicherten Daten auch dann gespeichert, wenn die Versorgungsspannung abgeschaltet wird.

Bei ROM-Speicherbauelementen können die jeweiligen Daten im Verlauf der Herstellung eines entsprechenden Speicherbauelements (d.h. herstellerseitig) durch Verwendung entsprechender Masken festgelegt werden, z.B. dadurch, dass an der entsprechenden Stelle einer entsprechenden Speicherzellen-Matrix eine Unterbrechung, oder ein Kontakt vorgesehen wird.

PROMs sind – anwenderseitig – programmierbare Festwertspeicher. Die jeweiligen Speicherzellen können z.B. entsprechende Schmelzsicherungen (z.B. dünne CrNi-Schichten) aufweisen, die durch Anlegen entsprechender Ströme durchgebrannt werden, und so – irreversibel – mit einem Datum d = 0 beschrieben werden können. Alternativ können die jeweiligen Speicherzellen z.B. auch spezielle Mosfets aufweisen, bei denen ein zusätzliches, isoliertes „floating gate" vorgesehen ist. Dieses wird beim Programmieren einer entsprechenden Speicherzelle aufgeladen, wodurch die Schwellspannung des jeweiligen Mosfets verschoben wird.

EPROMs sind mehrfach-programmierbare Festwert-Speicherbauelemente, d.h. Festwert-Speicherbauelemente, bei denen die jeweilige Programmierung durch einen entsprechenden Löschvorgang anwenderseitig wieder rückgängig gemacht werden kann. Als Speicherzellen können – ähnlich wie bei manchen PROMs – z.B. Mosfets mit zusätzlichem, isoliertem, zum Programmmieren entsprechend aufladbarem „floating gate" verwendet werden. Durch Bestrahlung des EPROMs mit UV-Licht kann die floating gate Ladung (sämtlicher) Mosfets wieder ausgeglichen, und dadurch die Programmierung (für das gesamte EPROM) rückgängig gemacht werden.

Unter einem EEPROM versteht man ein mehrfach-programmierbares Festwert-Speicherbauelement, bei dem die jeweilige Programmierung im Gegensatz zu einem (UV-löschbaren) EPROM bit-, byte- oder seitenweise elektrisch wieder rückgängig gemacht werden kann.

Ein Flash-Speicher bzw. Flash-EEPROM stellt ein Mittelding zwischen einem EPROM und einem EEPROM dar. Ein Flash-EEPROM ist ein mehrfach-programmierbares Festwert-Speicherbauelement, welches – wie ein EEPROM – elektrisch löschbar ist, jedoch nicht bit-, oder byte-weise, sondern nur – entsprechend ähnlich wie ein EPROM – jeweils im Gesamten.

Durch die zunehmende Miniaturisierung von elektronischen Systemen werden häufig mehrere, verschiedene Halbleiter-Speicherbauelemente unterschiedlichen Typs (sowie ggf. zusätzlich ein oder mehrere Mikrocontroller- oder Mikroprozessor-Bauelemente) in ein- und demselben Gehäuse angeordnet:

Beispielsweise können bei sog. „MCP"s (MCP = Multiple Chip Package) in ein- und demselben Gehäuse ein oder mehrere Flash-Speicherbauelemente, und ein oder mehrere RAM-Speicherbauelemente vorgesehen sein, z.B. ein NAND-Flash-Speicherbauelement oder ein NOR-Flash-Speicherbauelement, und ein SDRAM-Speicherbauelement, etc.

Bei sog. „SiP"s (SiP = System in Package) können in ein- und demselben Gehäuse ein oder mehrere Mikrocontroller- oder Mikroprozessor-Bauelemente vorgesehen sein, und ein oder mehrere – ggf. verschiedenartige – Speicherbauelemente, z.B. ein Mikroprozessor, ein SDRAM-Speicherbauelement, und ein NAND- oder NOR-Flash-Speicherbauelement, etc.

Des weiteren sind im Stand der Technik auch sog. „PoP"-Systeme (PoP = Package on Package) bekannt, bei denen mehrere Halbleiter-Bauelement-Gehäuse aufeinandergelötet, und/oder in ein- und demselben Gehäuse angeordnet werden können, etc., etc.

Derartige Packages haben u.a, den Nachteil, dass diese – bzw. einzelne darin vorzusehende Bauelemente (insbesondere in Bezug auf deren Zusammenwirken mit dem jeweiligen elektronischen System) – nur schwer zu testen sind.

Soll z.B. die Funktionsfähigkeit eines in ein MCP, insbesondere z.B. in ein SDRAM-/Flash-MCP einzubauenden SDRAM-Speicherbauelements getestet werden, muss das auf dem Flash-Speicherbauelement gespeicherte Programm bekannt sein (da das Flash-Speicherbauelement jeweils auf spezifische – im Einzelfall zu testende – Weise mit dem SDRAM-Speicherbauelement zusammenarbeitet). Ist das Programm nicht bekannt – z.B. weil das Flash-Speicherbauelement von einem anderen Hersteller stammt, als das zu testende SDRAM-Speicherbauelement -, muss das auf dem Flash-Speicherbauelement gespeicherte Programm ausgelesen werden, wozu ein Auslöten des MCPs aus einem entsprechenden elektronischen System erforderlich ist. Allerdings sind die auf Flash-Speicherbauelementen gespeicherten Programme – oder zumindest Teile hiervon – häufig kopiergeschützt.

Die Erfindung hat zur Aufgabe, eine neuartige Test-Vorrichtung und ein neuartiges Verfahren zum Testen von elektronischen Bauelementen zur Verfügung zu stellen.

Sie erreicht dieses und weitere Ziele durch die Gegenstände der Ansprüche 1 und 14.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Gemäß einem Aspekt der Erfindung wird eine Test-Vorrichtung bereitgestellt, welche zu Testzwecken anstelle eines elektronischen Bauelements an ein elektronisches System anschließbar ist, wobei die Vorrichtung mindestens eine Einrichtung aufweist zum Zuführen eines vom elektronischen System zugeführten, im Normalbetrieb des elektronischen Systems für das elektronische Bauelement bestimmten Signals (CS1) zu einem ersten an die Vorrichtung anschließbaren elektronischen Bauelement, und mindestens eine weitere Einrichtung zum Zuführen eines vom elektronischen System zugeführten, im Normalbetrieb des elektronischen Systems für das elektronische Bauelement bestimmten weiteren Signals (CS2) zu einem zweiten an die Vorrichtung anschließbaren elektronischen Bauelement.

Im folgenden wird die Erfindung anhand mehrerer Ausführungsbeispiele und der beigefügten Zeichnung näher erläutert. In der Zeichnung zeigt:

1 eine schematische, beispielhafte Darstellung eines elektronischen Systems gemäß dem Stand der Technik – von oben her betrachtet;

2 eine schematische, beispielhafte Darstellung einer Vorrichtung zum Testen von Halbleiter-Bauelementen gemäß einem ersten Ausführungsbeispiel der Erfindung – von der Seite her betrachtet –, welche für das in 1 gezeigte System verwendbar ist;

3 eine schematische, beispielhafte Darstellung einzelner Komponenten der in 2 gezeigten Test-Vorrichtung – jeweils von oben her betrachtet;

4 eine mehrere alternative Einstell-Möglichkeiten der in 2 und 3 gezeigten Jumper bei verschiedenen mit der Test-Vorrichtung durchführbaren Tests zeigende Tabelle; und

5 eine schematische, beispielhafte Darstellung einer Vorrichtung zum Testen von Halbleiter-Bauelementen gemäß einem weiteren, alternativen Ausführungsbeispiel der Erfindung – von der Seite her betrachtet –.

In 1 ist eine schematische, beispielhafte Darstellung eines herkömmlichen elektronischen Systems 1 gezeigt (hier: von oben her betrachtet dargestellt).

Das elektronische System 1 weist eine Schaltungsplatine 2 auf, auf der eine Vielzahl von Halbleiter-Bauelementen 3, 4, 5, 6, 7, 8 vorgesehen sind (bzw. genauer: mehrere Halbleiter-Bauelement-Gehäuse 3, 4, 5, 6, 7, 8 mit jeweils darin angeordneten Halbleiter-Bauelementen).

Beispielsweise kann das System 1 ein oder mehrere Speicherbauelemente – ggf. verschiedenen Typs – aufweisen, und/oder ein oder mehrere Mikrocontroller- oder Mikroprozessor-Bauelemente (ebenfalls ggf. verschiedenen Typs), etc.

Die Halbleiter-Bauelementen 3, 4, 5, 6, 7, 8 können über ein oder mehrere Bus-Systeme 9a, 9b miteinander verbunden sein, und über die Bus-Systeme gegenseitig Daten austauschen.

Die Bus-Systeme 9a, 9b können z.B. jeweils entsprechende Adress-, Steuer- und Nutz-Daten-Busse mit entsprechenden Adress-, Steuer- und Nutz-Daten-Leitungen aufweisen.

Das elektronische System 1 kann z.B. zum Einsatz in einem Mobiltelefon vorgesehen sein, oder z.B. in einer Digitalkamera, einem PC, Laptop, PDA, etc., etc.

Da die Abmessungen des elektronischen Systems 1 so klein wie möglich gewählt sein sollen, können – bei einem oder mehreren der o.g. Halbleiter-Bauelement-Gehäuse 3, 4, 5, 6, 7, 8 – mehrere Halbleiter-Speicherbauelemente desselben oder unterschiedlichen Typs (sowie ggf. zusätzlich ein oder mehrere Mikrocontroller- oder Mikroprozessor-Bauelemente) in ein- und demselben Gehäuse angeordnet sein:

Beispielsweise kann bei einem oder mehreren der o.g. Gehäuse (hier: beim Halbleiter-Bauelement-Gehäuse 3) ein sog. „MCP" (MCP = Multiple Chip Package) verwendet werden, bei dem in ein- und demselben Gehäuse ein oder mehrere Flash-Speicherbauelemente, und ein oder mehrere RAM-Speicherbauelemente vorgesehen sein können, z.B. ein NAND-Flash-Speicherbauelement oder ein NOR-Flash-Speicherbauelement, und ein SDRAM-Speicherbauelement.

Alternativ oder zusätzlich kann bei einem oder mehreren der o.g. Gehäuse (z.B. beim Halbleiter-Bauelement-Gehäuse 3) ein sog. „SiP" (SiP = System in Package) verwendet werden, bei dem in ein- und demselben Gehäuse ein oder mehrere Mikrocontroller- oder Mikroprozessor-Bauelemente vorgesehen sein können, und ein oder mehrere – ggf. verschiedenartige – Speicherbauelemente, z.B. ein Mikroprozessor, ein SDRAM-Speicherbauelement, und ein NAND- oder NOR-Flash-Speicherbauelement, etc.

Alternativ oder zusätzlich kann bei einem oder mehreren der o.g. Gehäuse (z.B. beim Halbleiter-Bauelement-Gehäuse 3) ein sog. „PoP" (PoP = Package on Package) verwendet werden, bei dem mehrere Halbleiter-Bauelement-Gehäuse aufeinandergelötet bzw. -gesteckt, und/oder in ein- und demselben Gehäuse angeordnet sein können, etc.

Zum Testen des elektronischen Systems 1, bzw. einzelner darin oder in entsprechenden Systemen vorzusehender Elemente, z.B. des in 1 gezeigten MCPs 3 (oder SiPs 3, oder PoPs 3, etc. – bzw. eines entsprechenden MCPs bzw. SiPs bzw. PoPs), bzw. eines darin bzw. in einem entsprechenden MCP (oder SiP, PoP) vorzusehenden SDRAM-Speicherbauelements und/oder Flash-Speicherbauelements, etc. – insbesondere in Bezug auf dessen /deren Zusammenwirken mit dem System – kann die in 2 gezeigte Test-Vorrichtung 10 verwendet werden (hier: von der Seite her betrachtet dargestellt).

Zum Durchführen des Tests wird an der in 1 gezeigten Schaltungsplatine 2 – statt des dort gezeigten Halbleiter-Bauelements bzw. -Gehäuses 3 (an der entsprechenden Stelle der Schaltungsplatine 2 wie das Bauelement bzw. Gehäuse 3) – die in 2 gezeigte Test-Vorrichtung 10 vorgesehen.

Hierzu weist die Test-Vorrichtung 10 eine an der Unterseite einer Schaltungsplatine 12a (PCB = Printed Circuit Board) angebrachte Kontakt-Einrichtung 13 (hier eine Landsocket-Einrichtung 13) auf, die mehrere – sich nach unten hin erstreckende – Pins 13a aufweist.

Wie im folgenden noch genauer erläutert wird, wird zum Anschluss der Test-Vorrichtung 10 an das elektronische System 1 die Test-Vorrichtung 10 bzw. die Kontakt-Einrichtung 13 (nach dem Ausbau, insbesondere dem Ausstecken bzw. Auslöten des dort gezeigten Halbleiter-Bauelements bzw. -Gehäuses 3) so von oben her in Richtung eines Pfeils A nach unten zur Oberseite der Schaltungsplatine 2 des elektronischen Systems 1 bewegt, dass die Pins 13a der Kontakt-Einrichtung 13 der Test-Vorrichtung 10 entsprechende, an der Schaltungsplatine 2 bzw. einem dort vorgesehenen Adapter vorgesehene Anschlüsse kontaktieren.

Die Test-Vorrichtung 10 ist dann elektrisch mit der Schaltungsplatine 2 verbunden – und zwar so, dass die Pins 13a der Kontakt-Einrichtung 13 entsprechende Leitungen (Adress-, Steuer- und Nutz-Daten-Leitungen) der o.g. Bus-Systeme 9a, 9b kontaktieren, wie sonst – im eingebauten Zustand des in 1 gezeigten Bauelements bzw. Gehäuses 3 – entsprechende am Bauelement bzw. Gehäuse 3 vorgesehene Pins.

Zum Verbinden der Kontakt-Einrichtung 13 bzw. der Kontakt-Einrichtungs-Pins 13a mit der Schaltungsplatine 2 bzw. dem dort vorgesehenen Adapter kann z.B. eine entsprechende Lötverbindung dienen, oder – vorteilhaft – eine (unverlötete, lösbare) Steckverbindung.

Wie aus 2 hervorgeht, kann auf der Schaltungsplatine 12a der Test-Vorrichtung 10 ein Bauelement 103 bzw. eine „Originalkomponente" (bzw. ein Bauelement-Gehäuse 103 mit jeweils darin angeordneten Halbleiter-Bauelementen) vorgesehen sein, welches/welche funktionsmäßig entsprechend oder identisch aufgebaut und eingerichtet ist, wie das in 1 gezeigte – zur Durchführung des Test ausgebaute – Bauelement bzw. Gehäuse 3 (insbesondere ein entsprechendes bzw. identisches MCP 3 (oder SiP 3, oder PoP 3, etc.) mit jeweils einem entsprechenden bzw. identischen darin vorgesehenen SDRAM-Speicherbauelement und/oder Flash-Speicherbauelement (und/oder Mikrocontroller- oder Mikroprozessor-Bauelement), etc.) Wahlweise kann bei einer Variante des Tests, und wie im folgenden noch genauer erläutert wird auf der Schaltungsplatine 12a auch – anders als in 2 dargestellt – kein Halbleiter-Bauelement 103 bzw. kein dem MCP 3 (oder SiP 3, oder PoP 3, etc.) entsprechendes Bauelement 103 vorgesehen sein.

Wie aus 2 hervorgeht, ist bei dem dort gezeigten Ausführungsbeispiel oberhalb der Schaltungsplatine 12a eine weitere Schaltungsplatine 12b (PCB = Printed Circuit Board) angeordnet, die über einen entsprechenden – z.B. an der Unterseite der Schaltungsplatine 12b vorgesehenen – Steck-Kontakt 102 elektrisch mit der Schaltungsplatine 12a (bzw. genauer mit einem an der Oberseite der Schaltungsplatine 12a vorgesehenen Steck-Kontakt 101) verbunden ist.

Zum Verbinden der Schaltungsplatinen 12a, 12b dient also wiederum – vorteilhaft – eine (unverlötete, lösbare) Steckverbindung (oder alternativ eine entsprechende Lötverbindung).

Wie aus 2 hervorgeht, ist auf der weiteren Schaltungsplatine 12b der Test-Vorrichtung 10 ein (weiteres) Bauelement 113 angeordnet (bzw. ein Bauelement-Gehäuse 113 mit einem oder mehreren darin angeordneten Halbleiter-Bauelementen).

Wie im folgenden noch genauer erläutert wird kann bei einer weiteren Variante des Tests auf der weiteren Schaltungsplatine 12b auch anders als in 2 dargestellt kein (weiteres) Halbleiter-Bauelement 113 vorgesehen sein.

Das Bauelement 113 kann funktionsmäßig entsprechend oder identisch aufgebaut und eingerichtet sein, wie das in 1 gezeigte – zur Durchführung des Test ausgebaute – Bauelement bzw. Gehäuse 3 (insbesondere entsprechend bzw. identisch wie das MCP 3 (oder SiP 3, oder PoP 3, etc.) mit jeweils einem entsprechenden bzw. identischen darin vorgesehenen SDRAM-Speicherbauelement und/oder Flash-Speicherbauelement (und/oder Mikrocontroller- oder Mikroprozessor-Bauelement), etc.)

Alternativ kann das Bauelement 113 auch funktionsmäßig entsprechend oder identisch aufgebaut und eingerichtet sein, wie jeweils ein einzelnes der in dem in 1 gezeigten – zur Durchführung des Test ausgebauten – Bauelement bzw. Gehäuse 3 (MCP 3/SiP 3/PoP 3) vorgesehenen Elemente („Einzelkomponente").

Beispielsweise kann das Bauelement 113 funktionsmäßig entsprechend, bzw. identisch oder im wesentlichen identisch aufgebaut und eingerichtet sein, wie jeweils ein (einzelnes) in dem – zur Durchführung des Test ausgebauten – Bauelement bzw. Gehäuse 3 (MCP 3/SiP 3/PoP 3) vorgesehenes DRAM-, insbesondere SDRAM-Speicherbauelement, oder ein (einzelnes) in dem – zur Durchführung des Test ausgebauten – Bauelement bzw. Gehäuse 3 (MCP 3/SiP 3/PoP 3) vorgesehenes Flash-Speicherbauelement (oder Mikrocontroller- oder Mikroprozessor-Bauelement, etc.).

Vorteilhaft kann sich das auf der weiteren Schaltungsplatine 12b angeordnete Bauelement 113, insbesondere MCP/SiP/PoP, bzw. SDRAM-Speicherbauelement (oder Flash-Speicherbauelement, oder Mikrocontroller- oder Mikroprozessor-Bauelement, etc.) auch leicht von dem entsprechenden – zur Durchführung des Tests ausgebauten – Bauelement bzw. Gehäuse 3 (MCP 3/SiP 3/PoP 3) bzw. dem entsprechenden dort vorgesehenen SDRAM-Speicherbauelement/Flash-Speicherbauelement/Mikrocontroller- oder Mikroprozessor-Bauelement unterscheiden, insbesondere deshalb, weil das Bauelement bzw. Gehäuse 3 (bzw. das entsprechende DRAM-, bzw. SDRAM-Speicherbauelement, und/oder Flash-Speicherbauelement) von einem anderen Hersteller stammt, als das auf der weiteren Schaltungsplatine 12b angeordnete Bauelement 113 (bzw. das entsprechende DRAM-, bzw. SDRAM-Speicherbauelement, oder Flash-Speicherbauelement, etc.).

Zum Anbringen des Bauelements 113 an der weiteren Schaltungsplatine 12b, und/oder zum Anbringen des Bauelements 103 an der Schaltungsplatine 12a kann vorteilhaft jeweils eine (unverlötete, lösbare) Steckverbindung verwendet werden (oder alternativ eine entsprechende Lötverbindung).

Nach dem Anbringen des Bauelements 103 an der Schaltungsplatine 12a sind – ggf. von einer oder mehreren im folgenden genauer erläuterten Ausnahmen abgesehen – sämtliche am Bauelement 103 vorgesehenen Pins elektrisch mit entsprechenden Anschlüssen der Schaltungsplatine 12a verbunden, sowie über die Kontakt-Einrichtung 13, und die daran vorgesehenen Pins 13a jeweils mit den entsprechenden Anschlüssen der Schaltungsplatine 2 des elektronischen Systems 1 – und zwar so, dass die Pins des Bauelements 103 jeweils entsprechende Leitungen (Adress-, Steuer- und Nutz-Daten-Leitungen) der o.g. Bus-Systeme 9a, 9b kontaktieren, wie sonst – im eingebauten Zustand des in 1 gezeigten Bauelements bzw. Gehäuses 3 – entsprechende am Bauelement bzw. Gehäuse 3 vorgesehene Pins (ggf. von der einen oder den mehreren o.g. Ausnahmen abgesehen).

Entsprechend ähnlich sind nach dem Anbringen des Bauelements 113 an der weiteren, oberen Schaltungsplatine 12b – von einer oder mehreren im folgenden genauer erläuterten Ausnahmen abgesehen – sämtliche am Bauelement 113 vorgesehenen Pins elektrisch mit entsprechenden Anschlüssen der weiteren Schaltungsplatine 12b verbunden, sowie über die Steck-Kontakte 101, 102 der weiteren Schaltungsplatine 12b und der Schaltungsplatine 12a, und die Kontakt-Einrichtung 13 der Schaltungsplatine 12a, und die daran vorgesehenen Pins 13a jeweils mit den entsprechenden Anschlüssen der Schaltungsplatine 2 des elektronischen Systems 1.

Hierdurch wird erreicht, dass – entsprechend ähnlich wie bei dem Bauelement 103 – die Pins des Bauelements 113 jeweils entsprechende Leitungen (Adress-, Steuer- und Nutz-Daten-Leitungen) der o.g. Bus-Systeme 9a, 9b kontaktieren, wie sonst – im eingebauten Zustand des in 1 gezeigten Bauelements bzw. Gehäuses 3 – entsprechende am Bauelement bzw. Gehäuse 3 vorgesehene Pins (bzw. wie die Pins des entsprechenden Einzel-DRAM-, bzw. Einzel-SDRAM-Speicherbauelements, oder des entsprechenden Einzel-Flash-Speicherbauelements).

Damit sind auch (ggf. abgesehen von einer oder mehreren der o.g. Ausnahmen) die entsprechenden Pins des Bauelements 113 (bzw. die Pins des entsprechenden Einzel-DRAM-, bzw. Einzel-SDRAM-Speicherbauelements, oder des entsprechenden Einzel-Flash-Speicherbauelements) elektrisch mit den jeweils entsprechenden Pins des Bauelements 103 (bzw. den Pins des entsprechenden Einzel-DRAM-, bzw. Einzel-SDRAM-Speicherbauelements, oder des entsprechenden Einzel-Flash-Speicherbauelements) verbunden.

Das oben Gesagte gilt – wie z.B. aus 3 hervorgeht – beim vorliegenden Ausführungsbeispiel nicht bzw. nur eingeschränkt für den bzw. die Chip-Select- bzw. Chip-Auswahl-Pins 14, 15 des Baulements 103, und für den bzw. die Chip-Select- bzw. Chip-Auswahl-Pins 16, 17 des Baulements 113 (und entsprechende Chip-Select- bzw. Chip-Auswahl-Anschlüsse 18, 19 der an der Schaltungsplatine 12a vorgesehenen Kontakt-Einrichtung 13).

Ein erster (z.B. dem entsprechenden Einzel-Flash-Speicherbauelement des Bauelements 103 zugeordneter) Chip-Select- bzw. Chip-Auswahl-Pin 14 des Bauelements 103 ist – falls vorhanden – über eine entsprechende Leitung an einen ersten Anschluss A1 eines ersten auf der Schaltungsplatine 12a vorgesehenen Jumpers 11a angeschlossen.

Auf entsprechende Weise ist ein zweiter (z.B. dem entsprechenden Einzel-DRAM-, bzw. Einzel-SDRAM-Speicherbauelement des Bauelements 103 zugeordneter) Chip-Select- bzw. Chip-Auswahl-Pin 15 des Bauelements 103 – falls vorhanden – über eine entsprechende Leitung an einen ersten Anschluss B1 eines zweiten auf der Schaltungsplatine 12a vorgesehenen Jumpers 11b angeschlossen.

Des weiteren ist ein erster (z.B. dem entsprechenden Einzel-Flash-Speicherbauelement des Bauelements 113 zugeordneter) Chip-Select- bzw. Chip-Auswahl-Pin 16 des Bauelements 113 – falls vorhanden – über eine entsprechende Leitung an einen Anschluss A3 eines ersten auf der Schaltungsplatine 12b vorgesehenen Jumpers 11c angeschlossen, und ein zweiter (z.B. dem entsprechenden Einzel-DRAM-, bzw. Einzel-SDRAM-Speicherbauelement des Bauelements 113 zugeordneter) Chip-Select- bzw. Chip-Auswahl-Pin 17 des Bauelements 113 – falls vorhanden – über eine entsprechende Leitung an einen Anschluss B3 eines zweiten auf der Schaltungsplatine 12b vorgesehenen Jumpers 11d.

Ein weiterer Anschluss des ersten Jumpers 11c der Schaltungsplatine 12b ist über eine entsprechende Leitung an den o.g. Steck-Kontakt 102 der Schaltungsplatine 12b angeschlossen, und auf diese Weise elektrisch mit dem Steck-Kontakt 101 der Schaltungsplatine 12a, und über eine entsprechende Leitung mit einem zweiten Anschluss A2 des auf der Schaltungsplatine 12a vorgesehenen ersten Jumpers 11a verbunden.

Entsprechend ähnlich ist ein weiterer Anschluss des zweiten Jumpers 11d der Schaltungsplatine 12b über eine entsprechende Leitung an den o.g. Steck-Kontakt 102 der Schaltungsplatine 12b angeschlossen, und auf diese Weise elektrisch mit dem Steck-Kontakt 101 der Schaltungsplatine 12a, und über eine entsprechende Leitung mit einem zweiten Anschluss B2 des auf der Schaltungsplatine 12a vorgesehenen zweiten Jumpers 11b verbunden.

Ein weiterer Anschluss des auf der Schaltungsplatine 12a vorgesehenen ersten Jumpers 11a ist über eine entsprechende Leitung mit dem Chip-Select-Anschluss 18 der Kontakt-Einrichtung 13 verbunden (und damit mit einem entsprechenden Chip-Select-Pin 13a der Kontakt-Einrichtung 13); entsprechend ist auch ein weiterer Anschluss des auf der Schaltungsplatine 12a vorgesehenen zweiten Jumpers 11b über eine entsprechende Leitung mit dem Chip-Select-Anschluss 19 der Kontakt-Einrichtung 13 verbunden (und damit mit einem entsprechenden weiteren Chip-Select-Pin 13a der Kontakt-Einrichtung 13).

Beim ersten Jumper 11a der Schaltungsplatine 12a wird der o.g. weitere Jumper-Anschluss entweder leitend mit dem o.g. ersten Jumper-Anschluss A1 verbunden (Zustand „1" des Jumper-Anschlusses A1 gemäß der in 4 gezeigten Tabelle), oder der o.g. weitere Jumper-Anschluss des ersten Jumpers 11a der Schaltungsplatine 12a ist elektrisch vom o.g. ersten Jumper-Anschluss A1 des ersten Jumpers 11a getrennt (Zustand „0" des Jumper-Anschlusses A1 gemäß der in 4 gezeigten Tabelle).

Entsprechend wird beim ersten Jumper 11a der Schaltungsplatine 12a der o.g. weitere Jumper-Anschluss entweder leitend mit dem o.g. zweiten Jumper-Anschluss A2 verbunden (Zustand „1" des Jumper-Anschlusses A2 gemäß der in 4 gezeigten Tabelle), oder der o.g. weitere Jumper-Anschluss des ersten Jumpers 11a der Schaltungsplatine 12a ist elektrisch vom o.g. zweiten Jumper-Anschluss A2 des ersten Jumpers 11a getrennt (Zustand „0" des Jumper-Anschlusses A2 gemäß der in 4 gezeigten Tabelle).

Entsprechend wird beim zweiten Jumper 11b der Schaltungsplatine 12a der o.g. weitere Jumper-Anschluss entweder leitend mit dem o.g. ersten Jumper-Anschluss B1 des zweiten Jumpers 11b verbunden (Zustand „1" des Jumper-Anschlusses B1 gemäß der in 4 gezeigten Tabelle), und der weitere Jumper-Anschluss des zweiten Jumpers 11b elektrisch vom o.g. zweiten Jumper-Anschluss B2 des zweiten Jumpers 11b getrennt (Zustand „0" des Jumper-Anschlusses B2 gemäß der in 4 gezeigten Tabelle), oder es wird – umgekehrt – beim zweiten Jumper 11b der o.g. weitere Jumper-Anschluss elektrisch vom o.g. ersten Jumper-Anschluss B1 des zweiten Jumpers 11b getrennt (Zustand „0" des Jumper-Anschlusses B1), und der weitere Jumper-Anschluss des zweiten Jumpers 11b mit dem o.g. zweiten Jumper-Anschluss B2 des zweiten Jumpers 11b verbunden (Zustand „1" des Jumper-Anschlusses B2).

Auf ähnliche Weise wird beim ersten Jumper 11c der Schaltungsplatine 12b der o.g. weitere Jumper-Anschluss entweder leitend mit dem o.g. Jumper-Anschluss A3 verbunden (Zustand „1" des Jumper-Anschlusses A3), oder der o.g. weitere Jumper-Anschluss des ersten Jumpers 11c der Schaltungsplatine 12b ist elektrisch vom o.g. Jumper-Anschluss A3 des ersten Jumpers 11c getrennt (Zustand „0" des Jumper-Anschlusses A3).

Entsprechend wird beim zweiten Jumper 11d der Schaltungsplatine 12b der o.g. weitere Jumper-Anschluss entweder leitend mit dem o.g. Jumper-Anschluss B3 verbunden (Zustand „1" des Jumper-Anschlusses B3), oder der o.g. weitere Jumper-Anschluss des zweiten Jumpers 11d der Schaltungsplatine 12b ist elektrisch vom o.g. Jumper-Anschluss B3 des zweiten Jumpers 11d getrennt (Zustand „0" des Jumper-Anschlusses B3).

Das leitende Verbinden (bzw. das elektrische Trennen) der entsprechenden Jumper-Anschlüsse kann z.B. jeweils durch das Schaffen (bzw. das Unterbrechen) entsprechender Lötverbindungen erfolgen, oder durch Umschalten entsprechender, mechanischer (z.B. manuell betätigbarer) Schalter, etc.

Immer bzw. nur dann, wenn der Jumper-Anschluss A1 des ersten Jumpers 11a der Schaltungsplatine 12a in einem Zustand „1" ist, wird ein an einer entsprechenden Steuer-Leitung des Bus-Systems 9a, 9b anliegendes Chip-Select-Signal CS1 über den Chip-Select-Pin bzw. Chip-Select-Anschluss 18 der Kontakt-Einrichtung 13, und den ersten Jumper 11a der Schaltungsplatine 12a an den entsprechenden, z.B. dem entsprechenden Einzel-Flash-Speicherbauelement des Bauelements 103 zugeordneten Chip-Select-Pin 14 des Bauelements 103 weitergeleitet.

Entsprechend wird immer bzw. nur dann, wenn der Jumper-Anschluss B1 des zweiten Jumpers 11b der Schaltungsplatine 12a in einem Zustand „1" ist ein an einer entsprechenden weiteren Steuer-Leitung des Bus-Systems 9a, 9b anliegendes Chip-Select-Signal CS2 über den Chip-Select-Pin bzw. Chip-Select-Anschluss 19 der Kontakt-Einrichtung 13, und den zweiten Jumper 11b der Schaltungsplatine 12a an den entsprechenden, z.B. dem entsprechenden Einzel-DRAM-, bzw. Einzel-SDRAM-Speicherbauelement des Bauelements 103 zugeordneten Chip-Select-Pin 15 des Bauelements 103 weitergeleitet.

Wie aus 3 hervorgeht wird des weiteren immer bzw. nur dann, wenn der Jumper-Anschluss A2 des ersten Jumpers 11a der Schaltungsplatine 12a in einem Zustand „1" ist, und – zusätzlich – der Jumper-Anschluss A3 des ersten Jumpers 11c der Schaltungsplatine 12b ebenfalls in einem Zustand „1" ein an der entsprechenden Steuer-Leitung des Bus-Systems 9a, 9b anliegendes Chip-Select-Signal CS1 über den Chip-Select-Pin bzw. Chip-Select-Anschluss 18 der Kontakt-Einrichtung 13, den ersten Jumper 11a der Schaltungsplatine 12a, die Steck-Kontakte 101, 102, und den ersten Jumper 11c der Schaltungsplatine 12b an den entsprechenden, z.B. dem entsprechenden Einzel-Flash-Speicherbauelement des Bauelements 113 zugeordneten Chip-Select-Pin 16 des Bauelements 113 weitergeleitet.

Entsprechend ähnlich wird immer bzw. nur dann, wenn der Jumper-Anschluss B2 des zweiten Jumpers 11b der Schaltungsplatine 12a in einem Zustand „1" ist, und – zusätzlich – der Jumper-Anschluss B3 des zweiten Jumpers 11d der Schaltungsplatine 12b ebenfalls in einem Zustand „1" ein an der entsprechenden Steuer-Leitung des Bus-Systems 9a, 9b anliegendes Chip-Select-Signal CS2 über den Chip-Select-Pin bzw. Chip-Select-Anschluss 19 der Kontakt-Einrichtung 13, den zweiten Jumper 11b der Schaltungsplatine 12a, die Steck-Kontakte 101, 102, und den zweiten Jumper 11d der Schaltungsplatine 12b an den entsprechenden, z.B. dem entsprechenden Einzel-DRAM-, bzw. Einzel-SDRAM-Speicherbauelement des Bauelements 113 zugeordneten Chip-Select-Pin 17 des Bauelements 113 weitergeleitet.

Nur dann, wenn das entsprechende Bauelement 103, 113 bzw. das entsprechende Einzel-DRAM-, bzw. Einzel-SDRAM-Speicherbauelement bzw. Einzel-Flash-Speicherbauelement am jeweiligen Chip-Select-Pin ein entsprechendes Chip-Select-Signal CS1, CS2 empfängt, wird dieses tatsächlich angesprochen, und reagiert auf die entsprechenden, an den übrigen Pins empfangenen Adress-, Steuer-, (Nutz-)Daten-Signale.

Auf diese Weise ist es möglich – durch unterschiedliche Einstellung der Jumper 11a, 11b, 11c, 11d (vgl. auch die in 4 gezeigte Tabelle) – während eines (abgesehen von dem Anschluss der Test-Vorrichtung 10) normalen Betriebs des elektronischen Systems 1 zu Testzwecken gezielt beliebig entweder ein oder mehrere auf dem Bauelement 103, und/oder auf dem Bauelement 113 vorgesehene Komponenten zu verwenden.

Dies sei im folgenden unter Bezug auf den in der letzten Zeile B dargestellten Fall der in 4 gezeigten Tabelle näher erläutert.

Bei diesem Fall wird als Bauelement 103 z.B. ein entsprechendes MCP verwendet (mit entsprechendem DRAM-, insbesondere SDRAM-Speicherbauelement, und Flash-Speicherbauelement), und als Bauelement 113 z.B. ein Einzel-DRAM-, insbesondere Einzel-SDRAM-Speicherbauelement, welches entsprechend identisch oder ähnlich aufgebaut und eingerichtet sein kann, wie das in dem als Bauelement 103 verwendeten MCP 103 vorgesehene DRAM-, insbesondere SDRAM-Speicherbauelement.

Aufgrund der entsprechenden, in 4 gezeigten Einstellungen der Jumper 11a, 11b, 11c, 11d (Jumper-Anschlüsse A1, B2 und B3 im Zustand „1", und Jumper-Anschlüsse A2, A3 und B1 im Zustand „0") wird ein an der entsprechenden Steuer-Leitung des Bus-Systems 9a, 9b anliegendes Chip-Select-Signal CS1 an den entsprechenden, dem Flash-Speicherbauelement des MCPs 103 der Schaltungsplatine 12a zugeordneten Chip-Select-Pin 14 weitergeleitet, und ein an der entsprechenden Steuer-Leitung des Bus-Systems 9a, 9b anliegendes Chip-Select-Signal CS2 an den entsprechenden Chip-Select-Pin 17 des Einzel-DRAM-, insbesondere Einzel-SDRAM-Speicherbauelements 113 der Schaltungsplatine 12b (nicht aber an den dem DRAM-, insbesondere SDRAM-Speicherbauelement des MCPs 103 der Schaltungsplatine 12a zugeordneten Chip-Select-Pin 15).

Im Verlauf eines zu Testzwecken durchgeführten – abgesehen vom Anschluss der Test-Vorrichtung 10 „normalen" – Betriebs des elektronischen Systems 1 wird dann – was die Test-Vorrichtung 10 betrifft – ausschließlich das Flash-Speicherbauelement des MCPs 103 der Schaltungsplatine 12a, und das Einzel-DRAM-, insbesondere Einzel-SDRAM-Speicherbauelement 113 der Schaltungsplatine 12b angesprochen.

Damit kann das Einzel-DRAM-, insbesondere Einzel-SDRAM-Speicherbauelement 113 als „DUT" (DUT = Device under Test) – unter realen Bedingungen nahekommenden Bedingungen – getestet werden (insbesondere in Bezug auf das Zusammenwirken des Speicherbauelements 113 mit dem elektronischen System 1), ohne dass das auf dem Flash-Speicherbauelement gespeicherte Programm bekannt sein muss.

Die zwischen dem Bauelement 113, insbesondere dem Einzel-DRAM-, bzw. Einzel-SDRAM-Speicherbauelement 113, und/oder die zwischen dem Bauelement 103, und dem elektronischen System 1 (bzw. die zwischen den Bauelementen 113, 103 untereinander) ausgetauschten Steuer-, Adress-, und/oder Nutz-Daten-Signale können z.B. an den Steck-Kontakten 101, 102 abgegriffen, und zu Analysezwecken z.B. einem Logic-Analyzer oder Oszilloskop zugeführt werden.

In den übrigen Zeilen C der in 4 gezeigten Tabelle sind weitere, denkbare alternative Einstell-Möglichkeiten der in 2 und 3 gezeigten Jumper 11a, 11b, 11c, 11d bei weiteren mit der Test-Vorrichtung 10 durchführbaren Tests gezeigt.

Vorteilhaft ist bei den Tests jeweils für diejenigen Chip-Select-Pins 14, 15, 16, 17 der Bauelemente bzw. Speicherbauelemente 113, 103, die mit einem im Zustand „0" befindlichen Jumper-Anschluss A1, A2, A3, B1, B2, B3 verbunden sind jeweils ein – einen floatenden Zustand des entsprechenden Pins 14, 15, 16, 17 verhindernder – Signal-Abschluss vorgesehen. Beispielsweise können als Chip-Select-Signale CS1, CS2 entsprechende 0-aktive Signale bzw. „logisch-niedrig"-aktive Signale verwendet werden; durch den o.g. Signal-Abschluss der mit einem im Zustand „0" befindlichen Jumper-Anschluss A1, A2, A3, B1, B2, B3 verbundenen Chip-Select-Pins 14, 15, 16, 17 wird dann sichergestellt, dass die entsprechenden Pins in einem Zustand 1 („logisch-hoch"-inaktiv) gehalten werden, d.h. die zugeordneten Bauelemente bzw. Speicherbauelemente 113, 103 deselektiert bleiben.

Bei weiteren, alternativen, hier nicht dargestellten Ausführungsbeispielen wird entsprechend wie oben für die Chip-Select-Signale CS1, CS2 erläutert – Weiterleitung oder Nicht-Weiterleitung der entsprechenden Signale CS1, CS2 an das Bauelement 103, und/oder 113 – auch mit einem oder mehreren weiteren Signalen verfahren (oder alternativ mit sämtlichen das Bauelement 103, und/oder 113 (bzw. – eigentlich – das Bauelement 3) betreffenden Signalen), z.B. mit einem oder mehreren vom elektronischen System 1 gelieferten Takt-Signalen, etc.-Hierzu können auf der Schaltungsplatine 12a ein oder mehrere – in Aufbau und Funktion dem ersten Jumper 11a entsprechende – weitere Jumper vorgesehen sein (die wie der Jumper 11a z.B. jeweils drei Anschlüsse aufweisen), sowie ein oder mehrere – in Aufbau und Funktion dem zweiten Jumper 11b entsprechende – weitere Jumper (die wie der Jumper 11b jeweils drei Anschlüsse aufweisen). Entsprechend können auf der Schaltungsplatine 12b ein oder mehrere – in Aufbau und Funktion dem Jumper 11c entsprechende – weitere Jumper vorgesehen sein (die wie der Jumper 11c jeweils zwei Anschlüsse aufweisen), sowie ein oder mehrere – in Aufbau und Funktion dem Jumper 11d entsprechende – weitere Jumper (die wie der Jumper 11d jeweils zwei Anschlüsse aufweisen).

Die weiteren Jumper werden bevorzugt jeweils in einen identischen Zustand gebracht, wie der diesen jeweils zugeordnete Jumper 11a, 11b, 11c, 11d (siehe z.B. die in der 4 gezeigte Tabelle).

Dadurch kann erreicht werden, dass das oder die über die o.g. weiteren Jumper jeweils entsprechend weitergeleiteten, oder nicht weitergeleiteten Signale, z.B. das oder die o.g. Takt-Signale jeweils nur genau demjenigen Bauelement 103, 113 (bzw. dem entsprechenden Flash-Speicherbauelement/DRAM-Speicherbauelement) zugeführt werden, das aufgrund des jeweiligen Zustands der Jumper 11a, 11b, 11c, 11d durch entsprechende Chip-Select-Signale CS1, CS2 ansprechbar ist (und nicht zusätzlich auch – unnötigerweise – an aufgrund des Zustands der Jumper 11a, 11b, 11c, 11d gar nicht ansprechbare Bauelemente). Dadurch wird eine Verfälschung des oder der betreffenden Signale durch das nicht ansprechbare Bauelement verhindert.

In 5 ist eine schematische, beispielhafte Darstellung einer Vorrichtung 10' zum Testen von Halbleiter-Bauelementen gemäß einem weiteren, alternativen Ausführungsbeispiel der Erfindung gezeigt.

Die Funktionsweise der Vorrichtung 10' ist im wesentlichen identisch, wie oben in Bezug auf die in 2 und 3 gezeigte Vorrichtung 10 erläutert.

Allerdings weist die Vorrichtung 10' nur eine einzelne Schaltungsplatine 12a' auf, auf der sowohl das – dem in 2 und 3 gezeigten Bauelement-Gehäuse bzw. Bauelement 103 entsprechende – Bauelement-Gehäuse bzw. Bauelement 103', als auch das – dem in 2 und 3 gezeigten Bauelement-Gehäuse bzw. Bauelement 113 entsprechende – Bauelement-Gehäuse bzw. Bauelement 113' angeordnet ist.

Zum Anschluss der Vorrichtung 10' an das elektronische System 1 wird eine an der Unterseite der Schaltungsplatine 12a' vorgesehene Kontakt-Einrichtung 13', insbesondere eine entsprechende Landsocket-Einrichtung so von oben her in Richtung eines Pfeils A' nach unten zur Oberseite der Schaltungsplatine 2 des elektronischen Systems 1 bewegt, dass an der Kontakt-Einrichtung 13' vorgesehene Pins entsprechende, an einem an der Schaltungsplatine 2 befestigten Adapter 13b' vorgesehene Anschlüsse kontaktieren. Als Adapter 13b' kann z.B. ein entsprechender – mit der Schaltungsplatine 2 verlöteter – Foot-Adapter verwendet werden, z.B. ein oberflächenmontierter BGA Foot-Adapter.

Entsprechend ähnlich kann zum Anschluss des Bauelement-Gehäuses bzw. Bauelements 113' an die Schaltungsplatine 12a' z.B. eine mit dem Bauelement 113' verlötete Kontakt-Einrichtung, insbesondere eine entsprechende Landsocket-Einrichtung so von oben her in Richtung eines Pfeils D' nach unten zur Oberseite der Schaltungsplatine 12a' bewegt werden, dass an der Kontakt-Einrichtung vorgesehene Pins entsprechende, an einem an der Schaltungsplatine 12a'befestigten Adapter 13c' vorgesehene Anschlüsse kontaktieren. Als Adapter kann z.B. wiederum ein entsprechender – mit der Schaltungsplatine 12a' verlöteter – Foot-Adapter verwendet werden, z.B. ein oberflächenmontierter BGA Foot-Adapter, etc. Statt einem (steckbaren) Landsocket mit daraufgelötetem Bauelement 113' kann z.B. auch ein steckbarer Messadapter verwendet werden, der mit dem Bauelement 113' verbunden ist, oder ein beliebiger anderer – insbesondere steckbarer – das Bauelement 113' tragender Sockel.

1
elektronisches System
2
Schaltungsplatine
3
Halbleiter-Bauelement-Gehäuse
4
Halbleiter-Bauelement-Gehäuse
5
Halbleiter-Bauelement-Gehäuse
6
Halbleiter-Bauelement-Gehäuse
7
Halbleiter-Bauelement-Gehäuse
8
Halbleiter-Bauelement-Gehäuse
9a
Bus-System
9b
Bus-System
10
Test-Vorrichtung
11a
Jumper
11b
Jumper
11c
Jumper
11d
Jumper
12a
Schaltungsplatine
12a'
Schaltungsplatine
12b
Schaltungsplatine
13
Kontakt-Einrichtung
13'
Kontakt-Einrichtung
13a
Pin
13b'
Adapter
13c'
Adapter
14
Chip-Select-Pin
15
Chip-Select-Pin
16
Chip-Select-Pin
17
Chip-Select-Pin
18
Chip-Select-Anschluss
19
Chip-Select-Anschluss
101
Steck-Kontakt
102
Steck-Kontakt
103
Halbleiter-Bauelement-Gehäuse
103'
Halbleiter-Bauelement-Gehäuse
113
Halbleiter-Bauelement-Gehäuse
113' Halbleiter-Bauelement-Gehäuse


Anspruch[de]
Test-Vorrichtung (10), welche zu Testzwecken anstelle eines elektronischen Bauelements (3) an ein elektronisches System (1) anschließbar ist, wobei die Vorrichtung (10) mindestens eine Einrichtung (11a) aufweist zum Zuführen eines vom elektronischen System (1) zugeführten, im Normalbetrieb des elektronischen Systems (1) für das elektronische Bauelement (3) bestimmten Signals (CS1) zu einem ersten an die Vorrichtung (10) anschließbaren elektronischen Bauelement (103), und mindestens eine weitere Einrichtung (11b) zum Zuführen eines vom elektronischen System (1) zugeführten, im Normalbetrieb des elektronischen Systems (1) für das elektronische Bauelement (3) bestimmten weiteren Signals (CS2) zu einem zweiten an die Vorrichtung (10) anschließbaren elektronischen Bauelement (113). Vorrichtung (10) nach Anspruch 1, bei welcher das erste und/oder zweite an die Vorrichtung (10) anschließbare elektronische Bauelement (103, 113) mindestens zwei Halbleiter-Bauelemente bzw. Mikrochips aufweist. Vorrichtung (10) nach Anspruch 1 oder 2, bei welcher die Einrichtung und/oder die weitere Einrichtung (11a, 11b) so ausgestaltet ist, dass das Signal und/oder das weitere Signal (CS1, CS2) wahlweise dem ersten und/oder zweiten an die Vorrichtung (10) anschließbaren elektronischen Bauelement (103, 113) zuführbar ist. Vorrichtung (10) nach einem der vorhergehenden Ansprüche, bei welcher die Einrichtung und/oder die weitere Einrichtung (11a, 11b) Jumper-Einrichtungen sind. Vorrichtung (10) nach einem der Ansprüche 2 bis 4, bei welcher das Signal (CS1) einem ersten Halbleiter-Bauelement bzw. Mikrochip des ersten an die Vorrichtung (10) anschließbaren elektronischen Bauelements (103) zugeführt wird, und das weitere Signal (CS2) einem Halbleiter-Bauelement bzw. Mikrochip des zweiten an die Vorrichtung (10) anschließbaren elektronischen Bauelements (113). Vorrichtung (10) nach Anspruch 5, bei welcher das Halbleiter-Bauelement des zweiten an die Vorrichtung (10) anschließbaren elektronischen Bauelements (113) im wesentlichen identisch aufgebaut und eingerichtet, bzw. vom gleichen Typ ist, wie ein zweites Halbleiter-Bauelement des ersten an die Vorrichtung (10) anschließbaren elektronischen Bauelements (103). Vorrichtung (10) nach einem der vorhergehenden Ansprüche, bei welcher das Signal (CS1) und/oder das weitere Signal (CS2) ein Chip-Select- bzw. Chip-Auswahl-Signal (CS1, CS2) ist. Vorrichtung (10) nach einem der vorhergehenden Ansprüche, welche zum Anschluss an das elektronische System (1) eine Kontakt-Einrichtung (13) aufweist, die identisch ausgestaltet ist, wie eine Kontakt-Einrichtung des ersten und/oder zweiten an die Vorrichtung (10) anschließbaren elektronischen Bauelements (103, 113). Vorrichtung (10) nach einem der vorhergehenden Ansprüche, welche zum Anschluss an das elektronische System (1) eine Kontakt-Einrichtung (13) aufweist, die identisch ausgestaltet ist, wie eine Kontakt-Einrichtung des im Normalbetrieb anstelle der Vorrichtung (10) an das elektronische System (1) angeschlossenen elektronischen Bauelements (3). Vorrichtung (10) nach einem der vorhergehenden Ansprüche, bei welcher das erste und/oder zweite an die Vorrichtung (10) anschließbare elektronische Bauelement (103, 113) ein MCP-Bauelement ist. Vorrichtung (10) nach einem der Ansprüche 1 bis 9, bei welcher das erste und/oder zweite an die Vorrichtung (10) anschließbare elektronische Bauelement (103, 113) ein PoP-Bauelement ist. Vorrichtung (10) nach einem der Ansprüche 1 bis 9, bei welcher das erste und/oder zweite an die Vorrichtung (10) anschließbare elektronische Bauelement (103, 113) ein SiP-Bauelement ist. Vorrichtung (10) nach einem der Ansprüche 5 bis 12, bei welchem das erste Halbleiter-Bauelement des ersten an die Vorrichtung (10) anschließbaren elektronischen Bauelements (103) ein Flash-Speicherbauelement ist, und das Halbleiter-Bauelement des zweiten an die Vorrichtung (10) anschließbaren elektronischen Bauelements (113) ein RAM- Speicherbauelement. Verfahren zum Testen von elektronischen Bauelementen unter Verwendung einer Test-Vorrichtung (10), welche zu Testzwecken anstelle eines elektronischen Bauelements (3) an ein elektronisches System (1) anschließbar ist, welches die Schritte aufweist:

– Zuführen eines im Normalbetrieb des elektronischen Systems (1) für das elektronische Bauelement (3) bestimmten Signals (CS1) zu einem ersten an die Vorrichtung (10) anschließbaren elektronischen Bauelement (103), und

– Zuführen eines im Normalbetrieb des elektronischen Systems (1) für das elektronische Bauelement (3) bestimmten weiteren Signals (CS2) zu einem zweiten an die Vorrichtung (10) anschließbaren elektronischen Bauelement (113).






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