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Dokumentenidentifikation DE102005057071A1 31.05.2007
Titel Verfahren zur Optimierung des Datenempfangs in Datenempfangsschaltungen und dafür eingerichtetes Halbleiterspeicherbauelement sowie Halbleiterspeichersystem
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Ruckenbauer, Hermann, 94554 Moos, DE
Vertreter Müller - Hoffmann & Partner Patentanwälte, 81667 München
DE-Anmeldedatum 30.11.2005
DE-Aktenzeichen 102005057071
Offenlegungstag 31.05.2007
Veröffentlichungstag im Patentblatt 31.05.2007
IPC-Hauptklasse G11C 7/22(2006.01)A, F, I, 20051130, B, H, DE
Zusammenfassung In einem erfindungsgemäßen Verfahren, das zur Optimierung des Datenempfangs in Datenempfangsschaltungen eines Halbleiterspeicherbauelements ausgeführt wird, werden in diesem vorab eingegebene oder darin generierte Datenmuster einer Trainingssequenz gespeichert. In einer darauf folgenden Trainingssequenz werden diese vorab gespeicherten Datenmuster mit denselben von den Datenempfangsschaltungen des Halbleiterspeicherbauelements empfangenen Datenmustern in einer eingestellten Phasenlage derselben verglichen und bei Übereinstimmung ein "Pass"-Signal erzeugt. Bei Nichtübereinstimmung wird die Phasenlage der Datenmuster der Trainingssequenz um ein bestimmtes kleines Zeitintervall verschoben und der Vergleich mit den zuvor eingespeicherten Datenmustern erneut so lange durchgeführt, bis eine Übereinstimmung festgestellt und ein "Pass"-Signal erzeugt werden kann. Weiterhin betrifft die Erfindung ein zur Durchführung des Verfahrens eingerichtetes Halbleiterspeicherbauelement und Halbleiterspeichersystem. Auf diese Weise lässt sich mit wenigen zusätzlichen Logikschaltungen im Halbleiterspeicherbauelement in Echtzeit die Optimierung des Datenempfangs in den Datenempfangsschaltungen ausführen.

Beschreibung[de]

Die Erfindung betrifft ein Verfahren zur Optimierung des Datenempfangs in Datenempfangsschaltungen eines Halbleiterspeicherbauelements, ein zur Durchführung des Verfahrens eingerichtetes Halbleiterspeicherbauelement sowie ein derartiges Halbleiterspeichersystem.

Aufgrund der bei zukünftigen Halbleiterspeicherbauelementen (z.B. DDR4) angestrebten hohen Datenübertragungsrate auf dem Datenbus müssen deren Empfängerschaltungen einer Trainingssequenz unterworfen werden, um diese Empfängerschaltungen an die vorhandene Umgebung anzupassen. Diese Trainingssequenz muss mit unterschiedlichen Datenmustern ausgeführt werden, so dass die Optimierung des Datenempfangs in den Empfangsschaltungen, wenn sie in der herkömmlichen Weise ausgeführt wird, eine längere Zeitdauer benötigt.

Bislang wurde die Optimierung des Datenempfangs in DRAM-Halbleiterspeicherbauelementen durch die Ausführung zunächst eines Schreibbefehls und danach eines Lesebefehls durchgeführt. Dabei ist allerdings vorausgesetzt, dass die Datenübertragung vom Halbleiterspeicherbauelement zur Speichercontrollereinheit schon funktioniert. Mit jedem Schreibbefehl wurde jedes vorbestimmte Datenmuster einer Trainingssequenz in den DRAM-Halbleiterspeicher eingeschrieben und mit den durch den nachfolgenden Lesebefehl wieder ausgelesenen Datenmustern verglichen. Bei Übereinstimmung ("pass") wurde noch ermittelt, wo die Grenzen des Pass-Bereichs liegen, um die Phasenlage in dessen Mitte zu legen, sodass der Trainingsvorgang nicht nach dem ersten "pass" abgebrochen wurde. Wenn keine Übereinstimmung vorlag, wurde die Phasenlage der Datenmuster bezogen auf ein Referenztaktsignal oder Strobesignal um ein geringes Zeitintervall verändert und die Trainingssequenz und der darauf folgende Bewertungsschritt erneut ausgeführt. Dieser Zyklus musste so lange ausgeführt werden, bis das gesamte Einheitszeitintervall abgetastet war und die optimale Empfangsqualität der Schreibdaten festgestellt werden konnte. Dabei wird immer von einer minimalen bis zu einer maximalen Phasenlage eines Strobesignals zum Datensignal getestet. Die Testsequenz gibt damit erst einen "Fail"-Bereich, dann einen "Pass"-Bereich und zum Schluss einen "Fail"-Bereich. Dann wird die Zeitposition in die Mitte des "Pass"-Bereichs gesetzt.

Die beiliegende 1 zeigt beispielhaft und schematisch ein Ablaufdiagramm für diese bislang übliche Optimierung des Datenempfangs in Datenempfangsschaltungen. Nach dem Start des Trainingsschritts wird in einem Schritt S1 zunächst eine bestimmte Phasenlage der in der folgenden Trainingssequenz zum Halbleiterspeicherbauelement zu übertragenden Datenmuster bezogen auf einen Referenztakt (Strobe) eingestellt bzw. verändert.

Dann werden in einem Schritt S2 die unterschiedlichen Datenmuster einer Trainingssequenz mit der zuvor eingestellten Phasenlage in das Speicherbauelement eingeschrieben.

In einem Schritt S3 werden anschließend die Datenmuster aus dem Speicherbauelement ausgelesen. Im Schritt S4 wird ein Vergleich der ausgelesenen Datenmuster mit den im Schritt S2 eingeschriebenen Datenmuster der Trainingssequenz ausgeführt. Bei Übereinstimmung (Schritt S5) wird die in Schritt S1 eingestellte Phasenlage registriert und die Trainingssequenz beendet (Schritt S7). Wenn bei dem Vergleich im Schritt S4 keine Übereinstimmung festgestellt wird (Schritt S5), erfolgt, wenn das Einheitszeitintervall der Phasenlage noch nicht abgetastet wurde (Schritt S8) die Einstellung einer veränderten Phasenlage der einzuschreibenden Datenmuster (Schritt S1), und der gesamte Ablauf wird wiederholt. Falls das Einheitszeitintervall der Phasenlage bereits vollständig abgetastet wurde und die Abfrage im Schritt S5 keine Übereinstimmung ergab, so wird das Halbleiterspeicherbauelement als fehlerhaft gekennzeichnet (Schritt S9).

In der beiliegenden 2 ist beispielhaft ein Blockschaltbild eines zur Durchführung des herkömmlichen Optimierverfahrens eingerichtetes Halbleiterspeichersystem bestehend aus einem DRAM-Speicherbauelement und einem Speichercontroller MCH dargestellt. Zwischen dem Speichercontroller MCH und dem DRAM-Speicherbauelement werden folgende Signale übertragen:

  • – Befehls-Adresssignale und Schreibdaten CAwD, ein Abschaltsignal "PowerDown",
  • – ein eine Überhitzung des DRAM-Speicherbauelements angebendes Signal "Temp Overheat",
  • – ein Fehlersignal "CRC Error" und
  • – Lesedaten rD.

Angesichts der Tatsache, dass die bei den zukünftigen Halbleiterspeichertechnologien (z.B. DDR4) angestrebte Datenübertragungsrate über den Datenbus bei 4,8 Gb/s bei einer Bitlänge von 208 ps liegt, dauert das zuvor geschilderte herkömmliche Verfahren zur Optimierung des Datenempfangs möglicherweise zu lange, da sich bedingt durch eine Temperaturdrift während der Zeitdauer des Trainingsschritts und des Bewertungsschritts das aufgefundene Optimum wieder verschieben kann.

Es ist deshalb Aufgabe der Erfindung, ein verbessertes Verfahren zur Optimierung des Datenempfangs in Datenempfangsschaltungen eines Halbleiterspeicherbauelements anzugeben, welches in Echtzeit die Optimierung des Datenempfangs ausführen kann.

Es ist außerdem Aufgabe der Erfindung, ein zur Durchführung des Verfahrens eingerichtetes Halbleiterspeicherbauelement sowie ein derartiges Halbleiterspeichersystem anzugeben.

Mit dem der vorliegenden Erfindung zugrunde liegenden Prinzip, die Bewertung der in der Trainingssequenz von den Datenempfangsschaltungen empfangenen Datenmuster, d.h. deren Vergleich mit den vorbestimmten Vergleichsdatenmustern im Halbleiterspeicherbauelement selbst auszuführen, kann die für die Bewertung notwendige Zeit auf ein Minimum reduziert werden.

Die obige Aufgabe wird gemäß einem ersten wesentlichen Aspekt gelöst durch ein Verfahren zur Optimierung des Datenempfangs in Datenempfangsschaltungen eines Halbleiterspeicherbauelements, dem in einem Trainingsschritt wenigstens eine Trainingssequenz aus verschiedenen vorgegebenen und für jede Sequenz gleichen Datenmustern in einer jeweils eingestellten Phasenlage relativ zu einem Referenztaktsignal eingeschrieben und diese Phasenlage beim Einschreiben jeder Trainingssequenz so lange verändert wird, bis in einem Bewertungsschritt ein erzeugtes Bewertungssignal ein Optimum für die Datenempfangsqualität angibt,

gekennzeichnet durch folgende Schritte:

  • – die verschiedenen Datenmuster der Trainingssequenz werden vorab im Halbleiterspeicherbauelement generiert oder dem Halbleiterspeicherbauelement eingegeben und darin gespeichert,
  • – im Halbleiterspeicherbauelement werden die von ihm in jeder Trainingssequenz empfangenen Datenmuster im Bewertungsschritt mit den vorab gespeicherten Datenmustern verglichen, und
  • – bei Übereinstimmung/Nichtübereinstimmung der empfangenen Datenmuster mit den vorab gespeicherten Datenmustern wird vom Halbleiterspeicherbauelement (1) ein "Pass/Fail"-Signal erzeugt, das über einen besonderen, zu dieser Zeit nicht mit Daten-, Befehls- und Adressensignalen belegten Signalpin des Halbleiterspeicherbauelements ausgegeben wird.

Wenn die Datenmuster der Trainingssequenz im. Halbleiterspeicherbauelement vorab generiert werden, können sie algorithmisch erzeugt werden oder als festverdrahtete Logik vorliegen.

Die Auswertung des von dem besonderen Pin des Halbleiterspeicherbauelements übertragenen "Pass/Fail"-Signals erfolgt in einer mit dem Halbleiterspeicherbauelement wenigstens über Schreibdaten- und Befehlsleitungen verbundenen oder verbindbaren Steuereinrichtung, die auch die Datenmuster der Trainingssequenz erzeugen und dem Halbleiterspeicherbauelement über die Schreibdatenleitungen zuführen kann.

Gemäß einem weiteren wesentlichen Aspekt der Erfindung wird die obige Aufgabe gelöst durch ein Halbleiterspeicherbauelement, das zur Durchführung des obigen Verfahrens eingerichtet, und

dadurch gekennzeichnet ist,

dass es

  • – eine Interfaceschaltung mit den Datenempfangsschaltungen, und einer Vergleichereinheit, sowie
  • – Speichermittel aufweist zum vorab Einspeichern der von den Datenempfangsschaltungen empfangenen oder von bauelementinternen Generatormitteln generierten Datenmuster der Trainingssequenz, wobei die Speichermittel eingangsseitig mit den Datenempfangsschaltungen oder den Generatormitteln und ausgangsseitig mit einem ersten Eingang der Vergleichereinheit verbunden oder verbindbar sind, ein zweiter Eingang der Vergleichereinheit mit den Ausgängen der Datenempfangsschaltungen und ein Ausgang der Vergleichereinheit, der das "Pass/Fail"-Signal abgibt, mit dem besonderen Signalpin des Halbleiterspeicherbauelements verbunden oder verbindbar ist.

Bei einer vorteilhaften bevorzugten Ausführungsform sind die Vergleichereinheit und die Speichermittel für einen zyklischen Auslese- und Vergleichsbetrieb der aus den Speichermitteln ausgelesenen Datenmuster mit den von den Datenempfangsschaltungen während der Trainingssequenz empfangenen Datenmustern für jede eingestellte Phasenlage der empfangenen Datenmuster eingerichtet.

Der besondere Pin des Halbleiterspeicherbauelements kann gemäß einer Variante ausschließlich die Funktion der Übertragung des "Pass/Fail"-Signals haben.

Gemäß einer alternativen Variante kann der besondere Pin des Halbleiterspeicherbauelements neben der Funktion der Übertragung des "Pass/Fail"-Signals die Funktion haben, wenigstens ein weiteres Meldesignal z.B. vom Halbleiterspeicherbauelement zur Steuereinrichtung und/oder umgekehrt zu übertragen.

Bei der letztgenannten Variante kann die Übertragungsstrecke von dem gesonderten Pin zur Steuereinrichtung bidirektional eingerichtet sein.

Gemäß einem weiteren erfindungsgemäßen Aspekt wird die obige Aufgabe gelöst durch ein Halbleiterspeichersystem zur Durchführung des obigen Verfahrens, wobei das Halbleiterspeichersystem wenigstens ein Halbleiterspeicherbauelement und eine Speichercontrollereinheit mit der Steuereinrichtung aufweist.

Bei einer alternativen Variante des Halbleiterspeichersystems kann die Steuereinrichtung Teil einer Speicherbaugruppe mit mehreren gleichartigen Halbleiterspeicherbauelementen, insbesondere Teil eines Registerbausteins der Speicherbaugruppe sein.

Bei einer weiteren alternativen Variante des Halbleiterspeichersystems kann die Steuereinrichtung auch Teil eines Speicherprüfgeräts sein.

Bei einer vorteilhaften Weiterbildung weist die Steuereinrichtung Mittel zur Registrierung der als optimal erkannten Phasenlage auf.

Gemäß dieser vorteilhaften Ausbildungsform kann die Steuereinrichtung Mittel zum Einstellen der Phasenlage von Datensignalen die dem Halbleiterspeicherbauelement in einem Betrieb außerhalb des Trainingsschritts eingeschrieben werden, entsprechend der im Bewertungsschritt als optimal erkannten Phasenlage aufweisen.

Gemäß den voranstehend beschriebenen Aspekten ermöglichen ein besonderes Signalpin, das nicht von Daten-, Befehls- und Adressensignalen des Halbleiterspeicherbauelements belegt ist, welches das "Pass/Fail"-Signal zur Steuereinrichtung überträgt und die Integration einiger weniger Schaltungseinheiten insbesondere Logikschaltungen in der Interfaceschaltung und die Speichermittel des erfindungsgemäßen Halbleiterspeicherbauelements sowie die zur Durchführung des Verfahrens eingerichtete Steuereinrichtung eine in Echtzeit ausführbare Optimierung des Datenempfangs der Datenempfangsschaltungen des Halbleiterspeicherbauelements.

Die obigen Aufgaben, Merkmale und Vorteile der Erfindung werden in der nachstehenden Beschreibung noch deutlicher, wenn diese auf die beiliegenden Zeichnungsfiguren bezogen wird.

Die Zeichnungsfiguren zeigen im Einzelnen:

1 beispielhaft ein schematisches Ablaufdiagramm für ein im Stand der Technik bekanntes Verfahren zur Optimierung des Datenempfangs in Datenempfangsschaltungen eines Halbleiterspeicherbauelements (eingangs bereits beschrieben);

2 ein im Stand der Technik bekanntes Halbleiterspeichersystem zur Durchführung des in 1 dargestellten Verfahrens und die zwischen einem zu optimierenden Halbleiterspeicherbauelement (DRAM) und einem Speichercontroller (MCH) ausgetauschten Signale (eingangs bereits beschrieben);

3 schematisch und beispielhaft ein Ablaufdiagramm zur Veranschaulichung des erfindungsgemäßen Verfahrens zur Optimierung des Datenempfangs in Datenempfangsschaltungen eines Halbleiterspeicherbauelements;

4 schematisch ein Blockdiagramm einer Variante eines zur Durchführung des erfindungsgemäßen Optimierungsverfahrens eingerichteten Halbleiterspeichersystems, wobei der gesonderte Pin am Halbleiterspeicherbauelement und die Übertragungsstrecke zwischen diesem und dem Speichercontroller nicht nur zur Übertragung des beim erfindungsgemäßen Verfahren erzeugten "Pass/Fail"-Signals sondern auch zu einer bidirektionalen Übertragung von Meldesignalen anderer Funktionen eingerichtet sind;

5 schematisch ein vereinfachtes Schaltungsdiagramm des Beispiels einer in einer Interfaceschaltung des erfindungsgemäßen Halbleiterspeicherbauelements implementierten Logik- und Registerschaltung zur Ausführung des erfindungsgemäßen Verfahrens;

6A ein Signalzeitdiagramm zur Veranschaulichung des beim erfindungsgemäßen Verfahrens ausgeführten Bewertungsschritts und der Erzeugung des "Pass/Fail"-Signals;

6B ein auf das Signalzeitdiagramm der 6A bezogenes Datenauge zur Veranschaulichung von Setupzeit und Haltezeit, und

6C ein auf 6A und 6B bezogenes Signalzeitdiagramm, das die zeitliche Beziehung von Setup-Zeit und Halteezeit zu den Taktflanken zeigt.

In dem ein Ausführungsbeispiel des erfindungsgemäßen Verfahrens zur Optimierung des Datenempfangs in Datenempfangsschaltungen eines Halbleiterspeicherbauelements veranschaulichenden Ablaufdiagramm der 3 werden in einem dem eigentlichen Trainingsschritt vorangehenden Schritt S10 vorab die bekannten Datenmuster der Trainingssequenz im Speicherbauelement eingespeichert. Die dazu im Speicherbauelement vorzusehenden Speichermittel können im Zellenarray desselben oder, wie bevorzugt, in Form eines separaten Registers im Interface des Speicherbauelements realisiert sein. Wie erwähnt, können die vorab eingespeicherten Datenmuster der Trainingssequenz vorab über die Datenempfangsschaltungen eingeschrieben oder stattdessen im Halbleiterspeicherbauelement generiert werden oder auch als festverdrahtete Logik vorhanden sein.

Anschließend wird im Schritt S11 die Phasenlage für die in der folgenden Trainingssequenz im Schritt S12 an das Speicherbauelement übertragenen Datenmuster eingestellt bzw. verändert. Diese Phasenlage der Trainingsdatenmuster bezieht sich auf ein Referenztakt- oder ein -strobesignal, das hier mit wClk bezeichnet ist.

Anschließend folgt Schritt S12, in dem die Trainingsdatenmuster mit der im Schritt S11 eingestellten bzw. veränderten Phasenlage an das Speicherbauelement ausgegeben. Danach werden im Schritt S13 im Speicherbauelement die im Schritt S10 vorab gespeicherten Datenmuster mit den gemäß Schritt S12 empfangenen Datenmustern der Trainingssequenz verglichen.

Schritt S14 frägt ab, ob die vorab im Halbleiterspeicherbauelement im Schritt S10 eingespeicherten mit den in der Trainingssequenz empfangenen Datenmustern (Schritt S12) übereinstimmen. Wenn die Datenmuster übereinstimmen, gibt das Speicherbauelement an dem gesonderten Pin das "Pass"-Signal ab (Schritt S15) und die Steuereinrichtung registriert, nachdem sie das "Pass"-Signal empfangen hat, die im Schritt S11 eingestellte Phasenlage als gültige Phasenlage (Schritt S16). Wenn die Abfrage im Schritt S14 keine Übereinstimmung ergibt, erfolgt eine Abfrage im Schritt S17, ob eine neue Phasenlage einzustellen ist, d.h. ob das durch die Bitlänge der Schreibdaten wD und die Taktfrequenz des Referenztakts wClk angegebene Einheitsintervall abgescannt ist oder nicht. Wenn dieses Einheitsintervall noch nicht abgescannt wurde, wird die Trainingssequenz mit denselben Datenmustern aber mit einer neuen veränderten Phasenlage (Schritt S11) und die Bewertung erneut durchlaufen. Wenn das gesamte Einheitsintervall abgescannt wurde (Schritt S17: N), gibt das Speicherbauelement am gesonderten Pin ein "Fail"-Signal aus (S18), woraufhin der Prozess abgeschlossen ist. "Pass" oder "Fail" können jeweils ein einfaches "hoch"- oder "tief"-Signal sein.

Da nach dem Obigen das erfindungsgemäße Verfahren keinen Lesevorgang zum Auslesen der zuvor eingeschriebenen Trainingsdatenmuster benötigt, sondern statt dessen der Vergleich der empfangenen Trainingsdatenmuster (Schritte S12 und S13) mit den im Schritt S10 vorab eingespeicherten Trainingsdatenmuster im Speicherbaustein selbst ausgeführt und je nachdem, ob eine Übereinstimmung festgestellt wurde oder nicht, das "Pass"- oder "Fail"-Signal an dem gesonderten Pin des Speicherbausteins ausgegeben wird, spart das erfindungsgemäße Verfahren zur Optimierung des Datenempfangs in Datenempfangsschaltungen im Vergleich mit dem eingangs bezogen auf die 1 und 2 beschriebenen bekannten Verfahren sehr viel Zeit und liefert quasi in Echtzeit das Ergebnis: "Pass/Fail".

5 zeigt vereinfacht und beispielhaft im Halbleiterspeicherbauelement 1 zur Durchführung des Verfahrens zu implementierende Schaltungseinheiten 10 und 11. Die Schaltungseinheit 10, die hier in einer Interfaceschaltung des Speicherbauelements realisiert ist, enthält eine eingangsseitig mit den Ausgängen der Datenempfangsschaltungen 12 verbundene Vergleichereinheit 13, die mit einem weiteren Eingang mit beispielhaft als Speicherregister REG im Interface des Halbleiterspeicherbausteins 1 ausgeführten Speichermitteln 11 verbunden ist. Ausgangsseitig liefert die Vergleichereinheit 13 über einen Pufferbaustein je nach dem Vergleichsergebnis das "Pass"- oder "Fail"-Signal an den gesonderten Pin des Speicherbauelements. Weiterhin enthält die Schaltungseinheit 10 einen Umschalter 15, der gesteuert von aus einem Befehls-Adresssignal CA decodierten Umschaltsignal zwischen den vorab über die Datenempfangsschaltungen 12 in die Speichermittel 11 eingespeicherten Datenmustern und den im Trainingsschritt von den Datenempfangsschaltungen 12 empfangenen und der Vergleichereinheit 13 zugeführten Datenmustern der Trainingssequenz umschaltet. Lediglich angedeutet ist in 5, dass der Betrieb in der Interfaceschaltung synchron zum Referenztaktsignal wClk stattfindet. Zuvor wurde schon erwähnt, dass stattdessen die Speichermittel eingangsseitig auch mit Generatormitteln zum Generieren der Datenmuster der Trainingssequenz verbunden sein können.

Es sei erwähnt, dass alternativ zu den oben beschriebenen und in 5 angedeuteten, als Speicherregister in der Interfaceschaltung ausgeführten Speichermitteln 11, diese auch im Speicherzellenfeld des Halbleiterspeicherbauelements implementiert sein können. Diese alternative Variante ist in der 5 nicht dargestellt.

Ebenfalls ist in 5 nicht dargestellt, dass die Vergleichereinheit 13 und die Speichermittel 11 für einen zyklischen Auslese- und Vergleichsbetrieb der aus den Speichermitteln 11 ausgelesenen Datenmuster mit den von den Datenempfangsschaltungen 12 während der Trainingssequenz empfangenen Datenmustern für jede eingestellte Phasenlage der empfangenen Datenmuster eingerichtet sind (vgl. die obige Beschreibung der 3).

Gemäß 5 hat der gesonderte Pin 14 des Halbleiterspeicherelements nur die Funktion, das "Pass/Fail"-Signal nach außen zur Steuereinrichtung, insbesondere zum Speichercontroller MCH zu übertragen.

Es ist aber bereits im Stand der Technik bekannt, einen zu bestimmter Zeit nicht von Befehls-, Adress- und Datensignalen des Halbleiterspeicherbausteins belegten Pin eines Halbleiterspeicherbauelements zur Übertragung eines oder mehrerer Meldesignale, d.h. gemeinsam für verschiedene Funktionen zu verwenden. So beschreibt DE 10 2005 035 661.3, die eine Infineon-Patentanmeldung ist, einen separaten Pin und eine einzelne Signalübertragungsleitung zwischen einem Halbleiterspeicherbauelement und einem Speichercontroller zur Übertragung eines Meldesignals "RESET/TEMP_OVERHEAT/ECC_ERR/POWERDOWNEXIT" vorzusehen. Ein solches Meldesignal signalisiert, dass Steuerdaten von dem Speicherbauelement an die Steuereinrichtung, insbesondere die Speichercontrollereinheit oder von letzerer an das Speicherbauelement zu übertragen sind.

Demnach besteht eine Alternative zur Verwendung des besonderen Pins 14 gemäß 5 lediglich zur Übertragung des "Pass/Fail"-Signals, darin, dieses besondere Pin auch zur Übertragung wenigstens eines anderen "Meldesignals" zu verwenden. Wie schon von der zuvor erwähnten Patentanmeldung DE 10 2005 035 661.3 vorgeschlagen, kann die Übertragungsstrecke zwischen dem gesonderten Pin und der Steuereinrichtung, insbesondere der Speichercontrollereinheit auch bidirektional arbeiten.

Ein nach diesem Konzept gestaltetes Halbleiterspeichersystem, welches zur Durchführung des erfindungsgemäßen Verfahrens eingerichtet ist, zeigt die 4 in Form eines Blockdiagramms. Von der Speichercontrollereinheit MCH, in der die erfindungsgemäß konzipierte Steuereinrichtung vorgesehen ist, werden über ein Bussystem Befehls-, Adress- und Schreibdatensignale CAwD zu einem Halbleiterspeicherbauelement DRAM übertragen. Ferner wird ein Referenztaktsignal wClk zum Halbleiterspeicherbauelement übertragen. Zwischen einem besonderen Pin des Halbleiterspeicherbauelements DRAM und der Speichercontrollereinheit MCH ist eine bidirektionale Übertragungsleitung vorgesehen, über die außer dem vom erfindungsgemäßen Verfahren erzeugten "Pass/Fail"-Signal, das vom Halbleiterspeicherbauelement DRAM zur Speichercontrollereinheit gesendet wird, noch weitere Meldesignale, wie z.B. das eine Überhitzung angebende Signal "Temp Overheat", ein Datenfehlersignal "CRC Error" und ein weiteres Meldesignal "PowerDown" übertragen werden können. Es sei hier bemerkt, dass die verschiedenen weiteren Meldesignale, abgesehen vom "Pass/Fail"-Signal lediglich beispielhaft sind. Es ist ferner zu bemerken, dass, obwohl 4 keine Busleitungen zur Übertragung von Lesedaten rd zeigt, diese selbstverständlich in einem solchen Halbleiterspeichersystem vorhanden sind.

Schließlich veranschaulicht 6A in Form eines Signal-Zeitdiagramms die zeitliche Relation zwischen von den Datenempfangsschaltungen 12 (5) in optimaler Phasenlage empfangenen Schreibdaten wd, so dass der Vergleich durch die Vergleichereinheit 13 zu einer Übereinstimmung mit den in den Speichermitteln 11 vorab eingespeicherten Datenmustern und damit zur Erzeugung des "Pass"-Signals führt, dem Referenztakt wClk und der zeitlichen Lage des erzeugten "Pass"-Signals.

Dazu zeigt 6B ein auf das in 6A gezeigte Signalzeitdiagramm bezogenes beispielhaftes Datenauge, das die Setup-Zeit tsetup und die Haltezeit thold des Datensignals wD in Bezug auf den Referenztakt wClk veranschaulicht und 6C ein weiteres die Setup-Zeit tsetup und die Haltezeit thold für eine Vorder- und eine Rückflanke eines Datensignals veranschaulichendes Signal-Zeitdiagramm.

Hier ist zu bemerken, dass, obwohl dies in den Figuren nicht dargestellt ist, die z.B. in der Speichercontrollereinheit MCH implementierte Steuereinrichtung ferner Mittel zur Registrierung der als optimal erkannten Phasenlage (wie in 6 dargestellt) und außerdem Mittel zum Empfangen des "Pass/Fail"-Signals und Mittel zur Einstellung bzw. Veränderung der Phasenlage der in der Trainingssequenz ausgegebenen Datenmuster (gemäß den Schritten S11 und S12 in 3), sowie Mittel zur Einstellung der Phasenlage von Datensignalen, die dem Halbleiterspeicherbauelement in einem Betrieb außerhalb des Trainingsschritts eingeschrieben werden, entsprechend der als optimal erkannten Phasenlage aufweist.

Zu erwähnen ist noch, obwohl in 4 die gegebenenfalls bidirektionale Übertragungsleitung, die das "Pass/Fail"-Signal und die sonstigen beispielhaft erwähnten Meldesignale überträgt, als einzelne Leitung dargestellt ist, diese auch als differentielle Übertragungsleitung realisiert werden, d.h. aus zwei differentiellen Leitungen bestehen kann.

1
Halbleiterspeicherbauelement
10
Logikschaltungen
11
Speichermittel (REG)
12
Datenempfangsschaltungen
13
Vergleichereinheit (Vgl)
14
gesondertes Pin zur Ausgabe des Signals "Pass/Fail"
15
Umschalter
16
Decodiermittel (Dec)
wClk
Referenztaktsignal
wD
Schreibdaten
CA
Befehls- und Adresssignale
reg.wD
registrierte Schreibdatenmuster
S1–S9
Verfahrensschritte des bekannten Optimierverfahrens
S10–S18
Verfahrensschritte des erfindungsgemäßen Optimierverfahrens
DRAM
Halbleiterspeicherbauelement
MCH
Speichercontrollereinheit
rD
Lesedaten
CRC Error
Datenfehler-Meldesignal
Temp Overheat
Überhitzungsmeldesignal
PowerDown
Abschaltbefehlssignal


Anspruch[de]
Verfahren zur Optimierung des Datenempfangs in Datenempfangsschaltungen (12) eines Halbleiterspeicherbauelements (1), dem in einem Trainingsschritt wenigstens eine Trainingssequenz aus verschiedenen vorgegebenen und für jede Sequenz gleichen Datenmustern in einer jeweils eingestellten Phasenlage relativ zu einem Referenztaktsignal (wClk) eingeschrieben und diese Phasenlage beim Einschreiben jeder Trainingssequenz so lange verändert wird, bis in einem Bewertungsschritt ein erzeugtes Bewertungssignal ein Optimum für die Datenempfangsqualität angibt,

gekennzeichnet durch folgende Schritte:

– die verschiedenen Datenmuster der Trainingssequenz werden vorab im Halbleiterspeicherbauelement (1) generiert oder dem Halbleiterspeicherbauelement (1) eingegeben und darin gespeichert,

– im Halbleiterspeicherbauelement (1) werden die von ihm in jeder Trainingssequenz empfangenen Datenmuster im Bewertungsschritt mit den vorab gespeicherten Datenmustern verglichen, und

– bei Übereinstimmung/Nichtübereinstimmung der empfangenen Datenmuster mit den vorab gespeicherten Datenmustern wird vom Halbleiterspeicherbauelement (1) ein "Pass/Fail"-Signal erzeugt, das über einen besonderen, zu dieser Zeit nicht mit Daten-, Befehls- und Adressensignalen belegten Signalpin (14) des Halbleiterspeicherbauelements ausgegeben wird.
Optimierverfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Datenmuster der Trainingssequenz(en) in der jeweils eingestellten Phasenlage von einer vom Halbleiterspeicherbauelement abgesetzten jedoch wenigstens über Schreibdaten- und Befehlsleitungen und über eine das "Pass/Fail"-Signal übertragende und mit dem besonderen Signalpin (14) verbundene Leitung mit dem Halbleiterspeicherbauelement (1) verbundenen oder verbindbaren Steuereinrichtung ausgegeben und über die Schreibdatenleitungen dem Halbleiterspeicherbauelement zugeführt werden und dass das "Pass/Fail"-Signal von dieser Steuereinrichtung empfangen und bewertet wird. Halbleiterspeicherbauelement, das zur Durchführung des Verfahrens nach Anspruch 1 oder 2 eingerichtet ist,

dadurch gekennzeichnet,

dass das Halbleiterspeicherbauelement (1)

– eine Interfaceschaltung (10) mit den Datenempfangsschaltungen (12) und einer Vergleichereinheit (13), sowie

– Speichermittel (11) aufweist zum vorab Einspeichern der von den Datenempfangsschaltungen empfangenen oder von bauelementinternen Generatormitteln generierten Datenmuster der Trainingssequenz, wobei die Speichermittel (11) eingangsseitig mit den Datenempfangsschaltungen (12) oder den Generatormitteln und ausgangsseitig mit einem ersten Eingang der Vergleichereinheit (13) verbunden oder verbindbar sind, ein zweiter Eingang der Vergleichereinheit (13) mit den Ausgängen der Datenempfangsschaltungen (12) und ein Ausgang der Vergleichereinheit (13), der das "Pass/Fail"-Signal abgibt, mit dem besonderen Signalpin (14) des Halbleiterspeicherbauelements (1) verbunden oder verbindbar ist.
Halbleiterspeicherbauelement nach Anspruch 3, dadurch gekennzeichnet, dass die Vergleichereinheit (13) und die Speichermittel (11) für einen zyklischen Auslese- und Vergleichsbetrieb der aus den Speichermitteln (11) ausgelesenen Datenmuster mit den von den Datenempfangsschaltungen (12) während der Trainingssequenz empfangenen Datenmustern für jede eingestellte Phasenlage der empfangenen Datenmuster eingerichtet sind. Halbleiterspeicherbauelement nach Anspruch 3 oder 4, dadurch gekennzeichnet, dass der besondere Pin (14) des Halbleiterspeicherbauelements nur die Funktion der Übertragung des "Pass/Fail"-Signals hat. Halbleiterspeicherbauelement nach Anspruch 3 oder 4, dadurch gekennzeichnet, dass der besondere Pin (14) des Halbleiterspeicherbauelements neben der Funktion der Übertragung des "Pass/Fail"-Signals die Funktion hat wenigstens ein weiteres Meldesignal zu übertragen. Halbleiterspeicherbauelement nach Anspruch 6, dadurch gekennzeichnet, dass die Übertragungsstrecke von dem besonderen Pin (14) zur Steuereinrichtung und umgekehrt bidirektional eingerichtet ist. Halbleiterspeichersystem zur Durchführung des Verfahrens nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass es wenigstens ein Halbleiterspeicherbauelement nach einem der Ansprüche 3 bis 7 und eine Speichercontrollereinheit mit der Steuereinrichtung aufweist. Halbleiterspeichersystem zur Durchführung des Verfahrens nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass die Steuereinrichtung Teil einer Speicherbaugruppe mit mehreren gleichartigen Halbleiterspeicherbauelementen, insbesondere Teil eines Registerbausteins der Speicherbaugruppe ist. Halbleiterspeichersystem zur Durchführung des Verfahrens nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass die Steuereinrichtung Teil eines Speicherprüfgerätes ist. Halbleiterspeichersystem zur Durchführung des Verfahrens nach einem der Ansprüche 8 oder 10, dadurch gekennzeichnet, dass die Steuereinrichtung Mittel zur Registrierung der als optimal erkannten Phasenlage aufweist. Halbleiterspeicherbauelement nach einem der Ansprüche 8 bis 11, dadurch gekennzeichnet, dass die Steuereinrichtung Mittel zum Einstellen der Phasenlage von Datensignalen entsprechend der als optimal erkannten Phasenlage aufweist, die dem Halbleiterspeicherbauelement in einem Betrieb außerhalb des Trainingsschritts eingeschrieben werden.






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