PatentDe  


Dokumentenidentifikation DE102006049909A1 06.06.2007
Titel ZQ-Eichergebnis rückkoppelnde DLL-Schaltung und dieselbe enthaltende Halbleitervorrichtung
Anmelder Elpida Memory, Inc., Tokyo, JP
Erfinder Fujisawa, Hiroki, Tokyo, JP;
Takishita, Ryuji, Kodaira, Tokyo, JP
Vertreter Glawe, Delfs, Moll, Patentanwälte, 80538 München
DE-Anmeldedatum 23.10.2006
DE-Aktenzeichen 102006049909
Offenlegungstag 06.06.2007
Veröffentlichungstag im Patentblatt 06.06.2007
IPC-Hauptklasse G11C 7/22(2006.01)A, F, I, 20070209, B, H, DE
IPC-Nebenklasse H03K 5/13(2006.01)A, L, I, 20070209, B, H, DE   H03L 7/081(2006.01)A, L, I, 20070209, B, H, DE   
Zusammenfassung Eine Schaltung (8) variabler Verzögerungsgröße, die zum Ändern einer Verzögerungsgröße gemäß einem ZQ-Eichergebnis ausgelegt ist, wird in einen Weg eines DQ-Replica-Systems eingefügt. Die Verzögerungsgröße des Wegs des DQ-Replica-Systems ist variabel und wird so angepasst, um eine Versatzdifferenz einer Zeitabstimmung zwischen einem DQ-Puffersystem und einem DQ-Replica-System konstant zu gestalten. Das ZQ-Eichergebnis ändert sich abhängig von Variationen in Temperatur, Spannung und Herstellung. Deshalb werden durch Erhalten der Verzögerungsgröße entsprechend diesen Variationen eine DLL-Schaltung mit hoher Genauigkeit, die die Versatzdifferenz konstant gestalten kann, und eine Halbleitervorrichtung erhalten, die eine solche DLL-Schaltung enthält.

Beschreibung[de]

Diese Anmeldung beansprucht Priorität der früheren Anmeldung JP 2005-308072, deren Offenbarung hier durch Bezugnahme eingeschlossen ist.

Hintergrund der Erfindung

Diese Erfindung betrifft eine Halbleitervorrichtung und betrifft insbesondere eine DLL-(Delay Locked Loop)-Schaltung, die ein Ergebnis von ZQ-Eichung verwendet und die zum Anpassen der Impedanz einer Ausgangsschaltung ausgelegt ist, und eine Halbleitervorrichtung, die eine solche DLL-Schaltung enthält.

Der Betrieb moderner elektronischer Systeme ist beschleunigt worden, wobei die Datenübertragungsgeschwindigkeit zwischen Halbleitervorrichtungen, die das System bilden, stark erhöht worden ist. Außerdem ist auch in jeder der Halbleitervorrichtungen eine Datenübertragungsoperation mit hoher Geschwindigkeit erforderlich. Dementsprechend wird ein Taktsynchronisierungssystem synchron mit einem Taktsignal (hier auch einfach als ein "Takt" bezeichnet) innerhalb der Halbleitervorrichtung eingesetzt. Zum Beispiel gibt es einen synchronen dynamischen Direktzugriffsspeicher (im Folgenden hier als ein "SDRAM" abgekürzt) als eine Halbleiterspeichervorrichtung. Ferner sind ein DDR-(Doppelte Datenrate)-SDRAM, ein DDR2-SDRAM und ein DDR3-SDRAM jeweils synchron mit den Anstiegs- und Abfallflanken eines Takts als fortgeschrittene SDRAMs entwickelt worden.

Zur Synchronisierung mit einem externen Takt verwenden diese fortgeschrittenen SDRAMs jeweils eine DLL-Schaltung, um dadurch die Zeitabstimmung zwischen einem internen Takt und einem externen Takt zu synchronisieren. 1A ist ein Blockdiagramm einer konventionellen DLL-Schaltung. Da ein in der DLL-Schaltung verwendeter DQ-Puffer ein Abschlusselement an seiner Außenseite aufweist, wird die Amplitude der DQ-Pufferausgabe auf einen kleinen Wert unterdrückt, wie in 1B gezeigt ist. Da andererseits eine DQ-Replica kein Abschlusselement aufweist, zeigt eine DQ-Replicaausgabe (RCLK) ihre volle Amplitude, wie in 1C gezeigt ist.

Neigungen und Verzögerungsgrößen (tPD) dieser Ausgaben ändern sich aufgrund von Variationen in Temperatur, Spannung und Prozess, und Verzögerungszeiten &Dgr;t1 und &Dgr;t2 dieser Ausgaben unterscheiden sich voneinander aufgrund einer Differenz in der Amplitude zwischen ihnen. Eine Verzögerungsleitung der DLL-Schaltung arbeitet so, um die Ausgabe der DQ-Replica mit einem externen Takt CK zu synchronisieren. Deshalb wird eine Differenz zwischen &Dgr;t1 und &Dgr;t2, wie sie vorliegt, als ein Versatz zwischen der Ausgabe des DQ-Puffers und dem externen Takt betrachtet.

In dem konventionellen SDRAM gibt es keine Funktion zum Messen von Änderungen in der Verzögerungsgröße, die durch Variation in Temperatur, Spannung und Schwellenspannung (Vth) von MOS-Transistoren bewirkt wird, und zum Rückkoppeln derselben. Deshalb ist es schwierig, eine Steuerung auszuführen, die diese Variationen absorbieren kann. Das heißt, es bestand ein Problem darin, dass Variationen in der Verzögerungsgröße des DQ-Puffersystems und der Verzögerungsgöße des DQ-Replica-Systems, die durch Variationen in Temperatur, Spannung und Vth von MOS-Transistoren bewirkt werden, Versatze werden, wie sie sind, und somit die DLL-Schaltung keinen Hochgeschwindigkeitsbetrieb erreichen kann.

Bezüglich einer solchen DLL-Schaltung gibt es das ältere Dokument 1 (nichtgeprüfte Japanische Patentanmeldungsveröffentlichung (JP-A)Nr. Hei-11-086545). Bezüglich einer Eichschaltung zum Anpassen der Impedanz einer Ausgangsschaltung gibt es das ältere Dokument 2 (nichtgeprüfte Japanische Patentanmeldungsveröffentlichung (JP-A) Nr. 2004-032070) oder das ältere Dokument 3 (nichtgeprüfte Japanische Patentanmeldungsveröffentlichung (JP-A) Nr. 2004-145709). Ferner gibt es bezüglich eines Speichersystems das ältere Dokument 4 (nichtgeprüfte Japanische Patentanmeldungsveröffentlichung (JP-A) Nr. 2001-159999).

Das ältere Dokument 1 offenbart eine DLL-Schaltung, die eine Phasendifferenz zwischen einem Ausgangsschaltungssystem und einem Dummy-Ausgangsschaltungssystem erfasst, um dadurch eine Phasendifferenz zwischen Takten zu beseitigen. Das ältere Dokument 2 offenbart eine Eichschaltung, die parallel geschaltete Feinanpassungspuffer aufweist, zwischen einem Potential an einem Verbindungspunkt und einem Bezugspotential vergleicht, einen Zähler als Reaktion auf ein Vergleichsergebnis betätigt, und die Impedanz einer Ausgangsschaltung in Übereinstimmung mit einem Signal des Zählers anpasst.

Das ältere Dokument 3 offenbart eine Eichschaltung, die die Impedanz einer Ausgangsschaltung gemäß einem Steuersignal von außen anpasst. Das ältere Dokument 4 offenbart ein Speichersystem, in dem die Längen von Datenübertragungsleitungen durch Überwachen reflektierter Wellen gemessen werden, die erhalten werden, wenn entsprechende Speicherchips Daten jeweils auf die Datenübertragungsleitungen ausgeben, und ein Systemkontroller basierend auf den Messergebnissen eine Setup-Zeit und eine Haltezeit pro Speicherchip bestimmt.

In der konventionellen DLL-Schaltung gibt es jedoch keine Funktion zum Messen von Variationen in Temperatur, Spannung und Vth von MOS-Transistoren und zum Rückkoppeln derselben. Deshalb bleibt das Problem bestehen, dass Variationen in der Verzögerungsgröße des Ausgangssystems und der Verzögerungsgröße des Replica-Systems, die durch Variationen in Temperatur, Spannung und Vth von MOS-Transistoren bewirkt werden, Versatze werden, wie sie sind, und somit der Hochgeschwindigkeitsbetrieb nicht erreicht werden kann. Ferner wird auch bei den konventionellen Eichschaltungen und Speichersystemen kein Verbesserungsschema für diese Versatze vorgeschlagen, und daher bleibt das Problem weiterhin bestehen.

Wie oben beschrieben ist, gibt es in der DLL-Schaltung keine Funktion zum Messen von Variationen in Temperatur, Spannung und Vth von MOS-Transistoren und zum Rückkoppeln derselben. Deshalb besteht das Problem, dass Variationen in der Verzögerungsgröße des DQ-Puffersystemwegs und der Verzögerungsgöße des DQ-Replica-Systemwegs, die durch Variationen in Temperatur, Spannung und Vth von MOS-Transistoren bewirkt werden, Versatze werden, wie sie sind, und somit der Hochgeschwindigkeitsbetrieb nicht erreicht werden kann.

Zusammenfassung der Erfindung

Es ist deshalb eine Aufgabe dieser Erfindung, eine DLL-Schaltung zu schaffen, die einen Versatz durch Rückkoppeln eines ZQ-Eichergebnisses zu der DLL-Schaltung reduziert.

Es ist eine andere Aufgabe dieser Erfindung, eine Halbleitervorrichtung mit einer solchen DLL-Schaltung zu schaffen.

Andere Aufgaben der vorliegenden Erfindung werden im Verlauf der Beschreibung deutlich werden.

Ein DDR3-SDRAM hat eine ZQ-Eichfunktion zum Messen eines externen Widerstandselements, das an einen zweckgebundenen Kontaktfleck angeschlossen ist. Dieses externe Widerstandselement wird keiner Änderung ausgesetzt, die durch Variationen in Temperatur, Spannung und Prozess bewirkt wird. Deshalb ist das Ergebnis dieser ZQ-Eichung ein Variationen in Temperatur, Spannung und Prozess reflektierendes Ergebnis und kann somit eine durch diese Variationen bewirkte Änderung ausgleichen. Durch Verwendung dieses ZQ-Eichergebnisses als Steuerdaten wird eine Verzögerungsgröße eines Replica-Systemwegs einer DLL-Schaltung angepasst. Es wird möglich, einen Versatz der Ausgabezeitabstimmung durch Rückkoppeln des ZQ-Eichergebnisses zu der DLL-Schaltung zu reduzieren. Mit dieser Konfiguration wird es möglich, die DLL-Schaltung mit einem reduzierten Versatz und die Halbleitervorrichtung mit einer solchen DLL-Schaltung zu schaffen.

Zum Lösen der vorgenannten Aufgaben verwendet diese Erfindung grundlegend im Folgenden beschriebene Techniken. Es muss nicht erwähnt werden, dass angewendete Techniken, die auf verschiedene Arten änderbar sind, ohne von dem technischen Prinzip dieser Erfindung abzuweichen, auch in dieser Anmeldung eingeschlossen sind.

Einem Aspekt der vorliegenden Erfindung zufolge wird eine DLL- (Delay Locked Loop) Schaltung geschaffen, die einen Ausgangspufferweg, der einen Ausgangspuffer enthält, und einen Replica-Weg aufweist, der eine Replica-Ausgangsschaltung enthält, wobei die DLL-Schaltung ferner eine Schaltung variabler Verzögerungsgröße aufweist, die zum Anpassen einer Verzögerungsgröße des Replica-Wegs durch die Verwendung eines Steuersignals ausgelegt ist, das zum Anpassen einer Ausgangsimpedanz des Ausgangspuffers ausgelegt ist.

Sie kann so konfiguriert sein, dass die Schaltung variabler Verzögerungsgröße das Steuersignal als Reaktion auf ein DLL-Lock-Signal akzeptiert.

Sie kann so konfiguriert sein, dass die Schaltung variabler Verzögerungsgröße MOS-Transistoren als Elemente variabler Kapazität aufweist, die Gates der MOS-Transistoren an eine Signalleitung des Replica-Wegs angeschlossen sind, und die Substrate, Sources und Drains der MOS-Transistoren an das Steuersignal oder ein invertiertes Signal des Steuersignals angeschlossen sind.

Sie kann so konfiguriert sein, dass, wenn die Elemente variabler Kapazität PMOS-Transistoren sind, Substrate, Sources und Drains der PMOS-Transistoren an das Steuersignal angeschlossen sind, und, wenn die Elemente variabler Kapazität NMOS-Transistoren sind, Substrate, Sources und Drains der NMOS-Transistoren an das invertierte Signal des Steuersignals angeschlossen sind.

Sie kann so konfiguriert sein, dass das Steuersignal in ein zweites Steuersignal durch die Verwendung eines Umwandlungsfaktors umgewandelt wird und eine Verzögerungsgröße der Schaltung variabler Verzögerungsgröße unter Verwendung des zweiten Steuersignals angepasst wird.

Sie kann so konfiguriert sein, dass das Steuersignal in ein drittes Steuersignal durch die Verwendung einer Nachschlagetabelle umgewandelt wird und eine Verzögerungsgröße der Schaltung variabler Verzögerungsgröße unter Verwendung des dritten Steuersignals angepasst wird.

Sie kann so konfiguriert sein, dass das Steuersignal ein Steuersignal zum Steuern von Transistoren der Antriebsseite des Ausgabepuffers ist.

Sie kann so konfiguriert sein, dass das Steuersignal ein Steuersignal zum Steuern von Transistoren der Lastseite des Ausgabepuffers ist.

Sie kann so konfiguriert sein, dass das Steuersignal ein Steuersignal zum Steuern von Transistoren der Lastseite des Ausgabepuffers und ein Steuersignal zum Steuern von Transistoren der Antriebsseite des Ausgabepuffers ist.

Einem anderen Aspekt der vorliegenden Erfindung zufolge wird eine DLL-(Delay Locked Loop)-Schaltung geschaffen, die eine Verzögerungsleitung, in die ein Taktsignal eingegeben wird; einen DLL-Ausgangstakttreiber, in den ein Taktsignal von der Verzögerungsleitung eingegeben wird; einen Ausgabepuffer, in den ein Taktsignal von dem DLL-Ausgangstakttreiber eingegeben wird; einen Replica-Takttreiber, in den das Taktsignal von der Verzögerungsleitung eingegeben wird; eine Schaltung variabler Verzögerungsgröße, in die ein Taktsignal von dem Replica-Takttreiber eingegeben wird; einen Ausgabe-Replicapuffer, in den ein Taktsignal von der Schaltung variabler Verzögerungsgröße eingegeben wird; und eine Phasendetektionsschaltung aufweist, in die ein Taktsignal von dem Ausgabe-Replicapuffer und das in die Verzögerungsleitung eingegebene Taktsignal eingegeben wird, wodurch eine Phasendifferenz zwischen den eingegebenen Taktsignalen erfasst wird, wobei eine Verzögerungsgröße der Verzögerungsleitung durch ein Beurteilungsergebnis von der Phasendetektionsschaltung angepasst wird und eine Verzögerungsgröße der Schaltung variabler Verzögerungsgröße durch ein Steuersignal angepasst wird, das zum Anpassen einer Ausgangsimpedanz des Ausgabepuffers ausgelegt ist.

Noch einem anderen Aspekt der vorliegenden Erfindung zufolge wird eine Halbleitervorrichtung mit einer Eichfunktion geschaffen, die eine jegliche der wie oben beschriebenen DLL-Schaltungen aufweist.

Die vorgenannten DLL-Schaltungen passen jeweils eine Verzögerungsgröße für den Replica-Systemweg der DLL-Schaltung aufgrund eines ZQ-Eichergebnisses an, das durch ein externes Widerstandselement angeschlossen an einen für ZQ-Eichung zweckgebundenen Kontaktfleck erhalten wird. Dieses externe Widerstandselement unterliegt keiner Änderung, die durch Variationen in Temperatur, Spannung und Prozess bewirkt wird. Deshalb kann dieses ZQ-Eichergebnis als Daten zum Ausgleichen hinsichtlich Variationen in Temperatur, Spannung und Prozess in der Halbleitervorrichtung verwendet werden. Es wird möglich, einen Versatz der Ausgabezeitabstimmung durch Rückkoppeln des ZQ-Eichergebnisses zu der DLL-Schaltung zu reduzieren.

Das heißt, die folgenden Betriebsauswirkungen werden erhalten.

  • (1) Es ist möglich, einen Versatz der DQ-Ausgabezeitabstimmung zu reduzieren, der durch eine Differenz in der Schaltungsstruktur zwischen einer DQ-Replica und einem DQ-Puffer erhalten wird.
  • (2) Es ist möglich, einen Versatz der DQ-Ausgabezeitabstimmung zu reduzieren, der durch Variationen in Temperatur, Spannung und Prozess bewirkt wird.

Kurze Beschreibung der Zeichnungen

1A ist ein Blockdiagramm einer konventionellen DLL-Schaltung;

1B ist ein Signaldiagramm, das eine Ausgabe eines in der DLL-Schaltung von 1A enthaltenen DQ-Puffers zeigt;

1C ist ein Signaldiagramm, das eine Ausgabe (RCLK) einer in der DLL-Schaltung von 1A enthaltenen DQ-Replica zeigt;

2 ist ein Zeitdiagramm der DLL-Schaltung von 1A;

3A ist ein Blockdiagramm einer DLL-Schaltung gemäß einer Ausführungsform dieser Erfindung;

3B ist ein Schaltbild einer Schaltung variabler Verzögerungsgröße, die in der DLL-Schaltung von 3A enthalten ist;

4 ist ein Zeitdiagramm der DLL-Schaltung von 3A; und

5 ist ein Diagramm, dass ein Versatzvergleichsergebnis zum Erklären einer Auswirkung dieser Erfindung zeigt.

Beschreibung der bevorzugten Ausführungsform

Zuerst soll unter Bezugnahme auf 3A eine DLL-Schaltung gemäß einer Ausführungsform der Erfindung beschrieben werden.

Von außen eingegebene Takte (CK,/CK) werden zu der DLL-Schaltung durch eine für eine DLL-Schaltung zweckgebundene Anfangseingangsstufe weitergeleitet. Nachdem der richtig verzögerte Takt eine Verzögerungsleitung 1 durchquert hat, wird er durch einen DLL-Ausgangstakttreiber 2 und Puffer 3 und 4 zu einem DQ-Puffer 5 gesendet, der Speicherdatenausgabe ausführt. Der Weg von dem DLL-Ausgangstakttreiber 2 zu dem DQ-Puffer 5 soll als ein DQ-Puffersystemweg bezeichnet werden.

Andererseits wird der Takt, nachdem er die Verzögerungsleitung 1 durchquert hat, auch durch einen Replica-Takttreiber 6, einen Puffer 7, eine Schaltung 8 variabler Verzögerungsgröße und einen Puffer 9 zu einer DQ-Replica 10 gesendet, die die gleiche Operation wie die des DQ-Puffers 5 simuliert. Der Weg von dem Replica-Takttreiber 6 zu der DQ-Replica 10 soll als ein DQ-Replica-Systemweg bezeichnet werden. Eine Phasendetektionsschaltung 11 überwacht eine Ausgabe der DQ-Replica 10 anstelle einer Ausgabe des DQ-Puffers 5, führt einen Phasenvergleich mit dem externen Takt durch, und koppelt ein Beurteilungsergebnis des Vergleichs zu der Verzögerungsleitung 1 zurück. Durch Wiederholen der vorhergehenden Operation wird die Verzögerungsleitung 1 so angepasst, um Synchronisierung der Ausgabe des DQ-Puffers 5 mit dem externen Takt zu bewirken.

Um genaue Synchronisierung der Ausgabe des DQ-Puffers 5 mit dem externen Takt zuzulassen, ist es wünschenswert, dass eine Differenz (&Dgr;T1-&Dgr;T2) zwischen der Datenausgabezeitabstimmung des DQ-Puffers 5 und der Datenausgabezeitabstimmung der DQ-Replica 10 so klein wie möglich und ferner konstant in Bezug zu Variationen in Temperatur, Spannung und Prozess ist. Da jedoch ein Abschlusselement, das für den DQ-Puffer 5 vorgesehen ist, für die DQ-Replica 10 zum Zweck einer Stromsenkung nicht vorgesehen ist, unterscheiden sich die Amplituden von Ausgangsdaten voneinander. Ferner ist es schwierig, die Verdrahtungslänge des DQ-Puffersystemwegs von dem DLL-Ausgangstakttreiber 2 zu dem DQ-Puffer 5 und die Verdrahtungslänge des DQ-Replica-Systemwegs von dem Replica-Takttreiber 6 zu der DQ-Replica 10 einander völlig gleich zu gestalten. Deshalb gilt allgemein &Dgr;T1≠&Dgr;T2.

Die zum Ausgleichen dieser Verzögerungsgrößendifferenz (&Dgr;T1-&Dgr;T2) angepasste Schaltung 8 variabler Verzögerungsgröße ist zwischen dem Replica-Takttreiber 6 und der DQ-Replica 10 eingefügt, wodurch die Ausgabezeitabstimmung des DQ-Puffers 5 angepasst wird. Die benötigte Verzögerungsgrößendifferenz (&Dgr;T1-&Dgr;T2) ändert sich aufgrund von Variationen in Temperatur, Spannung und Prozess. Deshalb wird als ein Parameter zum Korrigieren einer solchen Änderung ein ZQ-Eichergebnis DRZQNT von einer ZQ-Eichschaltung 12 verwendet. Durch Eingeben des ZQ-Eichergebnisses DRZQNT in die Schaltung 8 variabler Verzögerungsgröße zum Steuern ihrer Verzögerungsgröße wird die Ausgabezeitabstimmung des DQ-Puffers 5 angepasst.

Die ZQ-Eichschaltung 12 passt die Ausgangsimpedanz des DQ-Puffers 5 durch Überwachen eines externen Widerstandelements R an, das an einen für Eichung zweckgebundenen Kontaktfleck angeschlossen ist. Da die ZQ-Eichschaltung in dem älteren Dokument 3 oder dergleichen beschrieben und somit bekannt ist, soll ausführliche Beschreibung derselben weggelassen werden. Die ZQ-Eichschaltung 12 weist das externe Widerstandselement R zum Beispiel angeschlossen an einen ZQ-Eichanschluss, eine Replica-Ausgangsschaltung mit einer Mehrzahl von Transistoren, als Transistoren auf der Treiberseite, die parallel mit dem ZQ-Eichanschluss geschaltet sind, einen Zähler und einen Komparator auf.

Der Komparator vergleicht zwischen einem Potential an dem ZQ-Eichanschluss und einem Bezugspotential. Der Zähler führt Aufwärtszähl- oder Abwärtszähloperation als Reaktion auf eine Ausgabe von dem Komparator aus. Die Mehrzahl von Transistoren der Replica-Ausgangsschaltung werden selektiv gemäß einer Ausgabe von dem Zähler ein-/ausgeschaltet, wodurch die Impedanz der Replica-Ausgangsschaltung angepasst wird. Wenn die Impedanz der Replica-Ausgangsschaltung und die Impedanz des externen Widerstandelements R gleich werden, d. h., wenn das Potential an dem ZQ-Eichanschluss und das Bezugspotential gleich werden, stoppt der Zähler seine Operation zum Bestimmen des ZQ-Eichergebnisses DRZQNT als die Zählerausgabe.

Durch Eingeben dieses ZQ-Eichergebnisses DRZQNT, das von dem Zähler ausgegeben wurde, in die Ausgangsschaltung, kann die Impedanz der Ausgangsschaltung so angepasst werden, um gleich dem Widerstandswert des externen Widerstandselements zu sein. Durch Einstellen des Widerstandswerts dieses externen ZQ-Eichwiderstandselements gleich der Impedanz einer Übertragungsleitung eines Systems können die Impedanz der Übertragungsleitung und die Impedanz der Ausgangsschaltung miteinander in Übereinstimmung gebracht werden.

Unter der Annahme, dass die Ausgangsschaltung aus vier Transistoren besteht, hat das ZQ-Eichergebnis DRZQNT eine vier Bit-Konfiguration und wird als ein ZQ-Eichergebnis DRZQNT <3:0> ausgedrückt. Die Stromsteuerungsfähigkeiten dieser vier Transistoren sind konfiguriert, um ein Verhältnis von 8:4:2:1 aufzuweisen, um so den jeweiligen Bits des Binärsystems zu entsprechen. In diesem Fall kann durch Einstellen des ZQ-Eichergebnisses DRZQNT in Übereinstimmung mit dem Binärsystem dieses als ein Steuersignal zum direkten Steuern der Transistoren verwendet werden.

Die ZQ-Eichschaltung ist nicht besonders auf die vorhergehende Struktur begrenzt, solange sie an das externe Widerstandselement angepasst werden kann. In der Beschreibung besteht die Antriebsseite der Ausgangsschaltung aus der Mehrzahl von Transistoren und wird die Impedanz gemäß dem ZQ-Eichergebnis DRZQNT <3:0> gesteuert. Gleichermaßen kann eingerichtet werden, dass die Lastseite der Ausgangsschaltung aus einer Mehrzahl von Transistoren besteht und die Impedanz gemäß einem ZQ-Eichergebnis DRZQPT <3:0> gesteuert wird. Ferner kann es eingerichtet werden, dass die Antriebsseite und die Lastseite der Ausgangsschaltung jeweils aus einer Mehrzahl von Transistoren bestehen und die Impedanzen gemäß einem ZQ-Eichergebnis DRZQNT <3:0> bzw. einem ZQ-Eichergebnis DRZQPT <3:0> gesteuert werden.

Da das externe Eichwiderstandselement extern angeschlossen ist, wird es nicht durch den Zustand eines Halbleiterchips beeinflusst. Deshalb stellt das ZQ-Eichergebnis, das zum Anpassen zwischen den Impedanzen des externen Widerstandselements und der Ausgangsschaltung ausgelegt ist, Daten dar, die Variationen in Temperatur, Spannung und Prozess der Halbleitervorrichtung reflektieren, und ist somit ein Parameter, der zum Ausgleichen hinsichtlich dieser Variationen ausgelegt ist. Spezifisch unter den Bedingungen von niedriger Temperatur, niedriger Spannung und hohem Vth von MOS-Transistoren nimmt das ZQ-Eichergebnis DRZQNT <3:0>, das das Eichergebnis darstellt, einen hohen Wert an, während es einen niedrigen Wert unter den Bedingungen von hoher Temperatur, hoher Spannung und niedrigem Vth von MOS-Transistoren annimmt. Das heißt, wenn das Steuerungsvermögen der Transistoren der Ausgangsschaltung klein ist, werden mehr Transistoren selektiv eingeschaltet, um die Impedanzen anzupassen. Wenn umgekehrt das Steuerungsvermögen der Transistoren der Ausgangsschaltung groß ist, werden weniger Transistoren zum Anpassen der Impedanzen selektiv eingeschaltet.

Auch bezugnehmend auf 3B soll die Schaltung 8 variabler Verzögerungsgröße beschrieben werden.

Die Schaltung 8 variabler Verzögerungsgröße weist eine D-FF-Gruppe 13, die vier D-FFs enthält und in die ein ZQ-Eichergebnis DRZQNT <3:0> eingegeben wird, eine Invertergruppe 14, die vier zum Invertieren jeweils entsprechender ZQ-Teileichergebnisse DRZQNT des ZQ-Eichergebnisses DRZQNT <3:0> ausgelegte Inverter enthält, und kapazitive Verzögerungselementgruppen 15 und 16 auf, die an eine Signalleitung angeschlossen sind und jeweils vier kapazitive Verzögerungselemente enthalten. Jedes kapazitive Verzögerungselement liegt in Form eines Transistors vor, dessen Gateelektrode an die Signalleitung angeschlossen ist. Die kapazitiven Verzögerungselemente der kapazitiven Verzögerungselementgruppe 15, die auf der oberen Seite in 3B angeordnet sind, sind kapazitive p-Kanal-MOS-Elemente, während die auf der unteren Seite angeordneten kapazitiven Verzögerungselemente der kapazitiven Verzögerungselementgruppe 16 kapazitive n-Kanal-MOS-Elemente sind. Hier sind Kapazitätswerte der Transistoren von rechts auf ein Verhältnis von 8:4:2:1 entsprechend dem Binärsystem eingestellt. Durch Einstellen der Kapazitätswerte entsprechend dem Binärsystem ist es möglich, eine Steuerung mit dem ZQ-Eichergebnis DRZQNT <3:0> des Binärsystems auszuführen.

Das ZQ-Eichergebnis DRZQNT <3:0> wird an Substrate, Sources und Drains der kapazitiven p-Kanal-MOS-Elemente angeschlossen, während ein invertiertes ZQ-Eichergebnis DRZQNB <3:0> des ZQ-Eichergebnisses DRZQNT <3:0> an Substrate, Sources und Drains der kapazitiven n-Kanal-MOS-Elemente angeschlossen wird. Das ZQ-Eichergebnis DRZQNT <3:0> und das invertierte ZQ-Eichergebnis DRZQNB <3:0> werden eingegeben, um dadurch das an die kapazitiven Verzögerungselemente angelegte Potential zu steuern.

Wenn das ZQ-Eichergebnis DRZQNT zum Beispiel <0100> ist, wird das kapazitive Verzögerungselement, das als Zweites von rechts auf der oberen Seite in 3B angeordnet ist, an ein Versorgungspotential angeschlossen, während das kapazitive Verzögerungselement, das als Zweites von rechts auf der unteren Seite angeordnet ist, an ein Massepotential angeschlossen wird, wodurch die Kapazitätswerte derselben geändert werden. Die verbleibenden kapazitiven Verzögerungselemente auf der oberen Seite werden an das Massepotential angeschlossen, während die verbleibenden kapazitiven Verzögerungselemente auf der unteren Seite an das Versorgungspotential angeschlossen werden. Das kapazitive Verzögerungselement, in das das ZQ-Teileichergebnis DRZQNT mit einem hohen Pegel eingegeben wurde, senkt seinen Kapazitätswert, da der Transistor invertiert wird. Im umgekehrten Fall dient das kapazitive Verzögerungselement, in das das ZQ-Teileichergebnis DRZQNT mit einem niedrigen Pegel eingegeben wurde, als ein Speicherbereich, und daher ist sein Kapazitätswert groß. Auf diese Weise ändert sich der Kapazitätswert abhängig von dem hohen oder niedrigen Pegel des entsprechenden ZQ-Teileichergebnisses.

Wenn die Steuerungsfähigkeit der Transistoren der Ausgangsschaltung aufgrund von niedriger Temperatur, niedriger Spannung und Prozessvariation reduziert wird, nimmt das ZQ-Eichergebnis DRZQNT einen großen Wert an. Infolgedessen zeigt die Kapazität der kapazitiven Verzögerungselemente, im Gegensatz dazu, einen kleinen Wert. Bei der Steuerung, die die Transistoren mit den kleinen Steuerungsfähigkeiten aufgrund von Prozessvariation verwendet, erhöht sich jedoch ihre Verzögerungsgröße äquivalent mit einer Verzögerungsgröße des DQ-Puffersystemwegs. Deshalb wird die Verzögerungsgrößendifferenz (&Dgr;T1-&Dgr;T2) zwischen dem DQ-Puffersystemweg und dem DQ-Replica-Systemweg konstant. Auf diese Weise wird durch Umschalten des Potentials an dem Substrat, Source und Drain jedes Transistors (kapazitives Verzögerungselement) zwischen dem Versorgungspotential und den Massepotential sein Kapazitätswert geändert. Durch Ändern der an eine Signalleitung angeschlossenen Kapazitätswerte wird die Verzögerungsgrößendifferenz zwischen Signalen so gesteuert, um klein und konstant zu sein.

Wie oben beschrieben ist, wird das ZQ-Eichergebnis DRZQNT <3:0> als ein Umschaltsignal für die Verzögerungselemente verwendet, so dass die Verzögerungsgrößendifferenz (&Dgr;T1-&Dgr;T2) innerhalb der Variationsbereiche von Temperatur, Spannung und Prozess und dergleichen konstant wird.

Die D-FFs akzeptieren die entsprechenden ZQ-Teileichergebnisse DRZQNT des ZQ-Eichergebnisses DRZQNT <3:0> jeweils synchron mit einem DLL-Lock-Signal. Deshalb erfolgt eine tatsächliche Änderung in der Verzögerungsgröße der Schaltung variabler Verzögerungsgröße in der DLL-Schaltung beim Prüfen des DLL-Lock. Durch Zulassen der Eingabe des letzten ZQ-Eichergebnisses, wenn das DLL-Lock geprüft wird, wird verhindert, dass sich die Verzögerungsgröße während Operation der DLL-Schaltung ändert. Während der DLL-Lock-Zeit, wenn die Initialisierung der DLL-Schaltung ausgeführt wird, ändert sich die Verzögerungsgröße der Verzögerungsleitung umfassend, und weiter wird die ZQ-Eichung ausgeführt, und das Eichergebnis wird daher nicht finalisiert. Deshalb wird eine Verriegelungsschaltung eingesetzt, um so das ZQ-Eichergebnis anzulegen, nachdem das DLL-Lock beendet ist.

Nun soll die detaillierte Operation der DLL-Taktanpassung in der DLL-Schaltung unter Bezugnahme auf ein Zeitdiagramm von 4 beschrieben werden.

Als Reaktion auf einen Takt LCLKOET, der von dem DLL-Ausgangstakttreiber 2 zum Zeitpunkt T0 ausgegeben wird, gibt der DQ-Puffer 5 Daten nach &Dgr;T1 aus. Andererseits gibt die DQ-Replica 10 als Reaktion auf einen von dem Replica-Takttreiber 6 ausgegeben Takt LCLKREPT Daten nach &Dgr;T2 aus. &Dgr;T1 und &Dgr;T2 ändern sich aufgrund von Variationen in Temperatur, Spannung und Prozess. Die schnellste Verzögerungsgröße von &Dgr;T1 ist als &Dgr;T1(MW) gegeben, und die langsamste Verzögerungsgröße von &Dgr;T1 ist als &Dgr;T1 (AW) gegeben. Gleichermaßen ist die schnellste Verzögerungsgröße von &Dgr;T2 als &Dgr;T2 (MW) gegeben, und ist die langsamste Verzögerungsgröße von &Dgr;T2 als &Dgr;T2(AW) gegeben.

Allgemein unterscheiden sich eine &Dgr;T1-Änderungsgröße (&Dgr;T1 (AW) – &Dgr;T1 (MW) und eine &Dgr;T2-Änderungsgröße (&Dgr;T2 (AW) – &Dgr;T2 (MW)) voneinander. Deshalb wird eine Verschiebung zwischen der Datenausgabezeitabstimmung des DQ-Puffers 5 und der Datenausgabezeitabstimmung der DQ-Replica 2 aufgrund von Variationen in Temperatur, Spannung und Prozess erzeugt. Da die Verzögerungsleitung in der DLL-Schaltung die Ausgabe der DQ-Replica überwacht und sie mit dem externen Takt synchronisiert, wird die erzeugte Verschiebung als ein Versatz zwischen dem externen Takt und der DQ-Ausgabe hinzugefügt.

Deshalb wird die Schaltung 8 variabler Verzögerungsgröße in den Weg des Takts LCLKREPT eingefügt, so dass die Zeitabstimmungsdifferenz zwischen der DQ-Pufferausgabe und der DQ-Replica-Ausgabe ungeachtet von Variationen in Temperatur, Spannung und Prozess konstant wird. Wenn sich die Verzögerung von LCLKREPT in Bezug zu LCLKOET aufgrund von Variationen in Temperatur, Spannung und Prozess erhöht, wird die Verzögerungsgröße der Schaltung 8 variabler Verzögerungsgröße gesteuert, um reduziert zu werden, während, wenn die Verzögerung von LCLKREPT in Bezug zu LCLKOET sinkt, die Verzögerungsgröße der Schaltung 8 variabler Verzögerungsgröße gesteuert wird, um erhöht zu werden.

5 zeigt Versätze zwischen dem externen Takt und der DQ-Ausgabe, wenn die das ZQ-Eichergebnis verwendende Schaltung variabler Verzögerungsgröße in den Weg von LCLKREPT eingefügt ist und wenn sie nicht in den Weg von LCLKREPT eingefügt ist. Wie 5 zu entnehmen ist, kann der Unterschied zwischen den Parametern durch die Verwendung der Schaltung variabler Verzögerungsgröße im Wesentlichen gleich null gestaltet werden. Da das ZQ-Eichergebnis einen hohen Wert annimmt, wenn die Temperatur niedrig ist, die Spannung niedrig ist und die Vth hoch ist, und einen niedrigen Wert annimmt, wenn die Temperatur hoch ist, die Spannung hoch und die Vth niedrig ist, kann es als ein Parameter betrachtet werden, der Variationen in Temperatur, Spannung und Prozess darstellt.

In der vorhergehenden Ausführungsform wird die Verzögerungsanpassung unter Verwendung nur des am n-Kanal-MOS erhaltenen Messergebnisses (DRZQNT <3:0>) der ZQ-Eichung auf der Antriebsseite der Ausgangsschaltung ausgeführt. Die Verzögerungsanpassung kann jedoch unter Verwendung nur des am p-Kanal-MOS erhaltenen Messergebnisses (DRZQPT <3:03>) der ZQ-Eichung auf der Lastseite der Ausgangsschaltung ausgeführt werden. Ferner kann die Verzögerungsanpassung unter Verwendung beider ZQ-Messergebnisse unter Berücksichtung des Ungleichgewichts zwischen NMOS-Vth und PMOS-Vth ausgeführt werden. Auch in diesem Fall kann ein invertiertes Steuersignal als ein Steuersignal für die kapazitiven n-Kanal-MOS-Elemente verwendet werden. Mit dieser Konfiguration ist es auch möglich, einen Versatz der DQ-Ausgabezeitabstimmung zu reduzieren, der durch Variation in der Vth zwischen n-Kanal-MOS-Transistoren und p-Kanal-MOS-Transistoren bewirkt wird.

Es soll festgestellt werden, dass in der DLL-(Delay Locked Loop)-Schaltung, die zum Steuern der Datenausgabezeitabstimmung des Speichers ausgelegt ist, die Funktion hinzugefügt wird, die die Genauigkeit der Anpassung der Datenausgabezeitabstimmung durch Angelegen des Ergebnisses (ZQ-Eichergebnis) verbessert, welches durch Überwachen des Abschlusswiderstandswerts des Chips erhalten wird.

In einer konventionellen DLL-Schaltung wird ein von einem DLL-Ausgangstakttreiber ausgegebener Takt (LCLKOET) zu einem DQ-Puffer gesendet, und ein Verzögerungsanpassungsteil (Verzögerungsleitung) wird so angepasst, um die Datenausgabezeitabstimmung mit einem externen Takt zu synchronisieren. Diese Anpassung der Verzögerungsleitung wird durch Überwachen, in einer Phasendetektionsschaltung, einer Ausgabe einer DQ-Replica, die die gleiche Operation wie die des DQ-Puffers simuliert, Ausführen eines Phasenvergleichs mit dem externen Takt und Rückkoppeln eines Beurteilungsergebnisses des Vergleichs zur Verzögerungsleitung ausgeführt.

Dementsprechend wird die Anpassung in solcher Weise ausgeführt, dass die Ausgabe der DQ-Replica überwacht wird, anstatt die Ausgabe des DQ-Puffers zu überwachen, und diese mit dem externen Takt synchronisiert wird. Deshalb ist es ideal, dass eine Verzögerungszeit oder-Größe (&Dgr;T1) in Signalweiterleitung von dem DLL-Ausgangstakttreiber an den DQ-Pufferausgang und eine Verzögerungszeit oder -Größe (&Dgr;T2) in Signalweiterleitung von einem Replica-Takttreiber zu dem DQ-Replica-Ausgang gleich werden (&Dgr;T1 = &Dgr;T2). Es tritt jedoch eine Differenz zwischen diesen Verzögerungsgrößen aus den Gründen auf, dass die Verdrahtung vollständig gleicher Länge schwierig hinsichtlich Layout ist, kein Abschlusselement für die DQ-Replica zum Zweck einer Stromsenkung vorgesehen ist und dergleichen.

In der oben genannten DLL-Schaltung wird die Schaltung variabler Verzögerungsgröße in den Weg des Ausgangs von dem Replica-Takttreiber in der konventionellen DLL-Schaltung zum Absorbieren der Differenz in der Verzögerungsgröße zwischen dem DQ-Puffersystemweg und dem DQ-Replica-Systemweg eingefügt. Da die benötigte Verzögerungsgröße sich aufgrund von Variationen in Temperatur, Spannung und Prozess ändert, wird das durch Überwachen des externen Abschlusswiderstand erhaltene ZQ-Eichergebnis als ein Parameter zum Einschätzen einer solchen Änderung verwendet. Mit dieser Konfiguration wird es möglich, den Fehler in der Verzögerungsgröße zu reduzieren, der durch Variationen in Temperatur, Spannung und Prozess und durch den Unterschied in der Schaltungsstruktur zwischen der DQ-Replica und dem DQ-Puffer bewirkt wird, und somit wird der Effekt erhalten, dass die Genauigkeit von Zeitabstimmungsanpassung der DLL-Schaltung verbessert werden kann. Es werden die DLL-Schaltung, die die Genauigkeit von Zeitabstimmungsanpassung verbessern kann und die bei Hochgeschwindigkeit betreibbare Halbleitervorrichtung mit einer solchen DLL-Schaltung erhalten.

Während die vorliegende Erfindung soweit in Verbindung mit einer einzigen Ausführungsform derselben beschrieben worden ist, wird es einfach für den Fachmann möglich sein, diese Erfindung auf verschiedene andere Arten in die Praxis umzusetzen. In der oben genannten Ausführungsform ist der Fall beschrieben worden, in dem das ZQ-Eichergebnis DRZQNT <3:0> direkt als das Steuersignal verwendet wird. Das ZQ-Eichergebnis DRZQNT <3:0> ist jedoch das Impedanzsteuersignal der Ausgangsschaltung und deshalb kann ein Fall auftreten, in dem es nicht in perfekte 1:1-Entsprechnung mit einem Kapazitätssteuersignal gesetzt wird. Dementsprechend kann es für genauere Steuerung eingerichtet werden, dass das ZQ-Eichergebnis DRZQNT <3:0> einer Umwandlung mit einem Umwandlungsfaktor ungezogen wird und dann als ein Kapazitäts-steuersignal verwendet wird. Ferner kann es eingerichtet sein, dass das ZQ-Eichergebnis DRZQNT <3:0> einer Umwandlung unter Verwendung von Nachschlagetabellen unterzogen wird und dann als ein Kapazitätssteuersignal verwendet wird.


Anspruch[de]
DLL-(Delay Locked Loop)-Schaltung mit einem Ausgabepufferweg, der einen Ausgabepuffer enthält, und einem Replica-Weg, der eine Replica-Ausgangsschaltung enthält, wobei die DLL-Schaltung weiter eine Schaltung variabler Verzögerungsgröße aufweist, die zum Anpassen einer Verzögerungsgröße des Replica-Wegs durch die Verwendung eines Steuersignals ausgelegt ist, das zum Anpassen einer Ausgangsimpedanz des Ausgabepuffers ausgelegt ist. DLL-Schaltung nach Anspruch 1, bei der die Schaltung variabler Verzögerungsgröße das Steuersignal als Reaktion auf ein DLL-Lock-Signal akzeptiert. DLL-Schaltung nach Anspruch 1, bei der die Schaltung variabler Verzögerungsgröße MOS-Transistoren als Elemente variabler Kapazität aufweist, wobei die Gates der MOS-Transistoren an eine Signalleitung des Replica-Wegs angeschlossen sind und die Substrate, Sources und Drains der MOS-Transistoren an das Steuersignal oder ein invertiertes Signal des Steuersignals angeschlossen sind. DLL-Schaltung nach Anspruch 3, bei der, wenn die Elemente variabler Kapazität PMOS-Transistoren sind, die Substrate, Sources und Drains der PMOS-Transistoren an das Steuersignal angeschlossen sind, und, wenn die Elemente variabler Kapazität NMOS-Transistoren sind, die Substrate, Sources und Drains der NMOS-Transistoren an das invertierte Signal des Steuersignals angeschlossen sind. DLL-Schaltung nach Anspruch 1, bei der das Steuersignal in ein zweites Steuersignal durch die Verwendung eines Umwandlungsfaktors umgewandet wird und eine Verzögerungsgröße der Schaltung variabler Verzögerungsgröße unter Verwendung des zweiten Steuersignals angepasst wird. DLL-Schaltung nach Anspruch 1, bei der das Steuersignal in ein drittes Steuersignal durch die Verwendung einer Nachschlagetabelle umgewandelt wird und eine Verzögerungsgröße der Schaltung variabler Verzögerungsgröße unter Verwendung des dritten Steuersignals angepasst wird. DLL-Schaltung nach Anspruch 1, bei der das Steuersignal ein Steuersignal zum Steuern von Transistoren der Antriebsseite des Ausgabepuffers ist. DLL-Schaltung nach Anspruch 1, bei der das Steuersignal ein Steuersignal zum Steuern von Transistoren der Lastseite des Ausgabepuffers ist. DLL-Schaltung nach Anspruch 1, bei der das Steuersignal ein Steuersignal zum Steuern von Transistoren der Lastseite des Ausgabepuffers und ein Steuersignal zum Steuern von Transistoren der Antriebsseite des Ausgabepuffers ist. DLL-(Delay Locked Loop)-Schaltung mit:

einer Verzögerungsleitung, in die ein Taktsignal eingegeben wird;

einem DLL-Ausgangstakttreiber, in den ein Taktsignal von der Verzögerungsleitung eingegeben wird;

einem Ausgabepuffer, in den ein Taktsignal von dem DLL-Ausgangstakttreiber eingegeben wird;

einem Replica-Takttreiber, in den das Taktsignal von der Verzögerungsleitung eingegeben wird;

einer Schaltung variabler Verzögerungsgröße, in die ein Taktsignal von dem Replica-Takttreiber eingegeben wird;

einem Ausgabe-Replicapuffer, in den ein Taktsignal von der Schaltung variabler Verzögerungsgröße eingegeben wird; und

einer Phasendetektionsschaltung, in die ein Taktsignal von dem Ausgabe-Replicapuffer und das in die Verzögerungsleitung eingegebene Taktsignal eingegeben wird, wodurch eine Phasendifferenz zwischen den eingegebenen Taktsignalen erfasst wird,

wobei eine Verzögerungsgröße der Verzögerungsleitung durch ein Beurteilungsergebnis von der Phasendetektionsschaltung angepasst wird und eine Verzögerungsgröße der Schaltung variabler Verzögerungsgröße durch ein Steuersignal angepasst wird, das zum Anpassen einer Ausgangsimpedanz des Ausgabepuffers ausgelegt ist.
Halbleitervorrichtung mit einer Eichfunktion, wobei die Halbleitervorrichtung die DLL-Schaltung gemäß einem jeglichen der Ansprüche 1 bis 10 aufweist.






IPC
A Täglicher Lebensbedarf
B Arbeitsverfahren; Transportieren
C Chemie; Hüttenwesen
D Textilien; Papier
E Bauwesen; Erdbohren; Bergbau
F Maschinenbau; Beleuchtung; Heizung; Waffen; Sprengen
G Physik
H Elektrotechnik

Anmelder
Datum

Patentrecherche

  Patente PDF

Copyright © 2008 Patent-De Alle Rechte vorbehalten. eMail: info@patent-de.com