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Dokumentenidentifikation DE10107427B4 14.06.2007
Titel Halbleiterspeichervorrichtung
Anmelder Elpida Memory, Inc., Tokyo, JP
Erfinder Matsui, Yoshinori, Tokyo, JP;
Ikeda, Hiroaki, Tokyo, JP
Vertreter Betten & Resch, 80333 München
DE-Anmeldedatum 16.02.2001
DE-Aktenzeichen 10107427
Offenlegungstag 20.09.2001
Veröffentlichungstag der Patenterteilung 14.06.2007
Veröffentlichungstag im Patentblatt 14.06.2007
IPC-Hauptklasse G11C 29/00(2006.01)A, F, I, 20061122, B, H, DE
IPC-Nebenklasse G11C 8/00(2006.01)A, L, I, 20061122, B, H, DE   G06F 12/08(2006.01)A, L, I, 20061122, B, H, DE   G11C 8/10(2006.01)A, L, I, 20061122, B, H, DE   

Beschreibung[de]
Hintergrund der Erfindung Gebiet der Erfindung

Die vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung, in der Subspeicher etwa wie ein SRAM (statischer RAM) als Cache-Speicher auf dem gleichen Halbleitersubstrat benutzt werden, das den Hauptspeicher etwa wie einen DRAM bildet, und bei der es möglich ist, bidirektionale Datentransferbusleitungen zwischen dem Hauptspeicher und dem Subspeicher zu konfigurieren. Insbesondere betrifft sie Redundanzkonfigurationen zum Durchführen einer Defektbeseitigung im Hauptspeicher.

Beschreibung des Stands der Technik

Im Allgemeinen sind Speichervorrichtungen (Hauptspeicher), die in Computersystemen benutzt werden, relativ langsame, billige Halbleitervorrichtungen mit großen Kapazitäten, und häufig erfüllt der Allzweck-DRAM (dynamischer RAM) nicht die Anforderungen der Benutzer. In den letzten Jahren hat man sich bemüht, die DRAMs zu beschleunigen, die den Hauptspeicher bilden, um die Computersysteme zu beschleunigen (besonders die MPU). Da dies allein jedoch nicht ausreicht, um die MPU (Microprozessoreinheit) zu beschleunigen, ist es allgemein üblich geworden, eine Hochgeschwindigkeitspeicherregion als Subspeicher zwischen der MPU und dem Hauptspeicher zu konfigurieren. Hochgeschwindigkeits-SRAMs (statische RAMs) und ECLRAMs (emittergekoppelte logische RAMs) wurden gewöhnlich für diesen Subspeichertyp benutzt, der auch als Cachespeicher bezeichnet wird.

Dieser Subspeicher kann außerhalb der MPU angebracht sein oder er kann sich in der MPU befinden; jedoch sind seit kurzem Halbleiter bekannt, deren Hauptspeicher aus DRAMs und deren Subspeicher aus SRAMs gebildet wird, die auf dem gleichen Halbleitersubstrat angebracht sind, wie beispielsweise in der japanischen Patentanmeldung Nr. Hei 11-64094 (japanische offengelegte Patentanmeldung Nr. 2000-260197) gezeigt. In der herkömmlichen Technologie für diese Halbleiterspeichervorrichtung werden Datentransferbusleitungen benutzt, um die Speicherzellenanordnungen des Subspeichers und die Speicherzellenanordnung des Hauptspeichers zu verbinden, und diese Datentransferbusleitungen ermöglichen es, den Hauptspeicher direkt mit dem Subspeicher zu verbinden.

Dieser Halbleiter-Speichervorrichtungstyp wird nun mit Bezug auf 2 kurz zusammengefasst werden. Die Halbleiter-Speichervorrichtung, wie in 2 gezeigt, weist Hauptspeicher-Speicherzellenanordnungen 110-1 bis 110-4, die den Hauptspeicher bilden, und Subspeicher-Speicherzellenanordnungen 120-1 und 120-2 auf, die den Subspeicher bilden, und beinhaltet ein Achtfach-Bitsynrchonisationsinterface. In diesem Beispiel wird der Hauptspeicher aus zwei Bänken gebildet, wobei die Hauptspeicher-Speicherzellenanordnung 110-1 und die Hauptspeicher-Speicherzellenanordnung 110-4 eine Bank A bilden, und die Hauptspeicher-Speicherzellenanordnung 110-2 und die Hauptspeicher-Speicherzellenanordnung 110-3 eine Bank B bilden.

Zusätzlich sind 512 Datentransferbusleitungen TBL (TBL1 bis TBL512) so konfiguriert, dass sie die Hauptspeicher-Speicherzellenanordnungen 110-1 und 110-2 und die Subspeicher-Speicherzellenanordnung 120-1 kreuzen. Diese Datentransferbusleitungen TBL vereinfachen den Datentransfer zwischen den Hauptspeicher-Speicherzellenclustern und den Subspeicher-Speicherzellenclustern, so dass beispielsweise Daten aus einer Spalte der Subspeicher-Speicherzellencluster an vier Spalten der Hauptspeicher-Speicherzellencluster über eine einzige Datentransferbusleitung transferiert werden können. Die Datentransferbusleitungen TBL (TBL513 bis TBL1024) sind auf die gleiche Art konfiguriert, wobei sie die Hauptspeicher-Speicherzellenanordnungen 110-3 und 110-4 und die Subspeicher-Speicherzellenanordnung 120-2 kreuzen. In diesem Beispiel können 1024 Transferdatenbits über die DatentransferbusleitungenTBL1 bis TBL1024 gleichzeitig transferiert werden.

Hier sollte jedoch festgestellt werden, dass es in der Halbleiterspeichervorrichtung, die in der oben erwähnten Konfiguration ausgebildet ist, redundante Speicherzellenanordnungen gibt, die in jeder der Hauptspeicher-Speicherzellenanordnungen und der Subspeicher-Speicherzellenanordnungen ausgebildet sind. Datentransferbusleitungen verbinden auf die selbe Weise Speicherzellencluster in den redundanten Hauptspeicher-Speicherzellenanordnungen und Speicherzellenclustern in den redundanten Subspeicher-Speicherzellenanordnungen wie normale Speicherzellencluster verbunden werden.

Des Weiteren wandern die Speicherzellencluster als Einheiten entlang der Datentransferbusleitungen, so dass jedes Speicherzellencluster der Hauptspeicher-Speicherzellenanordnungen und der Subspeicher-Speicherzellenanordnungen auf einmal durch das redundante Speicherzellencluster substituiert wird.

Jedoch werden gemäß dieser Technik, um die Speicherzellencluster, die entlang der Datentransferbusleitungen wandern, zu ersetzen, all die redundanten Speicherzellencluster, die entlang den Datentransferbusleitungen wandern, als so klein wie ein Spot einer Defektbeseitigung benutzt, was zu einer niedrigen Beseitigungsrate führt.

Die US 6,016,280 beschreibt eine Halbleiterspeichervorrichtung bestehend aus einem Hauptspeicher, einem Subspeicher und einer Vielzahl von Datentransferbusleitungen, die so konfiguriert sind, dass Daten bidirektional zwischen dem Hauptspeicher und dem Subspeicher transferiert werden können. Die Speichervorrichtung weist eine redundante Schaltung auf, die eine zu ersetzende Adresse bestimmt, die während entweder eines Auslesens oder eines Schreibens im Subspeicher durch eine externe Komponente bestimmt wird und die eine Defektbeseitigung durchführt.

Die US 5,841,961 beschreibt eine Reparaturschaltung für eine defekte Speicherzelle einer Halbleiterspeichervorrichtung, die in einem redundanten Zeilenbereich und einem redundanten Spaltenbereich der Schaltung angeordnet ist.

Die US 5,666,482 beschreibt ein Vefahren zum Ersetzen defekter Zellen assoziativer Cache-Speicher. Eine Ersetzungs-Logikschaltanordnung erfaßt und steuert den Zustand eines Ersetzungsstatus-Bits, das jeder Datenzeile des assoziativen Cache-Speichers zugeordnet ist, um die Datenzeile zu bestimmen, die ersetzt werden muß.

Die US 4,608,666 beschreibt eine Hafbleiterspeichervorrichtung, bei der statische Speicherzellenzeilen entsprechend den dynamischen Speicherzellenzeilen vorgesehen sind, wobei die Information zwischen den dynamischen und statischen Speicherzellen ausgetauscht wird.

Zusammenfassung der Erfindung

Die vorliegende Erfindung zielt im Anbetracht der oben genannten Probleme darauf ab, eine Halbleitervorrichtung vorzusehen, die redundante Speicherzellencluster entlang von Datentransferbusleitungen verwenden kann, und eine Vielzahl von Defekten mit einer verbesserten Beseitigungsrate zu beseitigen.

Kurze Beschreibung der Zeichnungen

Die oben genannten und andere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung in Verbindung mit den beigefugten Zeichnungen klarer werden, wobei:

1 ein Blockdiagramm darstellt, dass einen Überblick über die vollständige Halbleiterspeichervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigt;

2 einen allgemeinen Überblick über das vollständige Chiplayout der Halbleiterspeichervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt;

3 im Detail die Struktur des Bereichs zeigt, der eine Speicherzellenanordnung innerhalb des Hauptspeichers umgibt,

4 die Plazierung normaler Speicherzellenanordnungen gegenüber Redundanzspeicherzellenanordnungen innerhalb des Hauptspeichers zeigt,

5 die Struktur von Speicherzellenanordnungen, die den Subspeicher bilden, und den umgebenden Bereich zeigt,

6 die Struktur einer Speicherzelle des Subspeichers zeigt,

7 die Plazierung normaler Speicherzellenanordnungen gegenüberredund anten Speicherzellenanordnungen innerhalb des Subspeichers zeigt,

8 ein Beispiel der Struktur eines Bestimmungsschaltkreises zum Bestimmen der zu ersetzenden Adresse zeigt,

9 Bereiche beschreibt, die einer Wiederherstellung durch die Redundanzschaltung unterworfen werden,

10 eine Tabelle zeigt, die die Einstellungen der in den Subspeicher einzugebenden Signale zeigt,

11a und 11b Impulsdiagramme sind, die die zeitliche Abfolge der in den Subspeicher einzugebenden Signale erklären,

12 ein Blockdiagramm darstellt, das die Struktur einer Hauptspeicher-Adressinformationshalteschaltung zeigt;

13 ein Blockdiagramm darstellt, das einen allgemeinen Überblick über die Struktur einer Registerschaltung innerhalb der Hauptspeicher-Adressinformationshalteschaltung zeigt;

14 ein Blockdiagramm darstellt, dass die detaillierte Struktur einer Registerschaltung zeigt,

15 ein Impulsdiagramm darstellt, dass den zeitlichen Ablauf der in den Subspeicher einzugebenden Signale erklärt,

16 ein Impulsdiagramm darstellt, das die Funktionsweise der Hauptspeicher-Adressinformationshalteschaltung erklärt.

Detaillierte Beschreibung der bevorzugten Ausführungsformen

Die bevorzugten Ausführungsformen der vorliegenden Erfindung werden nun mit Bezug auf die Zeichnungen beschrieben werden.

(Erste Ausführungsform)

Ein allgemeiner Überblick über die vollständige Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung ist in 1 gezeigt. Wie in 1 gezeigt, weist die Halbleiterspeichervorrichtung 100 einen Hauptspeicher 101; einen Subspeicher 102; Datentransferbusleitungen TBL; einen Operationscontroller 150, der die interne Funktionsweise der Vorrichtung durch Empfangen externer Signale steuert und dann die geeigneten internen Adresssignale iA0 bis iA13 erzeugt; und einen Datenkontroller 160 auf, der die Eingabe/Ausgabe der Daten in/aus eine/einer externen Komponente steuert. Die Halbleiterspeichervorrichtung 100 ist so ausgebildet, dass sie bidirektionalen Datentransfer zwischen dem Hauptspeicher 101 und dem Subspeicher 102 über die Datentransferbusleitungen TBL ermöglicht. Jede einzelne Datentransferbusleitung TBL wird aus zwei Busleitungen für jeden komplementären Teil von zu transferierenden Daten gebildet. Es wird bemerkt, dass bei der nachfolgenden Erklärung, falls der Begriff Datentransferbusleitung benutzt wird, eigentlich ein Busleitungspaar gemeint ist.

In der ersten Ausführungsform weist der Hauptspeicher 101 64 MB synchrone DRAMs (dynamische RAMs) auf, die in zwei Bänken A und B angeordnet sind, und der Subspeicher 102 weist 16 KB SRAMs (statische RAMs) auf, die eine achtfachbit strukturierte synchrone Schnittstelle aufweisen. Die Begriffe "dynamischer RAM" und "statischer RAM" werden lediglich als Begriffe benutzt, die sich auf Datenspeichertypen beziehen, was aber nicht notwendigerweise bedeutet, dass sie die gleiche Struktur wie kommerziell erhältliche Fertigspeicher aufweisen. Des Weiteren werden in der ersten Ausführungsform DRAMs für den Hauptspeicher und SRAM für den Subspeicher benutzt, wobei jedoch die vorliegende Erfindung nicht darauf beschränkt ist; andere Speichertypen können alternativ benutzt werden.

Die Halbleiterspeichervorrichtung 100 weist des Weiteren Redundanzschaltungen (Defektbeseitigungsschaltungen) auf, um die Wiederherstellung von Defekten im Hauptspeicher 101 zu ermöglichen, was später beschrieben werden wird. Diese Redundanzschaltungen bestimmen während Lese- oder Schreiboperationen, welche Adressen ausgetauscht werden sollen, indem sie auf die Adresse im Hauptspeicher 101 referenzieren, die den Daten im Subspeicher 102 entspricht, die durch die externe Komponente bezeichnet wurden, und basierend auf der resultierenden Bestimmung wird der Defekt im Hauptspeicher 101 beseitigt. Diese Redundanzschaltungen können während Lese- oder Schreiboperationen auch dazu benutzt werden, um die Defektbeseitigung im Hauptspeicher 101 durchzuführen, indem bestimmt wird, welche Adresse ausgetauscht werden soll, basierend auf der Adresse, die im Subspeicher 102 durch die externe Komponente bezeichnet wird, und auf der Adresse im Hauptspeicher, die der bezeichneten Adresse im Subspeicher 102 entspricht.

Der Hauptspeicher 101 weist auf eine Hauptspeicher-Speicherzellenanordnung 110, die 64 MB dynamische Speicherzellen aufweist, die als Matrix mit zwei Bänken, Bank A und Bank B, ausgelegt ist; einen Bankauswähler 111, der entweder die Bank A oder die Bank B auswählt; einen Hauptspeicherzeilencontroller 113 und einen Hauptspeicherzeilendecoder 114, die eine Kette aus Schaltungen darstellen, die eine Bank und eine Zeile in der Hauptspeicher-Speicherzellenanordnung 110 auswählt; und einen Hauptspeicher-Speichercontroller 115 und einen Hauptspeicher-Spaltendecoder 116, die eine Kette aus Schaltungen darstellen, die das Segment (wird später beschrieben) auswählt, das aus einer bestimmten Spalte in der Hauptspeicher-Speicherzellenanordnung 110 gebildet wird.

Der Bankauswähler 111 wählt die Bank A oder die Bank B aus der Speicherzellenanordnung basierend auf einem Bankadressensignal iAD13 (A13) aus und verbindet sie mit den Datentransferbusleitungen TBL. Der Hauptspeicherzeilendecoder 113 empfängt die internen Adresssignale iA0 bis iA13 und erzeugt Hauptsspeicherzeilen-Auswahlsignale iADR0 bis iADR12 und das Bankadresssignal iAD13. Der Hauptspeicherzeilendecoder 114 empfängt die Hauptspeicherzeilen-Auswahlsignale iADRO bis iADR12 und das Bankadresssignal iAD13 und wählt die Wortleitungen DWL der entsprechenden Zeile aus. Der Hauptspeicher-Spaltencontroller 115 empfängt die internen Adressen iA0 und iA1 und erzeugt Segmentadresssignale iADC0 und iADC1. Der Hauptspeicher-Spaltendecoder 116 empfängt die Segmentadresssignale iADC0 und iADC1, wählt die entsprechende Spalte aus und erzeugt dann Segmentauswahlsignale SEG (SEG1 bis SEG4), um ein bestimmtes Segment auszuwählen (wird später beschrieben).

Der Subspeicher 102 weist auf eine Subspeicher-Speicherzellenanordnung 120, die 16 KB statische Speicherzellen beinhaltet, die in einer Matrix angeordnet sind; einen Subspeicher-Zeilencontroller 121 und einen Subspeicher-Zeilendecoder 122, die eine Schaltungskette darstellen, die eine bestimmte Zeile in der Subspeicher-Speicherzellenanordnung 120 auswählt; und einen Subspeicher-Spaltencontroller 123 und einen Subspeicher-Spaltendecoder 124, die eine Schaltungskette darstellen, die eine bestimmte Spalte in der Subspeicher-Speicherzellenanordnung 120 auswählt.

Der Subspeicher-Zeilencontroller 121 empfängt die internen Adresssignale iA8, iA9, iA11 und iA12 und erzeugt die Subspeicher-Zeilenauswahlsignale iASR8, iASR9, iASR11 und iASR12. Der Subspeicher-Zeilendecoder 122 empfängt die Subspeicher-Zeilenauswahlsignale iASR8, iASR9, iASR11 und iASR12 und wählt dann die entsprechende Zeile in der Subspeicher-Speicherzellenanordnung 120 aus. Der Subspeicher-Spaltencontroller 123 empfängt die internen Adresssignale iA0 bis iA6 und erzeugt dann das Subspeicher-Spaltenauswahlsignal iASC0 bis iASC6. Der Subspeicher-Spaltendecoder 124 empfängt die Subspeicher-Spaltenauswahlsignale iASC0 bis iASC6 und wählt dann die entsprechende Spalte im Subspeicher-Speicherzellenanordnung 120 aus.

Als nächstes werden die Signale von der externen Komponente an die Halbleiterspeichervorrichtung 100 geschickt und die Hauptbefehle zum Steuern ihrer Grundfunktionen wird kurz beschrieben werden. Das Taktsignal CLK stellt das Standardsignal dar, auf dem all die anderen Signale basieren. Das Chipauswahlsignal/CS ist ein Signal, das bestimmt, ob die anderen Signale empfangen werden sollen oder nicht. Ein Zeilenadress-Strobe-Signal/RAS, ein Spaltenadress-Strobe-Signal/CAS und ein Schreib-Freigabesignal/WE werden zusammengruppiert und stellen ein Steuersignal dar, das Operationen etwa wie Auslesen und Schreiben steuert. Die Adresssignale A0 bis A13 (man stelle fest, dass von diesen Signalen das Signal A7 nicht benutzt wird) stellen Signale dar, die den Ort bestimmter Daten im Hauptspeicher 101 und im Subspeicher 102 bestimmen. Ein Datenmaskensignal DQM stellt ein Signal zum Ungülltigmachen (masking) der Eingabe- oder Ausgabedaten basierend auf ihrer Bitanzahl dar. Die Datensignale DQO bis DQ7 stellen Datensignale dar, die in die Halbleiterspeichervorrichtung eingegeben oder von der Halbleiterspeichervorrichtung ausgegeben werden.

Obwohl es nicht ausdrücklich in der 1 gezeigt ist, gibt es zusätzlich zu den oben genannten Signalen verschiedenen Befehle CMD, die von der externen Komponente zum Steuern der Grundfunktionen eingegeben werden. Beispielsweise stellt der Lesebefehl einen Befehl zum Auslesen der Daten DQO bis DQ7 aus dem Subspeicher 102 an die externe Komponente dar. Innerhalb dieses Befehls bezeichnen die Adressignale A8, A9, A11 und A12 die Adresse einer bestimmten Zeile im Subspeicher 102. Der Schreibbefehl stellt einen Befehl zum Schreiben der Daten DQO bis DQ7 in den Subspeicher 102 dar. Innerhalb dieses Befehls bezeichnen die Adresssignale A8, A9, A11 und A12 die Adresse einer bestimmten Zeile im Subspeicher 102 und die Adresssignale A0 bis A6 bezeichnen die Adresse einer bestimmten Spalte im Subspeicher 102.

Der Vorabruf (pre-fetch)-Befehl stellt einen Befehl dar, der Daten vom Hauptspeicher 101 an den Subspeicher 102 transferiert. In diesem Befehl bezeichnen die Adresssignale A8, A9, A11 und A12 die Adresse einer bestimmten Zeile im Subspeicher 102; A0 und A1 bezeichnen die Adresse einer bestimmten Spalte im Hauptspeicher 101 (oder eine Segmentadresse); und das Adresssignal A13 bezeichnet die Adresse zum Auswählen einer bestimmten Bank (oder die Bankadresse).

Der Auflistbefehl ist der Befehl, der Daten aus dem Subspeicher 102 an den Hauptspeicher 101 transferiert. In diesem Befehl bezeichnen die Adresssignale A8, A9, A11 und A12 die Adresse einer bestimmten Zeile im transferorginären Subspeicher 102, die Adresssignale A0 und A1 bezeichnen die Adresse einer bestimmten Spalte im transferbestimmten Hauptspeicher 101 (oder eine Segmentadresse) und die Adresssignale A0 bis A12 bezeichnen eine bestimmte Zeile im transferbestimmten Hauptspeicher 101; und das Adresssignal A13 bezeichnet eine Adresse zum Auswählen einer Adresse einer bestimmten Bank (oder Bankadresse).

Der Aktivierungsbefehl ist der Befehl, der eine der Bänke des Hauptspeichers 101 aktiviert und eine Zeile der Speicherzellen in einer der Bänke auswählt, wobei diese Daten verstärkt werden. In diesem Befehl bezeichnet das Adresssignal A13 eine Adresse zum Auswählen einer bestimmten Bank im Hauptspeicher 101 und die Adresssignale A0 bis A12 bezeichnen die Adresse einer bestimmten Zeile im Hauptspeicher 101.

2 zeigt einen allgemeinen Überblick über das komplette Chiplayout der Halbleiterspeichervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung. Wie in 2 gezeigt, sind auf dem Chip positioniert: die Hauptspeicher-Speicherzellenanordnungen 110-1 bis 110-4, die der Hauptspeicher-Speicherzellenanordnung 110, die in 1 gezeigt ist, entsprechen; Subspeicher-Speicherzellenanordnungen 120-1 und 120-2, die der Subspeicher-Speicherzellenanordnung 120 der 1 entsprechen; und Bankauswähler 111-1 bis 111-4, die dem Bankauswähler 111 der 1 entsprechen.

In diesem Beispiel bilden die Hauptspeicher-Speicherzellenanordnungen 110-1 und 110-4 die Bank A, und die Hauptspeicher-Speicherzellenanordnungen 110-2 und 110-3 bilden die Bank B. Jede der Hauptspeicher-Speicherzellenanordnungen 110-1 bis 110-4 wird aus 16M dynamischen Speicher gebildet, die in einer 8192 Zeilen × 2048 Spalten-Matrix ausgebildet und in Speicherzellblöcke DMB1 bis DMB16 aufgeteilt sind. Die Hauptspeicherzeilendecoder 114-1 bis 114-4 werden jeweils in den Hauptspeicher-Speicherzellenanordnungen 110-1 bis 110-4 gebildet, wobei sie den Hauptspeicherzeilendecoder 114 der 1 bilden.

Die Subspeicher-Speicherzellenanordnung 120-1 wird zwischen den Hauptspeicher-Speicherzellenanordnungen 110-1 und 110-2 gebildet und weist 8 Kb statische Speicherzellen SMC auf, die in einer 512 Zeilen × 16 Spalten-Matrix angeordnet sind. Der Subspeicher-Zeilendecoder 122-1 und der Subspeicher-Spaltendecoder 124-1 werden innerhalb dieser Subspeicher-Speicherzellenanordnung 120-1 gebildet.

Auf die gleiche Art und Weise wird die Subspeicher-Speicherzellenanordnung 120-2 zwischen den Hauptspeicher-Speicherzellenanordnungen 110-3 und 110-4 gebildet; und der Subspeicher-Zeilendecoder 122-2 und der Subspeicher-Spaltendecoder 124-2 werden innerhalb dieser Subspeicher-Speicherzellenanordnung 120-2 gebildet. Die Subspeicher-Zeilendecoder 122-1 und 122-2 bilden den Subspeicher-Zeilendecoder 122, der in 1 gezeigt ist; und die Subspeicher-Spaltendecoder 124-1 und 124-2 bilden den Subspeicher-Spaltendecoder 124, der ebenfalls in 1 gezeigt ist.

Des Weiteren werden die Transferdatenbusleitungen TBL1 bis TBL512, die den Spalten der Subspeicher-Speicherzellenanordnung 120-1 entsprechen, so ausgebildet, dass sie die Hauptspeicher-Speicherzellenanordnung 110-1 (in Bank A), die Subspeicher-Speicherzellenanordnung 120-1 und die Hauptspeicher-Speicherzellenanordnung 110-2 (in Bank B) kreuzen; dann werden die Bankauswähler 111-1 und 111-2 über diesen Datentransferbusleitungen eingesetzt.

Die Datentransferbusleitungen TBL1 bis TBL512 sind so ausgebildet, das sie direkt Daten zwischen dem Hauptspeicher-Speicherzellencluster, das vom Hauptspeicher-Zeilendecoder 114-1 oder 114-2 ausgewählt wird, und dem Subspeicher-Speicherzellencluster, das vom Subspeicher-Zeilendecoder 122-1 und dem Subspeicher-Spaltendecoder 124-1 ausgewählt wird, transferieren. Ein bestimmtes Speicherzellencluster, in einer der Bänke, wird vom Bankauswähler 111-1 oder 111-2 basierend auf dem Adresssignal A13 ausgewählt und mit dem geeigneten Subspeicher-Speicherzellencluster verbunden.

Auf die selbe Art und Weise sind die Datentransferbusleitungen TBL513 bis TBL1024, die den Spalten der Subspeicher-Speicherzellenanordnung 120-2 entsprechen, ausgelegt, die die Hauptspeicher-Speicherzellenanordnung 110-3 (in der Bank B), die Subspeicher-Speicherzellenanordnung 120-2 und die Hauptspeicher-Speicherzellenanordnung 110-4 (in der Bank A) kreuzen; dann werden die Bankauswähler 111-3 und 111-4 über diesen Datentransferbusleitungen eingesetzt.

Wie es später in der Beschreibung beschrieben werden wird, werden 4 Leseverstärker DSA in jedem Speicherzellenblock DMB1 bis DMB16 gebildet, die beispielsweise die Hauptspeicher-Speicherzellenanordnung 110-1 bilden, und 4 Spalten aus Speicherzellen (8192 Zellen × 4 Spalten) werden über diese Leseverstärker verbunden. Zusätzlich werden einspaltige Speicherzellen (16 Zellen) in der Subspeicher-Speicherzellenanordnung über eine Datentransferbusleitung verbunden.

In diesem Beispiel wird eine der Hauptspeicher-Speicherzellenanordnungen 110-1 oder 110-4 in der Bank A oder eine der Hauptspeicher-Speicherzellenanordnungen 110-2 oder 110-3 in der Bank B für die Datentransferbusleitungen TBL1 bis TBL1024 durch die Bankauswähler 111-1 bis 111-4 ausgewählt, und eine Gesamtdatenmenge von 1024 Bits wird simultan zwischen dem Subspeicher 102 und entweder der Bank A oder der Bank B des Hauptspeichers 111 transferiert.

Zu diesem Zeitpunkt werden die 1024 (512 Spalten × 2) Speicherzellen jeweils im Subspeicher 102 entlang der gleichen Leitung in der Subspeicher-Speicherzellenanordnung 120, die vom Subspeicher-Zeilendecoder 122 ausgewählt wurde, mit ihren jeweiligen Datentransferbusleitungen TBL1 bis TBL1024 verbunden. Ebenso werden im Hauptspeicher 101 die 1024 (512 Spalten × 2) Speicherzellen entlang der gleichen Leitung in der Hauptspeicher-Speicherzellenanordnung 110, die vom Hauptspeiche-Zeilendecoder ausgewählt wurde, und die Speicherzellen darstellen, die entlang einer Leitung liegen, die mit einem der vier Leseverstärker DSA verbunden ist (welcher der vier Leseverstärker ausgewählt wird, wird durch die Adresssignale A0 und A1 bestimmt), mit ihren jeweiligen Datentransferleitungen TBL1 bis TBL1024 verbunden. Im Ergebnis ist es möglich, simultan 1024 Datenbits zwischen dem Hauptspeicher 101 und dem Subspeicher 102 zu transferieren.

In der nachfolgenden Erklärung wird sich auf den Satz aus 1024 Datenbits, die in einem bestimmten Speicherzellencluster im Hauptspeicher 101 gespeichert sind und basierend auf den Adresssignalen A0 und A1 ausgewählt werden, als ein Segment bezogen werden; und auf das Speicherzellencluster, das die entsprechenden 1024 Datenbits im Subspeicher 102 beinhaltet, die basierend auf den Adresssignalen A8, A9, A11 und A12 ausgewählt werden, werden als ein Kanal bezeichnet. Bei dieser ersten Ausführungsform ist es möglich, da der Subspeicher 102 eine 16 Zeilen × 1024 Spalten Subspeicher-Speicherzellenanordnung aufweist, simultan ein Datensegment (1024 Bits), das durch die Adresssignale A8, A9, A11 und A12 ausgewählt wurde, über den Kanal zu transferieren, der durch die Adresssignale A0 und A1 ausgewählt wurde; wobei durch Anwendung der Segmentauswahlssignale SEG1 bis SEG4, eins nach dem anderen, es deshalb möglich ist, vier aufeinander folgende Segmente zu transferieren.

In 3 wird ein Beispiel eines Bereichs, der die Datentransferbusleitung TBL1 im Speicherzellenblock DMB1 umgibt, der die Speicherzellenanordnung des Hauptspeichers 101 bildet, und die ihn umgebenden Bereiche gezeigt. Wie in 3 gezeigt, ist die Datentransferbusleitung TBL1 mit den Leseverstärkern DSA1 bis DSA4 verbunden, die abwechselnd durch die Segmentauswahlsignale SEG1 bis SEG4 aktiviert werden, und die die 4 Leseverstärker DSA der 4 darstellen. Jeder dieser Leseverstärker DSA1 bis DSA4 wird dann mit seinem jeweiligen Bitleitungspaar DBL1 bis DBL4 verbunden, das parallel zur Datentransferbusleitung TBL1 läuft.

Die Wortleitungen DWL1 bis DWL512, die wahlweise vom vorher beschriebenen Hauptzeilendecoder 114 ausgewählt werden, werden rechtwinklig zu den Bitleitungspaaren DBL1 bis DBL4 konfiguriert. Die Speicherzellen DMC werden dann an den Punkten gebildet, wo die Wortleitungen DWL1 bis DWL512 und die Bitleitungspaare DBL1 bis DBL4 sich treffen. Falls es bemerkt wird, dass ein Bitleitungspaar mit dem gleichen Leseverstärker verbunden ist, dann werden die 512 Speicherzellen DMC alternierend verbunden und eine Speicherzelle DMC wird als Matrix ausgebildet, die die Bitleitungspaar DBL1 bis DBL4 als sich wiederholende Einheiten benutzt.

Auf einer Seite des Speicherzellenblocks DMB1 wird ein Leseverstärkerblock SAB1 auf die Leseverstärker DSA1 und DSA2 gesetzt; und auf der anderen Seite wird ein Leseverstärkerblock SAB2 auf die Leseverstärker DSA3 und DSA4 gesetzt. In diesem Beispiel werden die Leseverstärker DSA3 und DSA4 zwischen zwei Speicherzellenblöcke gesetzt und dienen der gemeinsamen Verwendung durch den Nachbarzellenblock DMB2 (geteilte Leseverstärkerkonfiguration). Die anderen Datentransferbusleitungen TBL2 bis TBL1024 und die Speicherzellenblöcke DBM2 bis DBM16 werden auf die gleiche Weise konfiguriert; jedoch wird lediglich das Bitleitungspaar auf jedem der Speicherzellblöcke eventuell mit den Datentransferbusleitungen verbunden, abhängig vom vorbestimmten Zeilenadresssignal im Hauptspeicher 101.

4 zeigt die Plazierung von redundanten Speicherzellenclustern relativ zu den normalen Speicherzellenclustern in der Hauptspeicher-Speicherzellenanordnung 110-1. Wie in 4 gezeigt, werden normale Hauptspeicher-Speicherzellenanordnungen DMA1 bis DMA8 und redundante Hauptspeicher-Speicherzellenanordnungen DMAR1 bis DMAR8 in einem alternierenden Muster in der Hauptspeicher-Speicherzellenanordnung 110-1 ausgebildet. Die redundanten Hauptspeicher-Speicherzellenanordnungen DMAR1 bis DMAR8 werden benutzt, um die Defektbeseitigung für Defekte durchzuführen, die es in ihren jeweiligen normalen Hauptspeicher-Speicherzellenanordnungen DMA1 bis DMA8 gibt.

Jede der normalen Hauptspeicher-Speicherzellenanordnungen DMA1 bis DMA8 wird aus Speicherzellenclustern gebildet, die als eine 8192 Zeilen × 128 Spalten-Matrix ausgelegt sind; und jede der redundanten Hauptspeicher-Speicherzellenanordnungen DMAR1 bis DMAR8 wird aus redundanten Speicherzellenclustern gebildet, die in einer 8192 Zeilen × 8 Spalten-Matrix ausgebildet sind. Zusätzlich werden in diesem Beispiel die Speicherzellenblöcke DMB1 bis DMB8 im Bereich 1101 des Hauptspeichers 101 gebildet, der bezeichnet ist, falls das Hauptspeicher-Zeilenauswahl-Adresssignal DXn, das Teil des Zeilenadresssignals ist und welches später erklärt werden wird, "0" ist; und die Speicherzellenblöcke DBM9 bis DBM16 werden im Bereich 1102 gebildet, der bezeichnet ist, falls das Hauptspeicher-Zeilenauswahl-Adresssignal DXn "1" ist. Die anderen Hauptspeicher-Speicherzellenanordnungen 110-2 bis 110-4 werden auf die gleiche Weise gebildet.

5 stellt ein Beispiel der Subspeicher-Speicherzellenanordnung 120-1 dar, die die detaillierte Struktur zeigt, die die Speicherzellenanordnungen im Subspeicher 102 umgibt. Jedoch stellt das gezeigte Beispiel in dieser Figur lediglich ein Bit aus den achtfach bitstrukturierten Eingabe/Ausgabedaten DQ0 bis DQ7 dar. Wie in 5 gezeigt, weist die Subspeicher-Speicherzellenanordnung 120-1 eine normale Subspeicher-Speicherzellenanordnung SMA und eine redundante Subspeicher-Speicherzellenanordnung SMAR auf.

Das normale Subspeicher-Speicherzellenanordnung SMA wird aus dem lokalen Daten-Eingabe/Ausgabe-Leitungen SIO (SIO1, SIO2, ...), die annähernd senkrecht zu den Datentransferbusleitung TBL (TBL1, TBL2, ...) ausgelegt sind, und den globalen Daten-Eingabe/Ausgabe-Leitungen GIO (GIO1, GIO2, ...) gebildet, die annähernd parallel zu den Datentransferbusleitungen TBL (TBL1, TBL2, ...) ausgelegt sind, wobei die Daten-Eingabe/Ausgabe-Leitungen zwischen ihnen und der externen Komponente geschichtet sind. Die Subspeicher-Speicherzellen SMC (SMC11, SMC12, ..., SMC21, SMC22, ...) werden mit den Daten-Eingabe/Ausgabe-Leitungen SIO (SIO1, SIO2, ...) verbunden; wobei 64 Speicherzellen mit einer der Daten-Eingabe/Ausgabe-Leitungen SIO verbunden ist.

Entsprechend den Daten DQ (DQ0 bis DQ7) werden acht globale Datenleitungen GIO konfiguriert (nicht in den Zeichnungen gezeigt) und 16 der Daten-Eingabe/Ausgabe-Leitungen SIO werden auf jeder globalen Datenleitung GIO gebildet. Da 16 Speicherzellen mit einer Daten-Eingabe/Ausgabe-Leitung verbunden sind, weist die gesamte Subspeicher-Speicherzellenanordnung 120-1 Speicherzellen SMC auf, die in einer 16 Zeilen (die Anzahl der Daten-Eingabe/Ausgabe-Leitungen SIO, die mit einer globalen Datenleitung GIO verbunden sind) × 512 Spalten (64 × 8 Bits)-Matrix ausgebildet sind. Jede Speicherzelle SMC ist mit Datentransferbusleitungen TBL (TBL1, TBL2, ...), Daten-Eingabe/Ausgabe-Leitungen SIO (SIO1, SIO2, ...), Subspeicher-Zeilenauswahl-Datentransfersignalen CHT (CHT1, CHT2, ...) und Subspeicher-Zeilenauswahl-Lese/Schreibsignalen CHS (CHS1, CHS2, ...) verbunden.

Jede Daten-Eingabe/Ausgabe-Leitung SIO ist elektrisch mit ihrer jeweiligen globalen Daten-Eingabe/Ausgabe-Leitung GIO über Daten-Eingabe/Ausgabe-Leitungsverbindungsschaltungen 155 (1551, 1552, ...) verbunden, die kontinuierlich durch die Subspeicher-Zeilenauswahl-Lese/Schreibsignale CHS gesteuert werden. Die Daten-Eingabe/Ausgabe-Leitungsverbindungsschaltungen 155 (1551, 1552, ...) werden durch die Speicherzellen SMC zusammen mit den Speicherzellen-Zeilenauswahl-Lese/Schreibsignalen CHS gesteuert. Die globalen Daten-Eingabe/Ausgabe-Leitungen GIO sind mit einem Lese/Schreibverstärker 153 verbunden, und dieser Lese/Schreibverstärker 153 ist mit einem Daten-Eingabe/Ausgabe-Schaltkreis 1500 über Lese/Schreibbusleitungen verbunden.

Die redundante Subspeicher-Speicherzellenanordnung SMAR wird neben der normalen Subspeicher-Speicherzellenanordnung SMA gebildet. Diese redundante Subspeicher-Speicherzellenanordnung SMAR wird durch Ausbilden redundanter Speicherzellen SMCR (SMCR11, SMCR12, ..., SMCR21, SMCR22, ...) in einer 16 Zeilen × 2 Spalten-Matrix konfiguriert. Die redundanten Daten-Eingabe/Ausgabe-Leitungen SIOR (SIOR1, SIOR2, ...), die den vorher beschriebenen normalen Daten-Eingabe/Ausgabe-Leitungen SIO entsprechen; die redundanten Daten-Eingabe/Ausgabe-Leitungsverbindungsschaltungen 155R (155R1, 155R2, ...), die den Eingabe/Ausgabe-Leitungsverbindungsschaltungen 155 (1551, 1552, ...) entsprechen; und die redundanten globalen Daten-Eingabe/Ausgabe-Leitungen GIOR, die den globalen Daten-EingabelAusgabe-Leitungen GIO entsprechen sind alle innerhalb der redundanten Subspeicher-Speicherzellenanordnungen SMAR konfiguriert. Die redundanten Datentransferbusleitungen TBLR (TBLR1 und TBLR2), die redundanten Daten-Eingabe/Ausgabe-Leitungen SIOR (SIOR1, SIOR2), die Subspeicher-Zeilenauswahl-Datentransfersignale CHT und die Subspeicher-Zeilenauswahl-Lese/Schreibsignale CHS sind mit jeder redundanten Speicherzelle SMCR verbunden.

Die redundanten Spaltenauswahlsignale SELR1 und SELR2 werden an jede Speicherzelle SMCR als ein Spaltenauswahlsignal für die redundante Subspeicher-Speicherzellenanordnung SMAR von den Adressersetzung-Bestimmungsschaltungen 2001 und 2002 geschickt. In diesem Beispiel wird das redundante Spaltenauswahlsignal SELR1 an redundante Speicherzellen (SMCR11, SMCR12, ...) geschickt, die mit der redundanten Datentransferleitung TBLR1 verbunden sind; und das redundante Spaltenauswahlsignal SEL2 wird an redundante Speicherzellen (SMCR21, SMCR22, ...) geschickt, die mit der redundanten Datentransferbusleitung TBLR2 verbunden sind.

Die redundanten Daten-Eingabe/Ausgabe-Leitungen SIOR (SIOR1, SIOR2, ...) sind mit den redundanten globalen Daten-Eingabe/Ausgabe-Leitungen GIOR über die Daten-Eingabe/Ausgabe-Leitungsverbindungsschaltungen 155R (155R1, 155R2, ...) verbunden. Die globalen Daten-Eingabe/Ausgabe-Leitungen GIOR sind mit den redundanten Lese/Schreibverstärker 153R verbunden; dieser redundante Lese/Schreibverstärker 153R ist zusammen mit dem oben beschriebenen Lese/Schreibverstärker 153 mit dem Daten-Eingabe/Ausgabe-Schaltkreis 1500 über die Lese/Schreibbusleitung verbunden.

Die Adressersetzung-Bestimmungsschaltungen 2001 und 2002 bestimmen, welche Adressen durch Querverweise einer bestimmten, bezeichneten Adresse im Subspeicher 102 an ihre entsprechende Adresse im Hauptspeicher 101, ersetzt werden sollen. Insbesondere werden die Subspeicher-Spaltenauswahlsignale iASC0 bis iASC6 (nachfolgend als Subspeicher-Spaltenauswahlsignal SYm bezeichnet), die bestimmte Spalten im Subspeicher 102 auswählen; das Bankadresssignal iAD13 (nachfolgend bezeichnet als Bankauswahlsignal BS), das eine bestimmte Bank im Hauptspeicher 101 auswählt und das Hauptspeicher-Zeilenauswahlsignal iADR10 (nachfolgend bezeichnet als Hauptspeicher-Zeilenauswahlsignal DXn), das bestimmte Zeilen im Hauptspeicher 101 auswählt, in die Adressersetzung-Bestimmungsschaltungen 2001 und 2002 eingeben, die dann die redundanten Spaltenauswahlsignale SELR1 und SELR2 erzeugen.

Diese redundanten Spaltenauswahlsignale SELR1 und SELR2 werden auf den Lese/Schreibverstärker 153 und den redundanten Lese/Schreibverstärker 153R angewandt, die oben beschrieben sind, um ihre komplementäre Aktivierung/Deaktivierung zu kontrollieren. Wie ebenfalls oben erklärt, wird jedes redundante Spaltenauswahlsignal SEL1 und SEL2 auf seine jeweilige Speicherzelle SMCR angewandt, die in der jeweiligen Spalte des redundanten Subspeicher-Speicherzellenanordnungen SMAR gebildet ist, wobei bestimmte redundante Spalten ausgewählt werden. Die Struktur der Adressersetzungs-Bestimmungsschaltungen 2001 und 2002 wird nun detaillierter beschrieben werden.

6 zeigt die Struktur eines Beispiels einer Speicherzelle SMC. Der Hauptkörper der Speicherzelle SMC ist als ein Flip-Flop gebildet, das N-Kanal MOS (NMOS)-Transistoren N2000 und N2001, wobei ihre jeweilige Source mit einem Steuersignal SAN verbunden ist, und P-Kanal MOS (PMOS)-Transistoren P2000 und P2001 aufweist, wobei deren jeweilige Source mit einem Steuersignal SAP verbunden ist. Ein Speicherknotenpaar dieses Flip-Flops ist mit den Datentransferbusleitungen TBL über NMOS-Transistoren N2002 und N2003 verbunden, die kontinuierlich durch das Subspeicher-Zeilenauswahl-Datentransfersignal CHT gesteuert werden.

Zusätzlich ist ein anderes Speicherknotenpaar dieses Flip-Flops mit den Daten-Eingabe/Ausgabe-Leitungen SIO über NMOS-Transistoren N2006 und N2007, die kontinuierlich durch das Subspeicher-Spaltenauswahlsignal SEL gesteuert werden, und NMOS-Transistoren N2004 und N2005 verbunden, die kontinuierlich durch das Subspeicher-Zeilenauswahl-Lese/Schreibsignal CHS gesteuert werden.

Das Subspeicher-Zeilenauswahl-Transferdatensignal CHT wird an die Gates der NMOS-Transistoren N2002 und N2003 angelegt, und die Verbindung zwischen den Speicherknoten des Flip-Flops, das die Speicherzelle SMC bildet, und den Datentransferbusleitungen TBL wird durch dieses Subspeicher-Zeilenauswahl-Transferdatensignal CHT gesteuert. Ebenso wird das Subspeicher-Zeilenauswahl-Lese/Schreibsignal CHS an die Gates der NMOS-Transistoren N2004 und N2005 angelegt, das Subspeicher-Spaltenauswahlsignal SEL wird an die Gates der NMOS-Transistoren N2006 und N2007 angelegt; und gemäß diesen Signalen wird die Speicherzelle SMC wahlweise mit den Daten-Eingabe/Ausgabe-Leitungen SIO verbunden.

Während dem Auslesen/Schreiben aus/in der/die Speicherzelle SMC im Subspeicher 102 an/aus die/der externe/n Komponente werden zuerst bestimmte Speicherzellen SMC, innerhalb der Subspeicher-Speicherzellenanordnungen SMA und entsprechend jedem Datenbit DQ0 bis DQ7, alternierend durch das Subspeicher-Zeilenauswahl-Lese/Schreibsignal CHS, das Subspeicher-Spaltenauswahlsignal SEL und die Adresssignale A0 bis A6, A8, A9, A11 und A12 ausgewählt; und anschließend mit den Daten-Eingabe/Ausgabe-Leitungen SIO verbunden.

Zu diesem Zeitpunkt wird das Subspeicher-Zeilenauswahl-Lese/Schreibsignal CHS synchron mit der Daten-Eingabe/Ausgabe-Leitungsverbindungsschaltung 155 (eine aus 1551, 1552, ...) verbunden. Dadurch werden die Daten DQ in/aus die/der ausgewählte Speicherzelle SMC über die Daten-Eingabe/Ausgabe-Leitungen SIO, die Daten-Eingabe/Ausgabe-Leitungsverbindungsschaltung 155, den Datenverstärker 153 und die Daten-Eingabe/Ausgabeschaltung 1500geschrieben/gelesen. Diese Operation wird für jedes Datenbit DQ0 bis DQ7 durchgeführt, um die acht Datenbits zu lesen/schreiben.

Zusätzlich werden, falls Daten zwischen dem Subspeicher 102 und dem Hauptspeicher 101 transferiert werden, die 1024 Speicherzellen SMC, die in der gleichen Zeile der Subspeicher-Speicherzellenanordnungen 120-1 und 120-2 liegen, simultan durch das Subspeicher-Zeilenauswahl-Datentransfersignal CHT ausgewählt und mit ihren jeweiligen Datentransferbusleitungen TBL1 bis TBL1024 verbunden. Auf diese Art und Weise wird der Subspeicher 102 gebildet, was es ermöglicht, acht Datenbits vom/in den Subspeicher 102 einzugeben/auszugeben, während ausgelesen oder geschrieben wird, und es wird möglich, simultan 1024 Bits (der Betrag entspricht einem Segment) zwischen ihm und dem Hauptspeicher 101 zu transferieren.

7 zeigt die Verbindungen eines normalen Speicherzellenclusters relativ zu redundanten Speicherzellenclustern am Beispiel der Subspeicher-Speicherzellenanordnung 120-1. Wie in dieser Zeichnung gezeigt wird, werden die normalen Subspeicher-Speicherzellenanordnungen SMA1 bis SMA8 und die redundanten Subspeicher-Speicherzellenanordnungen SMAR1 bis SMAR8 alternierend in der Subspeicher-Speicherzellenanordnung 120-1 konfiguriert. Jede entsprechende normale Subspeicher-Speicherzellenanordnung SMA1 bis SMA8 wird aus Speicherzellenclustern gebildet, die in einer 16 Zeilen × 64 Spalten-Matrix ausgebildet sind; und jede entsprechende redundante Subspeicher-Speicherzellenanordnung SMAR1 bis SMAR8 wird aus Speicherzellenclustern gebildet, die in einer 16 Zeilen × 2 Spalten-Matrix ausgebildet sind.

Die redundanten Subspeicher-Speicherzellenanordnungen SMAR1 bis SMAR8 sind so ausgebildet, dass sie ihre jeweilige ihnen entsprechende, normale Subspeicher-Speicherzellenanordnung ersetzen, und sie sind mit den redundanten Hauptspeicher-Speicherzellenanordnungen DMAR1 bis DMAR8 der Hauptspeicher-Speicherzellenanordnungen 110-1 und 110-2 über redundante Datentransferbusleitungen TBLR, wie oben beschreiben, verbunden. Die Subspeicher-Speicherzellenanordnung 120-2 ist auf die gleiche Weise strukturiert.

8 zeigt ein detailliertes Beispiel einer Adressersetzungs-Bestimmungsschaltung 2001. Wie in 8 gezeigt, weist die Adressersetzungs-Bestimmungsschaltung 2001 Adressersetzungsdetektoren 2001A bis 2001D und eine ODER-Schaltungen 2001E auf. Hier vergleichen die Adressersetzungsdetektoren 2001A bis 2001D eine bestimmte vorprogrammierte, zu ersetzende Adresse (die Adresse, die einen Defekt bzw. Defekte aufweist) mit der Kombination aus dem Subspeicher-Spaltenauswahlsignal SYm, dem Hauptspeicher-Zeilenauswahlsignal DXn und dem Bankauswahlsignal BS, die oben beschrieben wurden; und bestimmt dann, welche Adresse im Subspeicher 102 in den Adressen beinhaltet sein soll, die als die Adressen bestimmt wurden, die im Subspeicher 102 zu substituieren sind.

Mit anderen Worten, der Adressersetzungsdetektor 2001A erkennt basierend auf dem Subspeicher-Spaltenauswahlsignal SYm eine zu ersetzende Adresse, falls das Bankauswahlsignal BS "0" ist und das Hauptspeicher-Zeilenauswahlsignal DXn "0" ist. Auf die selbe Weise erkennt der Adressersetzungsdetektor 2001B, ob das Bankauswahlsignal BS "0" ist und das Hauptspeicher-Zeilenauswahlsignal DXn "1" ist; der Adresserkennungsdetektor 2001C erkennt, ob das Bankauswahlsignal BS "1" ist und das Hauptspeicher-Zeilenauswahlsignal DXn "0" ist; und der Adressersetzungsdetektor 2001D erkennt, ob das Bankauswahlsignal BS "1" ist und das Hauptspeicher-Zeilenauswahlsignal DXn "1" ist.

Die Adresse, die den Ort des durch das vorherige Testen der Halbleitervorrichtung erhaltenen Defekts zeigt, ist in den Adressersetzungsdetektoren 2001A bis 2001D vorprogrammiert; anschließend erkennen diese Adressersetzungsdetektoren 2001A bis 2001D die zu ersetzende Adresse innerhalb der durch die externe Komponente angewandten Adressen durch Vergleichen der vorprogrammierten, zu ersetzenden Adresse mit der Kombination des Subspeicher-Spaltenerkennungssignal SYm, des Bankauswahlsignals BS und des Hauptspeicher-Zeilenauswahlsignals DXn. Das Programm für die zu ersetzende Adresse benutzt beispielsweise bestimmte Sicherungsschaltungen, die dem Fachmann bekannt sind.

Die ODER-Schaltung 2001E ODER-verknüpft die erkannten Resultate jedes Adressersetzungsdetektors und gibt das redundante Spaltenauswahlsignal SELR1 aus, das den logischen Wert (in 8 gezeigt) aufweist, der seinem Ergebnis entspricht. Mit anderen Worten, falls irgendeiner der Adressersetzungsdetektoren 2001A bis 2001D eine Adresse erkennt, die ersetzt werden sollte, aktiviert die ODER-Schaltung 2001E das redundante Spaltenauswahlsignal SELR1.

Das redundante Spaltenauswahlsignal SELR1 ist aktiviert, falls die Kombination des Subspeicher-Zeilenauswahlsignals SYm, des Bankauswahlsignals BS und des Hauptspeicher-Zeilenauswahlsignals DXn, die in den Adressersetzungs-Bestimmungsschaltkreis 2001 eingegeben werden, mit der zu ersetzenden Adresse übereinstimmt, die in den Adressersetzungsdetektoren 2001A bis 2001D vorprogrammiert ist. Falls dies passiert, bestimmen die Adressersetzungsdetektoren 2001A bis 2001D, wie es unten beschrieben werden wird, welche Adresse gemäß ihrem Defektort (d. h. Bank, Speicherzellenblock, etc.) ersetzt werden soll. Falls die Auswahlsignale SELR1 und SELR2 aktiviert sind, wird anschließend der redundante Lese/Schreibverstärker 153R aktiviert und der normale Lese/Schreibverstärker 153 wird deaktiviert.

Die Adressersetzungs-Bestimmungsschaltung 2002 wird exakt auf die gleiche Weise wie die Adressersetzungs-Bestimmungsschaltung 2001 gebildet. Obwohl es nicht ausdrücklich in den Zeichnungen gezeigt wird, werden die Adressersetzungs-Bestimmungsschaltungen 2001 und 2002 für jede der jeweils acht Gruppen aus redundanten Subspeicher-Speicherzellenanordnungen und normalen Subspeicher-Speicherzellenanordnungen, die in 7 gezeigt sind, gebildet.

Hier wird, falls ein normales Speicherzellencluster im Subspeicher 102 durch ein redundantes Speicherzellencluster ersetzt wird, das normale Speicherzellencluster im Hauptspeicher 101, das mit dem normalen Subspeicher-Speicherzellencluster über die Datentransferbusleitungen verbunden ist, durch das redundante Hauptspeicher-Speicherzellencluster ersetzt, das mit dem redundanten Subspeicher-Speicherzellencluster über die redundanten Datentransferbusleitungen verbunden ist; so dass dann, falls ein Speicherzellencluster im Subspeicher ersetzt wird, das entsprechende Hauptspeicher-Speicherzellencluster auch ersetzt wird. Mit anderen Worten, gemäß dieser Ausführungsform werden das Speicherzellencluster, das durch das Subspeicher-Spaltenauswahlsignal SYm bezeichnet wird, das Hauptspeicher-Zeilenauswahlsignal DXn und das Bankauswahlsignal BS als eine Einheit ersetzt.

Die Funktionsweise einer redundanten Schaltung gemäß dieser ersten Ausführungsform wird nun beschrieben werden, wobei ein Beispiel benutzt wird, bei dem eine Wiederherstellung für Defekte durchgeführt wird, die im Hauptspeicher 101 existieren.

9 zeigt den Bereich der Hauptspeicher-Speicherzellenanordnung, der durch das Bankauswahlsignal BS und das Hauptspeicher-Zeilenauswahlsignal DXn bezeichnet wird, die in die Adressersetzungs-Bestimmungsschaltungen 2001 und 2002, wie oben beschrieben, eingegeben wurden. In diesem Beispiel wird eine bestimmte Bank durch das Bankauswahlsignal BS bezeichnet, und der Bereich innerhalb der Hauptspeicher-Speicherzellenanordnung wird durch das Hauptspeicher-Zeilenauswahlsignal DXn bezeichnet. Zusätzlich werden, falls das Bankauswahlsignal BS "0" ist, die Hauptspeicher-Speicherzellenanordnungen 110-1 und 110-4 in der Bank A bezeichnet; und falls das Bankauswahlsignal BS "1" ist, werden die Hauptspeicher-Speicherzellenanordnungen 110-2 und 110-3 in der Bank B bezeichnet. Des Weiteren wird, falls das Hauptspeicher-Zeilenauswahlsignal DXn "0" ist, der Bereich, der die Speicherzellenblöcke DMB1 bis DMB8 beinhaltet, bezeichnet; und falls das Hauptspeicher-Zeilenauswahlsignal DXn "1" ist, wird der Bereich bezeichnet, der die Speicherzellblöcke DMB9 bis DMB16 beinhaltet.

In dieser ersten Ausführungsform wird die zu ersetzende Adresse durch Verweisen auf das Subspeicher-Spaltenauswahlsignal SYm zusammen mit dem Bankauswahlsignal BS und dem Hauptspeicher-Zeilenauswahlsignal DXn bestimmt. Das bedeutet, dass, falls eine redundante Spalte ausgewählt wird, eine zu ersetzende Adresse für jeden Bereich bestimmt wird, der durch das Bankauswahlsignal BS und das Hauptspeicher-Zeilenauswahlsignal DXn bestimmt ist; daraus folgt, dass es möglich ist, eine Beseitigung von Defekten durchzuführen, die in einer Vielzahl von Bereichen exitstieren, die eine redundante Spalte benutzen.

Die Funktionsweise dieser Redundanzschaltung wird nun detailliert beschrieben werden. Wenn der Vorgang des Setzens der zu ersetzenden Adresse erst einmal beschrieben ist, wird die Defektbeseitigungsoperation erklärt werden.

1. Einstellvorgang der zu ersetzenden Adresse

Durch ein vorheriges Durchführen eines Beurteilungstests für Halbleiterspeichervorrichtungen während der Herstellungsprozesse werden Adressen, die Defekte aufweisen, als zu ersetzende Adressen extrahiert. Genauer gesagt, Spaltenadressen von Speicherzellen im Subspeicher 102 teilen sich Datentransferbusleitungen TBL mit Speicherzellen im Hauptspeicher 101, die einen Defekt aufweisen (nachfolgend bezeichnet als zu ersetzende Spaltenadresse), wobei die Adresse eine Bank, die einen Defekt aufweist (nachfolgend bezeichnet als zu ersetzende Bankadresse), und Zeilenadressen im Hauptspeicher 101 bezeichnen, die einen Defekt aufweisen (nachfolgend bezeichnet als zu ersetzende Zeilenadresse) werden als zu ersetzende Adressen extrahiert. Die extrahierte Adresse, die zu ersetzen ist, wird in den Adressersetzungs-Bestimmungsschaltungen 2001 und 2002 durch das Programmieren der Sicherungsschaltungen während des Herstellungsprozesses eingestellt.

Der Einstellvorgang der zu ersetzenden Adresse wird nun detailliert beschrieben werden, wobei die Defekte DFT1 bis DFT3 benutzt werden, wie in 4 gezeigt. In dem in 4 gezeigten Beispiel befindet sich der Defekt DFT1 in der Region 1101 innerhalb der Hauptspeicher-Speicherzellenanordnung DMA1, die die Hauptspeicher-Speicherzellenanordnung 110-1 in der Bank A bildet. Der Defekt DFT2 befindet sich im Bereich 1102 innerhalb der gleichen Hauptspeicher-Speicherzellenanordnung DMA1 wie der Defekt DFT1. Der Defekt DFT3 befindet sich im Bereich 1101, aber, ungleich den Defekten DFT1 und DFT2, innerhalb der Hauptspeicher-Speicherzellenanordnungen DMA4.

In diesem Beispielsfall wird beispielsweise die Adressersetzungs-Bestimmungsschaltung 2001, die für die redundante Hauptspeicher-Speicherzellenanordnung DMAR1 eingestellt ist, mit bestimmten zu ersetzenden Adressen für die Defekte DFT1 und DFT2 eingestellt, die sich in der gleichen Speicherzellenanordnung DMA1 befinden. Genauer gesagt, die zu ersetzende Adresse des Defekts DFT1 wird durch Programmieren der Ersetzungsspaltenadresse des Defekts DFT1 im Adressersetzungsdetektor 2001A eingestellt, der die zu ersetzende Adresse im Bereich 1101 der Bank A erkennt. Des Weiteren wird die zu ersetzende Adresse des Defekts DFT2 durch Programmieren der Ersetzungsspaltenadresse des Defekts DFT2 im Adressersetzungsdetektor 2001B eingestellt, der die zu ersetzende Adresse im Bereich 1102 der Bank A erfasst.

Die zu ersetzende Adresse des Defekts DFT3, der sich in der Speicherzellenanordnung DMA4 befindet, und der verschieden von den Defekten DFT1 und DFT2 ist, benutzt eine separate Adressersetzungs-Bestimmungsschaltung 2001, die für die redundante Hauptspeicher-Speicherzellenanordnung DMAR4 eingestellt ist. In diesem Fall wird die zu ersetzende Adresse des Defekts DFT3 durch Programmieren der Ersetzungsspaltenadresse des Defekts DFT3 im Adressersetzungsdetektor 2001A eingestellt, der die zu ersetzende Adresse im Bereich 1101 der Bank A erkennt.

2. Defektbeseitigungs-Operation a. Beseitigung des Defekts DFT1

In 1 arbeitet während dem Lesen oder Schreiben, falls die internen Adresssignale iA0 bis iA6, iA8, iA9, iA11 und iA12 an den Subspeicher 102 angelegt werden, der Subspeicher gemäß diesen internen Adresssingalen, und acht Datenbits werden geschrieben oder ausgelesen. Während dies stattfindet, werden die Subspeicher-Spaltenauswahlsignale iASC8, iASC9, iASC11 und iASC12 in den Adressersetzungsdetektor 2001A in der redundanten Speicherzellenanordnung SMAR1 als Subspeicher-Spaltenauswahlsignal SYm eingegeben, und nachfolgend wird die voreingestellte zu ersetzende Adresse verglichen (die zu ersetzende Spaltenadresse beinhaltet den Defekt DFT1).

Falls hier die durch das Subspeicher-Spaltenauswahlsignal SYm bezeichnete Adresse mit der zu ersetzenden Spaltenadresse übereinstimmt, die den Defekt DFT1 beinhaltet, der im Adressersetzungsdetektor 2001A eingestellt war, dann erkennt der Adressersetzungsdetektor 2001A diese Adresse als die zu ersetzende Adresse. Die ODER-Schaltung 2001E empfängt diese und das redundante Spaltenauswahlsignal SELR1 wird aktiviert. Wenn das redundante Spaltenauswahlsignal SELR1 aktiviert ist, werden die redundanten Speicherzellen SMCR (SMCR11, SMACR12, ...) als Gegenstände bzw. Einheiten ausgewählt, auf die durch die externe Komponente zugegriffen wird. Als Ergebnis des Speicherzellenclusters in der Hauptspeicher-Speicherzellenanordnung DMA1, welche die Datentransferbusleitungen mit dem in 4 gezeigten Defekt DFT1 teilt, ist nur das Speicherzellencluster, welches innerhalb des Bereichs 1101 liegt, das redundante Speicherzellencluster, das die Datentransferbusleitungen TBLR1 innerhalb der redundanten Hauptspeicher-Speicherzellenanordnung DMAR1 teilt, und wird deshalb durch das im Bereich 1101 liegende Speicherzellencluster ersetzt. Deshalb wird aus den Speicherzellenclustern, die sich die Datentransferbusleitungen mit dem in 4 gezeigten Defekt innerhalb der Hauptspeicher-Speicherzellenanordnung DMA1 teilen, nur das Speicherzellencluster, das im Bereich 1101 liegt, durch das redundante Speicherzellencluster innerhalb der redundanten Hauptspeicher-Speicherzellenanordnung DMAR1 ersetzt, die sich die Datenbusleitung TBLR1 teilt.

b. Beseitigung des Defekts DFT2

Auf die selbe Weise wie beim oben beschriebenen Defekt DFT1 werden die Subspeicher-Spaltenauswahlsignale iASC8, iASC9, iASC11 und iASC12 in den gleichen Adressersetzungsdetektor 2001A in der redundanten Speicherzellenanordnung SMAR1 als Subspeicher-Spaltenauswahlsignale SYm eingegeben, und die zu ersetzende Spaltenadresse des Defekts DFT2 wird durch den Adressenersetzungsdetektor 2001B erkannt. Für diesen Fall der Speicherzellenclustern im Hauptspeicher-Speicherzellenanordnung DMA1, die sich die Datentransferbusleitungen mit dem Defekt DFT1, wie in 4 gezeigt, teilt, ist nur das Speicherzellencluster, das innerhalb des Bereichs 1102 liegt, das redundante Speicherzellencluster, das sich die Datentransferbusleitung TBLR1 innerhalb des redundanten Hauptspeicher-Speicherzellenanordnungen DMAR1 teilt, und wird deshalb durch das Speicherzellencluster ersetzt, das im Bereich 1101 liegt.

In diesem Beispiel werden die zu ersetzenden Spaltenadressen für die zwei Defekte DFT1 und DFT2 durch die gleiche Adressersetzungs-Bestimmungsschaltung 2001 bestimmt, und diese Defekte DFT1 und DFT2 werden durch das redundante Speicherzellencluster beseitigt, das sich die redundanten Datentransferbusleitungen TBLR1 teilt. Mit anderen Worten, ein redundantes Speicherzellencluster, das sich eine Datentransferbusleitung teilt, kann die Defektbeseitigung für zwei Orte durchführen, was demgemäß die Beseitungsrate verbessert.

c. Beseitigung des Defekts DFT3

In diesem Fall wird unter Verwendung der Adressersetzungs-Bestimmungsschaltung 2001, die für die redundante Subspeicher-Speicherzellenanordnung SMAR1 eingestellt ist, auf die gleiche Weise wie beim Defekt DFT1 die zu ersetzende Adresse des Defekts DFT3 in der Hauptspeicher-Speicherzellenanordnung erkannt und die Defektbeseitigung wird durchgeführt.

Wie oben bei der ersten Ausführungsform beschrieben, weist dann jede jeweilige redundante Hauptspeicher-Speicherzellenanordnung DMAR1 bis DMAR8 zwei Spalten redundanter Speicherzellencluster auf, falls das Speicherzellencluster, das sich eine Datentransferbusleitung teilt, so definiert ist, dass es einer Spalte gleicht. Zusätzlich werden die normalen Hauptspeicher-Speicherzellenanordnungen DMA1 bis DMA8 und die redundanten Hauptspeicher-Speicherzellenanordnungen DMAR1 bis DMAR8 in zwei Bereiche durch das Hauptspeicher-Zeilenauswahlsignal DXn aufgeteilt: Bereich 1101 und Bereich 1102.

Aufgrund dieser Konfiguration, wobei die redundanten Speicherzellencluster benutzt werden, die sich eine redundante Datentransferbusleitung teilen, wird es beispielsweise innerhalb der Speicherzellenanordnung DMA1 möglich, die Defektbeseitigung für zwei Orte innerhalb zweier verschiedener Bereiche durchzuführen. Weiterhin ist es möglich, da jede jeweilige normale Hauptspeicher-Speicherzellenanordnung DMA1 bis DMA8 für jegliche zwei redundanten Spalten eingestellt ist, die Defektbeseitigung für eine Gesamtheit von 128 Orten durchzuführen, die über die Bank A und die Bank B verteilt sind.

Die 10 zeigt ein Beispiel für eine Steuereinstelltabelle für Signale, die von der externen Komponenten eingegeben werden, gemäß jeder Operation während eines Auslesens oder Schreibens. Während des Auslesens (Kanal lesen) und des Schreibens (Kanal schreiben) wie etwa eines Adresssignals für die externe Komponente, um auf den Subspeicher 102 zuzugreifen, werden die Originaladresssignale A0 bis A6 (Spaltenauswahladressen), das Adresssignal A10 (Zeilenauswahladresse) und das Adresssignal A13 (Bankauswahladresse), die benutzt werden, wenn auf den Hauptspeicher zugegriffen wird, zusätzlich zu den Adresssignalen A8 und A9 (Kanalauswahladressen) eingestellt; und bei Verwendung dieser Adresssignale A10 und A13 nehmen die Adressersetzungs-Bestimmungsschaltungen 2001 und 2002 die Bänke A und B, und die Bereiche 1101 und 1102 des Hauptspeichers wahr.

11 stellt ein Beispiel eines Impulsablaufs für jedes Signal dar. Wie in 11A gezeigt, wird bei der ansteigenden Flanke des Impulses 0 des Taktsignals CLK der Aktivierungsbefehl ACT als Befehl CMD während des Auslesens empfangen, und das Bankauswahlsignal BS und das Signal ROW, das eine bestimmte Zeile des Hauptspeichers bezeichnet, werden als Adresssignale ADR empfangen, die eine bestimmte Bank aktivieren. Bei der ansteigenden Flanke des Impulses 2 des Taktsignals CLK werden der Vorabrufbefehl PFC, das Bankauswahlsignal BS, das Signal CH, das eine bestimmte Zeile (Kanal) im Subspeicher bezeichnet, und das Signal SEG, das ein bestimmtes Segment im Hauptspeicher bezeichnet, empfangen; und die Segmentdaten, die von der Bank bezeichnet werden, die aktiviert wurde, werden an den bezeichneten Kanal des Subspeichers transferiert.

Als nächstes werden bei der ansteigenden Flanke des Impuls 4 des Taktsignals CLK ein Lesebefehl RED, das Bankauswahlsignal BS, das Hauptspeicher-Zeilenauswahlsignal DXn, das Signal COL, das eine bestimmte Spalte im Subspeicher bezeichnet, und das Signal CH, das eine bestimmte Zeile (Spalte) im Subspeicher bezeichnet, empfangen. Wenn diese Signale durch die bezeichnete interne Operation empfangen wurden, werden die Daten DQ (DQO bis DQ7) synchron zum Taktsignal CLK aus dem bezeichneten Kanal des Subspeichers an die externe Komponente ausgelesen. Während der Ausführung dieses Lesebefehls werden die Signale DXn und BS zu den Signalen COL und CH hinzugefügt, die Subspeicher-Adresssignale darstellen, und gesetzt. Durch Referenzieren dieser Signale DXn und BS werden Defektbereiche im Hauptspeicher während eines Auslesens, wie oben beschrieben, bezeichnet.

Des Weiteren wird, wie in 11B gezeigt, während eines Schreibens bei der ansteigenden Flanke des Impuls 0 des Taktsignals CLK ein Schreibbefehl WRT als ein Befehl CMD empfangen; und die Bankauswahlsadresse BS, das Signal DXn, das eine bestimmte Zeile im Hauptspeicher bezeichnet, das Signal COL, das eine bestimmte Spalte im Subspeicher bezeichnet, und das Signal CH, das eine bestimmte Zeile (Kanal) im Subspeicher bezeichnet, werden als Adresssignale empfangen. Die Daten DQ werden dann synchron zum Taktsignal CLK durch den Subspeicher von der externen Komponente empfangen. Während der Ausführung dieses Schreibbefehls werden die Signale DXn und BS, die Teil des Adresssignals für den Hauptspeicher sind, zu den Signalen COL und CH hinzugefügt, die Adresssignale für den Subspeicher sind, und gesetzt. Durch Referenzieren dieser Signale DXn und Bs werden Defektbereiche im Hauptspeicher während eines Schreibens, wie oben beschrieben, bezeichnet.

Bei der ansteigenden Flanke des Impulses 6 des Taktsignals CLK werden ein Wiederherstellbefehl RST, ein Signal BS, das eine bestimmte Bank bezeichnet, ein Signal CH, das eine bestimmte Zeile im Subspeicher bezeichnet, und ein Signal SEG empfangen, das ein bestimmtes Segment im Hauptspeicher bezeichnet. Als nächstes werden mit der ansteigenden Flanke des Impulses 8 des Taktsignals CLK der Aktivierungsbefehl ACT, das Bankauswahlsignal BS und das Signal ROW empfangen, das eine bestimmte Zeile im Hauptspeicher bezeichnet.

Zusätzlich wird in dieser ersten Ausführungsform das Signal iADR10, das eine bestimmte Zeile im Hauptspeicher 101 auswählt, als Hauptspeicher-Zeilenauswahlsignal DXn benutzt, wobei die vorliegenden Erfindung jedoch nicht hierauf beschränkt ist. Beispielsweise können Speicherzellencluster, die sich Datentransferbusleitungen teilen und Speicherzellencluster sind, die im Hauptspeicher 101 eingestellt sind, in eine Vielzahl von Gruppen aufgeteilt werden, und ein Adresssignal, das irgendeine Gruppe aus dieser Vielzahl von Gruppen bezeichnet, kann ebenfalls benutzt werden. Es ist ebenfalls möglich, beispielsweise die Segmentadresssignale iADC0 oder iADC1 als Hauptspeicher-Zeilenauswahlsignal DXn zu benutzen, und des Weiteren ist es ebenfalls möglich, nur das Hauptspeicher-Zeilenauswahlsignal iADR10 zu benutzen.

(Zweite Ausführungsform)

Die Halbleiterspeichervorrichtung gemäß der zweiten Ausführungsform wird zur Vorrichtungsstruktur gemäß der ersten Ausführungsform hinzugefügt, und weist auf eine Hauptspeicher-Adressinformationshalteschaltung zum Halten eines Bankauswahlsignals BS und eines Hauptspeicher-Zeilenauswahlsignals in jedem Kanal, welche Adressen im Hauptspeicher sind. 12 zeigt die Struktur einer Hauptspeicher-Adresseninformationshalteschaltung 3000. Wie in 12 gezeigt, weist die Hauptspeicher-Adressinformationshalteschaltung 3000 eine Speichersignal-Erzeugungsschaltung 3100, Triggerflip-flops 3200 und 3300 und eine Registerschaltung 3400 auf.

Der Speichersignalerzeuger 3100 erzeugt ein Speichersignal, das der Bank entspricht, in die die internen Aktivierungssignale eingegeben wurden, die während der Ausführung des Aktivierungsbefehls erzeugt wurden, und ein Bankadresssignal iAD13, das zum Auswählen einer bestimmten Bank im Hauptspeicher 101 benutzt wird. Das Triggerflip-flop 3200 benutzt das Speichersignal, welches vom oben beschriebenen Speichersignalerzeuger 3100 ausgegeben wird, als einen Trigger, speichert das Hauptspeicher-Zeilenauswahlsignal iADR10, das die Bereiche 1101 und 1102 im Hauptspeicher 101 bezeichnet, und gibt dann dieses als Adresse DXAn aus. Das Triggerflip-flop 3100 benutzt das vom Speichersignalerzeuger 3100 ausgegebene Speichersignal als einen Trigger, speichert das Hauptspeicher-Zeilenauswahlsignal iADR10, welches benutzt wird, um die Bereiche 1101 und 1102 im Hauptspeicher zu bezeichnen, und gibt dann dieses als Adresse DXBn aus.

Die Registerschaltung 3400 empfängt und hält während der Ausführung des Vorabrufbefehls oder des Wiederherstellungsbefehls (während des Datentransferierens) das Bankadresssignal iAD13 und die Zeilenadressen DXAn und DXBn des Hauptspeichers 101, verbindet die Kanäle des Subspeichers 102 und gibt diese dann als Bankauswahlsignal BS und Hauptspeicher-Zeilenauswahlsignal DXn aus. Die Subspeicher-Zeilenauswahl-Datentransfersignale CHT (CHT1 bis CHT6), die zum Bezeichnen bestimmter Kanäle im Subspeicher dienen, die Subspeicher-Zeilenauswahl-Lese/Schreibsignale CHS (CHS1 bis CHS16), ein internes Transfersignal iTS, das Bankadresssignal iAD13 und die Zeilenadresssignale DXAn und DXBn, die in den Triggerflip-flops 3200 und 3300 gespeichert sind, werden alle in die Registerschaltung 3400 eingegeben.

13 zeigt die Struktur der Registerschaltung 3400. Wie in 13 gezeigt, weist die Registerschaltung ein Register 3410 für einen Kanal 1 bis Register 3415 für einen Kanal 16 auf, die mit 16 Zeilen (Kanälen) verbunden sind, die die oben beschriebene Subspeicher-Speicherzellenanordnung 120 bilden. Die Subspeicher-Zeilenauswahl-Datentransfersignale CHT (CHT1 bis CHT16), die die entsprechenden Kanäle, die Subspeicher-Zeilenauswahl-Lese/Schreibsignale CHS (CNS1 bis CHS16), das interne Transfersignal iTS und das Bankadresssignal iAD13 auswählen, werden in die Register 3410 bis 3415 eingegeben. Die Register 3410 bis 3415 geben das Bankauswahlsignal BS und das Hauptspeicher-Zeilenauswahlsignal DXn an ihre gemeinsamen Busleitungen aus. Obwohl es nicht in der 13 gezeigt ist, werden die Zeilenadressen DXAn und DXBn, die von den Triggerflip-flops 3200 und 3300, wie oben beschrieben, gespeichert werden, zusammen in die Register 3410 bis 3415 eingegeben.

14 zeigt die Struktur jedes Registers, das die Registerschaltung 3400 bildet, wobei bspw. das Kanal 1-Register 3410 benutzt wird. Wie in 14 gezeigt, weist das Kanal1-Register 3410 auf Schaltsteuersignalerzeuger 3410A und 3410F, Tranferschalter 3410B, 3410C, 3410G, 3410E und 3410J, ein Zeilenadresshalteschaltkreis 3410D und eine Bankadresshalteschaltung 3410H.

Der Schaltsteuersignalerzeuger 3410A benutzt das interne Transfersignal iTS als einen Trigger und erzeugt Schaltsteuersignale zum komplementären Steuern des Transferschalters 3140B und des Transferschalters 3410C, basierend auf dem Bankadresssignale iADR13 und dem Subspeicher-Zeilenauswahl-Datentransfersignals CHT1. Die Transferschalter 3410B und 3410C werden beispielsweise aus Transfergate-Transistoren gebildet und werden kontinuierlich basierend auf dem von oben beschriebenen Schaltsteuersignalerzeuger 3410 ausgegebenen Schaltsteuersignal gesteuert. Jeder der Transferschalter 3410B und 3410C transferiert jeweils die Zeilenadresse DXAn und DXBn an die Zeilenadresshalteschaltung 3410D.

Die Zeilenadresshalteschaltung 3410D hält die Zeilenadressen DXAn und DXBn, die über die Transferschalter 3410B und 3410C transferiert wurden. Der Transferschalter 3410E wird beispielsweise aus einem Transfergate-Transistor gebildet, wird kontinuierlich durch Empfangen des Subspeicher-Zeilenauswahl-Lese/Schreibsignals CHS1 gesteuert und transferiert die Zeilenadressen, die von der Zeilenadresshalteschaltung 3410D gehalten werden. Die Ausgabe dieses Transferschalters 3410E ist das Hauptspeicher-Zeilenauswahlsignal DXn.

Der Schaltsteuersignalerzeuger 3410 wird vom internen Transfersignal iTS getriggert und erzeugt Schaltsteuersignale zum kontinuierlichen Steuern des Transferschalters 3410G, basierend auf dem Subspeicher-Zeilenauswahlsignals CHT1. Der Transferschalter 3410G wird aus einem Tranfergate-Transistor gebildet und transferiert das Bankadresssignal iAD13 an die Bankadresshalteschaltung 3410H, basierend auf dem Schaltsteuersignal, das vom oben beschriebenen Schaltsteuersignalerzeuger 3410 ausgegeben wird.

Die Bankadresshalteschaltung 3410H hält das Bankadresssignal iAD13, das vom Tranferschalter 3410G transferiert wurde. Der Transferschalter 3410J wird beispielsweise aus einem Transfergate-Transistor gebildet, wird kontinuierlich durch das Empfangen des Subspeicher-Zeilenauswahl-Lese/Schreibsignals CHS1 gesteuert und transferiert das Bankadresssignal, das in der Bankadresshalteschaltung 3410H gehalten wird. Die Ausgabe dieses Transferschalters 3410J ist das Bankauswahlsignal DXn.

Als nächstes wird die Funktionsweise der Halbleiterspeichervorrichtung beschrieben werden. Zuerst werden während des Auslesens verschiedene Signale von der externen Komponente gemäß des in 11A gezeigten Impulsablaufs eingegeben. Hier wird in 11A mit der ansteigenden Flanke des Impulses 0 des Taktsignals CLK der Aktivierungsbefehl ACT empfangen, und während des Aktivierungsvorgangs einer bestimmten Bank gibt der Speichersignalerzeuger 3100 das interne Aktivierungssignal iACT als ein Speichersteuersignal an das Triggerflip-flop 3200 oder das Triggerflip-flop 3300 aus, abhängig vom logischen Zustand des Bankadresssignals iAD13. Dieses interne Aktivierungssignal iACT wird an das Triggerflip-flop 3200 angelegt, falls das Bankadresssignal "0" ist; und wird an das Triggerflip-flop 3300 angelegt, falls das Bankadresssignal "1" ist.

Abhängig vom logischen Wert dieses Speichersignals speichert entweder das Triggerflip-flop 3200 oder das Triggerflip-flog 3300 das Hauptspeicher-Zeilenauswahlsignal iADR10. Mit anderen Worten, falls das Bankadresssignal iAD13 "0" ist, wird das Hauptspeicher-Zeilenauswahlsignal iADR10 vom Triggerflip-flop 3200 gespeichert; auf der anderen Seite, falls das Bankadresssignal iAD13 "1" ist, wird das Hauptspeicher-Zeilenauswahlsignal iADR10 im Triggerflip-flop 3300 gespeichert.

In dem in 9 gezeigten Beispiel, das oben gemäß der ersten Ausführungsform beschrieben ist, wird die Bank A bezeichnet, falls das Bankauswahlsignal BS "0" war; jedoch gemäß diesem Beispiel wird es so definiert, dass, falls das Bankadresssignal iAD13 "0" ist, die Bank A bezeichnet wird, und falls das Bankadresssignal iAD13 "1" ist, dann wird die Bank B bezeichnet. Gemäß dieser Definition wird das Hauptspeicher-Zeilenauswahlsignal DXAn vom Triggerflip-flop 3200 gespeichert, falls, die Bank A aktiviert ist; und das Hauptspeicher-Zeilenauswahlsignal DXBn wird vom Triggerflip-flop 3300 gespeichert, falls die Bank B aktiviert ist.

Als nächstes wird in 11 mit der ansteigenden Flanke des Taktsignals CLK der Vorabrufbefehl ausgeführt, und Daten werden von der aktivierten Bank an bestimmte Kanäle des Subspeichers transferiert. Während des Transfervorgangs dieser Daten empfängt und hält die in 12 gezeigte Registerschaltung 3400 das Bankadresssignal iAD13 und die Hauptspeicher-Zeilenauswahlsignale DXAn und DXBn. Mit anderen Worten, getriggert durch das interne Transferdatensignal iTS, welches durch Ausführen dieses Vorabrufbefehls erzeugt wird, werden entweder das Hauptspeicher-Zeilenauswahlsignal DXAn oder DXBn, oder das Bankadresssignal iAD13 an die Register 3410 bis 3415 angelegt, die durch die Subspeicher-Zeilenauswahl-Datentransfersignale CH1 bis CH16 bezeichnet wurden.

Die interne Funktionsweise jedes Registers wird nun kurz mit Bezug auf 14 erklärt werden. Es wird angenommen, dass das Register 3410 für den Kanal 0 momentan durch das Subspeicher-Zeilenauswahl-Datentransfersignal CHT ausgewählt ist. Der Schaltsteuersignalerzeuger 3410A wird durch das interne Transfersignal iTS getriggert und ist elektrisch entweder mit dem Transferschalter 3410B oder dem Transferschalter 3410C verbunden, basierend auf dem Bankadresssignal iAD13. Falls das Bankadresssignal "0" ist, wird hier der Transferschalter 3410B elektrisch verbunden, und das Hauptspeicher-Zeilenauswahlsignal DXAn wird an die Adresshalteschaltung 3410D transferiert und gehalten.

Das Hauptspeicher-Zeilenauswahlsignal DXAn, das in der Zeilenadresshalteschaltung 3410D gehalten wird, wird als Hauptspeicher-Zeilenauswahlsignal DXn über den Transferschalter 3410E ausgegeben, der elektrisch während dem Datentransfer durch das Subspeicher-Zeilenauswahl-Lese/Schreibsignal CHS1 verbunden ist. Angenommen, dass das Bankadresssignal iAD13 "1" ist, dann wird das Hauptspeicher-Zeilenauswahlsignal DXBn an die Zeilenadresshalteschaltung 3410D über den Transferschalter 3410C angelegt und anschließend als Hauptspeicher-Zeilenauswahlsignal DXn ausgegeben.

Andererseits wird davon ausgegangen, dass der Schaltsteuersignalerzeuger 3410 vom internen Transfersignal iTS getriggert wird und elektrisch mit dem Transferschalter 3410 verbunden ist. Dementsprechend wird das Bankauswahlsignal iAD13 an die Bankadresshalteschaltung 3410H über den Transferschalter 3410 transferiert und gehalten. Als nächstes wird dieses Bankadresssignal iAD13, das in der Bankadresshalteschaltung 3410H gehalten wird, während dem Datentransfer als Bankauswahlsignal BS zusammen mit dem Hauptspeicher-Zeilenauswahlsignal DXn über den Transferschalter 3410J ausgegeben, der elektrisch über das Subspeicher-Zeilenauswahl-Lese/Schreibsignal CHS1 angeschlossen ist.

Noch einmal zurückkehrend zur Erklärung der 11, wird als nächstes mit der ansteigenden Flanke des Impulses 4 des Taktsignals CLK der Lesebefehl RED ausgeführt, und die Daten im Subspeicher 102 werden an die externe Komponente ausgelesen. Hier werden das Hauptspeicher-Zeilenauswahlsignal DXn, das ein Teil des Hauptspeicher-Adresssignals ist, das mit dem Kanal 1 verbunden ist, und das Bankadressauswahlsignal BS an die Adressersetzungs-Bestimmungsschaltungen 2001 und 2002 von dem Hauptspeicher-Adressinformationshalteschaltkreis angelegt, der in 14, nicht aber in der oben beschriebenen 12 gezeigt ist. Als nächstes werden auf die gleiche Art und Weise wie bei der ersten Ausführungsform durch Verweisen auf das Hauptspeicher-Zeilenauswahlsignal DXn und das Bankauswahlsignal BS die defekten Bereiche im Hauptspeicher bezeichnet, und die Defektbeseitigung wird durchgeführt.

Während der Ausführung des Lesebefehls werden auf diese Weise das Hauptspeicher-Zeilenauswahlsignal DXn und das Bankauswahlsignal BS, die mit jedem Kanal verbunden sind, während dem Ausführen des Aktivierungsbefehls und des Vorabrufbefehls und die an die Adressersetzungs-Bestimmungsschaltungen 2001 und 2002 geliefert werden, während dem Ausführen des Lesebefehls in der Hauptspeicher-Adressinformationshalteschaltung 3000 gehalten. Jedoch wie bei der Vorrichtung gemäß der ersten Ausführungsform ist es nicht länger notwendig, die Adressinformation in den Hauptspeicher einzugeben, wenn auf die Kanäle im Subspeicher 102 zugegriffen wird.

Die Operationen während des Schreibens werden nun mit Bezug auf die 15 und 16 beschrieben werden. Wie oben erwähnt, ist es während dem Auslesen möglich, da vorher auf den Hauptspeicher zugegriffen wird, das Hauptspeicher-Zeilenauswahlsignal DXn und das Bankauswahlsignal BS während dem Lesen zu erkennen; jedoch während dem Schreiben ist es definitiv nicht möglich, auf den Hauptspeicher zuzugreifen, während er benutzt wird. Deshalb werden, wie in 15 gezeigt, der Aktivierungsbefehl (ACT) und der Vorabrufbefehl (PFC) als Dummy-Zyklen ausgeführt, bevor ein Schreibbefehl (WRT) ausgeführt wird.

In diesem Dummy-Zyklus, die Operationen sind die gleichen wie die oben bei 11A beschrieben, werden das Hauptspeicher-Zeilenauswahlsignal DXn und das Bankauswahlsignal BS, die mit dem Kanal der zu schreibenden Sache verbunden sind, innerhalb der Hauptspeicher-Adressinformationshalteschaltung 3000 gehalten. Als nächstes wird der Kanal der zu schreibenden Sache bezeichnet, basierend auf dem Subspeicher-Zeilenauswahlsignal (CH), das während dem Ausführen des Schreibbefehls spezifiziert wird, und das Hauptspeicher-Zeilenauswahlsignal DXn und das Bankauswahlsignal BS, die im Register innerhalb der Hauptspeicher-Adressinformationshalteschaltung 3000 gehalten werden, die mit diesem Kanal verbunden ist, werden an die Adressersetzungs-Bestimmungsschaltungen 2001 und 2002 angelegt.

Die Funktionsweise wird nun unter Verwendung des in 16 gezeigten Impulsablaufs erneut erklärt. Während dem Ausführen des Aktivierungsbefehls (ACT) werden das Bankadresssignal iAD13 und das Hauptspeicher-Zeilenauswahlsignal iADR10 vom Hauptspeicher-Adressinformations-Halteschaltkreis 3000 empfangen und durch das interne Aktivierungssignal iACT getriggert. In dem in 16 gezeigten Beispiel wird das Hauptspeicher-Zeilenauswahlsignal iADR10 als Hauptspeicher-Zeilenauswahlsignal DXAn empfangen. Dann wird während dem Ausführen des Vorabrufbefehls das interne Transfersignal erzeugt; und die Hauptspeicher-Adressinformationshalteschaltung 3000 empfängt, getriggert durch dieses Signal, das Bankadresssignal iAD13. Falls dann der Schreibbefehl ausgeführt wird, werden das Hauptspeicher-Zeilenauswahlsignal DXn und das Bankauswahlsignal BS, die innerhalb des Registers des Hauptspeicher-Adressinformationhalteschaltkreises 3000 gehalten werden, der durch das Subspeicher-Zeilenauswahl-Lese/Schreibsignal CHS1 bezeichnet wurde, welches an die Adressersetzungs-Bestimmungsschaltungen 2001 und 2002 angelegt wird.

Die zweite Ausführungsform wurde jedoch beschrieben, um so verstanden zu werden, dass sie nicht auf die diese besondere Ausführungsform beschränkt ist. Beispielsweise wurde in der obigen Ausführungsform jede Hauptspeicher-Speicherzellenanordnung in zwei Bereiche 1101 und 1102 durch das Hauptspeicher-Zeilenauswahlsignal DXn geteilt, welches eine Adresse im Hauptspeicher darstellt, jedoch ist es nicht darauf beschränkt. Es kann zusätzlich in eine größere Anzahl von Bereichen geteilt werden. Dadurch wird es möglich, die Beseitigungsrate zu verbessern, indem es möglich gemacht wird, die Anzahl der Defekte weiter zu erhöhen, die durch Verwendung der redundanteren Speicherzellencluster beseitigt werden, die sich eine Datentransferbusleitung teilen.


Anspruch[de]
Halbleiterspeichervorrichtung, aufweisend:

einen Hauptspeicher (101), mit mindestens einer redundanten Hauptspeicher-Speicherzellenanordnung (DMAR),

einen Subspeicher (102), mit zumindest einer redundanten Subspeicher-Speicherzellenanordnung (SMAR),

eine Vielzahl von Datentransferbusleitungen (TBL) zwischen dem Hauptspeicher (101) und dem Subspeicher (102), welche so konfiguriert sind, dass Daten bidirektional transferiert werden können,

redundante Transferbusdatenleitungen (TBLR) zwischen der redundanten Hauptspeicher-Speicherzellenanordnung und der redundanten Subspeicher-Speicherzellenanordnung, welche so konfiguriert sind, dass Daten bidirektional übertragen werden können,

einer Redundanzschaltung zur Defektbeseitigung für Defekte, die sich im Hauptspeicher befinden,

mit mindestens einem Adreßersetzungs-Bestimmungselement (2001, 2002), das aus der durch eine externe Komponente bestimmten Adresse während eines Auslesens oder Schreibens die zu ersetzende Subspeicher-Adresse einer redundanten Speicherzelle (SMCR) der redundanten Subspeicher-Speicherzellenanordnung (SMAR) bestimmt, auf die von der externen Komponente zugegriffen wird,

wobei das mindestens eine Adreßersetzungs-Bestimmungselement (2001, 2002) ausgebildet ist, ein Subspeicher-Spaltenauswahlsignal (SYm), ein Bankauswahlsignal (BS), das eine, bestimmte Bank im Hauptspeicher (101) auswählt, und ein Hauptspeicher-Zeilenauswahlsignal (DXn), das bestimmte Zeilen im Hauptspeicher (101) auswählt, zu empfangen und redundante Spaltenauswahlsignale (SELR1, SELR2) zu erzeugen, die auf einen Lese/Schreibverstärker (153) und einen redundanten Lese/Schreibverstärker (153R) angewandt werden, deren komplementäre Aktivierung/Deaktivierung zu steuern.
Halbleiterspeichervorrichtung gemäß Anspruch 1, des weiteren aufweisend eine Halteschaltung, die die Hauptspeicheradresse hält und die Hauptspeicheradresse an die redundante Schaltung liefert.






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