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Dokumentenidentifikation DE102005047111B3 21.06.2007
Titel Verfahren zur Herstellung eines MIM-Kondensators
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Stich, Andreas, 82031 Grünwald, DE;
Schrenk, Michael, 86911 Dießen, DE;
Schindler, Günther, Dr., 80802 München, DE;
Engelhardt, Manfred, Dr., 83620 Feldkirchen-Westerham, DE
Vertreter Kindermann, Patentanwälte, 85598 Baldham
DE-Anmeldedatum 30.09.2005
DE-Aktenzeichen 102005047111
Veröffentlichungstag der Patenterteilung 21.06.2007
Veröffentlichungstag im Patentblatt 21.06.2007
IPC-Hauptklasse H01L 27/08(2006.01)A, F, I, 20060126, B, H, DE
IPC-Nebenklasse H01L 21/822(2006.01)A, L, I, 20060126, B, H, DE   H01L 21/768(2006.01)A, L, I, 20060126, B, H, DE   
Zusammenfassung Die vorliegende Erfindung betrifft einen MIM-Kondensator mit einer ersten Kondensatorelektrode (E1), die in der Oberfläche eines ersten Zwischendielektrikums (1) ausgebildet ist, einem auf dem ersten Zwischendielektrikum (1) ausgebildeten zweiten Zwischendielektrikum (4) mit einer Öffnung (O) zum Freilegen der ersten Kondensatorelektrode (E1), und einer ersten elektrisch leitenden Diffusions-Barrierenschicht (5), die an der Oberfläche der freigelegten ersten Kondensatorelektrode (E1) ausgebildet ist. Auf der Diffusions-Barrierenschicht (5) und an den Seitenwänden der Öffnung (O) ist ferner ein Kondensatordielektrikum (6) und darauf eine zweite Kondensatorelektrode (E2) ausgebildet. Die zweite Kondensatorelektrode (E2) besteht hierbei nur aus einer zweiten elektrisch leitenden Diffusions-Barrierenschicht (7), wodurch sich insbesondere nachfolgende Herstellungsschritte stark vereinfachen und somit die Herstellungskosten reduzieren lassen.

Beschreibung[de]

Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung eines MIM-Kondensators und insbesondere auf einen Dual-Damascene-fähiges Verfahren.

Kondensatoren werden in einer Vielzahl von Anwendungsfällen benötigt, wie beispielsweise elektronischen Filtern, A/D-Wandlern, Steuerschaltungen und insbesondere in analogen Schaltungen.

In der Halbleitertechnik, bei der eine Vielzahl von unterschiedlichen Funktionen auf einem einzigen Chip integriert ist, werden daher zunehmend sogenannte MIM-caps bzw. MIM-Kondensatoren (Metall-Isolator-Metall) eingesetzt. Ein derartiger MIM-Kondensator ist ein spezieller Typ von Kondensatoren, bei dem zwei metallische Platten parallel zur Halbleiterwafer-Oberfläche ausgebildet sind und nur von einem Kondensatordielektrikum getrennt werden.

Die Herstellung von herkömmlichen MIM-Kondensatoren ist jedoch sehr aufwändig, da zum Teil bis zu drei Lithographieschritte erforderlich sind, um diese herzustellen. Ferner weisen herkömmliche MIM-Kondensatoren oftmals einen sehr hohen Leckstrom auf sowie eine unerwünscht hohe extrinsische Defektdichte, die sich auf Grund des Einflusses der üblicherweise verwendeten Cu-Elektroden ergibt.

Aus der Druckschrift US 2004/0224474 A1 ist ein MIM-Kondensator sowie ein zugehöriges Herstellungsverfahren bekannt, bei dem in einem ersten Zwischendielektrikum eine erste Kondensatorelektrode ausgebildet ist, anschließend eine elektrisch leitende Diffusions-Barrierenschicht an der Oberfläche der Kondensatorelektrode selektiv ausgebildet wird, ferner ein zweites Zwischendielektrikum ausgebildet wird und darin eine Öffnung zum Freilegen eines Teilbereichs der Diffusions-Barrierenschicht geätzt wird. Daraufhin wird ein sogenanntes „High-k"-Kondensatordielektrikum ganzflächig abgeschieden und an deren Oberfläche zunächst eine Cu-Keimschicht und darauf ein Cu-Füllmaterial zum Auffüllen der Öffnung eingebracht. Nach einem Planarisierungsschritt wird das eingebrachte Cu mit einer weiteren Diffusions-Barrierenschicht abgeschlossen und es kann ein weiteres Zwischendielektrikum für nachfolgende Leitbahnebenen ausgebildet werden.

Obwohl man bei einem derartigen MIM-Kondensator bereits einen stark verringerten Leckstrom bei einer verringerten extrinsischen Defektdichte erhält, ist das Verfahren kostenintensiv und es ergeben sich insbesondere für nachfolgende Prozessschritte erhebliche Probleme.

Ferner ist aus der Druckschrift US 2003/0027385 A1 ein Verfahren zur Herstellung eines MIM-Kondensators für eine Damascene-Verdrahtungsstruktur bekannt, wobei auf einer Kondensatorelektrode eine elektrisch leitende Diffusions-Barrierenschicht ganzflächig abgeschieden sowie strukturiert wird, und anschließend ein Zwischendielektrikum ausgebildet und zum Freilegen eines Teils der Barrierenschicht mit einer Öffnung versehen wird, in der abschließend ein Kondensatordielektrikum und darauf eine Gegenelektrode ausgebildet wird.

Die Druckschrift US 2004/0149991 A1 offenbart ein Verfahren zur Herstellung eines MIM-Kondensators, wobei die Kondensatorelektroden aus einem elektrisch leitenden Diffusions-Barrierenmaterial bestehen. Die untere Kondensatorelektrode wird hierbei in einer Aussparung eines ersten Zwischendielektrikums ausgebildet, während das Kondensatorodielektrikum sowie die obere Kondensatorelektrode darüber und innerhalb einer Öffnung eines zweiten Zwischendielektrikums ausgebildet werden.

Der Erfindung liegt demgegenüber die Aufgabe zu Grunde ein Verfahren zur Herstellung eines MIM-Kondensators zu schaffen, bei dem bei nahezu unveränderten elektrischen Eigenschaften die Kosten weiter verringert sind.

Erfindungsgemäß wird diese Aufgabe durch die Merkmale des Patentanspruchs 1 gelöst.

Insbesondere durch die Verwendung einer zweiten Kondensatorelektrode, die ausschließlich aus einer elektrisch leitenden Diffusions-Barrierenschicht besteht, und einem Ausbilden einer weiteren Diffusions-Barrierenschicht selektiv an der Oberfläche einer ersten Kondensatorelektrode, können die Herstellungskosten weiter verringert werden, da kostengünstige Standard-Dual-Damscene-Verfahren ohne zusätzliche Prozessschritte verwendet werden können. Die elektrischen Eigenschaften, welche sich insbesondere aus einer verringerten extrinsischen Defektdichte und einem geringen Leckstrom ergeben, sind weiterhin ausreichend hoch.

Insbesondere, wenn die zweite Kondensatorelektrode eine Schichtdicke aufweist, die größer ist als eine Schichtdicke einer ersten elektrisch leitenden Diffusions-Barrierenschicht und kleiner ist als eine halbe Schichtdicke des zweiten Zwischendielektrikums, erhält man für die zweite Kondensatorelektrode eine ausreichende elektrische Leitfähigkeit.

Zur weiteren Verbesserung dieser Leitfähigkeit kann eine Vielzahl von Kontaktvias die zweite Kondensatorelektrode kontaktieren, wodurch die ohnehin vorhandene Prozessfolge für Kontaktvias zur Verbesserung einer elektrischen Leitfähigkeit des MIM-Kondensators herangezogen werden kann.

Ferner kann zwischen dem ersten Zwischendielektrikum und dem zweiten Zwischendielektrikum eine weitere elektrisch isolierende Diffusions-Barrierenschicht ausgebildet werden, wodurch sich ein nachfolgender Einsatz eines Dual-Damascene-Verfahrens stark vereinfachen lässt. Insbesondere bei Verwendung einer weiteren elektrisch isolierenden Diffusions-Barrierenschicht an der Oberfläche der zweiten Kondensatorelektrode kann ein gleichzeitiges Ausbilden von Kontaktvias für den MIM-Kondensator sowie für Leitbahnen im ersten Zwischendielektrikum mittels eines herkömmlichen Dual-Damascene-Verfahrens sehr einfach hergestellt werden.

In den weiteren Unteransprüchen sind weitere vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.

Die Erfindung wird nachstehend anhand eines Ausführungsbeispiels unter Bezugnahme auf die Zeichnung näher beschrieben.

Es zeigen:

1A bis 1G vereinfachte Schnittansichten zur Veranschaulichung von wesentlichen Verfahrensschritten zur Herstellung eines MIM-Kondensators gemäß einem Ausführungsbeispiel der Erfindung;

2 eine vereinfachte Draufsicht zur Darstellung einer Kontaktierung gemäß dem Ausführungsbeispiel von 1.

Die 1A bis 1G zeigen vereinfachte Schnittansichten zur Darstellung der wesentlichen Verfahrensschritte bei der Herstellung eines MIM-Kondensators gemäß einem Ausführungsbeispiel der vorliegenden Erfindung, wobei die dargestellten Schichtebenen sich in einer beliebigen Metallisierungsebene einer integrierten Schaltung befinden können.

Gemäß 1A wird zunächst in der planaren Oberfläche eines ersten Zwischendielektrikums 1 eine erste Kondensatorelektrode E1 ausgebildet. Das erste Zwischendielektrikum 1 kann sich hierbei unmittelbar an der Oberfläche des Halbleiterwafers befinden oder in einer darüber liegenden Leitbahnebene ausgebildet sein. Ferner können auch alternative Trägersubstrate an Stelle des Halbleiterwafers verwendet werden.

Als Material für das Zwischendielektrikum wird beispielsweise ein Low-k-Material verwendet, wobei die Dielektrizitätskonstante von SiO2 als Referenzwert betrachtet wird (k = 3,9). Materialien mit einer Dielektrizitätskonstante unterhalb von 3,9 werden daher üblicherweise als sogenannte „Low-k"-Materialien bezeichnet, während Materialien mit höheren Dielektrizitätskonstanten als sogenannte „High-k"-Materialien bezeichnet werden.

Selbstverständlich können für das Zwischendielektrikum auch herkömmliche Oxide wie Silanoxid oder TEOS verwendet werden. Die Ausbildung der ersten Kondensatorelektrode E1 und einer ebenfalls im Zwischendielektrikum befindlichen Leitbahn L kann beispielsweise mit einem Single- oder Dual-Damascene-Verfahren im ersten Zwischendielektrikum 1 ausgebildet werden, wobei eine metallische Füllschicht 2 in vorher im Zwischendielektrikum 1 ausgebildeten Gräben abgeschieden wird. Die Füllschicht 2 weist üblicherweise an den Seitenwänden und am Boden der Gräben eine (nicht dargestellte) Diffusions-Barrierenschicht auf. Üblicherweise werden für diese metallische Füllschicht 2 eine TaN/Ta-Diffusions-Barrierenschichtstruktur sowie Cu als Füllmaterial verwendet.

Ferner kann an der planarisierten Oberfläche des ersten Zwischendielektrikums bzw. der darin ausgebildeten Leitbahn L und ersten Kondensatorelektrode E1 eine optionale erste elektrisch isolierende Diffusions-Barrierenschicht 3 ausgebildet werden. Diese auch als Abdeckschicht bezeichnete Diffusions-Barrierenschicht 3 wird beispielsweise mit einem chemischen Abscheideverfahren (CVD, Chemical Vapor Deposition) abgeschieden und kann Si3N4, SiC, SiCN oder ein sogenanntes Low-k-Material aufweisen.

Gemäß 1A wird ferner entweder an der optionalen ersten elektrisch isolierenden Diffusions-Barrierenschicht 3 oder unmittelbar auf dem ersten Zwischendielektrikum 1 ein zweites Zwischendielektrikum 4 vorzugsweise ganzflächig ausgebildet. Dieses zweite Zwischendielektrikum besteht wie das erste Zwischendielektrikum vorzugsweise aus einem Low-k-Material oder einem Silanoxid oder TEOS. Eine Dicke dieses zweiten Zwischendielektrikums ist jedoch wesentlich geringer als die üblicherweise bei einem derartigen Herstellungsschritt abgeschiedenen Zwischendielektrika und ist insbesondere kleiner 2–3 F, wobei F eine minimale, mittels fotolithographischer Verfahren herstellbare Strukturbreite eines jeweiligen Herstellungsverfahrens bzw. einer jeweiligen Technologie, darstellt.

Als nächstes wird mittels eines herkömmlichen Lithographieschritts die Fläche des MIM-Kondensators bestimmt und anschließend geätzt. Genauer gesagt wird eine Öffnung O im zweiten Zwischendielektrikum 4 und der optional vorhandenen ersten elektrisch isolierenden Diffusions-Barrierenschicht 3 zum Freilegen von zumindest einem Teil der ersten Kondensatorelektrode E1 ausgebildet. Beispielsweise können hierbei Plasmaätzverfahren oder reaktives Ionenätzen (RIE, Reactive Ion Etch) durchgeführt werden. Die Fläche der Öffnung O bestimmt hierbei im Wesentlichen die Kapazität des MIM-Kondensators.

Gemäß 1B wird in einem nachfolgenden Schritt eine erste elektrisch leitende Diffusions-Barrierenschicht 5 selbstjustiert auf der ersten Kondensatorelektrode E1 ausgebildet. Genauer gesagt wird an der Oberfläche der durch die Öffnung O freigelegten ersten Kondensatorelektrode E1 eine elektrisch leitende Diffusions-Barrierenschicht 5 selektiv ausgebildet, wobei vorzugsweise ein stromloses Abscheideverfahren in einem nasschemischen Bad durchgeführt wird. Derartige Abscheideverfahren sind beispielsweise in der Druckschrift N. Petrov et al.: "Electrochemical study of the electroless deposition of Co (P) and Co (WP) Alloys", Journal of the Electrochemical Society, 149, Seiten C87 bis C194, 19. Februar 2002 beschrieben.

Mittels alternativer Verfahren können auch nachfolgende Materialien selbstjustiert und selektiv auf Kupfer aufgewachsen werden: Nickel-Wolfram-Phosphor, Nickel-Wolfram-Bor, Nickel-Wolfram-Phosphor-Bor, Nickel-Rhenium-Phosphor, Nickel-Rhenium-Bor, Nickel-Rhenium-Phosphor-Bor, Nickel-Molybdän-Phosphor, Nickel-Molybdän-Bor, Nickel-Molybdän-Phosphor-Bor, Nickel-Phosphor, Kobalt-Wolfram-Bor, Kobalt-Wolfram-Phosphor, Kobalt-Wolfram-Phosphor-Bor, Kobalt-Rhenium-Phosphor, Kobalt-Rhenium-Bor und Kobalt-Rhenium-Phosphor-Bor.

Diese elektrisch leitende Barrierenschicht 5 verhindert einerseits eine Diffusion des Metalls der Kondensatorelektrode E1 in andere Schichten und insbesondere in ein nicht dargestelltes Halbleitermaterial bzw. -substrat und sorgt darüber hinaus für ein gutes Interface zwischen der Kondensatorelektrode und dem Kondensatordielektrikum des MIM-Kondensators. Insbesondere lässt sich dadurch eine sehr homogene Dicke des Kondensatordielektrikums einstellen, da eine extrinsische Defektdichte wesentlich verringert wird. Die Dicke dieser selektiv ausgebildeten und damit selbstjustierten Diffusions-Barrierenschicht 5 beträgt ca. 10 bis 100 nm und ist von der jeweils verwendeten Technologie abhängig.

Gemäß 1C erfolgt anschließend ein ganzflächiges Ausbilden eines Kondensatordielektrikums 6 an der Oberfläche der ersten elektrisch leitenden Diffusions-Barrierenschicht 5 und des zweiten Zwischendielektrikums 4. Genauer gesagt wird mittels eines CVD- oder ALD-Verfahrens (ALD, Atomic Layer Deposition) bei einer möglichst geringen Temperatur ein sogenanntes High-k-Dielektrikum mit einer möglichst geringen Dicke von 2 bis 50 nm abgeschieden. Eine typische Dicke, die insbesondere im Bereich der Kondensatorelektrode bzw. der darauf ausgebildeten Diffusions-Barrierenschicht 5 liegt, beträgt ca. 10 nm. Dieses Kondensatordielektrikum 6 bedeckt hierbei in gleicher Weise die Seitenwände der Öffnung O sowie eine Hauptoberfläche des zweiten Zwischendielektrikums 4.

Als Materialien für das Kondensatordielektrikum 6 können beispielsweise Si3N4, Al2O3, HfO2, ZrO2 oder ONO-Schichtfolgen (Oxid-Nitrid-Oxid) konformal, d.h. mit gleicher Schichtdicke abgeschieden werden. Auf Grund der an den Seitenwänden der Öffnung O hochgezogenen Schicht für das Kondensatordielektrikum 6 ergeben sich verlängerte Leckstrompfade LS, die wiederum einen Leckstrom der MIM-Kapazität verringern. Durch die Höhe des zweiten Zwischendielektrikums 4 bzw. dessen Dicke wird die Länge des Leckstrompfades und somit auch der Leckstrom von der ersten Kondensatorelelktrode E1 bzw. der Diffusions-Barrierenschicht 5 zur zweiten Kondensatorelektrode E2 beeinflusst.

Gemäß 1D wird nachfolgend ein ganzflächiges, konformales Ausbilden einer zweiten elektrisch leitenden Diffusions-Barrierenschicht 7 an der Oberfläche des Kondensatordielektrikums 6 als zweite Kondensatorelektrode E2 durchgeführt. Diese zweite elektrisch leitende Diffusions-Barrierenschicht 7 weist hierbei eine Schichtdicke auf, die wesentlich dicker ist als die erste elektrisch leitende Diffusions-Barrierenschicht 5, wobei sie jedoch nicht größer sein sollte als die verbleibende Tiefe der Öffnung O. Vorzugsweise ist sie kleiner als eine halbe Schichtdicke des zweiten Zwischendielektrikums 4, womit anschließend noch ausreichend Platz für ein drittes Zwischendielektrikum 9 ist.

Genauer gesagt kann mittels eines CVD-, ALD- oder PVD-Verfahrens (PVD, Physical Vapor Deposition) eine mindestens 10 nm dicke elektrisch leitende zweite Diffusions-Barrierenschicht 7 ausgebildet werden, deren Dicke jedoch nicht größer ist als die Dicke des zweiten Zwischendielektrikums 4 und somit kleiner 2–3 F ist. Als Materialien für die zweite elektrisch leitende Diffusions-Barrierenschicht 7 können beispielsweise Ta, Ti, TaN und/oder TiN abgeschieden werden.

Optional kann gemäß 1D ferner eine zweite elektrisch isolierende Diffusions-Barrierenschicht 8 als Ätzstoppschicht an der Oberfläche der nur aus der zweiten elektrisch leitenden Diffusions-Barrierenschicht 7 bestehenden zweiten Kondensatorelektrode E2 ausgebildet werden, wobei vorzugsweise das gleiche Material verwendet wird wie für die erste elektrisch isolierende Diffusions-Barrierenschicht 3.

Bei Verwendung dieser vorzugsweise gleichartigen optionalen Diffusions-Barrierenschichten 3 und 8 kann insbesondere bei einer nachfolgend durchzuführenden Kontaktierung sowohl für den MIM-Kondensator als auch für die Leitbahn L ein gleiches Verfahren durchgeführt werden, wodurch sich die Herstellungskosten wiederum wesentlich verringern. Wie die erste elektrisch isolierende Diffusions-Barrierenschicht 3 besteht demzufolge auch die Schicht 8 vorzugsweise aus Si3N4, SiC, SiCN oder einem Low-k-Material.

Weiterhin wird gemäß 1D ein drittes Zwischendielektrikum 9 auf der zweiten Kondensatorelektrode E2 oder, sofern vorhanden, auf der zweiten elektrisch isolierenden Diffusions-Barrierenschicht 8 aufgebracht, wobei eine Dicke derart gewählt ist, dass die Öffnung O nunmehr vollständig aufgefüllt ist. Wiederum kann auch das dritte Zwischendielektrikum 9 aus einem Low-k-Material oder einem Oxid (Silan, TEOS) bestehen.

Gemäß 1E wird nachfolgend ein Planarisieren (zum Strukturieren von zumindest dem Kondensatordielektrikum und der zweiten Kondensatorelektrode) vorzugsweise mittels eines CMP-Verfahrens (CMP, Chemical Mechanical Polishing) durchgeführt, wobei das Planarisieren erst bei Erreichen des zweiten Zwischendielektrikums 4 angehalten wird. Es sind daher mehrere CMP-Schritte nötig, um das dritte Zwischendielektrikum 9, die zweite elektrisch isolierende Diffusions-Barrierenschicht 8, die zweite Kondensatorelektrode E2 und das Kondensatordielektrikum 6 des MIM-Kondensators zu entfernen.

Gemäß 1F wird nunmehr über den Leitbahnen L bzw. dem MIM-Kondensator ein weiteres Zwischendielektrikum 10 für die Kontaktvias oder beim Dual-Damascene-Verfahren für die Kontaktvias und weitere Leitbahnen ausgebildet. Genauer gesagt wird an der planarisierten Oberfläche gemäß 1E das weitere Zwischendielektrikum 10 abgeschieden, welches insbesondere für ein bevorzugtes Dual-Damascene-Verfahren eine Vielzahl von Dielektrikumschichten für die auszubildenden Kontaktvias und Gräben bzw. Leitbahnen aufweist.

Anschließend können mittels herkömmlicher Lithographie die Kontaktlöcher KL sowie die zugehörigen Kontaktvias zum Anschließen der Leitbahn L und der zweiten Kondensatorelektrode E2 geätzt werden.

Gemäß 1G wird vorzugsweise ein Dual-Damascene-Verfahren durchgeführt, wobei zunächst ein Graben T für jeweilige weitere Leitbahnen und anschließend ein Kontaktloch KL zum Kontaktieren der darunter liegenden Leitbahn L oder der zweiten Kondensatorelektrode E2 geätzt wird. Da die zweite Kondensatorelektrode E2 nunmehr erstmalig direkt kontaktiert werden kann und somit zusätzliche Schutzschichten fehlen können, wie sie beispielsweise für Cu erforderlich sind, ergeben sich wesentliche Kosteneinsparungen.

Insbesondere können herkömmliche Dual-Damascene-Verfahren sowohl zum Kontaktieren der Leitbahnen L als auch der zweiten Kondensatorelektroden E2 durchgeführt werden. Bei Verwendung der optionalen elektrisch isolierenden Diffusions-Barrierenschichten 3 und 8, welche vorzugsweise gleiche Materialien aufweisen, kann das Herstellungsverfahren darüber hinaus weiter vereinfacht werden, da nunmehr für beide Kontaktstellen auch gleiche Ätzverfahren verwendet werden können.

Da gemäß der vorliegenden Erfindung die zweite Kondensatorelektrode E2 nunmehr ausschließlich aus einer elektrisch leitenden Diffusions-Barrierenschicht mit höherer Schichtdicke besteht, ergibt sich im Gegensatz zu MIM-Kondensatoren, welche beispielsweise Cu als Kondensatorelektroden verwenden, ein höherer Innenwiderstand.

2 zeigt eine vereinfachte Draufsicht zur Darstellung einer Kontaktierung gemäß dem Ausführungsbeispiel von 1, wobei gleiche Bezugszeichen gleiche oder entsprechende Elemente bezeichnen wie in 1, weshalb auf eine wiederholte Beschreibung nachfolgend verzichtet wird.

Gemäß 2 kann ein erhöhter Innenwiderstand für die zweite Kondensatorelektrode E2 durch eine veränderte Kontaktierung zumindest teilweise ausgeglichen werden, wobei im Bereich der zweiten Kondensatorelektrode E2 eine Vielzahl von Kontaktvias K zum Kontaktieren der zweiten Kondensatorelektrode E2 in dem weiteren Zwischendielektrikum 10 ausgebildet sind. Zur weiteren Reduzierung der Herstellungskosten sind diese Kontaktvias K identisch mit den Kontaktvias K für die Leitbahnen L, weshalb eine Erhöhung der Anzahl von Kontaktvias K direkt proportional zu einer Erhöhung der Kontaktfläche für die zweite Kondensatorelektrode E2 ist und damit den Innenwiderstand der zweiten Kondensatorelektrode E2 verbessert.

Auf diese Weise erhält man einen MIM-Kondensator sowie ein zugehöriges Herstellungsverfahren mit stark verringerten Herstellungskosten, wobei nahezu unveränderte elektrische Eigenschaften (Leckstrom, extr. Defektdichte) vorliegen.


Anspruch[de]
Verfahren zur Herstellung eines MIM-Kondensators mit den Schritten:

a) Ausbilden einer ersten Kondensatorelektrode (2, E1) in der planaren Oberfläche eines ersten Zwischendielektrikums (1),

b) Ausbilden eines zweiten Zwischendielektrikums (4) auf dem ersten Zwischendielektrikum (1) und der ersten Kondensatorelektrode (2, E1);

c) Ausbilden einer Öffnung (O) im zweiten Zwischendielektrikum (4) zum Freilegen von zumindest einem Teil der ersten Kondensatorelektrode (2, E1);

d) Ausbilden einer ersten elektrisch leitenden Diffusions-Barrierenschicht (5) zum Verhindern einer Metall-Diffusion selektiv an der Oberfläche der freigelegten ersten Kondensatorelektrode (2, E1);

e) Ganzflächiges Ausbilden eines Kondensatordielektrikums (6) an der Oberfläche der ersten elektrisch leitenden Diffusions-Barrierenschicht (5) und des zweiten Zwischendielektrikums (4);

f) ganzflächiges Ausbilden einer zweiten elektrisch leitenden Diffusions-Barrierenschicht (7) an der Oberfläche des Kondensatordielektrikums (6) als zweite Kondensatorelektrode (E2);

g) ganzflächiges Ausbilden eines dritten Zwischendielektrikums (9) auf der zweiten Kondensatorelektrode (7, E2); und

h) Durchführen einer Planarisierung bis zum zweiten Zwischendielektrikum (4).
Verfahren nach Patentanspruch 1,

dadurch gekennzeichnet, dass

vor Schritt b) eine erste elektrisch isolierende Diffusions-Barrierenschicht (3) an der Oberfläche des ersten Zwischendielektrikums (1) und der ersten Kondensatorelektrode (2, E1) ausgebildet wird; und

in Schritt c) die Öffnung (O) ferner in dieser isolierenden Diffusions-Barrierenschicht (3) ausgebildet wird.
Verfahren nach Patentanspruch 1 oder 2, dadurch gekennzeichnet, dass in Schritt d) ein stromloses Abscheideverfahren in einem nass-chemischem Bad durchgeführt wird. Verfahren nach einem der Patentansprüche 1 bis 3, dadurch gekennzeichnet, dass in Schritt e) als Kondensatordielektrikum (6) ein High-k-Dielektrikum mit einer Dicke von 2 bis 50 nm abgeschieden wird. Verfahren nach einem der Patentansprüche 1 bis 4, dadurch gekennzeichnet, dass in Schritt f) die zweite Kondensatorelektrode (E2) mit einer Schichtdicke ausgebildet wird, die größer ist als die Schichtdicke der ersten Diffusions-Barrierenschicht (5) und kleiner ist als eine halbe Schichtdicke des zweiten Zwischendielektrikums (4). Verfahren nach einem der Patentansprüche 1 bis 5, dadurch gekennzeichnet, dass in Schritt f) Ta, Ti, TaN und/oder TiN abgeschieden wird. Verfahren nach einem der Patentansprüche 1 bis 6, dadurch gekennzeichnet, dass vor Schritt g) eine zweite elektrisch isolierende Diffusions-Barrierenschicht (8) an der Oberfläche der zweiten Kondensatorelektrode (7, E2) ausgebildet wird. Verfahren nach einem der Patentansprüche 1 bis 7, dadurch gekennzeichnet, dass in Schritt h) ein CMP-Verfahren durchgeführt wird. Verfahren nach einem der Patentansprüche 1 bis 8, gekennzeichnet durch den weiteren Schritt i) Ausbilden eines weiteren Zwischendielektrikums (10) für ein Dual-Damascene-Verfahren an der planarisierten Oberfläche. Verfahren nach Patentanspruch 9, gekennzeichnet durch den weiteren Schritt j) Ausbilden einer Vielzahl von Kontaktvias (K) in dem weiteren Zwischendielektrikum (10) zum Kontaktieren der zweiten Kondensatorelektrode (E2). Verfahren nach Patentanspruch 10, dadurch gekennzeichnet, dass ferner eine Leitbahn (L) in der planarisierten Oberfläche des ersten Zwischendielektrikums (1) ausgebildet ist; und in Schritt j) gleichzeitig Kontaktvias (K) zum Kontaktieren der Leitbahn (L) ausgebildet werden.






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