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Dokumentenidentifikation DE102006041946A1 12.07.2007
Titel Adressenkonverter und Halbleiterspeicherbauelement
Anmelder Samsung Electronics Co., Ltd., Suwon, Kyonggi, KR
Erfinder Choo, Chul-Hwan, Paju, Kyonggi, KR;
Song, Ho-Sung, Seoul, KR
Vertreter Patentanwälte Ruff, Wilhelm, Beier, Dauster & Partner, 70174 Stuttgart
DE-Anmeldedatum 29.08.2006
DE-Aktenzeichen 102006041946
Offenlegungstag 12.07.2007
Veröffentlichungstag im Patentblatt 12.07.2007
IPC-Hauptklasse G11C 8/00(2006.01)A, F, I, 20060829, B, H, DE
IPC-Nebenklasse G11C 11/408(2006.01)A, L, I, 20060829, B, H, DE   G11C 16/08(2006.01)A, L, I, 20060829, B, H, DE   
Zusammenfassung Die Erfindung bezieht sich auf einen Adressenkonverter für ein Halbleiterbauelement mit einer Taktsignalgeneratorstufe (110), die wenigstens ein Taktsignal (CLK_sig) erzeugt, wenn eine Versorgungsspannung angelegt ist, und einem Steuersignalsetzmittel (140) zum Setzen eines Steuersignals (CON1) während eines Modussetzvorgangs und auf ein Halbleiterspeicherbauelement mit einem Adressenkonverter.
Erfindungsgemäß sind eine Polaritätsauswahlsignalgeneratorstufe (120), die wenigstens ein Polaritätsauswahlsignal (PS) in Reaktion auf das wenigstens eine Taktsignal und das Steuersignal erzeugt, und eine Adressenkonvertierstufe (130, 230) vorhanden, die wenigstens ein Bit einer von einem externen Teil angelegten Adresse (ADD) konvertiert, um eine konvertierte Adresse (TADD) in Reaktion auf das wenigstens eine Polaritätsauswahlsignal auszugeben.
Verwendung z. B. für Halbleiterspeicherbauelemente vom DRAM-Typ.

Beschreibung[de]

Die Erfindung betrifft einen Adressenkonverter und ein Halbleiterspeicherbauelement mit einem solchen Adressenkonverter.

Ein Halbleiterbauelement und speziell ein Halbleiterspeicherbauelement benötigt eine Adresse, um Daten lesen und schreiben zu können. Die Adresse wird verwendet, um eine bestimmte Speicherzelle in einem Speicherzellenfeld eines Halbleiterspeicherbauelements zu benennen, so dass Daten eingegeben oder ausgegeben werden können. Die Adresse wird durch ein externes Steuerbauelement zugeordnet und umfasst eine Kombination aus einer Zeilenadresse zur Auswahl einer Zeile des Speicherzellenfelds und einer Spaltenadresse zur Auswahl einer Spalte des Speicherzellenfelds.

1 zeigt ein typisches herkömmliches Halbleiterspeicherbauelement. Im Falle eines synchronen Speicherbauelements, wie einem synchronen dynamischen Speicher mit direktem Zugriff (SDRAM), empfängt das Halbleiterspeicherbauelement ein Taktsignal CLK von einem externen Teil und verwendet es als Referenz für seinen Betrieb.

Ein Adressenregister 24 empfängt eine Adresse ADD und das Taktsignal CLK von dem externen Teil, klassifiziert die Adresse ADD in eine Zeilenadresse RA und eine Spaltenadresse CA, synchronisiert diese mit dem Taktsignal CLK und gibt sie an einen Zeilendecoder 22 bzw. einen Spaltendecoder 23 aus.

Ein Befehlsdecoder 25 empfängt einen Befehl com und gibt ein Zeilenadressenabtastsignal RAS und ein CAS-vor-RAS-Signal CBR für einen aktiven Betrieb des Zeilendecoders 22 aus. Der Befehlsdecoder 25 gibt außerdem ein Spaltenadressenabtastsignal CAS an den Spaltendeco- der 23 für einen Lese- oder Schreibvorgang und ein Schreibfreigabesig- nal WE an einen Dateneingabe-/Datenausgabeteil 26 zur Steuerung ei- ner Dateneingabe bzw. Datenausgabe aus.

Der Zeilendecoder 22 empfängt das Signal RAS vom Befehlsdecoder 25 und führt einen aktiven Vorgang zum Empfangen der Zeilenadresse RA vom Adressenregister 24 aus, um dadurch eine bestimmte Wortleitung aus einer Mehrzahl von Wortleitungen im Speicherzellenfeld 21 zu benennen. Der Zeilendecoder 22 empfängt das Signal CBR vom Befehlsdecoder 25, damit das Speicherzellenfeld 21 einen Auffrischungsvorgang ausführt.

Der Spaltendecoder 23 wird vom Signal CAS gesteuert, das während des Lese- oder Schreibvorgangs vom Befehlsdecoder 25 angelegt wird, und empfängt die Spaltenadresse CA vom Adressenregister 24, um eine bestimmte Bitleitung aus einer Mehrzahl von Bitleitungen des Speicherzellenfelds 21 zu benennen.

Das Speicherzellenfeld 21 umfasst die Mehrzahl von Wortleitungen, die in einer Querrichtung angeordnet sind, die Mehrzahl von Bitleitungen, die in einer vertikalen Richtung angeordnet sind, und Speicherzellen, die an Kreuzungspunkten zwischen den Wortleitungen und Bitleitungen angeordnet sind. Weiter umfasst das Speicherzellenfeld 21 eine Mehrzahl von Abtastverstärkern zum Detektieren und Verstärken von Daten.

Im Speicherzellenfeld 21 gibt der jeweilige Abtastverstärker entsprechend einem vom Befehlsdecoder 25 angelegten Lese- oder Schreibbefehl Daten DQi einer ausgewählten Speicherzelle an den externen Teil aus oder verstärkt und speichert vom externen Teil in das Speicherzellenfeld eingegebene Daten DQi, wenn die am Kreuzungspunkt zwischen einer vom Zeilendecoder 22 ausgewählten Wortleitung und einer vom Spaltendecoder 23 ausgewählten Bitleitung angeordnete Speicherzelle ausgewählt ist.

Der Dateneingabe-/Datenausgabeteil 26 empfängt das Schreibfreigabesignal WE vom Befehlsdecoder 25, um Daten von der am Kreuzungspunkt zwischen der vom Zeilendecoder 22 bestimmten Wortleitung und der vom Spaltendecoder 23 bestimmten Bitleitung angeordneten Speicherzelle zu empfangen oder an die Speicherzelle auszugeben.

Ein Modussetzteil 27 empfängt ein Modussetzsignal MRS vom Befehlsdecoder 25, wenn ein nicht dargestelltes Leistungsstabilisierungssignal nach dem Anlegen von elektrischer Energie an das Halbleiterspeicherbauelement erzeugt wird. Der Modussetzteil 27 kombiniert ein in Form der Adresse ADD vom externen Teil angelegtes Setzsignal, um eine Voreineinstellung des Halbleiterspeicherbauelements in Reaktion auf das Modussetzsignal MRS zu speichern. Das bedeutet, dass der Modussetzteil 27 ein Setzsignal über einen Anschluss empfängt, an dem die Adresse ADD eingegeben wird, und die Voreinstellung des Halbleiterspeicherbauelements ausführt, wenn die elektrische Energie an das Halbleiterspeicherbauelement angelegt wird.

Das Halbleiterbauelement mit der oben beschriebenen Speicherstruktur wird von einer zugeordneten Anfangsadresse in der Adressenreihenfolge aktiviert und führt dann den Lese- oder Schreibvorgang aus, wenn die elektrische Energie angelegt wird, verliert aber seine ganzen Informationen, wenn keine elektrische Energie anliegt. Wenn die elektrische Energie wieder angelegt wird, so dass ein Vorgang zum Speichern von Daten ausgeführt wird, werden die Lese- oder Schreibvorgänge in der gleichen Adressenreihenfolge wie im vorherigen Prozess wiederholt. Daher nimmt die Benutzungshäufigkeit von bestimmten Speicherzellen zu und so werden die Speicherzellen mit der hohen Benutzungshäufig- keit über die Zeit stark belastet. Durch den Effekt heißer Ladungsträger, der in einem Hyperfeinvorgang auftreten kann, kann die Belastung der Speicherzelle noch stärker werden, wodurch die Lebensdauer und Zu- verlässigkeit des Halbleiterspeicherbauelements negativ beeinflusst werden kann.

Das gleiche Phänomen tritt in einem Flashspeicher auf, der ein nichtflüchtiger Speicher ist, aber die Eigenschaft zum Speichern von Informationen besitzt, auch wenn keine elektrische Energie angelegt ist, und daher diese Eigenschaft verwendet, Adresseninformationen der in einem vorherigen Prozess verwendeten Speicherzellen zu speichern. Wenn die elektrische Energie wieder angelegt wird, werden Adressen der verwendeten Speicherzellen, die in einem bestimmten Bereich gespeichert sind, gelesen, und ein Schreibvorgang wird von einer nicht verwendeten Adresse zugewiesen.

Gemäß der Offenlegungsfrist JP 2003-249087 A wird in einem Rechnersystem mit einer Zentralprozessoreinheit, einem Speicherbauelement und einer Adressenkonvertierschaltung beim Rücksetzen unter Verwendung einer Mehrzahl von bestimmten Bits einer Startadresse als Maske, die von einer zentralen Prozessoreinheit ausgegeben werden, die Start- adresse konvertiert. Speziell werden dabei ROM- und RAM-Adressen konvertiert und eine diskrete Konvertierungsschaltung ist außerhalb des Speicherbauelements angeordnet. Weiter umfasst das dortige nicht- flüchtige Speicherbauelement eine Rücksetzadressensetzschaltung, um eine bestimmte wählbare Adresse als Anfangsstartadresse zu benen- nen, wenn die elektrische Energie angelegt wird oder ein Rücksetzvor- gang ausgeführt wurde. Dabei wird die Eigenschaft des nichtflüchtigen Speicherbauelements verwendet, eine Adressensetzschaltung zurück- zusetzen, um eine bestimmte Adresse zu benennen, was in flüchtigen Speicherbauelementen nicht verwendet werden kann.

Im oben beschriebenen herkömmlichen Halbleiterbauelement erhöht sich die Benutzungshäufigkeit der bestimmten Speicherzelle, da die An- fangsadresse auf die gleiche Weise festgelegt wird, und die Speicherzelle mit der hohen Benutzungshäufigkeit wird stark beansprucht, was in der kürzeren Lebensdauer und der niedrigeren Zuverlässigkeit des Halbleiterbauelements resultiert. Um die oben genannten Unzulänglichkeiten zu beseitigen, wird das diskrete Adressenkonvertierelement außerhalb des Halbleiterspeicherbauelements angeordnet oder das nichtflüchtige Speicherbauelement wird verwendet, um die Anfangsadresse zu konvertieren, was aber nicht in flüchtigen Speicherbauelementen möglich ist.

Es ist Aufgabe der Erfindung, einen Adressenkonverter und ein Halbleiterspeicherbauelement mit einem Adressenkonverter anzugeben, welche die oben genannten Unzulänglichkeiten des Standes der Technik wenigstens teilweise beseitigen.

Die Erfindung löst diese Aufgabe durch einen Adressenkonverter mit den Merkmalen des Patentanspruchs 1 und durch ein Halbleiterspeicherbauelement mit den Merkmalen des Patentanspruchs 9.

Vorteilhafte Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.

Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt. Es zeigen:

1 ein Blockdiagramm eines herkömmlichen Halbleiterspeicherbauelements,

2 ein Blockdiagramm eines ersten erfindungsgemäßen Adressenkonverters für ein Halbleiterbauelement,

3 ein Blockdiagramm des Adressenkonverters gemäß 2, für den Fall, dass eine 1-Bit-Adresse konvertiert wird,

4 ein Blockdiagramm eines modifizierten Adressenkonverter, gemäß 3, bei dem ein Testpfad für einen Speicherzellentest hinzugefügt ist,

5 ein Blockdiagramm eines zweiten erfindungsgemäßen Adressenkonverters für ein Halbleiterbauelement,

6 ein Blockdiagramm des Adressenkonverters gemäß 6 für den Fall, dass eine 1-Bit-Adresse konvertiert wird,

7 ein Blockdiagramm eines ersten erfindungsgemäßen Halbleiterspeicherbauelements mit einem Adressenkonverter,

8 ein Blockdiagramm eines zweiten erfindungsgemäßen Halbleiterspeicherbauelements mit einem Adressenkonverter und

9 ein Blockdiagramm eines dritten erfindungsgemäßen Halbleiterspeicherbauelements mit einem Adressenkonverter.

In den Zeichnungen bezeichnen gleiche Bezugszeichen Elemente bzw. Komponenten, welche gleiche bzw. analoge Funktionen ausführen. 2 zeigt ein erstes erfindungsgemäßes Ausführungsbeispiels eines Adressenkonverters für ein Halbleiterbauelement. 3 zeigt den Adressenkonverter gemäß 2, wobei eine 1-Bit-Adresse konvertiert wird.

Unter Bezugnahme auf die 2 und 3 umfasst eine Taktgeneratorstufe 110 des Adressenkonverters wenigstens einen Ringoszillator 111, um Taktsignale CLK_sig mit verschiedenen Zyklen bzw. Periodendauern zu erzeugen, wenn elektrische Energie an das Halbleiterbauelement angelegt ist. Der Ringoszillator 111 ist ein typischer Ringoszillator, wie er in einem Halbleiterspeicherbauelement, wie einem DRAM, eingesetzt wird und dessen Periodendauerveränderung im Wesentlichen von einer Versorgungsspannung und von der Temperatur abhängig ist. Das bedeutet, dass die Periodendauer bei einer hohen Spannung oder einer tiefen Temperatur kurz ist und bei einer niedrigen Spannung oder einer hohen Temperatur lang ist. Es sind mehrere Techniken zur Reduzierung der Periodendauervariation des Ringoszillators 111 bekannt, es wird vorliegend aber ein Ringoszillator mit hoher Periodendauerveränderung verwendet, da die Erfindung diesen Effekt ausnutzt.

Ein Modussetzteil 140 gibt in Reaktion auf ein von einem externen Teil eingegebenes Modussetzsignal MRS ein Steuersignal CON1 aus. Das Modussetzsignal MRS ist ein Signal, das vom externen Teil zum anfänglichen Einstellen des Halbleiterbauelements angelegt wird und das gesetzt wird, wenn die elektrische Energie angelegt wird, und gehalten wird, während die elektrische Energie angelegt ist.

Eine Polaritätsauswahlsignalgeneratorstufe 120 umfasst wenigstens ein D-Flip-Flop 121 und erzeugt in Reaktion auf das vom Ringoszillator 111 des Taktsignalgeneratorteils 110 erzeugte Taktsignal CLK_sig und das vom Modussetzteil 140 angelegte Steuersignal CON1 ein zufälliges Polaritätsauswahlsignal PS. In diesem Zusammenhang bedeutet „zufällig", dass das ausgegebene Polaritätsauswahlsignal PS nicht konstant ist, da aufgrund der starken Periodendauerveränderungen von jedem Ringoszillator 111 das an die Polaritätsauswahlsignalgeneratorstufe 120 angelegte Taktsignal CLK_sig nicht konstant ist, wenn das Steuersignal CON1 angelegt wird.

Eine Adressenkonvertierstufe 130 umfasst wenigstens eine XOR-Schaltung 131 und führt eine XOR-Verknüpfung mit dem Polaritätsauswahlsignal PS und einem Adressenbit An der vom externen Teil angelegten Adressen ADD aus, um ein konvertierte Adresse TADD auszugeben. Ein konvertiertes Adressenbit TAn weist eine entgegengesetzte Polarität zum Adressenbit An auf, wenn das Polaritätsauswahlsignal PS einen hohen Pegel hat, und die gleiche Polarität auf, wenn das Polaritätsauswahlsignal PS einen niedrigen Pegel aufweist.

Im oben beschriebenen Adressenkonverter des Halbleiterbauelements wird das Steuersignal CON1 einmal erzeugt, wenn die elektrische Energie angelegt wird, und dann gehalten, so dass die vom externen Teil angelegte Adresse ADD kontinuierlich konvertiert wird, während die elektrische Energie angelegt ist.

Das bedeutet, dass der Adressenkonverter des Halbleiterbauelements gemäß den 2 und 3 die vom externen Teil eingegebene Adresse in Einheiten von einem Bit zufällig konvertiert, während die elektrische Energie angelegt ist, und dadurch die konvertierte Adresse erzeugt. Dies kann auf ein Bit oder auf alle Bits der Adresse angewendet werden, da die vom externen Teil angelegte Adresse bitweise konvertiert werden kann.

Der konvertierende Adressenkonverter bildet die Adressen jedoch intern zufällig ab, und so kann der externe Teil während eines Tests keine Informationen über eine defekte Speicherzelle erhalten. Ein Adressenkonverter für ein Halbleiterbauelement zur Kompensation dieser Problematik ist in 4 dargestellt.

4 zeigt einen modifizierten Adressenkonverter gemäß 3, wobei ein Testpfad für einen Speicherzellentest hinzugefügt ist. In 4 entsprechen der Ringoszillator 111, das D-Flip-Flop 121 und die erste XOR-Schaltung 131 den in 3 dargestellten Komponenten.

Ein erstes Übertragungsgatter 162 leitet das konvertierte Adressenbit TAn nicht weiter, wenn es in einem Testmodus ist, und es leitet das konvertierte Adressenbit TAn weiter, wenn es nicht im Testmodus ist. Dies erfolgt in Reaktion auf ein Steuersignal CON2, das vom Modussetzteil 140 gemäß 2 zusätzlich ausgegeben wird, um anzuzeigen, ob ein Testmodus vorliegt oder nicht.

Ein zweites Übertragungsgatter 163 empfängt das Polaritätsauswahlsignal PS des D-Flip-Flops 121 und leitet es in Reaktion auf das Steuersignal CON2 weiter, wenn der Testmodus vorliegt, und nicht weiter, wenn der Testmodus nicht vorliegt.

Eine zweite XOR-Schaltung 161 empfängt das konvertierte Adressenbit TAn von der ersten XOR-Schaltung 131 und empfängt das Polaritätsauswahlsignal PS vom zweiten Übertragungsgatter 163, wenn der Testmodus vorliegt, und führt mit diesen eine XOR-Verknüpfung aus, um das Adressenbit An zu erzeugen.

In 4 sind die beiden Steuersignals CON1 und CON2 verschiedene Signale, es kann aber auch ein von einem Modussetzteil geliefertes Steuersignal CON anstelle der beiden Steuersignale CON1 und CON2. verwendet werden.

Der modifizierte Adressenkonverter des Halbleiterbauelements gemäß 4 gibt die Adresse ADD während des Testmodus aus, wie sie ist, ohne sie zu konvertieren, und daher kann ein externes Testgerät Informationen über eine defekte Speicherzelle gewinnen.

5 zeigt ein zweites erfindungsgemäßes Ausführungsbeispiel eines Adressenkonverters für ein Halbleiterbauelement, und 6 zeigt diesen Adressenkonverter in einer Realisierung für, den Fall, dass eine 1-Bit-Adresse konvertiert wird. In den 5 und 6 entsprechen eine Polaritätsauswahlsignalgeneratorstufe 220, eine Adressenkonvertierstufe 230 und eine Modussetzstufe 240 aus 5 den gleichnamigen Komponenten aus 2 und ein D-Flip-Flop 221 und eine erste XOR-Schaltung 231 aus 6 entsprechen den gleichnamigen Komponenten aus 3.

Die Taktsignalgeneratorstufe 110 aus 2 umfasst wenigstens einen Ringoszillator 111, während die Taktsignalgeneratorstufe 210 aus 5 einen Ringoszillator 211 umfasst. Hierbei weist der Ringoszillator 211 die Eigenschaft auf, dass seine Periodendauerveränderung stark von einer Versorgungsspannung und einer Umgebungstemperatur abhängig sind, wie unter Bezugnahme auf 4 beschrieben ist.

Eine Verzögerungsstufe 250 umfasst wenigstens einen Puffer 251 und verzögert das vom Ringoszillator 211 des Taktsignalgeneratorteils 210 erzeugte Taktsignal CLK_sig während verschiedener Zeitperioden, um ein verzögertes Taktsignal DCLK_sig zu erzeugen.

Das bedeutet, dass der Adressenkonverter gemäß den 5 und 6 einen Ringoszillator 211 und wenigstens einen Puffer 251 umfasst und die vom externen Teil angelegte Adresse ADD konvertiert, um die konvertierte Adresse TADD auszugeben.

Für den in 4 dargestellten Testmodus kann der Testpfad zusätzlich konfiguriert werden, seine Funktionsweise ist jedoch die gleiche wie die in 4 dargestellte und daher wird seine Beschreibung nicht wiederholt.

Tabelle 1 zeigt eine beispielhafte Adressenkonvertierung, die durch den Adressenkonverter des Halbleiterbauelements ausgeführt wird, an den eine 4-Bit-Adresse ADD angelegt wird. Wie aus Tabelle 1 ersichtlich ist, können als Bits A3, A2, A1 und A0 der Adresse ADD alle Werte „0000", „0001 ", ... bis „1111" angelegt werden.

In Tabelle 1 korrespondiert die erste konvertierte Adresse TADD1 mit dem Fall, dass das Steuersignal CON1 angelegt wird, wenn das Taktsignal CLK_sig, das mit einem dritten Bit korrespondiert, mit einem hohen Pegel angelegt wird, und das Steuersignal CON1 angelegt wird, wenn das Taktsignal CLK_sig, das mit dem ersten, zweiten und dritten Bit korrespondiert, einen niedrigen Pegel aufweist. Daher wird das dritte Bit TA2 der Adresse ADD vor der Ausgabe invertiert und das erste Bit (TAO), das zweite Bit (TA1) und das vierte Bit (TA3) werden wie sie sind ausgegeben.

Tabelle 1

Das bedeutet, dass die konvertierte Adresse TADD1 so ausgegeben wird, dass die interne Adresse auf den Wert „0100" konvertiert wird, wenn die Adresse ADD mit dem Wert „0000" angelegt wird. Hingegen wird die interne Adresse auf den Wert „0101" konvertiert, wenn die Adresse ADD mit dem Wert „0001" angelegt wird, und die interne Adresse wird auf den Wert „1011" konvertiert, wenn die Adresse ADD mit dem Wert „1111" angelegt wird.

Wenn ein bestimmtes Bit der Adresse ADD konvertiert wird, um die konvertierte Adresse TADD, wie in Tabelle 1 dargestellt ist, auszugeben, wird die konvertierte Adresse TADD von einer zufälligen Adresse des Speichers und nicht sequentiell fortgesetzt, auch wenn die Adresse ADD sequentiell von einer ersten Adresse des Speichers fortgesetzt wird.

In Tabelle 1 korrespondiert die zweite konvertierte Adresse TADD2 mit dem Fall, dass das Steuersignal CON1 angelegt wird, wenn das Taktsignal CLK_sig, das mit allen Bits korrespondiert, mit einem hohen Pegel angelegt wird. Alle Bits TA3, TA2, TA1 und TA0 werden vor der Ausgabe invertiert. Entsprechend wird, wenn die vom externen Teil angelegte Adresse sequentiell von der ersten Adresse des Speichers fortgesetzt wird, wie in Tabelle 1 dargestellt ist, die zweite konvertierte Adresse in umgekehrter Reihenfolge von der letzten Adresse des Speichers fortgesetzt.

Das bedeutet, dass die konvertierte Adresse TADD2 so ausgegeben wird, dass die interne Adresse auf den Wert „1111" konvertiert wird, wenn die Adresse ADD mit dem Wert „0000" angelegt wird, während die interne Adresse auf den Wert „1110" konvertiert wird, wenn die Adresse ADD mit dem Wert „0001" angelegt wird, und die interne Adresse auf den Wert „0000" konvertiert wird, wenn die Adresse ADD mit dem Wert „1111" angelegt wird.

7 zeigt ein Halbleiterspeicherbauelement mit einem Adressenkoverter entsprechend einem ersten erfindungsgemäßen Ausführungsbeispiel. Eine Polaritätsauswahlstufe 341 korrespondiert mit der Kombination des Polaritätsauswahlsignalgeneratorteils 120 und des Taktsignalgeneratorteils 110 aus 2 oder mit der Kombination des Polaritätsauswahlsignalgeneratorteils 220, des Verzögerungsteils 250 und des Taktsignalgeneratorteils 210 aus 5, erzeugt wenigstens ein Taktsignal, wenn elektrische Energie angelegt wird, und erzeugt in Reaktion auf das wenigstens eine Taktsignal und das vom Modussetzteil 370 angelegte Steuersignal CON1 wenigstens ein Polaritätsauswahlsignal PS.

Eine Adressenkonvertierstufe 342 weist zusätzlich zur Funktion des Adressenregisters 24 aus 1 die Funktion zum Konvertieren der vom externen Teil eingegebenen Adresse ADD auf, um eine konvertierte Zeilenadresse TRA und eine konvertierte Spaltenadresse TCA auszugeben. Der Adressenkonvertierteil 342 weist wenigstens eine XOR-Schaltung auf, wie in den 3 und 6 dargestellt ist. In Reaktion auf wenigstens ein Polaritätsauswahlsignal PS, das vom Polaritätsauswahlteil 341 angelegt wird, konvertiert der Adressenkonvertierteil 342 während des Lese- oder Schreibvorgangs wenigstens ein Bit der Zeilenadresse der Adresse ADD, die vom externen Teil angelegt wird, um die konvertierte Zeilenadresse TRA während eines aktiven Betriebs auszugeben, und konvertiert wenigstens ein Bit der Spaltenadresse der Adresse ADD, um die konvertierte Spaltenadresse TCA auszugeben. Im Falle eines synchronen Speicherbauelements wird das vom externen Teil ausgegebene Taktsignal CLK empfangen, und die konvertierte Zeilenadresse TRA und die konvertierte Spaltenadresse TCA werden synchronisiert mit dem Taktsignal ausgegeben.

Zusätzlich umfasst der Adressenkonvertierteil 342 das erste und zweite Übertragungsgatter und die zweite XOR-Schaltung, wie in 4 gezeigt, und der Testpfad kann hinzugefügt werden, so dass der Speicherzellentest in Reaktion auf das vom Modussetzteil 370 ausgegebene Steuersignal CON2, das anzeigt, ob ein Testmodus vorliegt oder nicht, ausgeführt werden kann.

Das erste Übertragungsgatter überträgt in Reaktion auf das Steuersignal CON2, das vom Modussetzteil 370 ausgegeben wird, das konvertierte Adressenbit TAn nicht, wenn es im Testmodus ist, und überträgt das konvertierte Adressenbit TAn, wenn es nicht im Testmodus ist.

Das zweite Übertragungsgatter empfängt das Polaritätsauswahlsignal PS vom Polaritätsauswahlteil 341 und überträgt es in Reaktion auf das vom Modussetzteil 370 angelegte Steuersignal CON2, wenn es im Testmodus ist, und überträgt es nicht, wenn es nicht im Testmodus ist.

Die zweite XOR-Schaltung empfängt das konvertierte Adressenbit von der ersten XOR-Schaltung und empfängt das Polaritätsauswahlsignal vom zweiten Übertragungsgatter, wenn es im Testmodus ist, und führt mit diesen eine XOR-Verknüpfung aus, um das Adressenbit zu erzeugen.

Wie in 4 sind die beiden Steuersignale CON1 und CON2 verschiedene Signale, aber es kann auch ein einziges vom Modussetzteil 370 geliefertes Steuersignal CON für die beiden Steuersignale CON1 und CON2 verwendet werden.

Ein Zeilendecoder 320 wird durch das Signal CBR und das Signal RAS gesteuert und empfängt die vom Adressenkonvertierteil 342 konvertierte Zeilenadresse TRA, um ein bestimmte Zeile des Speicherzellenfelds 310 festzulegen.

Ein Spaltendecoder 330 empfängt die vom Adressenkonvertierteil 342 konvertierte Spaltenadresse TCA, um eine bestimmte Spalte des korrespondierenden Speicherzellenfelds 310 festzulegen.

Das Speicherzellenfeld 310 umfasst eine Mehrzahl von Wortleitungen, die in einer Querrichtung angeordnet sind, eine Mehrzahl von Bitleitungen, die in einer vertikalen Richtung angeordnet sind, und Speicherzellen, die an Kreuzungspunkten zwischen den Wortleitungen und den Bitleitungen angeordnet sind. Weiter umfasst das Speicherzellenfeld 310 eine Mehrzahl von Abtastverstärkern zum Detektieren und Verstärken von Daten.

Im Speicherzellenfeld 310 gibt der Abtastverstärker entsprechend einem von einem Befehlsdecoder angelegten Lese- oder Schreibbefehl Daten DQi einer ausgewählten Speicherzelle an den externen Teil aus oder verstärkt und speichert vom externen Teil in das Speicherzellenfeld eingegebene Daten DQi, wenn die am Kreuzungspunkt zwischen einer von Zeilendecoder 320 ausgewählten Wortleitung und einer vom Spaltendecoder 330 ausgewählten Bitleitung angeordnete Speicherzelle ausgewählt ist.

Der Befehlsdecoder 350 analysiert einen Befehl com, der vom externen Teil angelegt wird, und gibt das Modussetzsignal MRS zum anfänglichen Setzen des Halbleiterspeicherbauelements an den Modussetzteil 370 aus, und gibt das Zeilenadressenabtastsignal RAS und das Signal CBR für den aktiven Betrieb des Zeilendecoders 320 aus. Der Befehlsdecoder 350 gibt das Spaltenadressenabtastsignal CAS an den Spaltendecoder 330 für einen Lese- oder Schreibvorgang aus. Der Befehlsdecoder 350 gibt das Schreibfreigabesignal WE an einen Dateneingabe/Datenausgabeteil 360 zur Steuerung einer Dateneingabe bzw. Datenausgabe aus.

Eine Modussetzstufe 370 empfängt ein Modussetzsignal MRS vom Befehlsdecoder 350, wenn ein nicht dargestelltes Leistungsstabilisierungssignal nach dem Anlegen von elektrischer Energie an das Halbleiterspeicherbauelement erzeugt wird. Der Modussetzteil 370 kombiniert Setzsignale, die in der Form der Adresse ADD vom externen Teil angelegt werden, um eine Voreinstellung des Halbleiterspeicherbauelements in Reaktion auf das Modussetzsignal MRS zu speichern. Das Modussetzsignal MRS wird ein Mal erzeugt, wenn die elektrische Energie angelegt wird, und der Setzzustand wird kontinuierlich gehalten, während die elektrische Energie gehalten wird. Der Modussetzteil 370 gibt in Reaktion auf das Modussetzsignal MRS das Steuersignal CON1 an den Polaritätsauswahlteil 341 aus, um das Polaritätsauswahlsignal PS zu erzeugen und das Steuersignal CON2 an den Adressenkonvertierteil 342 auszugeben, um den Testvorgang auszuführen.

Der Dateneingabe-/Datenausgabeteil 360 gibt Daten DQi von der Speicherzelle mit der Adresse ADD aus, die vom Zeilendecoder 320 und vom Spaltendecoder 320 bestimmt wird, oder speichert Daten DQi, die vom externen Teil angelegt werden, in der ausgewählten Speicherzelle entsprechend dem vom Befehlsdecoder 350 ausgegebenen Schreibfrei- gabesignal WE.

Das Halbleiterspeicherbauelement gemäß 7 konvertiert wenigstens ein Bit der vom externen Teil angelegten Adresse ADD, um eine Spei- cherzelle des Speicherzellenfelds 310 zufällig zu ändern, die vom Zei- lendecoder 320 und vom Spaltendecoder 330 bestimmt wird.

Das an den Polaritätsauswahlteil 341 angelegte Steuersignal CON1 und das an den Adressenkonvertierteil 342 angelegte Steuersignal CON2 werden einmal angelegt und dann kontinuierlich gehalten, und so kon- vertiert der Adressenkonvertierteil 342 kontinuierlich die vom externen Teil angelegten Adressen und gibt die konvertierten Adressen aus.

8 zeigt ein Halbleiterspeicherbauelement mit einem Adressenkon- verter entsprechend einem zweiten erfindungsgemäßen Ausführungsbeispiel. Das Halbleiterspeicherbauelement gemäß 8 weist eine Speicherzellenfeldbankstruktur auf und umfasst eine Mehrzahl von Zei- lendecodern 420, eine Mehrzahl von Spaltendecodern 420 und eine Mehrzahl von Speicherzellenfeldbänken 410.

Wie im Beispiel von 7 erzeugt eine Polaritätsauswahlstufe 441 we- nigstens ein Taktsignal, wenn die elektrische Energie angelegt wird, und erzeugt in Reaktion auf das wenigstens eine Taktsignal und das vom Modussetzteil 470 angelegte Steuersignal CON1 wenigstens ein Polaritätsauswahlsignal PS.

Eine Adressenkonvertierstufe 442 konvertiert in Reaktion auf das wenigstens eine vom Polaritätsauswahlteil 441 angelegte Polaritätsauswahlsignal PS während eines aktiven Betriebs wenigstens ein Bit der Bankadresse und der Zeilenadresse der Adresse, die vom externen Teil angelegt wird, um eine konvertierte Bankadresse TBA bzw. eine konvertierte Zeilenadresse TRA zu erzeugen und an eine Bankauswahlstufe 480 bzw. eine Zeilenauswahlstufe 420 auszugeben, und konvertiert während des Lese- oder Schreibvorgangs wenigstens ein Bit der Spaltenadresse der vom externen Teil angelegten Adresse ADD, um die konvertierte Spaltenadresse TCA auszugeben.

Zusätzlich umfasst der Adressenkonvertierteil 442 das erste und zweite Übertragungsgatter und die zweite XOR-Schaltung, und der Testpfad kann hinzugefügt werden, so dass der Speicherzellentest in Reaktion auf das vom Modussetzteil 470 ausgegebene Steuersignal CON2, das anzeigt, ob ein Testmodus vorliegt oder nicht, ausgeführt werden kann.

Der Bankauswahlteil 480 empfängt die konvertierte Bankadresse TBA, die vom Adressenkonvertierteil 442 angelegt wird, und wählt einen der Mehrzahl von Zeilendecodern 420 aus und aktiviert ihn, um eine derMehrzahl von Speicherfeldbänken 410 auszuwählen.

Einer der Zeilendecoder 420 wird durch den Bankauswahlteil 480 ausgewählt und der ausgewählte Zeilendecoder 420 empfängt die vom Adressenkonvertierteil 442 konvertierte Zeilenadresse TRA, um eine bestimmte Zeile einer korrespondierenden Speicherzellenfeldbank der Speicherzellenfeldbänke festzulegen.

Ein Spaltendecoder 430 empfängt die vom Adressenkonvertierteil 442 konvertierte Spaltenadresse TCA, um eine bestimmte Spalte der korrespondierenden Speicherzellenfeldbank 410 festzulegen.

Jede der Speicherzellenfeldbänke 410 umfasst Speicherzellenfelder und jedes Speicherzellenfeld umfasst eine Mehrzahl von Wortleitungen, die in einer Querrichtung angeordnet sind, eine Mehrzahl von Bitleitungen, die in einer vertikalen Richtung angeordnet sind, und Speicherzellen, die an Kreuzungspunkten zwischen den Wortleitungen und den Bitleitungen angeordnet sind. Weiter umfasst jedes Speicherzellenfeld eine Mehrzahl von Abtastverstärkern zum Detektieren und Verstärken von Daten.

Im Speicherzellenfeld von jeder der Speicherzellenfeldbänke 410 gibt der Abtastverstärker gemäß einem von einem Befehlsdecoder 450 angelegten Lese- oder Schreibbefehl Daten DQi einer ausgewählten Speicherzelle an den externen Teil aus oder verstärkt und speichert vom externen Teil in das Speicherzellenfeld eingegebene Daten DQi, wenn eine der Speicherzellenfeldbänke durch den Bankauswahlteil 480 ausgewählt ist und eine am Kreuzungspunkt zwischen einer vom Zeilendecoder 420 ausgewählten Wortleitung und einer vom Spaltendecoder 430 ausgewählten Bitleitung angeordnete Speicherzelle ausgewählt ist.

Eine Modussetzstufe 470 empfängt ein Modussetzsignal MRS vom Befehlsdecoder 450, wenn ein nicht dargestelltes Leistungsstabilisierungssignal nach dem Anlegen von elektrischer Energie an das Halbleiterspeicherbauelement erzeugt wird. Der Modussetzteil 470 kombiniert in der Form der Adresse ADD vom externen Teil angelegte Setzsignale, um eine Voreinstellung des Halbleiterspeicherbauelements in Reaktion auf das Modussetzsignal MRS zu speichern. Der Modussetzteil 470 gibt in Reaktion auf das Modussetzsignal MRS das Steuersignal CON1 an den Polaritätsauswahlteil 441 aus, um das Polaritätsauswahlsignal PS zu erzeugen, und das Steuersignal CON2 an den Adressenkonvertierteil 442 aus, um den Testvorgang auszuführen.

Der Befehlsdecoder 450 analysiert, wie in 7, einen Befehl com, der vom externen Teil angelegt wird, und gibt das Modussetzsignal MRS zum anfänglichen Setzen des Halbleiterspeicherbauelements an den Modussetzteil 470 aus, und gibt das Zeilenadressenabtastsignal RAS und das Signal CBR für den aktiven Betrieb des Zeilendecoders 420 aus. Der Befehlsdecoder 450 gibt das Spaltenadressenabtastsignal CAS an den Spaltendecoder 430 für einen Lese- oder Schreibvorgang aus. Der Befehlsdecoder 450 gibt das Schreibfreigabesignal WE an einen Dateneingabe-/Datenausgabeteil 460 zur Steuerung einer Dateneingabe bzw. Datenausgabe aus.

Die Dateneingabe-/Datenausgabestufe 460 gibt, wie in 7, Daten DQi von der Speicherzelle mit der Adresse ADD aus, die vom Zeilendecoder 420 und vom Spaltendecoder 430 bestimmt wird, oder speichert Daten DQi, die vom externen Teil angelegt werden, in der ausgewählten Speicherzelle, entsprechend dem vom Befehlsdecoder 450 ausgegebenen Schreibfreigabesignal WE.

9 zeigt ein Halbleiterspeicherbauelement mit einem Adressenkonverter entsprechend einem dritten erfindungsgemäßen Ausführungsbeispiel. Das Halbleiterspeicherbauelement gemäß 9 weist eine Speicherzellenfeldbankstruktur auf und unterstützt eine Latenzfunktion und eine Bündellese- oder Bündelschreibfunktion.

Die Latenzfunktion bezieht sich auf eine Funktion eines synchronen Halbleiterspeicherbauelements, in der ein externer Befehl angelegt wird, um im Voraus einen Zeitpunkt zu bestimmen, an dem das Halbleiterspeicherbauelement Daten ausgibt.

Die Bündelfunktion bezieht sich auf eine Funktion, die sequentiell eine vorbestimmte Anzahl von Adressen ADD erzeugt, um eine Speicherzelle festzulegen und um Daten aus- oder einzugeben, auch wenn die Adresse ADD nicht zusätzlich vom externen Teil angelegt wird.

Eine Polaritätsauswahlstufe 541 erzeugt wenigstens ein Taktsignal, wenn die elektrische Energie angelegt wird, und erzeugt in Reaktion auf das wenigstens eine Taktsignal und das vom Modussetzteil 570 angelegte Steuersignal CON1 wenigstens ein Polaritätsauswahlsignal PS.

Eine Adressenkonvertierstufe 542 konvertiert während eines aktiven Betriebs wenigstens ein Bit der Bankadresse und der Zeilenadresse der Adresse ADD, die vom externen Teil angelegt wird, um eine konvertierte Bankadresse TBA oder eine konvertierte Zeilenadresse TRA zu erzeugen und an einen Bankauswahlteil 580 bzw. einen Zeilenauswahlteil 520 auszugeben, und konvertiert während des Lese- oder Schreibvorgangs wenigstens ein Bit der Spaltenadresse der vom externen Teil angelegten Adresse ADD, um in Reaktion auf das wenigstens eine vom Polaritätsauswahlteil 541 angelegte Polaritätsauswahlsignal PS die konvertierte Spaltenadresse TCA auszugeben. Zusätzlich gibt der Adressenkonvertierteil 542 eine konvertierte Spaltenadresse, die durch Konvertieren wenigstens eines Bits der Spaltenadresse der vom externen Teil angelegten Adresse ADD erzeugt wird, an einen Latenz- und Bündelsteuerteil 590 für die Bündelfunktion aus, und empfängt und konvertiert eine vom Latenz- und Bündelsteuerteil 590 erzeugte Spaltenadresse CA und gibt die konvertierte Spaltenadresse TCA an den Spaltendecoder aus.

Zusätzlich umfasst der Adressenkonvertierteil 542 das erste und zweite Übertragungsgatter und die zweite XOR-Schaltung, und der Testpfad kann hinzugefügt werden, so dass der Speicherzellentest in Reaktion auf das vom Modussetzteil 570 ausgegebene Steuersignal CON2, das anzeigt, ob ein Testmodus vorliegt oder nicht, ausgeführt werden kann.

Der Bankauswahlteil 580 empfängt die konvertierte Bankadresse TBA, die vom Adressenkonvertierteil 542 angelegt wird, und wählt einen der Zeilendecoder 520 aus und aktiviert ihn, um eine der Speicherfeldbänke 510 auszuwählen.

Einer der Mehrzahl von Zeilendecodern 520 wird durch den Bankauswahlteil 580 ausgewählt und der ausgewählte Zeilendecoder 520 empfängt die vom Adressenkonvertierteil 542 konvertierte Zeilenadresse TRA, um eine bestimmte Zeile der korrespondierenden Speicherzellenfeldbank unter der Mehrzahl von Speicherzellenfeldbänken 510 festzulegen.

Ein Spaltendecoder 530 empfängt die vom Adressenkonvertierteil 542 konvertierte Spaltenadresse TCA, um eine bestimmte Spalte der korrespondierenden Speicherzellenfeldbank 510 zu benennen.

Jede der Speicherzellenfeldbänke 510 umfasst Speicherzellenfelder und jedes Speicherzellenfeld umfasst eine Mehrzahl von Wortleitungen, die in einer Querrichtung angeordnet sind, eine Mehrzahl von Bitleitungen, die in einer vertikalen Richtung angeordnet sind, und Speicherzellen, die an Kreuzungspunkten zwischen den Wortleitungen und den Bitleitungen angeordnet sind. Weiter umfasst jedes Speicherzellenfeld eine Mehrzahl von Abtastverstärkern zum Detektieren und Verstärken von Daten.

Im Speicherzellenfeld von jedem der Mehrzahl von Speicherzellenfeldbänken 510 gibt der Abtastverstärker gemäß einem von einem Befehlsdecoder 550 angelegten Lese- oder Schreibbefehl Daten DQi einer ausgewählten Speicherzelle an den externen Teil aus oder verstärkt und speichert vom externen Teil in das Speicherzellenfeld eingegebene Daten DQi, wenn eine der Speicherzellenfeldbänke durch den Bankauswahlteil 580 ausgewählt ist und die am Kreuzungspunkt zwischen einer vom Zeilendecoder 520 ausgewählten Wortleitung und einer vom Spaltendecoder 530 ausgewählten Bitleitung angeordnete Speicherzelle ausgewählt ist.

Eine Modussetzstufe 570 empfängt ein Modussetzsignal MRS vom Befehlsdecoder 550, wenn ein nicht dargestelltes Leistungsstabilisierungssignal nach dem Anlegen von elektrischer Energie an das Halbleiterspeicherbauelement erzeugt wird. Der Modussetzteil 570 kombiniert in der Form der Adresse ADD vom externen Teil angelegte Setzsignale, um eine Voreinstellung des Halbleiterspeicherbauelements in Reaktion auf das Modussetzsignal MRS zu speichern. Der Modussetzteil 570 gibt in Reaktion auf das Modussetzsignal MRS das Steuersignal CON1 an den Polaritätsauswahlteil 541 aus, um das Polaritätsauswahlsignal PS zu erzeugen, und das Steuersignal CON2 an den Adressenkonvertierteil 542 aus, um den Testvorgang auszuführen. Zudem gibt der Modussetzteil 570 eine Latenzeinstellung und eine Bündellängeneinstellung unter den gespeicherten Voreinstellungen zum Setzen des Latenz- und Bündelsteuerteils 590 aus.

Der Befehlsdecoder 550 analysiert einen Befehl com, der vom externen Teil angelegt wird, und gibt das Modussetzsignal MRS zum anfänglichen Setzen des Halbleiterspeicherbauelements an den Modussetzteil 570 aus, und gibt das Zeilenadressenabtastsignal RAS und das Signal CBR für den aktiven Betrieb des Zeilendecoders 520 aus. Der Befehlsdecoder 550 gibt das Spaltenadressenabtastsignal CAS an den Spaltendecoder 530 für einen Lese- oder Schreibvorgang aus. Der Befehlsdecoder 550 gibt das Schreibfreigabesignal WE an einen Dateneingabe/Datenausgabeteil 560 zur Steuerung einer Dateneingabe bzw. Datenausgabe aus.

Der Latenz- und Bündelsteuerteil 590 aus 9 empfängt die Latenzeinstellung vom Modussetzteil 570, um eine Zeitspanne zu steuern, in welcher die Dateneingabe-/Datenausgabestufe 560 Daten DQi ausgibt, empfängt die Bündellängeneinstellung zum Festlegen der Anzahl von zu erzeugenden Adressen vom Modussetzteil 570 und empfängt die kon- vertierte Spaltenadresse TCA, die vom Adressenkonvertierteil 542 er- zeugt wird, konvertiert die Spaltenadresse der vom externen Teil angelegten Adresse ADD und erzeugt die Spaltenadresse CA basierend auf der konvertierten Spaltenadresse TCA sequentiell und gibt diese an den Adressenkonvertierteil 542 aus.

Da der Latenz- und Bündelsteuerteil 590 die Spaltenadresse CA sequentiell erzeugt, wenn eine bestimmte Zeile der korrespondierenden Speicherzellenfeldbank 510 von der erzeugten Spaltenadresse CA festgelegt ist, kann ein Fehler in der konvertierten Spaltenadresse TCA auftreten, die vom externen Teil angelegt und konvertiert wird. Daher wird die vom Latenz- und Bündelsteuerteil 590 erzeugte Spaltenadresse CA wie die vom externen Teil angelegte Adresse ADD ebenfalls an den Adressenkonvertierteil 542 ausgegeben und dann konvertiert, wodurch der Fehler im Voraus verhindert wird, der intern auftreten kann.

Der Dateneingabe-/Datenausgabeteil 560 gibt Daten DQi von der Speicherzelle mit der Adresse ADD aus, die vom Zeilendecoder 520 und vom Spaltendecoder 530 bestimmt wird, oder speichert Daten DQi, die vom externen Teil angelegt werden, in der ausgewählten Speicherzelle, entsprechend dem vom Befehlsdecoder 550 ausgegebenen Schreibfreigabesignal WE. Der Dateneingabe-/Datenausgabeteil 560 kann jedoch Daten DQi an den externen Teil zu Zeitpunkten ausgeben, die vom Latenz- und Bündelsteuerteil 590 festgelegt werden.

In den oben beschriebenen Ausführungsbeispielen ist ausgeführt, dass das Halbleiterspeicherbauelement mit der Speicherzellenbankstruktur gemäß den 8 und 9 die Latenzfunktion und die Bündellese- oder Bündelschreibfunktion aufweist. Das Halbleiterspeicherbauelement gemäß 7, das keine Speicherzellenfeldbankstruktur aufweist, kann in der gleichen Weise die Latenzfunktion und die Bündellese- oder Bündelschreibfunktion aufweisen.

Bei den Halbleiterspeicherbauelementen gemäß den 7 bis 9 wird das Adressenregister des herkömmlichen Halbleiterspeicherbauele- ments durch den Adressenkonvertierteil 342, 442 bzw. 542 des Polari- tätsauswahlteils 341, 441 oder 541 ersetzt, das Adressenregister kann jedoch zusätzlich angeordnet werden.

Eine einzige Adressenkonvertierstufe 342, 442 oder 542 wird in den ge- zeigten Beispielen zum Konvertieren der Adresse verwendet, alternativ können aber diskrete Adressenkonvertierstufen für die Bankadresse, die Zeilenadresse und die Spaltenadresse angeordnet werden, und die Ad- resse kann in einer diskreten Biteinheit konvertiert werden.

Die beiden Steuersignale CON1 und CON2 werden von den Modussetzteilen 370, 470 oder 570 ausgegeben und das Modussetzteil des typischen Halbleiterspeicherbauelements kann ein Signal zur Festlegung des Testmodus oder des normalen Modus unter Verwendung von nur einem Steuersignal CON benutzen.

In den oben beschriebenen Ausführungsformen wird der Adressenkonverter für ein Halbleiterbauelement gemäß der Erfindung unter Fokussierung auf ein Halbleiterspeicherbauelement beschrieben, er kann jedoch auch für andere Halbleiterbauelemente verwendet werden.

Wie oben ausgeführt ist, werden erfindungsgemäße Adressenkonverter für ein Halbleiterbauelement, wie ein Halbleiterspeicherbauelement, so gesetzt, dass sie die Adresse verschieden konvertieren, sobald elektrische Energie angelegt wird, und so die Adresse zufällig abbilden, um unterschiedliche Adressen festzulegen, sobald elektrische Energie angelegt wird, auch wenn die Eingabe an die gleiche Adresse angelegt wird, wodurch die Belastung, die sich ansonsten auf eine die bestimmte Speicherzelle konzentriert, verteilt wird, was zu einer langen Lebensdauer und zu einer hohen Zuverlässigkeit des Halbleiterspeicherbauelements führt. Da die defekte Speicherzelle im Testmodus überprüft werden kann, kann ein effektiver Test ausgeführt werden. Zudem kann die Er- findung in flüchtigen Speicherbauelementen sowie in nichtflüchtigen Speicherbauelementen verwendet werden.


Anspruch[de]
Adressenkonverter für ein Halbleiterbauelement, mit

– einer Taktsignalgeneratorstufe (110, 210), die wenigstens ein Taktsignal (CLK_sig) erzeugt, wenn eine Versorgungsspannung angelegt ist, und

– einem Steuersignalsetzmittel (140, 240) zum Setzen eines Steuersignals (CON1) während eines Modussetzvorgangs,

gekennzeichnet durch

– eine Polaritätsauswahlsignalgeneratorstufe (120), die wenigstens ein Polaritätsauswahlsignal (PS) in Reaktion auf das wenigstens eine Taktsignal (CLK_sig) und das Steuersignal (CON1) erzeugt, und

– eine Adressenkonvertierstufe (130, 230), die wenigstens ein Bit einer von einem externen Teil angelegten Adresse (ADD) konvertiert, um eine konvertierte Adresse (TADD) in Reaktion auf das wenigstens eine Polaritätsauswahlsignal (PS) auszugeben.
Adressenkonverter nach Anspruch 1, gekennzeichnet durch eine Verzögerungsstufe (250), die das von der Taktsignalgeneratorstufe (210) erzeugte Taktsignal (CLK_sig) verzögert, um wenigstens ein verzögertes Taktsignal (DCLK_sig) auszugeben, wobei die Polaritätsauswahlsignalgeneratorstufe (220) das wenigstens eine Polaritätsauswahlsignal (PS) in Reaktion auf das verzögerte Taktsignal (DCLK_sig) und das Steuersignal (CON1) erzeugt. Adressenkonverter nach Anspruch 2, dadurch gekennzeichnet, dass die Verzögerungsstufe (250) einen Puffer (251) oder mehrere, verschiedene Verzögerungszeiten aufweisende Puffer umfasst. Adressenkonverter nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Taktsignalgeneratorstufe (110, 210) wenigstens einen Ringoszillator (111, 211) umfasst, der eine hohe Periodendauervariation des Taktsignals (CLK_sig) in Abhängigkeit von der Versorgungsspannung und einer Umgebungstemperatur aufweist. Adressenkonverter nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Polaritätsauswahlsignalgeneratorstufe (120) wenigstens ein D-Flip-Flop (121, 221) aufweist. Adressenkonverter nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Adressenkonvertierstufe (130, 230) wenigstens eine XOR-Schaltung (131, 231) aufweist. Adressenkonverter nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass das Steuersignalsetzmittel (140, 240) während des Modussetzvorgangs zusätzlich ein Teststeuersignal (CON2) setzt. Adressenkonverter nach Anspruch 7, dadurch gekennzeichnet, dass die Adressenkonvertierstufe (130, 230) folgende Komponenten umfasst:

– ein erstes Übertragungsgatter (162) zum Übertragen der konvertierten Adresse (TADD) in Reaktion auf das Teststeuersignal (CON2),

– ein zweites Übertragungsgatter (163) zum Übertragen eines Polaritätsauswahlsignals (PS) in Reaktion auf das Teststeuersignal (CON2) und

– eine XOR-Schaltung (161), welche die konvertierte Adresse (TADD) und das vom zweiten Übertragungsgatter (163) übertragene Polaritätsauswahlsignal (PS) empfängt und eine XOR-Verknüpfung ausführt, um die gleiche Adresse wie die vom ex- ternen Teil angelegte Adresse (ADD) auszugeben.
Halbleiterspeicherbauelement mit

– einem Speicherzellenfeld (310, 410, 510), das eine Mehrzahl von Speicherzellen umfasst, die zwischen je einer von mehreren Wortleitungen und je einer von mehreren Bitleitungen angeordnet sind,

– einem Zeilendecoder (320, 420, 520) zum Zugreifen auf die Mehrzahl von Wortleitungen in Reaktion auf eine Zeilenadresse,

– einem Spaltendecoder (330, 430, 530) zum Zugreifen auf die Mehrzahl von Bitleitungen in Reaktion auf eine Spaltenadresse,

– einer Modussetzstufe (370, 470, 570) zum Setzen eines Steuersignals (CON1) während eines Modussetzvorgangs,

– einem Befehlsdecoder (350, 450, 550) zum Analysieren eines von einem externen Teil angelegten Befehls (com) und zum Anweisen eines aktiven Betriebs oder eines Lese- oder Schreibvorgangs und

– einer Dateneingabe-/Datenausgabestufe (360, 460, 560) zum Empfangen/Ausgeben von Daten von bzw. zu einer vom Zeilendecoder und Spaltendecoder bestimmten Speicherzelle,

gekennzeichnet durch

– eine Polaritätsauswahlstufe (341, 441, 541), die wenigstens ein Taktsignal (CLK_sig) erzeugt, wenn eine Versorgungsspannung angelegt ist, und wenigstens ein Polaritätsauswahlsignal (PS) in Reaktion auf das wenigstens eine Taktsignal (CLK_sig) und das Steuersignal (CON1) erzeugt, und

– eine Adressenkonvertierstufe (342, 442, 542), die wenigstens ein Bit einer Speicherbankadresse oder einer Zeilenadresse von einer Adresse (ADD) konvertiert, die von einem externen Teil während des aktiven Betriebs eingegeben wird, und wenigstens ein Bit einer Spaltenadresse von der Adresse (ADD) konvertiert, die vom externen Teil während des Lese- oder Schreibvorgangs eingegeben wird, und dadurch eine konvertierte Adresse (TADD) in Reaktion auf das wenigstens eine Polaritätsauswahlsignal (PS) ausgibt.
Halbleiterspeicherbauelement nach Anspruch 9, dadurch gekennzeichnet, dass

– das Speicherzellenfeld eine Mehrzahl von Speicherzellenbänken (410, 510) umfasst,

– eine Bankauswahlstufe (480, 580) zum Zugreifen auf die Speicherzellenfeldbänke (410, 510) in Reaktion auf eine Bankadresse vorgesehen ist,

– sich die von der Dateneingabe-/Datenausgabestufe (460, 560) empfangenen bzw. ausgegebenen Daten auf eine auch von der Bankauswahlstufe bestimmte Speicherzelle beziehen und

– die Adressenkonvertierstufe (442, 542) wenigstens ein Bit einer Bankadresse und der Zeilenadresse von der Adresse (ADD) konvertiert, die vom externen Teil eingegeben wird, um während des aktiven Betriebs eine konvertierte Bankadresse oder eine konvertierte Zeilenadresse zu erzeugen.
Halbleiterspeicherbauelement nach Anspruch 9 oder 10, dadurch gekennzeichnet, dass die Polaritätsauswahlstufe (341, 441, 541) folgende Komponenten umfasst:

– eine Taktsignalgeneratorstufe (110, 210), die das wenigstens eine Taktsignal (CLK_sig) erzeugt, wenn eine Versorgungsspannung angelegt ist, und

– eine Polaritätsauswahlsignalgeneratorstufe (120), die das wenigstens eine Polaritätsauswahlsignal (PS) in Reaktion auf das wenigstens eine Taktsignal (CLK_sig) und das Steuersignal (CON1) erzeugt.
Halbleiterspeicherbauelement nach Anspruch 11, dadurch gekenn- zeichnet, dass die Polaritätsauswahlstufe (441, 541) eine Verzöge- rungsstufe (250) umfasst, die das von der Taktsignalgeneratorstufe (210) erzeugte Taktsignal (CLK_sig) verzögert, um wenigstens ein verzögertes Taktsignal (DCLK_sig) auszugeben, wobei die Polari- tätsauswahlsignalgeneratorstufe (220) das wenigstens eine Polari- tätsauswahlsignal (PS) in Reaktion auf das verzögerte Taktsignal (DCLK_sig) und das Steuersignal (CON1) erzeugt. Halbleiterspeicherbauelement nach Anspruch 12, dadurch gekennzeichnet, dass die Verzögerungsstufe (250) einen Puffer (251) oder mehrere verschiedene Verzögerungszeiten aufweisende Puffer umfasst. Halbleiterspeicherbauelement nach einem der Ansprüche 11 bis 13, dadurch gekennzeichnet, dass die Taktsignalgeneratorstufe (110, 210) wenigstens einen Ringoszillator (111, 211) umfasst, der eine hohe Periodendauervariation des Taktsignals (CLK_sig) in Abhängigkeit von der Versorgungsspannung und einer Umgebungstemperatur aufweist. Halbleiterspeicherbauelement nach einem der Ansprüche 9 bis 14, dadurch gekennzeichnet, dass die Adressenkonvertierstufe (130, 230) wenigstens eine XOR-Schaltung (131, 231) aufweist. Halbleiterspeicherbauelement nach einem der Ansprüche 9 bis 15, dadurch gekennzeichnet, dass die Modussetzstufe (140, 240) während des Modussetzvorgangs zusätzlich ein Teststeuersignal (CON2) setzt. Halbleiterspeicherbauelement nach Anspruch 16, dadurch gekenn- zeichnet, dass die Adressenkonvertierstufe (130, 230) folgende Komponenten umfasst:

– ein erstes Übertragungsgatter (162) zum Übertragen der konvertierten Adresse (TADD) in Reaktion auf das Teststeuersignal (CON2),

– ein zweites Übertragungsgatter (163) zum Übertragen eines Po- laritätsauswahlsignals (PS) in Reaktion auf das Teststeuersignal (CON2) und

– eine XOR-Schaltung (161), welche die konvertierte Adresse (TADD) und das vom zweiten Übertragungsgatter (163) übertra- gene Polaritätsauswahlsignal (PS) empfängt und eine XOR- Verknüpfung ausführt, um die gleiche Adresse wie die vom ex- ternen Teil angelegte Adresse (ADD) auszugeben.
Halbleiterspeicherbauelement nach einem der Ansprüche 9 bis 17, gekennzeichnet durch eine Bündelsteuerstufe (590) zum Erzeugen einer sequentiellen Spaltenadresse und zum Ausgeben der se- quentiellen Spaltenadresse an die Adressenkonvertierstufe (542) in Reaktion auf die von der Adressenkonvertierstufe (542) während eines Bündelvorgangs zum Lesen oder Schreiben von Daten einer sequentiellen Adresse angelegte Spaltenadresse.






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