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Dokumentenidentifikation DE10260334B4 12.07.2007
Titel Fin-Feldeffektransitor-Speicherzelle, Fin-Feldeffekttransistor-Speicherzellen-Anordnung und Verfahren zum Herstellen einer Fin-Feldeffektransistor-Speicherzelle
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Specht, Michael, Dr., 80799 München, DE;
Hofmann, Franz, Dr., 80995 München, DE;
Kretz, Johannes, Dr., 80538 München, DE;
Dreeskornfeld, Lars, 85579 Neubiberg, DE;
Hartwich, Jessica, Dr., 85579 Neubiberg, DE
Vertreter Viering, Jentschura & Partner, 81675 München
DE-Anmeldedatum 20.12.2002
DE-Aktenzeichen 10260334
Offenlegungstag 15.07.2004
Veröffentlichungstag der Patenterteilung 12.07.2007
Veröffentlichungstag im Patentblatt 12.07.2007
IPC-Hauptklasse G11C 11/21(2006.01)A, F, I, 20051017, B, H, DE
IPC-Nebenklasse G11C 11/34(2006.01)A, L, I, 20051017, B, H, DE   H01L 27/108(2006.01)A, L, I, 20051017, B, H, DE   

Beschreibung[de]

Die Erfindung betrifft eine Fin-Feldeffekttransistor-Speicherzelle, eine Fin-Feldeffekttransistor-Speicherzellen-Anordnung und ein Verfahren zum Herstellen einer Fin-Feldeffekttransistor-Speicherzelle.

Angesichts der schnellen Entwicklung in der Computertechnologie besteht Bedarf an hochdichten, leistungsarmen und nichtflüchtigen Speichern, insbesondere für mobile Anwendungen im Bereich der Datenspeicherung.

Aus dem Stand der Technik ist ein Floating-Gate-Speicher bekannt, bei dem oberhalb einer Gate-isolierenden Schicht eines in einem Substrat integrierten Feldeffekttransistors ein elektrisch leitfähiger Floating-Gate-Bereich angeordnet ist, in welchen mittels Fowler-Nordheim-Tunnelns elektrische Ladungsträger dauerhaft eingebracht werden können. Aufgrund des Feldeffekts ist der Wert der Schwellenspannung eines solchen Transistors davon abhängig, ob in dem Floating-Gate Ladungsträger gespeichert sind oder nicht. Somit ist in dem Vorhandensein bzw. Nichtvorhandensein elektrischer Ladungsträger in der Floating-Gate-Schicht eine Speicherinformation kodierbar.

Allerdings ist zum Einbringen von elektrischen Ladungsträgern in ein Floating-Gate eine hohe Spannung von typischerweise 15V bis 20V erforderlich. Dies kann zu einer Schädigung empfindlicher integrierter Bauelemente führen und ist zudem für energiesparende (z.B. Low-Power-Anwendungen) oder mobile Anwendungen (z.B. Mobilfunktelefone, Personal Digital Assistant, PDA) unattraktiv. Ferner liegen die Schreibzeiten bei Fowler-Nordheim Tunneln typischerweise im Bereich von Millisekunden und sind somit zu lang, um den Anforderungen moderner Speicher gerecht zu werden.

Bei einem NROM-Speicher ("nitrided read only memory") wird eine Siliziumnitrid-Trappingschicht als Gate-isolierende Schicht eines Feldeffekttransistors verwendet, wobei mittels Channel Hot Electron Injection Ladungsträger dauerhaft in die Siliziumnitrid-Schicht als Ladungsspeicherschicht eingebracht werden können. Typische Programmierspannungen liegen in diesem Fall bei ungefähr 9V, und es sind Schreibzeiten von 150ns an einer Einzelzelle erreicht.

Aus [1] ist eine NROM-Speicherzelle bekannt, bei der in einem Transistor zwei Bit Speicherinformation gespeichert werden können.

Eine NROM-Speicherzelle weist jedoch den Nachteil einer hohen Leistungsaufnahme auf. Ferner ist die Skalierbarkeit von NROM-Speicherzellen aufgrund von Kurzkanaleffekten, wie dem "punch through" Effekt, die insbesondere bei einer Kanallänge von typischerweise unter 200nm auftritt, schlecht. Darüber hinaus ist bei einer geringen Weite von Transistoren von NROM-Speicherzellen der Lesestrom sehr klein. Auch dies steht einer fortgesetzten Skalierung entgegen.

Aus [2] ist eine MONOS-Speicherzelle bekannt, bei der ein Steuer-Gate separat von einer Wortleitung vorgesehen ist. Das Speichern von Information erfolgt gemäß [2] mittels sourceseitigen Injizierens von Ladungsträgern in eine ONO-Ladungsspeicherschicht (Siliziumoxid-Siliziumnitrid-Siliziumoxid). Hierdurch ist die Leistungsaufnahme gegenüber einer herkömmlichen NROM-Speicherzelle erniedrigt.

Jedoch weist auch die aus [2] bekannte Speicherzelle das Problem einer schlechten Skalierbarkeit und eines geringen Lesestroms insbesondere bei einer kleinen Transistorweite auf.

Zusammenfassend weist eine Floating-Gate-Speicherzelle den Nachteil einer hohen Spannung und eines nicht ausreichend schnellen seriellen Zugriffs auf die einzelne Speicherzelle auf. Eine Splitgate-Zelle hat den Nachteil einer schlechten Skalierbarkeit und einer mäßigen Speicherdichte pro Bit. Nachteile der aus [2] bekannten, auf source-seitigem Injizieren von Ladungsträgern basierenden Speicherzelle ist die schlechte Skalierbarkeit unterhalb von 200nm Kanallänge und ein geringer Lesestrom bei einer kleinen Transistorweite.

Ferner ist aus [3] eine Fin-Feldeffekttransistor-Speicherzelle bekannt, wobei ein Floating Gate-Bereich aus Silizium als Ladungsspeicherschicht auf der oberen Oberfläche der Finne ausgebildet ist. Die Seitenflächen der Finne sind nicht von dem Floating-Gate-Bereich bedeckt.

Der Erfindung liegt insbesondere das Problem zugrunde, eine Speicherzelle, eine Speicherzellen-Anordnung und ein Verfahren zum Herstellen einer Speicherzelle anzugeben, bei denen eine leistungsarme Programmierung, eine hohe Speicherdichte und eine gute Skalierbarkeit realisiert sind.

Das Problem wird durch eine Fin-Feldeffekttransistor-Speicherzelle, durch eine Fin-Feldeffekttransistor-Speicherzellen-Anordnung und durch ein Verfahren zum Herstellen einer Fin-Feldeffekttransistor-Speicherzelle mit den Merkmalen gemäß den unabhängigen Patentansprüchen gelöst.

Die erfindungsgemäße Fin-Feldeffekttransistor-Speicherzelle enthält einen ersten und einen zweiten Source-/Drain-Bereich, einen Gate-Bereich und eine den Kanal-Bereich aufweisende Halbleiter-Finne zwischen dem ersten und dem zweiten Source-/Drain-Bereich. Die Fin-Feldeffekttransistor-Speicherzelle enthält ferner eine Ladungsspeicherschicht, die zumindest teilweise auf dem Gate-Bereich angeordnet ist, und einen Wortleitungsbereich auf zumindest einem Teil der Ladungsspeicherschicht. Die Ladungsspeicherschicht weist eine Ladungsfängerschicht auf. Die Ladungsspeicherschicht ist derart eingerichtet, dass mittels Anlegens vorgebbarer elektrischer Potentiale an den ersten und den zweiten Source-/Drain-Bereich, an den Gate-Bereich und an den Wortleitungs-Bereich in die Ladungsspeicherschicht elektrische Ladungsträger Source-/Drain-seitig selektiv einbringbar oder daraus entfernbar sind, womit die elektrische Leitfähigkeit des Kanal-Bereichs veränderbar ist.

Darüber hinaus ist erfindungsgemäß eine Fin-Feldeffekttransistor-Speicherzellen-Anordnung mit einer Mehrzahl von Fin-Feldeffekttransistor-Speicherzellen mit den oben genannten Merkmalen geschaffen.

Ferner ist ein Verfahren zum Herstellen einer Fin-Feldeffekttransistor-Speicherzelle bereitgestellt, bei dem ein erster und ein zweiter Source-/Drain-Bereich ausgebildet werden, ein Gate-Bereich über der Halbleiter-Finne gebildet wird und eine einen Kanal-Bereich aufweisende Halbleiter-Finne zwischen dem ersten und dem zweiten Source-/Drain-Bereich gebildet wird. Ferner wird eine Ladungsspeicherschicht gebildet, die zumindest teilweise auf dem Gate-Bereich angeordnet wird. Ein Wortleitungsbereich wird auf zumindest einem Teil der Ladungsspeicherschicht gebildet. Die Ladungsspeicherschicht wird so gebildet, dass sie eine Ladungsfängerschicht aufweist. Die Ladungsspeicherschicht wird derart eingerichtet, dass mittels Anlegens vorgebbarer elektrischer Potentiale an den ersten und den zweiten Source-/Drain-Bereich, an den Gate-Bereich und an den Wortleitungs-Bereich in die Ladungsspeicherschicht elektrische Ladungsträger Source-/Drain-seitig selektiv einbringbar oder daraus entfernbar sind, womit die elektrische Leitfähigkeit des Kanal-Bereichs veränderbar ist.

Eine Grundidee der Erfindung ist darin zu sehen, dass eine Speicherzelle auf Basis eines Fin-Feldeffekttransistors (im Weiteren auch als Fin-FET bezeichnet) geschaffen wird, bei welcher eine Ladungsspeicherschicht zwischen einem Gate-Bereich und einem auf diesem ausgebildeten Wortleitungsbereich angeordnet wird. Bei einer solchen Fin-FET-Anordnung können beispielsweise an einer oder mehreren Seitenflächen das Gate-Bereichs angeordnete Ladungsspeicherschicht-Bereiche unter Verwendung einer sourceseitigen (bzw. drainseitigen) Injektion leistungsarm programmiert werden. Die Ladungsspeicherschicht kann beispielsweise als ONO-Schichtenfolge (Siliziumoxid-Siliziumnitrid-Siliziumoxid) realisiert sein. In einer solchen Ladungsspeicherschicht können dauerhaft elektrische Ladungsträger gespeichert werden, welche die Leitfähigkeit eines mittels einer Halbleiter-Finne realisierten Kanal-Bereichs signifikant beeinflussen, worin die Speicherinformation kodiert werden kann.

Bei der erfindungsgemäßen Anordnung ist abgesehen von dem Gate-Bereich ein davon in der Regel elektrisch entkoppelter Wortleitungsbereich gebildet, wobei die Anordnung als Splitgate-Anordnung bezeichnet werden kann. Mit der erfindungsgemäßen Speicherzelle ist ein leistungsärmeres Programmieren ermöglicht.

Ferner weist die erfindungsgemäße Speicherzelle eine hohe Speicherdichte von zwei Bit auf. Ein erstes Bit kann in der Ladungsspeicherschicht in einem Grenzbereich zwischen dem ersten Source-/Drain-Bereich und dem Wortleitungsbereich in Form von dort eingebrachten Ladungsträgern gespeichert sein. Ein zweites Bit kann in der Ladungsspeicherschicht in einem Grenzbereich zwischen dem zweiten Source-/Drain-Bereich und dem Wortleitungsbereich in Form von dort eingebrachten Ladungsträgern gespeichert sein. Somit ist eine hohe Speicherdichte und ein geringer Kostenaufwand pro Bit ermöglicht.

Mit der Erfindung ist eine Speicherzelle bereitgestellt, die aufgrund der Doppelgate-Wirkung eines Fin-Feldeffekttransistors eine bessere Skalierbarkeit der Kanallänge ermöglicht als bei einer rein planaren Geometrie wie beispielsweise in [1]. Die erfindungsgemäße Speicherzelle weist eine hohe Speicherdichte von typischerweise 2F2 bis 4F2 auf, wobei F die bei einer Technologiegeneration minimal erreichbare Strukturdimension ist.

Ferner kann bei dem Designen und Herstellen der erfindungsgemäßen Fin-Feldeffekttransistor-Speicherzelle die Höhe der Finne aus halbleitendem Material derart eingestellt werden, dass ein gewünschter Lesestrom erreichbar ist. Die Höhe der Finne ist somit ein Freiheitsgrad beim Gestalten der Speicherzelle, mit welchem die Lese- und Programmier-Eigenschaften einstellbar sind.

Somit besteht ein wichtiger Aspekt der Erfindung darin, in einer Fin-FET-Speicherzellen-Anordnung ein leistungsarmes Programmieren mittels sourceseitigen Injizierens von Ladungsträgern zu vereinen mit einer hohen Speicherdichte, mit einem hohen Lesestrom, geringen Kosten pro Bit und einer besseren Skalierbarkeit als bei einer NROM-Speicherzelle oder einer Floating-Gate-Speicherzelle.

Die erfindungsgemäße Fin-Feldeffekttransistor-Speicherzelle kombiniert die Vorteile des "sourceside-injection"-Programmierens mit den Vorteilen einer Doppelgate-Anordnung unter Verwendung eines Fin-FETs und ist somit besser skalierbar. Ferner ist ein weiterer Vorteil in der Kompatibilität der Speicherzelle zu Logikbauelementen mit Fin-FET-Geometrie zu sehen.

Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.

Bei der erfindungsgemäßen Speicherzelle kann der Wortleitungsbereich in einen ersten Wortleitungsteilbereich und in einen zweiten Wortleitungsteilbereich derart aufgeteilt sein, dass in einen Grenzbereich des ersten Wortleitungsteilbereichs mit der Ladungsspeicherschicht und in einen Grenzbereich des zweiten Wortleitungsteilbereichs mit der Ladungsspeicherschicht jeweils elektrische Ladungsträger einbringbar sind oder daraus entfernbar sind. Das Aufteilen des Wortleitungsbereichs in zwei (entweder elektrisch voneinander entkoppelte oder miteinander gekoppelte) Wortleitungsteilbereiche kann derart realisiert sein, dass zwei zueinander entlang den Seitenflächen der Fin-FET-Transistoren im Wesentlichen parallel verlaufende Wortleitungen geschaffen sind.

Die ersten und zweiten Wortleitungsteilbereiche können an zwei gegenüberliegenden seitlichen Abschnitten des Gate-Bereichs (Steuer-Gate-Bereich) angeordnet sein.

Die Ladungsspeicherschicht kann eine Siliziumoxid-Siliziumnitrid-Siliziumoxid-Schichtenfolge (ONO-Schichtenfolge), Aluminiumoxid (Al2O3), Yttriumoxid (Y2O3), Lanthanoxid (LaO2), Hafniumoxid (HfO2), Zirkoniumoxid (ZrO2), amorphes Silizium, Tantaloxid (Ta2O5), Titanoxid (TiO2) und/oder ein Aluminat aufweisen oder daraus bestehen. Ein Beispiel für ein Aluminat ist eine Legierung aus den Komponenten Aluminium, Zirkonium und Sauerstoff (AlZrO). Eine als ONO-Schichtenfolge realisierte Ladungsspeicherschicht weist drei Teilschichten auf, die jeweils eine Dicke von 5nm aufweisen können.

Insbesondere kann die Ladungsspeicherschicht anschaulich in DRAM-tauglicher Weise ("Dynamic Random Access Memory") dimensioniert bzw. eingerichtet sein, d.h. es können Programmierzeiten von 10ns und weniger erreicht werden. Hierfür sind die Teilschichten der Ladungsspeicherschicht ausreichend dünn vorzusehen. Beispielsweise kann in diesem Fall die Ladungsspeicherschicht aus einem Tunneldielektrikum, einem Speicherdielektrikum und einem Blocking-Dielektrikum gebildet sein. Das Tunneldielektrikum kann eine Dicke von typischerweise 1nm bis 3nm aufweisen und kann zum Beispiel aus Siliziumoxid gebildet sein. Das Speicherdielektrikum kann eine Dicke von typischerweise 2nm bis 4nm aufweisen und kann zum Beispiel aus amorphem Silizium oder aus einem High-k-Material mit ausreichend niedriger Barrierenhöhe (z.B. Ta2O5 oder TiO2) gebildet sein. Das Blockingdielektrikum kann eine Dicke von typischerweise 2nm aufweisen und kann zum Beispiel aus Siliziumoxid oder einem High-k-Material gebildet sein.

Für eine ausreichend kurze Schreibzeit von 10ns ist somit eine ausreichend dünne Ladungsspeicherschicht (bzw. sind ausreichend dünne Teilschichten der Ladungsspeicherschicht) zu verwenden. Wird eine besonders hohe Haltezeit (typisch zehn Jahre) angestrebt, so ist die Ladungsspeicherschicht ausreichend dick vorzusehen.

Der Gate-Bereich der Speicherzelle kann die Halbleiter-Finne im Wesentlichen U-förmig umgeben. Mit dieser Konfiguration ist ein Doppelgate geschaffen, mit dem eine besonders exakte Steuerung der Leitfähigkeit des Kanal-Bereichs der Speicherzelle ermöglicht ist.

Die Höhe der Halbleiter-Finne wird vorzugsweise derart eingestellt, dass ein vorgebbarer Wert für einen Lesestrom zum Auslesen von in der zugehörigen Speicherzelle gespeicherter Information erreicht wird.

Die Speicherzelle kann einen mit dem ersten Source-/Drain-Bereich gekoppelten ersten Bitleitungsbereich und einen mit dem zweiten Source-/Drain-Bereich gekoppelten zweiten Bitleitungsbereich aufweisen.

Die Source-/Drain-Bereiche können dotierte Abschnitte der Halbleiter-Finne sein oder können als Teil der Bitleitungsbereiche realisiert sein.

Ferner kann die Speicherzelle derart eingerichtet sein, dass mittels Anlegens vorgebbarer elektrischer Potentiale an den Gate-Bereich, an den Wortleitungsbereich und/oder an zumindest einen Bitleitungsbereich Ladungsträger in die Ladungsspeicherschicht mittels Injizierens heißer Ladungsträger selektiv einbringbar oder daraus entfernbar sind.

Im Weiteren wird die erfindungsgemäße Fin-Feldeffekttransistor-Speicherzellen-Anordnung, die erfindungsgemäße Fin-Feldeffekttransistor-Speicherzellen aufweist, näher beschrieben. Ausgestaltungen der Speicherzelle gelten auch für die Speicherzellen-Anordnung.

Die Fin-Feldeffekttransistor-Speicherzellen der Speicherzellen-Anordnung können im Wesentlichen matrixförmig angeordnet sein.

Die Speicherzellen-Anordnung kann für entlang einer ersten Richtung angeordnete Speicherzellen einen gemeinsamen Wortleitungsbereich aufweisen. Zum Beispiel kann eine Zeile oder Spalte von Speicherzellen eine oder mehrere gemeinsame Wortleitungen aufweisen.

Ferner kann die Speicherzellen-Anordnung für entlang einer zweiten Richtung angeordnete Speicherzellen gemeinsame Bitleitungsbereiche aufweisen. Zum Beispiel können eine Spalte oder Zeile von Speicherzellen eine oder mehrere gemeinsame Bitleitungen aufweisen.

Die erste und die zweite Richtung sind zueinander vorzugsweise im Wesentlichen orthogonal orientiert.

Bei der Speicherzellen-Anordnung kann die laterale Ausdehnung eines Wortleitungsbereichs in einem Abschnitt, in dem er einen Gate-Bereich kreuzt, anders (insbesondere kleiner) sein als in einem von einer Kreuzung mit einem Gate-Bereich freien Abschnitt.

Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Weiteren näher erläutert.

Es zeigen:

1 eine schematische Anordnung gemäß [2], anhand welcher das Prinzip des sourceseitiges Programmierens beschrieben wird,

2 eine perspektivische Ansicht einer Fin-Feldeffekttransistor-Speicherzelle gemäß einem bevorzugten Ausführungsbeispiel der Erfindung,

3 eine Layout-Ansicht einer Fin-Feldeffekttransistor-Speicherzellen-Anordnung gemäß einem bevorzugten Ausführungsbeispiel der Erfindung,

4 eine erste Querschnittsansicht der in 3 gezeigten Speicherzellen-Anordnung, aufgenommen entlang einer Schnittlinie I-I' aus 3,

5 eine zweite Querschnittansicht der in 3 gezeigten Speicherzellen-Anordnung, aufgenommen entlang einer Schnittlinie II-II' aus 3,

6A bis 6F Querschnittansichten von Schichtenfolgen zu unterschiedlichen Zeitpunkten während eines Verfahrens zum Herstellen einer Fin-Feldeffekttransistor-Speicherzellen-Anordnung gemäß einem bevorzugten Ausführungsbeispiel der Erfindung.

Gleiche oder ähnliche Komponenten in unterschiedlichen Figuren sind mit gleichen Bezugsziffern versehen.

Die Darstellungen in den Figuren sind schematisch und nicht maßstäblich.

Im Weiteren wird bezugnehmend auf 1 das sourceseitige (bzw. drainseitige) Injizieren von Ladungsträgern mit einem in ein Steuer-Gate und in eine von diesem elektrisch entkoppelte Wortleitung aufgeteilten Gate gemäß [2] beschrieben. Mit dem im Weiteren beschriebenen Programmierschema ist die erfindungsgemäße Speicherzelle programmierbar bzw. auslesbar.

In 1 ist eine Speicherzelle 100 gezeigt, die auf und in einem Silizium-Substrat 101 ausgebildet ist. Auf dem Silizium-Substrat 101 zwischen einer ersten und einer zweiten Bitleitung 102, 103 ist ein Gate-Dielektrikum 104 vorgesehen. Auf dem Gate-Dielektrikum 104 ist ein Steuer-Gate 105 angeordnet. Auf dieser Schichtenfolge ist eine ONO-Schichtenfolge 106 als Ladungsspeicherschicht ausgebildet. Auf der ONO-Schichtenfolge 106 ist eine Wortleitung 107 ausgebildet, welche sich bis über die Bitleitungen 102, 103 hinweg erstreckt und mittels der ONO-Schichtenfolge 106 von den Bitleitungen 102, 103 elektrisch entkoppelt ist. Ferner sind in 1 ein erster Ladungsspeicherbereich 108 der Ladungsspeicherschicht 106 in einem Grenzbereich zwischen erster Bitleitung 102, Steuer-Gate 105 und Wortleitung 107 gezeigt, und es ist ein zweiter Ladungsspeicherbereich 109 der Ladungsspeicherschicht 106 in einem Grenzbereich zwischen zweiter Bitleitung 103, Steuer-Gate 105 und Wortleitung 107 gezeigt.

Im Weiteren wird beschrieben, welche elektrischen Potentiale an die Anschlüsse der Speicherzelle 100 angelegt werden, um in die Ladungsspeicherbereiche 108, 109 elektrische Ladungsträger einzubringen und somit eine Speicherinformation zu programmieren.

Um in den ersten Ladungsspeicherbereich 108 elektrische Ladungsträger einzubringen, wird die Wortleitung 107 auf ein elektrisches Potential von beispielsweise 9V gebracht. Die erste Bitleitung 102 wird auf ein Potential von beispielsweise 5V gebracht, wohingegen die zweite Bitleitung 103 auf eine elektrisches Potential von 0V gebracht wird. Zum Ermöglichen eines "sourceseitigen" Injizierens heißer Elektronen ("source-side hot-electron injection", SSHE) wird das Steuer-Gate 500 auf ein Potential von ungefähr 1V (nahe der Schwellenspannung der Feldeffekttransistor-ähnlichen Anordnung 100) gebracht. Um das Injizieren von Ladungsträgern zu unterdrücken, wird das Steuer-Gate 105 dagegen auf ein elektrisches Potential von 0V gebracht. Auf diese Weise können in den ersten Ladungsspeicherbereich 108 dauerhaft elektrische Ladungsträger eingebracht werden. Um in den zweiten Ladungsspeicherbereich 109 Ladungsträger einzubringen, können die elektrischen Potentiale der Bitleitungen 102, 103 einfach vertauscht werden. Es ist anzumerken, dass die Ladungsspeicherbereiche 108, 109 rein schematisch zum Zweck einer anschaulichen Erklärung in die Figur eingefügt sind. Tatsächlich können diese Bereiche stärker oder schwächer räumlich ausgedehnt sein als in der Figur gezeigt oder können an einer etwas anderen Stelle in der Ladungsspeicherschicht lokalisiert sein.

Zum Auslesen von in den Ladungspeicherbereichen 108 bzw. 109 enthaltener Information wird das Steuer-Gate 105 auf ein elektrisches Potential von ungefähr 1.5V gebracht und zwischen die Bitleitungen 102, 103 eine Spannung von 1.5V angelegt. Die Wortleitung 107 kann in diesem Betriebszustand auf ein elektrisches Potential von ungefähr 1.5V bis 3V gebracht sein, zum Erzielen von Inversion. Der Wert des durch den Kanal-Bereich 110 fließenden elektrischen Stroms hängt dann davon ab, ob in dem ersten Ladungsspeicherbereich 108 und/oder in dem zweiten Ladungsspeicherbereich 109 elektrische Ladungsträger enthalten sind oder nicht, da anschaulich in einen der Ladungsspeicherbereiche 108, 109 eingebrachte Ladungsträger einen ähnlichen Einfluss auf die elektrische Leitfähigkeit des Kanal-Bereichs 110 haben wie eine an das Steuer-Gate 105 angelegte Spannung. In dem Wert des ermittelten elektrischen Stroms ist die gespeicherte Speicherinformation kodiert.

Zum Löschen von Information aus einem der Ladungsspeicherbereiche 108, 109 der Speicherzelle 100 wird das Steuer-Gate 105 auf ein elektrisches Potential von beispielsweise 5V gebracht. Um Information aus dem ersten Ladungsspeicherbereich 108 zu löschen, wird die erste Bitleitung 102 auf ein elektrisches Potential von beispielsweise 0V gebracht, wohingegen die zweite Bitleitung 103 auf ein elektrisches Potential von 7V gebracht wird. Zum Löschen der Information in dem zweiten Ladungsspeicherbereich 109 können die Potentiale an den Bitleitungen 102, 103 einfach ausgetauscht werden.

Im Weiteren wird bezugnehmend auf 2 eine Fin-Feldeffekttransistor-Speicherzelle 200 gemäß einem bevorzugten Ausführungsbeispiel der Erfindung beschrieben.

Die Fin-FET-Speicherzelle 200 weist einen ersten Source-/Drain-Bereich 201 und einen zweiten Source-/Drain-Bereich 202 auf. Zwischen den beiden Source-/Drain-Bereichen 201, 202 ist ein Kanal-Bereich angeordnet, wobei der Kanal-Bereich und die beiden Source-/Drain-Bereiche 202, 201 Komponenten einer Silizium-Finne 204 sind. Die beiden Source-/Drain-Bereiche 201, 202 sind als zwei mittels des Kanal-Bereichs voneinander getrennte Bereiche der Silizium-Finne 204 realisiert, wobei die Source-/Drain-Bereiche mittels Implantierens von n+-Dotieratomen (beispielsweise Arsen) in Bereiche der Silizium-Finne 204 gebildet sind. Auf dem Kanal-Bereich ist ein Steuer-Gate 204 in U-förmiger Weise ausgebildet, wobei zwischen dem Kanal-Bereich und dem Steuer-Gate 203 eine in 2 nicht gezeigte dünne Gate-isolierende Schicht ausgebildet ist. Ferner ist in 2 ein erster ONO-Bereich 207 (Siliziumoxid-Siliziumnitrid-Siliziumoxid-Schichtenfolge) gebildet, und es ist ein zweiter ONO-Bereich 208 gebildet. Die ONO-Bereiche 207, 208 sind auf gegenüberliegenden Seitenflächen der Silizium-Finne 204 bzw. des Steuer-Gates 203 gebildet. Die ONO-Bereiche 207, 208 sind derart eingerichtet, dass in sie mittels Anlegens vorgebbarer elektrischer Potentiale an die Anschlüsse der Fin-FET-Speicherzelle 200 elektrische Ladungsträger selektiv einbringbar oder daraus entfernbar sind, wobei in möglicherweise in einen oder beide ONO-Bereiche 207, 208 eingebrachten Ladungsträgern eine Speicherinformation kodiert ist. Ferner ist eine erste Wortleitung 205 seitlich auf dem ersten ONO-Bereich 207 aufgebracht. Ferner ist eine zweite Wortleitung 206 seitlich auf dem zweiten ONO-Bereich 208 aufgebracht.

In 2 sind schematisch erste bis vierte Ladungsspeicher-Bereiche 209 bis 212 gezeigt, welche Teilbereiche der ersten bzw. zweiten ONO-Bereiche 207, 208 sind, und in welche Ladungsspeicher-Bereiche 209 bis 212 elektrische Ladungsträger mittels sourceseitigen (bzw. drainseitigen) Injizierens von Ladungsträgern oder Löchern einbringbar sind (vgl. 1 und zugehörige Beschreibung).

Um beispielweise in dem ersten Ladungsspeicherbereich 209 elektrische Ladungsträger einzubringen, wird die erste Wortleitung 205 auf ein elektrisches Potential von 9V gebracht, wohingegen eine an den ersten Source-/Drain-Bereich 201 angrenzende erste Bitleitung auf ein Potential von 5V gebracht wird. Eine an den zweiten Source-/Drain-Bereich 202 angrenzende zweite Bitleitung wird auf ein Potential von 0V gebracht. Um ein Einbringen von elektrischen Ladungsträgern in den ersten Ladungsspeicherbereich 209 zu ermöglichen, wird das Steuer-Gate 203 auf ein Potential von 1V gebracht. Bei einem Potential von 0V an dem Steuer-Gate 203 ist dagegen ein Einbringen von elektrischen Ladungsträgern in den ersten Ladungsspeicherbereich 209 vermieden. Auf entsprechende Weise können in jeden der Ladungsspeicherbereiche 209 bis 212 Ladungsträger eingebracht werden, wodurch in Ladungsspeicherbereichen 209 bis 212 Speicherinformation programmierbar ist. Diese Information ist auslesbar, indem zwischen die Source-/Drain-Bereiche 201, 202 eine vorgegebene elektrische Spannung von beispielsweise 1.5V angelegt wird und ferner das Steuer-Gate 203 auf ein vorgegebenes elektrisches Potential von beispielsweise 1.5V gebracht wird. Ferner wird zum Auslesen einer Information in dem ersten Ladungsspeicherbereich 209 die erste Wortleitung 205 auf ein elektrisches Potential von ungefähr 1.5V bis 3V gebracht. Aufgrund des Feldeffekts in dem Kanal-Bereich zwischen den Source-/Drain-Bereichen 201, 202 ist der Wert des Stromflusses zwischen den Source-/Drain-Bereichen 201, 202 davon abhängig, ob in den jeweiligen Ladungsspeicherbereichen 209 bis 212 elektrische Ladungsträger eingebracht sind oder nicht. Somit ist in dem Wert des Stromflusses (bzw. in einer charakteristischen Veränderung des Werts der Schwellenspannung der Fin-FET-Anordnung 200) die in den Speicherbereichen 209 bis 212 enthaltene Speicherinformation enthalten.

Im Weiteren wird bezugnehmend auf 3 eine Fin-Feldeffekttransistor-Speicherzellen-Anordnung 300 gemäß einem bevorzugten Ausführungsbeispiel der Erfindung beschrieben.

3 ist eine Layout-Ansicht. In 3 sind vier Fin-FET-Speicherzellen der in 2 gezeigten Art miteinander zu einer Fin-FET-Speicherzellen-Anordnung 300 verschaltet. Ferner sind in 3 Dimensionsangaben in F angegeben, wobei F die in einer Technologiegeneration minimal erreichbare Strukturdimension ist. Wie in 3 gezeigt ist, sind die Speicherzellen 200, 301 bis 303, matrixförmig angeordnet, wobei für eine jeweilige Spalte von Speicherzellen jeweils eine gemeinsame erste Wortleitung 205 und eine gemeinsame zweite Wortleitung 206 bereitgestellt sind. Ferner sind für eine jeweilige Zeile von Speicherzellen eine gemeinsame Steuer-Gate-Leitung 304 sowie gemeinsame erste und zweite Bitleitung 305, 306 vorgesehen.

Im Weiteren wird bezugnehmend auf 4 eine erste Querschnittsansicht 400 des in 3 gezeigten Layouts der Fin-FET-Speicherzellen-Anordnung 300 beschrieben. Die erste Querschnittsansicht 400 ist aufgenommen entlang einer in 3 gezeigten Schnittlinie I-I'.

In der ersten Querschnittsansicht 400 ist gezeigt, dass die Fin-FET-Speicherzellen-Anordnung 300 auf einer Siliziumoxid-Schicht 402 ausgebildet ist, welche wiederum auf einem Silizium-Substrat 401 angeordnet ist. Ferner ist in 4 der Kanal-Bereich 403 der Silizium-Finne 204 gezeigt. Auf der in 4 gezeigten Schichtenfolge ist eine Siliziumnitrid-Schicht 404 aufgebracht, die planarisiert ist. Wie ferner in 4 gezeigt ist, weisen die Wortleitungen 205, 206 gemäß dem beschriebenen Ausführungsbeispiel einen annähernd dreieckförmigen Querschnitt auf. Wie in 4 gezeigt, sind die ONO-Bereiche 207, 208 als zusammenhängende ONO-Schichtenfolge ausgebildet. Da eine ONO-Schichtenfolge elektrisch isolierend ist, sind möglicherweise in ihr eingebrachte elektrische Ladungsträger an einem Bewegen entlang der ONO-Schichtenfolge gehindert, so dass die die Speicherinformation enthaltenden in der ONO-Schichtenfolge eingebrachten elektrischen Ladungsträger vor einem Ausschmieren oder Abfließen geschützt sind.

Im Weiteren wird bezugnehmend auf 5 eine zweite Querschnittsansicht 500 der Fin-FET-Speicherzellen-Anordnung 300 aus 3 beschrieben, aufgenommen entlang einer in 3 gezeigten Schnittlinie II-II'.

Wie in 5 gezeigt, ist der Querschnitt der ersten und zweiten Wortleitungen 205, 206 entlang der Schnittlinie II-II' ebenfalls im Wesentlichen dreieck-(bzw. leicht trapez-) förmig, allerdings mit einer anderen Querschnittsfläche als bei der ersten Querschnittsansicht 400.

Im Weiteren wird bezugnehmend auf 6A bis 6F ein Verfahren zum Herstellen einer Fin-FET-Speicherzellen-Anordnung gemäß einem bevorzugten Ausführungsbeispiel der Erfindung beschrieben.

Um die in 6A gezeigte Schichtenfolge 600 zu erhalten, wird zunächst ein SOI-Wafer 601 bereitgestellt. Dieser ist aus einer ersten Silizium-Schicht 602, einer auf der ersten Silizium-Schicht 602 gebildeten Siliziumoxid-Schicht 603 und aus einer auf der Siliziumoxid-Schicht 603 gebildeten zweiten Silizium-Schicht 604 gebildet. Auf der so erhaltenen Schichtenfolge wird eine TEOS-Hartmaske 605 (Tetra-Ethyl-Ortho-Silicate) ausgebildet. Auf der so erhaltenen Schichtenfolge wird eine Photoresist-Schicht 606 ausgebildet, und gemeinsam mit der TEOS-Schichtenfolge 605 unter Verwendung eines Lithographie- und eines Ätz-Verfahrens derart strukturiert, dass in einem nachfolgenden Verfahrensschritt aus der zweiten Silizium-Schicht 604 Silizium-Finnen erzeugt werden können.

Um die in 6B gezeigte Schichtenfolge 610 zu erhalten, wird die Schichtenfolge 600 einem Ätz-Verfahren unterzogen, wodurch Silizium-Finnen 611 entsprechend der mittels der TEOS-Hartmaske 605 und des Photoresists 606 definierten Maske erhalten werden.

Um die in 6C gezeigte Schichtenfolge 620 zu erhalten, werden der Photolack 606 und die TEOS-Hartmaske 605 entfernt. Die so erhaltene Schichtenfolge kann ferner einem Verrundungs-Oxidations-Verfahren bzw. einem Rückätz-Verfahren unterzogen werden. Nachfolgend wird unter Verwendung eines thermischen Oxidier-Verfahrens eine Gate-isolierende Schicht 621 auf freiliegenden Oberflächenbereichen der Silizium-Finnen 611 gebildet, wodurch ein Kanal-Dielektrikum (Gate-isolierende Schicht) für den auszubildenden Fin-FET ausgebildet wird.

Um die in 6D gezeigte Schichtenfolge 630 zu erhalten, wird in situ dotiertes polykristallines Silizium-Material auf der Schichtenfolge 620 abgeschieden und unter Verwendung einer TEOS-Hartmaske und eines Photolacks mittels eines Lithographie- und eines Ätz-Verfahrens derart strukturiert, dass dadurch ein Steuer-Gate-Bereich 631 auf den mit thermischem Siliziumoxid-Material bedeckten Silizium-Finnen 611 und auf freiliegenden Oberflächenbereichen der Siliziumoxid-Schicht 603 gebildet wird. Nachfolgend wird eine ONO-Schichtenfolge 632 ganzflächig ausgebildet. Hierfür wird zunächst die mit dem polykristallinen Silizium-Material bedeckte Schichtenfolge einem thermischen Oxidierungs-Verfahren unterzogen, wodurch eine erste Siliziumoxid-Schicht der ONO-Schichtenfolge 632 aus Material des Steuer-Gate-Bereichs 631 aus polykristallinem Silizium gebildet wird. Die erste Siliziumoxid-Schicht der ONO-Schichtenfolge 632 weist eine Dicke von 5nm auf. Nachfolgend wird Siliziumnitrid-Material mit einer Dicke von 5nm auf der so erhaltenen Schichtenfolge abgeschieden, um eine Siliziumnitrid-Schicht als Trapping Layer (Ladungsfängerschicht) der ONO-Schichtenfolge 632 auszubilden. In einem Hochtemperaturverfahren wird nachfolgend eine zweite Siliziumoxid-Schicht der ONO-Schichtenfolge 632 mit einer Dicke von 5nm abgeschieden.

Um die in 6E gezeigte Schichtenfolge 640 zu erhalten, wird zunächst in situ dotiertes polykristallines Silizium-Material auf der Schichtenfolge 630 abgeschieden. Nachfolgend wird eine Spacer-Ätzung zum Ausbilden erster und zweiter Wortleitungen 641, 642 durchgeführt. Die Spacer-Ätzung wird derart durchgeführt, dass die Wortleitungen 641, 642 etwas tiefer liegend angeordnet sind, so dass eine nachfolgend durchzuführende Kontaktloch-Ätzung unkritischer ist. Die Silizium-Finne 611 sollte in gemäß 6E vertikaler Richtung etwas höher sein als der Steuer-Gate-Bereich 631 auf der Silizium-Finne 611, so dass der Spacer an dem Steuer-Gate-Bereich 631 entfernt wird und sich die Wortleitungen 641, 642 dennoch ausbilden.

Um die in 6F gezeigte Speicherzelle 650 zu erhalten, wird zunächst eine zusätzliche Siliziumnitrid-Schicht 651 ganzflächig abgeschieden, und zum Ausbilden einer Implantationsmaske für Bitleitungen eine Spacer-Ätzung durchgeführt. Nachfolgend werden die Bitleitungen implantiert (nicht gezeigt). Die so erhaltene Schichtenfolge wird mit einer zusätzlichen Siliziumoxid-Schicht 652 bedeckt. Nachfolgend wird ein versetztes Kontaktlochätzen im Bereich der Bitleitungen, des Steuer-Gates 631 und der Wortleitungen 641, 642 durchgeführt.

In diesem Dokument sind folgende Veröffentlichungen zitiert:

  • [1] Eitan, B, Pavan, P, Bloom, I, Aloni, E, Frommer, A, Finzi, D (2000) „NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell" IEEE Electron Device Letters 21(11):543-545
  • [2] Tomiye, H, Terano, T, Nomoto, K, Kobayashi, T (2002) "A novel 2-bit/cell MONOS memory device with a wrapped-control-gate structure that applies source-side hot-electron injection" VLSI 2002 Symposium, S.206-207
  • [3] Wong, H.-S.P.; Frank, D.J.; Solomon, P.M.; Wann, C.H.J.; Welser, J.J. „Nanoscale CMOS", Proceedings of the JEEE, Band 87, Nr.4, April 1999, S.537-570

100
Speicherzelle
101
Silizium-Substrat
102
erste Bitleitung
103
zweite Bitleitung
104
Gate-Dielektrikum
105
Steuer-Gate
106
ONO-Schichtenfolge
107
Wortleitung
108
erster Ladungsspeicherbereich
109
zweiter Ladungsspeicherbereich
110
Kanal-Bereich
200
Fin-Feldeffekttransistor-Speicherzelle
201
erster Source-/Drain-Bereich
202
zweiter Source-/Drain-Bereich
203
Steuer-Gate
204
Silizium-Finne
205
erste Wortleitung
206
zweite Wortleitung
207
erster ONO-Bereich
208
zweiter ONO-Bereich
209
erster Ladungsspeicherbereich
210
zweiter Ladungsspeicherbereich
211
dritter Ladungsspeicherbereich
212
vierter Ladungsspeicherbereich
300
Fin-Feldeffekttransistor-Speicherzellen-Anordnung
301
zweite Fin-Feldeffekttransistor-Speicherzelle
302
dritte Fin-Feldeffekttransistor-Speicherzelle
303
vierte Fin-Feldeffekttransistor-Speicherzelle
304
Steuer-Gate-Leitung
305
erste Bitleitung
306
zweite Bitleitung
400
erste Querschnittansicht
401
Silizium-Substrat
402
Siliziumoxid-Schicht
403
Kanal-Bereich
404
Siliziumnitrid-Schicht
500
zweite Querschnittansicht
600
Schichtenfolge
601
SOI-Wafer
602
erste Silizium-Schicht
603
Siliziumoxid-Schicht
604
zweite Silizium-Schicht
605
TEOS-Hartmaske
606
Photoresist
610
Schichtenfolge
611
Silizium-Finne
620
Schichtenfolge
621
Gate-isolierende Schicht
630
Schichtenfolge
631
Steuer-Gate-Bereich
632
ONO-Schichtenfolge
640
Schichtenfolge
641
erste Wortleitungen
642
zweite Wortleitungen
650
Speicherzelle
651
zusätzliche Siliziumnitrid-Schicht
652
zusätzliche Siliziumoxid-Schicht


Anspruch[de]
Fin-Feldeffekttransistor-Speicherzelle (200),

• mit einem ersten (201) und einem zweiten Source-/Drain-Bereich (202);

• mit einer den Kanal-Bereich aufweisenden Halbleiter-Finne (204) zwischen dem ersten (201) und dem zweiten Source-/Drain-Bereich (202);

• mit einem Gate-Bereich (203), der über der Halbleiter-Finne (204) gebildet ist;

• mit einer Ladungsspeicherschicht (207, 208), die zumindest teilweise auf dem Gate-Bereich (203) angeordnet ist;

• mit einem Wortleitungs-Bereich (205, 206) auf zumindest einem Teil der Ladungsspeicherschicht (207, 208);

• wobei die Ladungsspeicherschicht (207, 208) eine Ladungsfängerschicht aufweist; und

• wobei die Ladungsspeicherschicht (207, 208) derart eingerichtet ist, dass mittels Anlegens vorgebbarer elektrischer Potentiale an den ersten (201) und den zweiten (202) Source-/Drain-Bereich an den Gate-Bereich (203) und an den Wortleitungs-Bereich (205, 206) in die Ladungsspeicherschicht (207, 208) elektrische Ladungsträger Source-/Drain-seitig selektiv einbringbar oder daraus entfernbar sind, womit die elektrische Leitfähigkeit des Kanal-Bereichs veränderbar ist.
Speicherzelle (200) nach Anspruch 1, bei welcher der Wortleitungsbereich (205, 206) in einen ersten Wortleitungsteilbereich (205) und in einen zweiten Wortleitungsteilbereich (206) derart aufgeteilt ist, dass in einen Grenzbereich des ersten Wortleitungsteilbereichs (205) mit der Ladungsspeicherschicht (207) und in einen Grenzbereich des zweiten Wortleitungsteilbereichs (206) mit der Ladungsspeicherschicht (208) jeweils elektrische Ladungsträger einbringbar sind oder daraus entfernbar sind. Speicherzelle (200) nach Anspruch 2, bei der die ersten (205) und zweiten Wortleitungsteilbereiche (206) an zwei gegenüberliegenden seitlichen Abschnitten des Gate-Bereichs (203) angeordnet sind. Speicherzelle (200) nach einem der Ansprüche 1 bis 3,

bei der die Ladungsspeicherschicht (207, 208)

• eine Siliziumoxid-Siliziumnitrid-Siliziumoxid-Schichtenfolge;

• Aluminiumoxid;

• Yttriumoxid;

• Lanthanoxid;

• Hafniumoxid;

• amorphes Silizium;

• Tantaloxid;

• Titanoxid;

• Zirkoniumoxid; und/oder

• ein Aluminat

aufweist oder daraus besteht.
Speicherzelle (200) nach einem de Ansprüche 1 bis 4, bei welcher der Gate-Bereich (203) die Halbleiter-Finne (204) im Wesentlichen U-förmig umgibt. Speicherzelle (200) nach einem der Ansprüche 1 bis 5, bei der die Höhe der Halbleiter-Finne (204) derart gewählt ist, dass ein vorgebbarer Wert für einen Lesestrom zum Auslesen von in der Speicherzelle (200) gespeicherter Information erreicht ist. Speicherzelle (200) nach einem der Ansprüche 1 bis 6, die einen mit dem ersten Source-/Drain-Bereich (201) gekoppelten ersten Bitleitungsbereich und einen mit dem zweiten Source-/Drain-Bereich (202) gekoppelten zweiten Bitleitungsbereich aufweist. Speicherzelle (200) nach Anspruch 7, die derart eingerichtet ist, dass mittels Anlegens vorgebbarer elektrischer Potentiale an den Gate-Bereich (203), an den Wortleitungsbereich (205, 206) und an zumindest einen Bitleitungsbereich Ladungsträger in die Ladungsspeicherschicht (207, 208) mittels Injizierens heißer Ladungsträger selektiv einbringbar oder daraus entfernbar sind. Fin-Feldeffekttransistor-Speicherzellen-Anordnung (300), mit einer Mehrzahl von Fin-Feldeffekttransistor-Speicherzellen (200, 301, 302, 303) nach einem der Ansprüche 1 bis 8. Speicherzellen-Anordnung (300) nach Anspruch 9, bei der die Fin-Feldeffekttransistor-Speicherzellen (200, 301, 302, 303) im Wesentlichen matrixförmig angeordnet sind. Speicherzellen-Anordnung (300) nach Anspruch 9 oder 10, bei der entlang einer ersten Richtung angeordnete Speicherzellen (200, 301) gemeinsame Wortleitungsbereiche (205, 206) aufweisen. Speicherzellen-Anordnung (300) nach einem der Ansprüche 9 bis 11, bei der entlang einer zweiten Richtung angeordnete Speicherzellen (200, 302) gemeinsame Bitleitungsbereiche (305, 306) aufweisen. Speicherzellen-Anordnung (300) nach Anspruch 12, bei der die erste und die zweite Richtung zueinander im Wesentlichen orthogonal verlaufende Richtungen sind. Speicherzellen-Anordnung (300) nach einem der Ansprüche 9 bis 13, bei der die laterale Ausdehnung eines Wortleitungsbereichs (205, 206) in einem Abschnitt, in dem er einen Gate-Bereich (203) kreuzt, kleiner ist als in einem von einer Kreuzung mit einem Gate-Bereich freien Abschnitt. Verfahren zum Herstellen einer Fin-Feldeffekttransistor-Speicherzelle (200),

bei dem

• ein erster (201) und ein zweiter (202) Source-/Drain-Bereich gebildet werden;

• eine einen Kanal-Bereich aufweisende Halbleiter-Finne (204) zwischen dem ersten (201) und dem zweiten (202) Source-/Drain-Bereich gebildet wird;

• ein Gate-Bereich (203) über der Halbleiter-Finne (204) gebildet wird;

• eine Ladungsspeicherschicht (207, 208) gebildet wird, die zumindest teilweise auf dem Gate-Bereich (203) angeordnet wird;

• ein Wortleitungs-Bereich (205, 206) auf zumindest einem Teil der Ladungsspeicherschicht (207, 208) gebildet et wird;

• die Ladungsspeicherschicht (207, 208) so gebildet wird, dass sie eine Ladungsfängerschicht aufweist;

• die Ladungsspeicherschicht (207, 208) derart eingerichtet wird, dass mittels Anlegens vorgebbarer elektrischer Potentiale an den ersten (201) und den zweiten (202) Source-/Drain-Bereich, an den Gate-Bereich (203) und an den Wortleitungs-Bereich (205, 206) in die Ladungsspeicherschicht (207, 208) elektrische Ladungsträger Source-/Drain-seitig selektiv einbringbar oder daraus entfernbar sind, womit die elektrische Leitfähigkeit des Kanal-Bereichs veränderbar ist.






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