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Dokumentenidentifikation DE112004001952T5 26.07.2007
Titel Verfahren und Schaltungskonfiguration für Mehrfachladungsrückführung während Auffrischoperationen bei einer Dram-Vorrichtung
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Han, Jonghee, Cary, N.C., US;
Kim, Jung Pill, Cary, N.C., US
Vertreter Schoppe, Zimmermann, Stöckeler & Zinkler, 82049 Pullach
DE-Aktenzeichen 112004001952
Vertragsstaaten AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, EP, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW, BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW, AM, AZ, BY, KG, KZ, MD, RU, TJ, TM, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR, BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG, BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG
WO-Anmeldetag 13.10.2004
PCT-Aktenzeichen PCT/EP2004/011492
WO-Veröffentlichungsnummer 2005041199
WO-Veröffentlichungsdatum 06.05.2005
Date of publication of WO application in German translation 26.07.2007
Veröffentlichungstag im Patentblatt 26.07.2007
IPC-Hauptklasse G11C 11/406(2006.01)A, F, I, 20051017, B, H, DE
IPC-Nebenklasse G11C 11/4091(2006.01)A, L, I, 20051017, B, H, DE   G11C 11/4074(2006.01)A, L, I, 20051017, B, H, DE   G11C 7/06(2006.01)A, L, I, 20051017, B, H, DE   G11C 5/06(2006.01)A, L, I, 20051017, B, H, DE   

Beschreibung[de]
HINTERGRUND DER ERFINDUNG Gebiet der Erfindung

Die vorliegende Erfindung bezieht sich allgemein auf Integrierte-Schaltung-Speichervorrichtungen und insbesondere auf Speichervorrichtungen, die Auffrischoperationen benötigen, um Daten beizubehalten, wie beispielsweise dynamische Direktzugriffspeichervorrichtungen (DRAM-Vorrichtungen; DRAM = Dynamic Random Access Memory).

Beschreibung der verwandten Technik

Die Entwicklung einer Submikrometer-CMOS-Technologie hat in einer steigenden Nachfrage nach dynamischen Direktzugriffspeichervorrichtungen (DRAM-Vorrichtungen) resultiert. Eine DRAM-Vorrichtung ist allgemein eine flüchtige Speichervorrichtung, wobei jede Speicherzelle aus einem Transistor und einem Kondensator besteht. Derartige Speicherzellen benötigen ein periodisches Auffrischen, um die Daten, die in einer Speicherzelle gespeichert sind, vor einer Verfälschung oder einem Verfallen mit der Zeit zu schützen. Ein Auffrischen der Speicherzellen ist eine Leistung verbrauchende Operation. Bei batteriebetriebenen Computersystemen (z. B. Palmtop-Computern, elektronischen Handhaltevorrichtungen und dergleichen) ist eine Minimierung eines Leistungsverbrauchs von entscheidender Bedeutung bei einem Verlängern einer Batterielebensdauer.

Bei hochentwickelten DRAM-Vorrichtungen kann während einer Auffrischoperation ein Leistungsverbrauch durch ein Rückführen bzw. Recycling eines Teils von Bitleitungsladungen von Bitleitungserfassungsverstärkern (BLSAs = Bit Line Sense Amplifiers), die bei einer Auffrischoperation betroffen sind, bei einer nachfolgenden Auffrischoperation reduziert werden. Wie hierin verwendet, bezieht sich der Ausdruck Rückführung bzw. Recycling allgemein auf ein Übertragen (oder gemeinschaftliches Verwenden) von Bitleitungsladungen von einem Array von BLSAs, die bei einer Auffrischoperation betroffen sind, zu einem anderen Array von BLSAs, die bei einer nachfolgenden Auffrischoperation betroffen sein werden. Gemäß herkömmlichen Rückführungstechniken jedoch werden die verbleibenden Teile von Bitleitungsladungen nicht benutzt, wie es unten mit Bezug auf 14 beschrieben ist.

1 zeigt ein Blockdiagramm einer DRAM-Vorrichtung 100. Die DRAM-Vorrichtung 100 weist allgemein eine Systemsteuerung 102, einen Speicher 104, einen Adressbus 120, einen Befehlsbus (d. h. Systembus) 122 und einen Datenbus 116 auf. Die Systemsteuerung 102 kann ferner beispielsweise unter Verwendung einer anwendungsspezifischen Schnittstelle 112 mit einem Prozessor 124 einer externen elektronischen Vorrichtung (z. B. eines tragbaren Computers, Mobiltelefons und dergleichen) gekoppelt sein.

Der Speicher 104 umfasst allgemein einen oder mehrere Komponentenspeicher 104K und einen Block 118 von Dateneingangs-/Ausgangspuffern und Multiplexern. Komponentenspeicher und die funktionalen Vorrichtungen derselben sind hierin unter Verwendung der gleichen Bezugszeichen identifiziert, außer dass das Suffix „K", wobei K eine Ganzzahl von 1 bis N ist, hinzugefügt wurde, um zwischen den einzelnen Speichern und Vorrichtungen zu unterscheiden. Darstellungsmäßig weist ein Komponentenspeicher 104K einen Adressdekodierer 106K, eine Speicherbank 108K, ein Erfassungsverstärkerarray 110K, eine Auffrischsteuerung 112K und eine Banksteuerung 114K auf.

2 zeigt einen Abschnitt einer Schaltungskonfiguration des Komponentenspeichers 104K. Die Speicherbank 108K weist allgemein zumindest eine Mehrzahl von Arrays von Speicherzellen 200 und zumindest eine Mehrzahl von gepaarten Bitleitungen 202B und komplementären Bitleitungen 204B auf, wobei B eine Ganzzahl von 1 bis M ist. Die Speicherzellen 200 sind selektiv mit den Leitungen 202B und 204B gekoppelt. Bei dem Erfassungsverstärkerarray 110K sind die Leitungen 202B und 204B mit jeweiligen Bitleitungserfassungsverstärkern (BLSA) 206B über Kreuz gekoppelt. Jeder BLSA 206B weist Leistungsknoten 214S und 216S auf, die selektiv mit einer Vorladungsschaltung 224K der Auffrischsteuerung 112K unter Verwendung von entsprechenden Leistungsleitungen eines Vorladebusses 218K und von Schaltern 212B gekoppelt sind. Um eine Ladung von einem BLSA (z. B. dem BLSA 206B) zu einem anderen BLSA (z. B. einem BLSA 206B+1) zu übertragen, werden der BLSA 206B und der BLSA 206B+1 selektiv unter Verwendung von Schaltern 210 (z. B. Schaltern 2101-M) verbunden. Die Schalter 210 und 212 sind selektiv durch die Erfassungsteuerung 222K der Auffrischsteuerung 112K unter Verwendung entsprechender Steuerleitungen 211 und 213 eines Steuerbusses 208K gesteuert.

3 zeigt ein Blockdiagramm einer exemplarischen Schaltungskonfiguration 300 für eine Verwendung bei einer Rückführung. In 3 sind zum Zweck einer grafischen Klarheit Komponenten der Vorladungsschaltungen (d. h. die Schalter 212B, Steuerleitungen 213B und entsprechende Leistungsleitungen zwischen dem BLSA 206B und dem Vorladebus 218K) nicht gezeigt. Während einer Auffrischoperation in dem Komponentenspeicher 104K werden herkömmlicherweise vorausgewählte Mehrzahlen (d. h. Arrays) der BLSAs 206B, Speicherarrays 220B und Schalter 210S zu der gleichen Zeit (d. h. synchron) betrieben.

Ein Betrieb von Komponenten der Schaltungskonfiguration 200 wird am besten mit Bezug auf 4 beschrieben, die ein Flussdiagramm exemplarischer Operationen 400 zum Auffrischen von Speicherarrays 220 unter Verwendung herkömmlicher Rückführungstechniken zeigt. Mit anderen Worten sollte der Leser, um die Operationen 400 am besten zu verstehen, simultan auf 3 und 4 Bezug nehmen.

Die Operationen 400 beginnen bei einem Schritt 402 und fahren fort, um eine Arrayauffrischoperation 404 einschließlich Schritten 406412 durchzuführen. Bei dem Schritt 406 aktiviert die Auffrischsteuerung 112K das BLSA-Array 206B über den Vorladebus 218K. Während des Schritts 406 legt die Vorladungsschaltung 224K selektiv eine Vorladungsspannung an die Leistungsknoten 214B und 216B des BLSA-Arrays 206B unter Verwendung der Leistungsleitungen des Vorladungsbusses 218 und von Schaltern 212B an. Bei dem Schritt 408 werden Speicherzellen 200 des Arrays 220B unter Verwendung einer herkömmlichen Routine aufgefrischt. Eine derartige Routine weist allgemein ein Erfassen eines Inhalts einer Speicherzelle und ein Laden eines Zellkondensators zu dem vollen jeweiligen Logikpegel (d. h. einem vollen logisch hohen oder logisch niedrigen Zustand) unter Verwendung des BLSA-Arrays 206B auf.

Bei dem Schritt 410 wird eine Ladung von dem BLSA-Arrays 220B zu dem Array 220B+1 übertragen (z. B. rückgeführt). Beispielsweise kann das Erfassen 222 die Schalter 2101 momentan schließen, um einen Teil der Ladung von dem BLSA-Array 2061 zu dem BLSA-Array 2062 zu übertragen. Gleichermaßen kann der Schalter 2105 geschlossen werden, um eine Ladung von dem BLSA-Array 206M+1 zu dem BLSA-Array 206M rückzuführen. Bei dem Schritt 412, nachdem bereits eine Ladung von dem BLSA-Array 206B rückgeführt wurde, werden Leistungsleitungen des BLSA-Arrays 206B abgeglichen. Falls nicht alle Arrays 220B des Speichers 104K aufgefrischt wurden (wie es bei einem Schritt 414 bestimmt wird), wird das nächste Array, das aufgefrischt werden soll, das Array 220B+1, ausgewählt (Schritt 416) und der Zyklus 404 wird für die Arrays 220B+1 durchgeführt. Derartige Zyklen 404 gehen weiter, bis alle Speicherarrays der Speichervorrichtung aufgefrischt sind.

In Vorbereitung auf Erfassungsoperationen werden BLSA-Arrays typischerweise auf einen Pegel von etwa der Hälfte der Spannung eines Bitleitungshochzustands (VBLH = Voltage of a Bit Line High) vorgeladen. Auf Grund einer gemeinschaftlichen Ladungsverwendung während einer Rückführung werden Leistungsleitungen des Empfängerarrays (z. B. des BLSA-Arrays 206B+1) zusätzlich auf einen Pegel auf etwa halbem Weg zwischen diesem Vorladungspegel und dem endgültigen Wert des Quellarrays (z. B. des BLSA-Arrays 206B) geladen. An sich kann die Ladung, die erforderlich ist, um die Leistungsleitungen des BLSA-Arrays 206B+1 (von dem Vorladungspegel) auf einen vollständigen Pegel zur Erfassung zu bringen, um näherungsweise 50% reduziert werden, was eine wesentliche Leistungseinsparung darstellt.

Während eines Abgleichs (bei dem Schritt 412) jedoch wird die verbleibende Ladung des BLSA-Arrays 206B ohne irgendeine nützliche Verwendung verloren. Leistungsverluste, die durch eine niedrige Effizienz einer derartigen einmaligen Rückführung einer Ladung während Auffrischoperationen bewirkt werden, könnend die Größe von Leistungseinsparungen wesentlich begrenzen, die durch eine Rückführung erreichbar sind, wobei so ein Betriebsintervall von batteriebetriebenen Systemen, die DRAM-Vorrichtungen verwenden, verkürzt sowie das thermische Budget dieser Speichervorrichtungen verschlechtert wird.

Folglich besteht ein Bedarf auf dem Gebiet nach einem verbesserten Verfahren und einer verbesserten Schaltungskonfiguration für eine Mehrfachrückführung von Bitleitungsladungen.

ZUSAMMENFASSUNG DER ERFINDUNG

Ausführungsbeispiele der vorliegenden Erfindung sehen Verfahren und Schaltungskonfigurationen für eine Mehrfachrückführung von Bitleitungsladungen vor.

Ein Ausführungsbeispiel sieht ein Verfahren zum Rückführen einer Ladung bei einer dynamischen Direktzugriffspeichervorrichtung (DRAM-Vorrichtung) vor. Das Verfahren umfasst allgemein ein Durchführen einer ersten Auffrischoperation, die ein erstes Array von Bitleitungserfassungsverstärkern betrifft, ein Übertragen einer Ladung von Leistungsleitungen des ersten Arrays von Bitleitungserfassungsverstärkern zu Leistungsleitungen eines zweiten Arrays von Bitleitungserfassungsverstärkern, die bei einer zweiten Auffrischoperation betroffen sind, die nachfolgend zu der ersten Auffrischoperation durchgeführt wird, und ein Übertragen einer Ladung von Leistungsleitungen des ersten Arrays von Bitleitungserfassungsverstärkern zu Leistungsleitungen eines dritten Arrays von Bitleitungserfassungsverstärkern, die bei einer dritten Auffrischoperation betroffen sind, die nachfolgend zu der zweiten Auffrischoperation durchgeführt wird.

Ein anderes Ausführungsbeispiel sieht ein Verfahren zum Auffrischen einer Ladung für eine Verwendung bei einer Auffrischoperation vor, die ein i-tes Array von Bitleitungserfassungsverstärkern einer dynamischen Direktzugriffspeichervorrichtung (DRAM-Vorrichtung) betrifft, wobei i eine Ganzzahl ist. Das Verfahren umfasst allgemein ein Vorladen von Leistungsleitungen des i-ten Arrays von Bitleitungserfassungsverstärkern, ein sequentielles Übertragen einer Ladung von einer oder mehreren Leistungsleitungen von N Arrays von Bitleitungserfassungsverstärkern, die bei vorhergehenden Auffrischoperationen betroffen sind, zu einer oder mehreren Leistungsleitungen des i-ten Arrays, wobei N eine Ganzzahl größer 1 ist und die N Arrays zwischen einem (i-N)-ten Array und einem (i-1)-ten Array liegen, und ein nachfolgendes Koppeln der einen oder der mehreren Leistungsleitungen des i-ten Arrays mit einer oder mehreren Spannungsversorgungsleitungen.

Ein anderes Ausführungsbeispiel sieht eine Schaltungskonfiguration für ein mehrfaches Rückführen von Bitleitungsladungen vor. Die Schaltungskonfiguration umfasst allgemein eine oder mehrere gemeinsame Rückführungsleitungen, eine Mehrzahl von Schaltern, die jeweils selektiv eine oder mehrere Leistungsleitungen einer Mehrzahl von Bitleitungserfassungsverstärkerarrays mit der einen oder den mehreren gemeinsamen Rückführungsleitungen koppeln, und eine Steuerung. Die Steuerung ist allgemein konfiguriert, um eine Mehrzahl von Rückführungssteuersignalen zu erzeugen, um die Mehrzahl von Schaltern zu steuern, um sequentiell (i) eine Ladung von einer oder mehreren Leistungsleitungen eines ersten Arrays von Bitleitungserfassungsverstärkern, die vorhergehend bei einer ersten Auffrischoperation betroffen sind, zu einer oder mehreren Leistungsleitungen eines zweiten Arrays von Bitleitungserfassungsverstärkern zu übertragen, die bei einer zweiten Auffrischoperation betroffen sind, die nachfolgend zu der ersten Auffrischoperation durchgeführt wird, und (ii) eine Ladung von Leistungsleitungen des ersten Arrays von Bitleitungserfassungsverstärkern zu Leistungsleitungen eines dritten Arrays von Bitleitungserfassungsverstärkern zu übertragen, die bei einer dritten Auffrischoperation betroffen sind, die nachfolgend zu der zweiten Auffrischoperation durchgeführt wird.

Ein anderes Ausführungsbeispiel sieht eine dynamische Direktzugriffspeichervorrichtung vor, die allgemein eine Mehrzahl von Speicherzellarrays umfasst, die jeweils zumindest ein entsprechendes Array von Bitleitungserfassungsverstärkern, eine Kopplungseinrichtung zum selektiven Koppeln einer oder mehrerer Leistungsleitungen der Arrays von Bitleitungserfassungsverstärkern und eine Rückführungssteuerschaltungsanordnung aufweisen. Die Rückführungssteuerschaltungsanordnung ist allgemein konfiguriert, um über die Kopplungseinrichtung (i) eine Ladung von einer oder mehreren Leistungsleitungen eines ersten Arrays von Bitleitungserfassungsverstärkern, die vorhergehend bei einer ersten Auffrischoperation betroffen sind, zu einer oder mehreren Leistungsleitungen eines zweiten Arrays von Bitleitungserfassungsverstärkern zu übertragen, die bei einer zweiten Auffrischoperation betroffen sind, die nachfolgend zu der ersten Auffrischoperation durchgeführt wird, und (ii) eine Ladung von Leistungsleitungen des ersten Arrays von Bitleitungserfassungsverstärkern zu Leistungsleitungen eines dritten Arrays von Bitleitungserfassungsverstärkern zu übertragen, die bei einer dritten Auffrischoperation betroffen sind, die nachfolgend zu der zweiten Auffrischoperation durchgeführt wird.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Die Lehren der vorliegenden Erfindung können durch ein Betrachten der folgenden detaillierten Beschreibung in Verbindung mit den zugehörigen Zeichnungen ohne weiteres verstanden werden, bei denen:

1 ein Blockdiagramm einer exemplarischen DRAM-Vorrichtung zeigt, bei der Ausführungsbeispiele der vorliegenden Erfindung verwendet werden können;

2 eine exemplarische Schaltungskonfiguration für ein herkömmliches einmaliges Rückführen einer Ladung während einer Auffrischoperation bei der DRAM-Vorrichtung von 1 zeigt

3 ein vereinfachtes Blockdiagramm eines Abschnitts der DRAM-Vorrichtung von 1 zeigt, die für ein einmaliges Rückführen einer Ladung während einer Auffrischoperation konfiguriert ist

4 ein Flussdiagramm von exemplarischen Operationen für eine Ladungsrückführung unter Verwendung der Schaltungskonfiguration von 2 zeigt;

5 eine exemplarische Schaltungskonfiguration für eine Mehrfachladungsrückführung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung zeigt;

6 ein Flussdiagramm von exemplarischen Operationen für eine Mehrfachladungsrückführung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung zeigt;

7 ein exemplarisches Zeitdiagramm darstellt, das eine Mehrfachladungsrückführung gemäß Ausführungsbeispielen der vorliegenden Erfindung darstellt;

8 eine Tabelle zeigt, die eine Effizienz einer Mehrfachladungsrückführung gemäß dem Zeitdiagramm von 6 darstellt;

9 ein anderes exemplarisches Zeitdiagramm darstellt, das eine Mehrfachladungsrückführung gemäß Ausführungsbeispielen der vorliegenden Erfindung darstellt;

10 eine Tabelle zeigt, die eine Effizienz einer Mehrfachladungsrückführung gemäß dem Zeitdiagramm von 9 darstellt;

Um ein Verständnis zu erleichtern, wurden, wo möglich, identische Bezugszeichen verwendet, um identische Elemente zu bezeichnen, die den Figuren gemeinsam sind.

Es ist jedoch zu beachten, dass die beigefügten Zeichnungen lediglich exemplarische Ausführungsbeispiele dieser Erfindung darstellen und deshalb nicht als den Schutzbereich derselben begrenzend zu betrachten sind, da die Erfindung andere gleichermaßen wirksame Ausführungsbeispiel zulassen kann.

DETAILLIERTE BESCHREIBUNG

Ausführungsbeispiele der vorliegenden Erfindung sehen Verfahren und Schaltungskonfigurationen für ein mehrfaches Rückführen einer Ladung während einer Auffrischoperation bei einer dynamischen Direktzugriffspeichervorrichtung (DRAM-Vorrichtung) vor. Ein Verwenden der hierin beschriebenen Techniken für eine Mehrfachladungsrückführung kann in einer effizienteren Ladungsrückführung und einem reduzierten Leistungsverbrauch resultieren.

Eine exemplarische Schaltung für Mehrfachladungsrückführung

5 zeigt eine exemplarische Schaltungskonfiguration 500, die für eine Mehrfachladungsrückführung während einer Auffrischoperation bei der DRAM-Vorrichtung von 1 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung verwendet werden kann. Die Schaltungskonfiguration 500 weist allgemein eine gemeinsame Rückführungsleistungsleitung 502, eine gemeinsame Rückführungsmasseleitung (Rückführungs-GND-Leitung; GND = Ground) 504 und eine Mehrzahl von Schaltern 510 zum selektiven Koppeln von BLSAs 206 mit den gemeinsamen Leitungen 502 und 504 auf. Darstellend sind lediglich vier BLSA-Arrays 206i, 206j, 206k und 206l gezeigt.

Unter Verwendung von Schaltern 510i-l (kollektiv die Schalter 510) können die gemeinsame Leistungsleitung 502 und die gemeinsame GND-Leitung 504 während Auffrischoperationen selektiv mit den Leistungsknoten 214 bzw. 216 in den BLSA-Arrays 206i-l gekoppelt werden. Bei einem Ausführungsbeispiel sind die Schalter 510 selektiv durch die Erfassungssteuerung 224 unter Verwendung jeweiliger Leitungen (mit Rückführung_i – Rückführung_l etikettiert) des Steuerbusses 208 gesteuert. In Betrieb können die Schalter 510 die BLSA-Arrays 206 in irgendeiner Kombination derselben mit den Leitungen 502 und 504 koppeln. An sich ermöglichen die Leitungen 502 und 504 zusammen mit den Schaltern 510 eine gesteuerte Leistungsschnittstelle zwischen den BLSA-Arrays der Speichervorrichtung (z. B. des Komponentenspeichers 104K der in 1 gezeigten DRAM-Vorrichtung 100). Natürlich erkennt ein Fachmann auf dem Gebiet, dass anstelle eines Verwendens einer gemeinsamen Rückführungsleitung zweckgebundene Schalter zwischen entsprechenden Arrayleistungsleitungen ebenfalls verwendet werden können, um die Leistungsleitungen selektiv zu koppeln.

Ein Betrieb der Schaltungskonfiguration 500 kann am besten mit Bezug auf 6 beschrieben werden, die ein Flussdiagramm exemplarischer Operationen 600 für eine Mehrfachladungsrückführung ist (die durch Komponenten der Schaltungskonfiguration 500 durchgeführt werden kann). Die Operationen 600 beginnen bei einem Schritt 602 und fahren fort, um eine Auffrischoperation 604 durchzuführen (die darstellend Schritte 606616 umfasst). Die Operationen 606612 stellen eine Auffrischoperation dar, die ein erstes beliebiges BLSA-Array 206B betrifft, und nehmen an, dass ein zweites BLSA-Array 206B-1 vorhergehend aufgefrischt wurde und dass Teile einer Ladung von beiden zu einem dritten BLSA-Array 206B+1 rückgeführt werden. Eine Ladung von dem BLSA-Array 206B-1 kann während des Auffrischzyklus desselben auch zu dem BLSA-Array 206B rückgeführt worden sein.

Bei dem Schritt 606 aktiviert die Auffrischsteuerung 112K (in 1 gezeigt) ein erstes BLSA-Array 206B beispielsweise auf eine herkömmliche Weise. Bei dem Schritt 608 werden Speicherzellen des Speicherarrays 220B, die mit dem BLSA-Array 206B gekoppelt sind, aufgefrischt. Man rufe sich in Erinnerung, dass nach einem Erfassen Leistungsleitungen des BLSA-Arrays 206B vollständig geladen sind und diese Ladung durch ein Übertragen der Ladung zu anderen BLSA-Arrays rückgeführt werden kann. Wie es oben beschrieben ist, kann ferner ein anderes BLSA-Array 206B-1, das bereits für ein Rückführen verwendet wurde (z. B. durch ein Übertragen einer Ladung zu dem BLSA-Array 206B), immer noch eine verbleibende Ladung aufweisen kann, die erneut zu einem anderen BLSA-Array 206B+1 in Vorbereitung auf eine Auffrischoperation, die dieses Array betrifft, rückgeführt (übertragen) werden kann. Deshalb wird bei dem Schritt 610 ein verbleibender Teil einer Ladung von dem BLSA-Array 206B-1 zu dem BLSA-Array 206B+1 durch die gemeinsame Leistungsleitung 502 und die gemeinsame GND-Leitung 504 übertragen. Bei dem Schritt 612 wird ein Teil einer Ladung ebenfalls von dem BLSA-Array 206B zu dem BLSA-Array 206B+1 übertragen.

Als ein Beispiel sei angenommen, dass während einer vorhergehenden Auffrischoperation, die das BLSA-Array 206 betrifft, eine Ladung von dem BLSA-Array 206i zu dem BLSA-Array 206 rückgeführt wird. Um eine „verbleibende" Ladung von dem BLSA-Array 206i weiter rückzuführen, kann die Erfassungssteuerung 224 die Schalter 510i und 510k (über eine Rückführung_i- bzw. Rückführung_k-Steuerleitung) momentan schließen, um eine Ladung von dem BLSA-Array 206i während einer nachfolgenden Auffrischoperation, die das BLSA-Array 206k betrifft, zu dem BLSA-Array 206k zu übertragen. Der Schalter 510i kann dann geöffnet werden und (während der Schalter 510k immer noch geschlossen ist) kann dann der Schalter 510j geschlossen werden, um eine Ladung von dem BLSA-Array 206 zu dem BLSA-Array 206k zu übertragen. Dieses Beispiel ist mit Bezug auf 7 unten weiter beschrieben.

Somit resultiert eine Mehrfachladungsrückführung darin, dass eine zusätzliche Menge an Ladung verwendet wird, was in weniger Ladung resultiert, die (von einer Leistungsversorgung) benötigt wird, um die Leistungsleitung des BLSA-Arrays 206k zu einem vollen Pegel zu bringen. Während eines zusätzlichen Schrittes kann, obwohl es nicht gezeigt ist, die verbleibende Ladung eines sogar früheren BLSA-Arrays 206 (z. B. 206h) zu dem BLSA-Array 206k übertragen werden. Wie es jedoch unten detaillierter beschrieben wird, ist eventuell eine zusätzliche Rückführung nicht möglich, sobald der Spannungspegel unter einen bestimmten Punkte fällt (z. B. die Schwellenspannung von BLSA-Transistoren).

Bei dem Schritt 618 fragt die Sequenz 600 ab, ob alle Arrays 220 des Speichers (z. B. des Komponentenspeichers 104K) aufgefrischt wurden. Falls die Abfrage des Schritts 618 negativ beantwortet wird, geht die Sequenz 600 zu einem Schritt 620 über. Bei einem Schritt 620 wird das Suffix des BLSA-Arrays 206B inkrementiert (d. h. von k zu l) und dann wird der Zyklus 604 für die BLSA-Arrays mit dem erhöhten Suffix durchgeführt. Die Auffrischzyklen 604 können wiederholt werden, bis alle Speicherarrays der Speichervorrichtung aufgefrischt sind. Falls die Abfrage des Schritts 618 positiv beantwortet wird, geht die Sequenz 600 zu einem Schritt 622 über. Bei dem Schritt 622 endet die Sequenz 600.

Ein exemplarisches Zeitdiagramm für Mehrfachladungsrückführung

7 stellt ein exemplarisches Zeitdiagramm dar, das ein mehrfaches Rückführen einer Ladung von einem BLSA-Array 206i darstellt, das bei einem Verständnis der Rückführungsschaltungskonfiguration 500 von 5 weiter helfen kann. Zu Darstellungszwecken nimmt das Zeitdiagramm 700 lediglich eine Doppelladungsrückführung an (z. B. eine Ladung von einem Array wird lediglich zweimal rückgeführt). Der obere Abschnitt des Zeitdiagramms stellt die Spannungspegel von Leistungs- und Masseknoten (214 und 216) der BLSA-Arrays 206i-l sowie entsprechende Wortleitungsspannungspegel dar. Der untere Abschnitt des Zeitdiagramms stellt die Rückführungssteuersignale Rückführung_i – Rückführung_l dar, die durch die Erfassungssteuerung 224 erzeugt werden. Zu Darstellungszwecken wird angenommen, dass während einer Auffrischoperation, die die ersten BLSA-Arrays 206i betrifft, keine Rückführung stattfindet.

Wie es dargestellt ist, werden vor der Auffrischoperation, die jedes BLSA-Array 206 betrifft, die entsprechenden Leistungs- und Masseknoten (BLSA_PWR und BLSA_GND) vorgeladen. Nach der Auffrischoperation, die das BLSA-Array 206i betrifft, befindet sich der Leistungsknoten BLSA_PWR_i bei einem vollen Pegel und eine Ladung von dem BLSA-Array 206i kann zu dem BLSR-Array 206j rückgeführt werden. Wie es gezeigt ist, werden genau vor einem Erfassen während der Auffrischoperation, die das BLSA-Array 206j betrifft, die Schalter 510i und 510j durch ein Aktivieren der Steuerleitungen Rückführung_i und Rückführung_j geschlossen, wobei die Leistungs- und Masseknoten der BLSA-Arrays 206i und 206j gekoppelt werden, die sich auf einen Pegel dazwischen abgleichen. Mit anderen Worten wird eine Ladung von BLSA_PWR_i zu BLSA_PWR_j übertragen (rückgeführt), was in einer Erhöhung des Spannungspegels von BLSA_PWR_i von dem Vorladungspegel um eine Größe resultiert, die mit VRECi-j etikettiert ist. Die Schalter 510i und 510j werden dann geöffnet und die verbleibende Ladung, die erforderlich ist, damit BLSA_PWR_j den vollen Spannungspegel erreicht, wird durch die Leistungsversorgung zugeführt.

Nach der Auffrischoperation, die das BLSA-Array 206j betrifft, befindet sich der BLSA_PWR_j bei einem vollen Pegel. Während BLSA_PWR_i von dem vollen Pegel um VRECi-j reduziert wurde, weist derselbe immer noch näherungsweise die Hälfte der Ladung auf, die für ein Rückführen verfügbar ist. Vor einem Erfassen während der Auffrischoperation, die das BLSA-Array 206k betrifft, werden deshalb die Schalter 510i und 510k durch ein Aktivieren der Steuerleitungen Rückführung_i und Rückführung_k geschlossen, wobei die Leistungs- und Masseknoten der BLSA-Arrays 206i und 206k gekoppelt werden, die sich auf einen Pegel dazwischen abgleichen. Wie es dargestellt ist, wird eine Ladung von BLSA_PWR_i zu BLSA_PWR_k übertragen, was in einer Erhöhung des Spannungspegels von BLSA_PWR_k von dem Vorladungspegel um eine Größe resultiert, die mit VRECi-k etikettiert ist (näherungsweise die Hälfte von VRECi-j). Die Schalter 510i werden dann geöffnet und die Schalter 510j werden momentan geschlossen (während die Schalter 510k geschlossen bleiben), wobei eine Ladung von BLSA_PWR_j zu BLSA_PWR_k rückgeführt wird, was in einer zusätzlichen Spannungspegelerhöhung von VRECj-k resultiert.

Die Schalter 510j und 510k werden dann geöffnet und die verbleibende Ladung, die erforderlich ist, damit BLSA_PWR_k den vollen Spannungspegel erreicht, wird durch die Leistungsversorgung zugeführt, was eine erheblich geringere Menge ist, als von der Leistungsversorgung erforderlich war, um BLSA_PWR_j zu dem vollen Spannungspegel zu bringen. Wie es dargestellt ist, werden ähnliche Operationen durchgeführt, um eine Ladung von BLSA_PWR_j und BLSA_PWR_k zu BLSA_PWR_l rückzuführen.

Wie es in 7 dargestellt ist, werden jedes Mal, wenn eine Ladung nach einer Bitleitungserfassung rückgeführt wird, Leistungsleitungen (BLSA_PWR) des Quell- und Empfangsarrays abgeglichen und der endgültige Wert der zwei Leistungsleitungen beträgt näherungsweise die Hälfte der Anfangswerte. Somit wird der Pegel einer Erhöhung auf Grund einer Rückführung von einer Quellleistungsleitung kleiner, wenn eine Leistungsrückführung wiederholt wird. Dies ist ferner in 8 dargestellt, die den Spannungserhöhungsbeitrag (über einem anfänglichen Vorladungspegel) zu einer Empfangsarrayleistungsleitung von mehreren Quellarrays darstellt. Bei der dargestellten Sequenz wird eine Ladung von jeder Leistungsleitung vor einem Vorgeladenwerden dreimal rückgeführt (d. h. „3x-Rückführung").

Nach einer Erfassung befinden sich Leistungsleitungen des ersten Arrays BLSA 2061 bei einem vollen Spannungspegel (100%). Deshalb resultiert die erste Rückführung von Ladung von BLSA 2061 (zu BLSA 2062) in einer etwa 50%igen Erhöhung von BLSA_PWR_2 über dem Vorladungspegel und einer entsprechenden Reduzierung von BLSA_PWR_1. Deshalb resultiert die zweite Rückführung von Ladung von BLSA_PWR_1 in einer etwa 25%igen Erhöhung von BLSA_PWR_3 über dem Vorladungspegel, während die dritte in lediglich einer etwa 12,5%igen Erhöhung von BLSR_PWR_4 über dem Vorladungspegel resultiert.

Auf Grund der anfänglichen Rückführung von BLSA_PWR_1 wird die Ladungsrückführung von BLSA_PWR_2 bei unterschiedlichen Pegeln vorgenommen. Die erste Rückführung von Ladung von BLSA_PWR_2 zu BLSA_PWR_3 wird zwischen etwa 25% (dem Pegel von BLSA_PWR_3 nach der zweiten Rückführung von BLSA_PWR_1) und etwa 100% vorgenommen, was in einem endgültigen Pegel von etwa 62,5% über einem Vorladungspegel resultiert. Auf ähnliche Weise wird die zweite Rückführung von Ladung von BLSA_PWR_2 zu BLSA_PWR_4 zwischen etwa 12,5% (dem Pegel von BLSA_PWR_4 nach der zweiten Rückführung von BLSA_PWR_1) und etwa 62,5% vorgenommen, was in einem endgültigen Pegel von etwa 37,5% über einem Vorladungspegel resultiert, während die dritte Rückführung von Ladung von BLSA_PWR_2 zu BLSA_PWR_5 zwischen 0% (keine weitere Rückführung von BLSA_PWR_1 angenommen) und etwa 37,5% vorgenommen wird, was in einem endgültigen Pegel von etwa 18,75% über einem Vorladungspegel resultiert.

Falls der Leistungsleitungsspannungspegel zu klein ist, ist es eventuell nicht möglich, auf Grund der Schwellenspannungsbegrenzung von BLSA-Transistoren (näherungsweise 0,4–0,5 V) eine Ladungsrückführung durchzuführen. Falls mit anderen Worten der Leistungsleitungsspannungspegel unter die Schwellenspannungsgrenze fällt, gibt es eventuell keinen leitfähigen Weg durch die BLSA-Transistoren von den Bitleitungen zu den Leistungsleitungen, was eine praktische Begrenzung auf die Anzahl von Malen auferlegen kann, die eine Ladung von irgendeiner gegebenen Leistungsleitung rückgeführt werden kann.

Wie es in 8 dargestellt ist, tritt der minimale Leistungspegel bei der dritten Ladungsrückführung des ersten BLSA-Arrays 2061, näherungsweise 12,5%, auf, der eventuell keine ausreichende Spanne über der Schwellengrenze ermöglicht, insbesondere bei Betrachtung von Prozessvariationen, die diesen Wert herunterbringen können und/oder den Transistorschwellenpegel erhöhen können. Deshalb ist es eventuell bei einigen Ausführungsbeispielen erwünscht, den minimalen Spannungspegel, der an irgendeiner Leistungsleitung resultiert, die für eine Rückführung verwendet wird, in einer Bemühung zu erhöhen, eine ausreichende Spanne über der Schwellengrenze zu erreichen und sicherzustellen, dass eine Rückführung auftritt.

Ein Ansatz um diesen minimalen Spannungspegel zu erhöhen besteht darin, eine Ladungsrückführung für das erste oder mehrere BLSA-Arrays nicht durchzuführen. Dieser Ansatz ist in dem Zeitdiagramm von 9 und dem entsprechenden Diagramm einer gemeinschaftlichen Verwendung einer rückgeführten Ladung von 10 dargestellt. Wie es dargestellt ist, ist die in 9 dargestellte Rückführungssequenz ähnlich dieser, die in 7 dargestellt ist, außer, dass die erste Ladungsrückführung (von BLSA_PWR_i zu BLSA_PWR_j) übersprungen wird. Folglich befinden sich nach einem Auffrischen des BLSA-Arrays 206j sowohl BLSA_PWR_i als auch BLSA_PWR_j bei einem vollen Spannungspegel. Deshalb kann die erste Rückführung von Ladung von BLSA_PWR_i zu BLSA_PWR_k zwischen 0% und 100% über einem Vorladungspegel vorgenommen werden, was in einem endgültigen Pegel (VPRECH + VRECi-k) von 50% über einem Vorladungspegel resultiert. Nachfolgend kann die erste Rückführung von Ladung von BLSA_PWR_j zu BLSA_PWR_k bei zwischen 50% und 100% über einem Vorladungspegel vorgenommen werden, was in einem endgültigen Pegel (um VRECj-k erhöht) von 75% über einem Vorladungspegel resultiert.

Wie es in 10 dargestellt ist, wird durch ein Überspringen einer Rückführung für Auffrischoperationen von einem oder mehreren anfänglichen BLSA-Arrays (nach der ersten Rückführung der ersten Leistungsleitung) die Reduzierung bei Spannungspegeln, die an Leistungsleitungen zu sehen ist, die für eine Rückführung verwendet werden, einheitlich: etwa 75% (100% + 50%/2) nach der ersten Rückführung, etwa 50% (75% + 25%/2) für eine zweite Rückführung und etwa 25% (50% + 0%) für die dritte Rückführung. Was jedoch wichtiger ist, der minimale Spannungspegel an irgendeiner Leistungsleitung, die für eine Ladungsrückführung verwendet wird, ist verglichen mit der Sequenz, die in 7 und 8 dargestellt ist, verdoppelt (von etwa 12,5% auf 25%). Somit liegen die minimalen Spannungspegel bei einer viel sichereren Spanne über dem BLSA-Transistorschwellenpegel, was eine Ladungsrückführung über die mehreren Zyklen sicherstellen sollte (und ermöglichen kann, dass eine Ladung eine größere Anzahl von Malen rückgeführt werden kann). Natürlich erkennen Fachleute auf dem Gebiet, dass die genauen Spannungspegel, die nach der unterschiedlichen Rückführung für jede Leistungsleitung erreicht werden, von der Anzahl von Auffrischoperationen, für die eine Rückführung anfänglich übersprungen wird, sowie der gesamten Anzahl von Malen abhängen, die eine Ladung von jeder Leistungsleitung rückgeführt wird.

Schlussfolgerung

Durch die Verwendung von Mehrfachrückführungstechniken können Ausführungsbeispiele der vorliegenden Erfindung eine effizientere Verwendung von Bitleitungsladungen liefern, was verglichen mit herkömmlichen Einfachrückführungstechniken in größeren Reduzierungen eines Leistungsverbrauchs resultiert. Bitleitungsladungen von Arrays können irgendeine Anzahl von Malen rückgeführt werden, bevor dieselben vorgeladen werden, was allgemein lediglich durch die Schwellenspannung von Bitleitungserfassungsverstärkertransistoren (BLSA-Transistoren) begrenzt ist.

Während das Vorhergehende auf Ausführungsbeispiele der vorliegenden Erfindung gerichtet ist, können andere und weitere Ausführungsbeispiele der Erfindung entwickelt werden, ohne von dem grundlegenden Schutzbereich derselben abzuweichen, und der Schutzbereich derselben ist durch die folgenden Ansprüche bestimmt.

Zusammenfassung

Es sind Verfahren und Schaltungskonfigurationen für eine Mehrfachrückführung einer Ladung während einer Auffrischoperation bei einer Speichervorrichtung, wie beispielsweise einer dynamischen Direktzugriffspeichervorrichtung (DRAM-Vorrichtung) vorgesehen. Eine Ladung von einer oder mehreren Leistungsleitungen eines ersten Arrays von Bitleitungserfassungsverstärkern, die bei einer ersten Auffrischoperation betroffen sind, kann zu einer oder mehreren Leistungsleitungen von zumindest einem zweiten und einem dritten Array von Bitleitungserfassungsverstärkern, die bei nachfolgenden Auffrischoperationen betroffen sind, übertragen werden (610).


Anspruch[de]
Ein Verfahren zum Rückführen einer Ladung bei einer Speichervorrichtung, das folgende Schritte aufweist:

Durchführen einer ersten Auffrischoperation, die ein erstes Array von Bitleitungserfassungsverstärkern betrifft;

Übertragen von Ladung von Leistungsleitungen des ersten Arrays von Bitleitungserfassungsverstärkern zu Leistungsleitungen eines zweiten Arrays von Bitleitungserfassungsverstärkern, die bei einer zweiten Auffrischoperation betroffen sind, die nachfolgend zu der ersten Auffrischoperation durchgeführt wird; und

Übertragen von Ladung von Leistungsleitungen des ersten Arrays von Bitleitungserfassungsverstärkern zu Leistungsleitungen eines dritten Arrays von Bitleitungserfassungsverstärkern, die bei einer dritten Auffrischoperation betroffen sind, die nachfolgend zu der zweiten Auffrischoperation durchgeführt wird.
Das Verfahren gemäß Anspruch 1, das ferner ein Übertragen von Ladung von Leistungsleitungen des zweiten Arrays von Bitleitungserfassungsverstärkern zu Leistungsleitungen des dritten Arrays von Bitleitungserfassungsverstärkern aufweist, die bei der dritten Auffrischoperation betroffen sind, die nachfolgend zu der zweiten Auffrischoperation durchgeführt wird. Das Verfahren gemäß Anspruch 1, das ferner ein Übertragen von Ladung von Leistungsleitungen des ersten Arrays von Bitleitungserfassungsverstärkern zu Leistungsleitungen von zumindest einem vierten Array von Bitleitungserfassungsverstärkern aufweist, die bei zumindest einer vierten Auffrischoperation betroffen sind, die nachfolgend zu der dritten Auffrischoperation durchgeführt wird. Das Verfahren gemäß Anspruch 3, das ferner ein Übertragen von Ladung von Leistungsleitungen des zweiten und des dritten Arrays von Bitleitungserfassungsverstärkern zu Leistungsleitungen zumindest eines vierten Arrays von Bitleitungserfassungsverstärkern aufweist, die bei zumindest einer vierten Auffrischoperation betroffen sind, die nachfolgend zu der dritten Auffrischoperation durchgeführt wird. Das Verfahren gemäß Anspruch 1, bei dem das Übertragen von Ladung von Leistungsleitungen des ersten Arrays von Bitleitungserfassungsverstärkern zu Leistungsleitungen des zweiten Arrays von Bitleitungserfassungsverstärkern folgende Schritte aufweist:

Schließen eines oder mehrerer Schalter, die die Leistungsleitungen des ersten Arrays von Bitleitungserfassungsverstärkern mit einer oder mehreren gemeinsamen Rückführungsleistungsleitungen koppeln; und

Schließen eines oder mehrerer Schalter, die die Leistungsleitungen des ersten Arrays von Bitleitungserfassungsverstärkern mit der einen oder den mehreren gemeinsamen Rückführungsleistungsleitungen koppeln.
Das Verfahren gemäß Anspruch 1, das ferner ein Durchführen zumindest einer Zwischenauffrischoperation zwischen der ersten und der zweiten Auffrischoperation aufweist, wobei eine Ladung nicht von Leistungsleitungen des Arrays von Bitleitungserfassungsverstärkern zu Leistungsleitungen eines Arrays von Bitleitungserfassungsverstärkern übertragen wird, die bei der Zwischenauffrischoperation betroffen sind. Das Verfahren gemäß Anspruch 6, bei dem nach der dritten Auffrischoperation die Spannungsdifferenz zwischen den Leistungsleitungen des ersten Arrays von Bitleitungserfassungsverstärkern und einem Vorladungspegel näherungsweise 25% der Spannungsdifferenz zwischen dem Vorladungspegel und dem Spannungspegel der Leistungsleitungen unmittelbar nach der ersten Auffrischoperation beträgt. Ein Verfahren zum Rückführen von Ladung für eine Verwendung bei einer Auffrischoperation, die ein i-tes Array von Bitleitungserfassungsverstärkern einer Speichervorrichtung betrifft, wobei i eine Ganzzahl ist, das folgende Schritte aufweist:

Vorladen von Leistungsleitungen des i-ten Arrays von Bitleitungserfassungsverstärkern;

sequentielles Übertragen von Ladung von einer oder mehreren Leistungsleitungen von N Arrays von Bitleitungserfassungsverstärkern, die bei vorhergehenden Auffrischoperationen betroffen sind, zu einer oder mehreren Leistungsleitungen des i-ten Arrays, wobei N eine Ganzzahl größer 1 ist und die N Arrays zwischen einem (i-N)-ten Array und einem (i-1)-ten Array liegen; und

nachfolgendes Koppeln der einen oder der mehreren Leistungsleitungen des i-ten Arrays mit einer oder mehreren Spannungsversorgungsleitungen.
Das Verfahren gemäß Anspruch 8, bei dem N größer 2 ist. Das Verfahren gemäß Anspruch 8, bei dem das sequentielle Übertragen von Ladung von einer oder mehreren Leistungsleitungen der N Arrays von Bitleitungserfassungsverstärkern zu der einen oder den mehreren Leistungsleitungen des i-ten Arrays folgende Schritte aufweist:

Schließen eines oder mehrerer erster Schalter, um die eine oder die mehreren Leistungsleitungen des i-ten Arrays mit einer oder mehreren gemeinsamen Rückführungsleitungen zu koppeln; und

während der eine oder die mehreren ersten Schalter geschlossen sind, sequentielles Schließen einer Mehrzahl von Sätzen von einem oder mehreren Schaltern, wobei das Schließen jedes Satzes eine oder mehrere Leistungsleitungen eines unterschiedlichen der N Arrays von Bitleitungserfassungsverstärkern mit der einen oder den mehreren gemeinsamen Rückführungsleitungen koppelt.
Ein Verfahren zum Rückführen einer Ladung bei einer dynamischen Direktzugriffspeichervorrichtung (DRAM-Vorrichtung; DRAM = Dynamic Random Access Memory), das folgende Schritte aufweist:

Durchführen einer ersten Auffrischoperation, die ein erstes Array von Bitleitungserfassungsverstärkern betrifft;

momentanes Schließen eines oder mehrerer Schalter, um eine oder mehrere Leistungsleitungen des ersten Arrays von Bitleitungserfassungsverstärkern mit Leistungsleitungen eines zweiten Arrays von Bitleitungserfassungsverstärkern zu koppeln, die bei einer zweiten Auffrischoperation betroffen sind, die nachfolgend zu der ersten Auffrischoperation durchgeführt wird; und

momentanes Schließen eines oder mehrerer Schalter, um eine oder mehrere Leistungsleitungen des ersten Arrays von Bitleitungserfassungsverstärkern mit Leistungsleitungen eines dritten Arrays von Bitleitungserfassungsverstärkern zu koppeln, die bei einer dritten Auffrischoperation betroffen sind, die nachfolgend zu der zweiten Auffrischoperation durchgeführt wird.
Ein Verfahren zum Rückführen von Ladung, das folgenden Schritt aufweist:

momentanes Schließen eines oder mehrerer Schalter, um Ladung von einer oder mehreren Leistungsleitungen eines ersten Arrays von Bitleitungserfassungsverstärkern, die bei einer ersten Auffrischoperation betroffen sind, zu einer oder mehreren Leistungsleitungen von zumindest einem zweiten und einen dritten Array von Bitleitungserfassungsverstärkern zu übertragen, die bei nachfolgenden Auffrischoperationen betroffen sind.
Eine Schaltungskonfiguration für eine Mehrfachrückführung von Bitleitungsladungen, die folgende Merkmale aufweist:

eine oder mehrere gemeinsame Rückführungsleitungen;

eine Mehrzahl von Schaltern, um jeweils eine oder mehrere Leistungsleitungen einer Mehrzahl von Bitleitungserfassungsverstärkerarrays mit der einen oder den mehreren gemeinsamen Rückführungsleitungen selektiv zu koppeln; und

eine Steuerung, die konfiguriert ist, um eine Mehrzahl von Rückführungssteuersignalen zu erzeugen, um die Mehrzahl von Schaltern zu steuern, um sequentiell (i) eine Ladung von einer oder mehreren Leistungsleitungen eines ersten Arrays von Bitleitungserfassungsverstärkern, die vorhergehend bei einer ersten Auffrischoperation betroffen sind, zu einer oder mehreren Leistungsleitungen eines zweiten Arrays von Bitleitungserfassungsverstärkern zu übertragen, die bei einer zweiten Auffrischoperation betroffen sind, die nachfolgend zu der ersten Auffrischoperation durchgeführt wird, und (ii) eine Ladung von Leistungsleitungen des ersten Arrays von Bitleitungserfassungsverstärkern zu Leistungsleitungen eines dritten Arrays von Bitleitungserfassungsverstärkern zu übertragen, die bei einer dritten Auffrischoperation betroffen sind, die nachfolgend zu der zweiten Auffrischoperation durchgeführt wird.
Die Schaltungskonfiguration gemäß Anspruch 13, bei der die Steuerung konfiguriert ist, um eine Ladung von der einen oder den mehreren Leistungsleitungen des ersten Arrays von Bitleitungserfassungsverstärkern zu der einen oder den mehreren Leistungsleitungen des zweiten Arrays von Bitleitungserfassungsverstärkern durch folgende Schritte zu übertragen:

Aktivieren eines ersten Rückführungssteuersignals, um einen oder mehrere erste Schalter zu schließen, die die eine oder die mehreren Leistungsleitungen des ersten Arrays von Bitleitungserfassungsverstärkern mit der einen oder den mehreren gemeinsamen Rückführungsleitungen koppeln; und

während der eine erste oder die mehreren ersten Schalter geschlossen sind, Aktivieren eines zweiten Rückführungssteuersignals, um einen oder mehrere zweite Schalter momentan zu schließen, die die eine oder die mehreren Leistungsleitungen des zweiten Arrays von Bitleitungserfassungsverstärkern mit der einen oder den mehreren gemeinsamen Rückführungsleitungen koppeln.
Die Schaltungskonfiguration gemäß Anspruch 14, bei der die Steuerung konfiguriert ist, um eine Ladung von der einen oder den mehreren Leistungsleitungen des ersten Arrays von Bitleitungserfassungsverstärkern zu der einen oder den mehreren Leistungsleitungen des dritten Arrays von Bitleitungserfassungsverstärkern zu übertragen und eine Ladung von der einen oder den mehreren Leistungsleitungen des zweiten Arrays von Bitleitungserfassungsverstärkern zu der einen oder den mehreren Leistungsleitungen des dritten Arrays von Bitleitungserfassungsverstärkern durch folgende Schritte zu übertragen:

Aktivieren des ersten Rückführungssteuersignals, um einen oder mehrere erste Schalter zu schließen, die die eine oder die mehreren Leistungsleitungen des ersten Arrays von Bitleitungserfassungsverstärkern mit der einen oder den mehreren gemeinsamen Rückführungsleitungen koppeln;

während der eine oder die mehreren ersten Schalter geschlossen sind, Aktivieren eines dritten Rückführungssteuersignals, um einen oder mehrere dritte Schalter zu schließen, die die eine oder die mehreren Leistungsleitungen des dritten Arrays von Bitleitungserfassungsverstärkern mit der einen oder den mehreren gemeinsamen Rückführungsleitungen koppeln;

Deaktivieren des ersten Rückführungssteuersignals, um den einen oder die mehreren ersten Schalter zu öffnen; und

während der eine oder die mehreren dritten Schalter geschlossen sind, Aktivieren des zweiten Rückführungssteuersignals, um einen oder mehrere zweite Schalter momentan zu schließen, die die eine oder die mehreren Leistungsleitungen des zweiten Arrays von Bitleitungserfassungsverstärkern mit der einen oder den mehreren gemeinsamen Rückführungsleitungen koppeln.
Die Schaltungskonfiguration gemäß Anspruch 14, bei der die Steuerung ferner konfiguriert ist, um eine Ladung von einer oder mehreren Leistungsleitungen des ersten Arrays von Bitleitungserfassungsverstärkern zu einer oder mehreren Leistungsleitungen von zumindest einem vierten Array von Bitleitungserfassungsverstärkern zu übertragen, die bei zumindest einer vierten Auffrischoperation betroffen sind, die nachfolgend zu der dritten Auffrischoperation durchgeführt wird. Eine Speichervorrichtung, die folgende Merkmale aufweist:

eine Mehrzahl von Speicherzellarrays, die jeweils zumindest ein entsprechendes Array von Bitleitungserfassungsverstärkern aufweisen;

eine Kopplungseinrichtung zum selektiven Koppeln einer oder mehrerer Leistungsleitungen der Arrays von Bitleitungserfassungsverstärkern; und

eine Rückführungssteuerschaltungsanordnung, die konfiguriert ist, um über die Kopplungseinrichtung (i) eine Ladung von einer oder mehreren Leistungsleitungen eines ersten Arrays von Bitleitungserfassungsverstärkern, die vorhergehend bei einer ersten Auffrischoperation betroffen sind, zu einer oder mehreren Leistungsleitungen eines zweiten Arrays von Bitleitungserfassungsverstärkern zu übertragen, die bei einer zweiten Auffrischoperation betroffen sind, die nachfolgend zu der ersten Auffrischoperation durchgeführt wird, und (ii) eine Ladung von Leistungsleitungen des ersten Arrays von Bitleitungserfassungsverstärkern zu Leistungsleitungen von zumindest einem dritten Array von Bitleitungserfassungsverstärkern zu übertragen, die bei zumindest einer dritten Auffrischoperation betroffen sind, die nachfolgend zu der zweiten Auffrischoperation durchgeführt wird.
Die Speichervorrichtung gemäß Anspruch 17, bei der die Einrichtung zum selektiven Koppeln einer oder mehrerer Leistungsleitungen der Arrays von Bitleitungserfassungsverstärkern folgende Merkmale aufweist:

eine oder mehrere gemeinsame Rückführungsleitungen; und

eine Mehrzahl von Sätzen von einem oder mehreren Schaltern, wobei jeder Satz vorgesehen ist, um eine oder mehrere entsprechende Leistungsleitungen eines zugeordneten Arrays von Bitleitungserfassungsverstärkern mit der einen oder den mehreren gemeinsamen Rückführungsleitungen zu koppeln.
Die Speichervorrichtung gemäß Anspruch 17, bei der die Rückführungssteuerschaltungsanordnung konfiguriert ist, um eine Ladung von der einen oder den mehreren Leistungsleitungen des ersten Arrays von Bitleitungserfassungsverstärkern zu der einen oder den mehreren Leistungsleitungen des zweiten Arrays von Bitleitungserfassungsverstärkern durch ein momentanes Schließen eines ersten Satzes von einem oder mehreren Schaltern, die die eine oder die mehreren Leistungsleitungen des ersten Arrays von Bitleitungserfassungsverstärkern mit der einen oder den mehreren gemeinsamen Rückführungsleitungen koppeln, und, während der erste Satz von einem oder mehreren Schalter geschlossen ist, ein momentanes Schließen eines oder mehrerer zweiter Schalter, die die eine oder die mehreren Leistungsleitungen des zweiten Arrays von Bitleitungserfassungsverstärkern mit der einen oder den mehreren gemeinsamen Rückführungsleitungen koppeln, zu übertragen. Die Speichervorrichtung gemäß Anspruch 17, bei der die Rückführungssteuerschaltungsanordnung ferner konfiguriert ist, um über die Kopplungseinrichtung eine Ladung von Leistungsleitungen des ersten Arrays von Bitleitungserfassungsverstärkern zu Leistungsleitungen von zumindest einem vierten Array von Bitleitungserfassungsverstärkern zu übertragen, die bei zumindest einer vierten Auffrischoperation betroffen sind, die nachfolgend zu der dritten Auffrischoperation durchgeführt wird. Die Speichervorrichtung gemäß Anspruch 17, bei der die Rückführungssteuerschaltungsanordnung ferner konfiguriert ist, um über die Kopplungseinrichtung eine Ladung von Leistungsleitungen des zweiten und des dritten Arrays von Bitleitungserfassungsverstärkern zu Leistungsleitungen von zumindest einem vierten Array von Bitleitungserfassungsverstärkern zu übertragen, die bei zumindest einer vierten Auffrischoperation betroffen sind, die nachfolgend zu der dritten Auffrischoperation durchgeführt wird. Die Speichervorrichtung gemäß Anspruch 17, bei der zumindest eine Zwischenauffrischoperation zwischen der ersten und der zweiten Auffrischoperation durchgeführt wird, wobei die Rückführungssteuerschaltungsanordnung konfiguriert ist, um keine Ladung von Leistungsleitungen des ersten Arrays von Bitleitungserfassungsverstärkern zu Leistungsleitungen eines Arrays von Bitleitungserfassungsverstärkern zu übertragen, die bei der Zwischenauffrischoperation betroffen sind. Die Speichervorrichtung gemäß Anspruch 22, bei der nach der dritten Auffrischoperation die Spannungsdifferenz zwischen den Leistungsleitungen des ersten Arrays von Bitleitungserfassungsverstärkern und einem Vorladungspegel näherungsweise 25% der Spannungsdifferenz zwischen dem Vorladungspegel und dem Spannungspegel der Leistungsleitungen unmittelbar nach der ersten Auffrischoperation beträgt.






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