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Dokumentenidentifikation DE60307228T2 26.07.2007
EP-Veröffentlichungsnummer 0001467490
Titel In Unterbereiche aufgeteilter Analog/Digitalwandler mit erhöhter Abtastgenauigkeit und geringer Verzerrung
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Coffey, Anthony, Highworth, SN6 7BH Swindon, GB
DE-Aktenzeichen 60307228
Vertragsstaaten DE, GB
Sprache des Dokument EN
EP-Anmeldetag 10.04.2003
EP-Aktenzeichen 030083455
EP-Offenlegungsdatum 13.10.2004
EP date of grant 02.08.2006
Veröffentlichungstag im Patentblatt 26.07.2007
IPC-Hauptklasse H03M 1/14(2006.01)A, F, I, 20051017, B, H, EP

Beschreibung[de]
TECHNISCHES GEBIET DER ERFINDUNG

Diese Erfindung betrifft einen Analog/Digital-Wandler und insbesondere einen Analog/Digital-Wandler mit hoher Genauigkeit, der eine relativ kleine Fläche belegt, sofern er in einem integrierten Schaltkreis implementiert ist, und der relativ geringe Versorgungsspannungen nutzen kann.

HINTERGRUND DER ERFINDUNG

US 6,011,502 offenbart einen Zwei-Schritt Analog/Digital-Wandler, in welchem ein Eingangsspannungssignal mit einer Serie von Referenzspannungen verglichen wird, um die höchstwertigsten Bits des digitalen Ausgangssignals zu liefern. Das Eingangsspannungssignal wird dann in einen entsprechenden Strom gewandelt, und ein analoger Strom, der den höchstwertigsten Bits des digitalen Ausgangssignals entspricht, wird von diesem Strom subtrahiert. Der sich ergebende Differenzstrom wird mit einer Mehrzahl von Feinreferenzströmen verglichen und die geringwertigsten Bits eines digitalen Ausgangssignals werden auf der Basis der Vergleiche berechnet.

Obgleich dieses Dokument die Vorteile der Durchführung dieses zweiten Vergleichs in einem Strommodus stark betont, erfordert die Verwendung des Strommodus eine genaue Spannung-Strom-Wandlung.

Die Patentschrift US 6,011,503 offenbart einen A/D-Wandler vom Halb-Flash-Typ (siehe 3), der eine erste Mehrzahl von Komparatoren (CP31-4), einen ersten Logikblock (31), einen Digital/Analog-Wandler (32), eine zweite Mehrzahl von Komparatoren (CP35-8) und einen zweiten Logikblock (34) umfasst. Der Digital/Analog-Wandler (32) arbeitet in der konventionellen Weise.

ZUSAMMENFASSUNG DER ERFINDUNG

Die vorstehend erwähnte Aufgabe wird mit einem Analog/Digital-Wandler gemäß Anspruch 1 gelöst.

Gemäß einem Aspekt der vorliegenden Erfindung ist ein Analog/Digital-Wandler geschaffen, in welchem eine analoge Eingangsspannung mit einer Mehrzahl von Grob-Referenzspannungen verglichen wird, wobei die Grob-Referenzspannungen den verfügbaren Eingangsspannungsbereich in eine Mehrzahl von Unterbereichen teilen und eine Mitten-Grob-Referenzspannung enthalten; eine analoge Zwischenspannung wird basierend auf dem ersten Vergleich erzeugt; und eine Differenzspannung, die für eine Differenz zwischen der analogen Eingangsspannung und der analogen Zwischenspannung repräsentativ ist, wird mit einer jeweiligen Mehrzahl von Fein-Referenzspannungen verglichen, wobei:

dieselbe analoge Zwischenspannung für analoge Eingangsspannungen in einem ersten Unterbereich untermittelbar oberhalb der Mitten-Grob-Referenzspannung und einem zweiten Unterbereich unmittelbar unterhalb der Mitten-Grob-Referenzspannung verwendet wird; und

die Fein-Referenzspannungen auf der Basis des ersten Vergleichs ausgewählt werden, sodass die ausgewählten Fein-Referenzspannungen im Fall von oberhalb der Mitten-Grob-Referenzspannung liegenden analogen Eingangsspannungen relativ zu den im Fall von unterhalb der Mitten-Grob-Referenzspannung liegenden analogen Eingangsspannungen ausgewählten Fein-Referenzspannungen invertiert werden.

Dies hat den Vorteil, dass der Analog/Digital-Wandler eine höhere Abtastgenauigkeit haben kann, insbesondere in dem wichtigsten, zentralen Teil des verfügbaren Eingangsspannungsbereichs. Darüber hinaus wird für eine Eingangsspannung, die symmetrisch um die Mitte des verfügbaren Eingangsspannungsbereichs variiert, der Ausgang weniger verzerrt sein.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

1 ist ein schematisches Blockdiagramm eines Analog/Digital-Wandlers gemäß der vorliegenden Erfindung.

2 ist ein schematisches Blockdiagramm eines Schaltkreises, der Eingänge für den in 1 gezeigten Schaltkreis zur Verfügung stellt.

3 ist ein detaillierteres schematisches Blockdiagramm eines Teils des in 1 gezeigten Schaltkreises.

4 ist ein detaillierteres schematisches Blockdiagramm eines anderen Teils des in 1 gezeigten Schaltkreises.

5 zeigt die Ausgänge von dem Analog/Digital-Wandler in 1 für verschiedene Eingänge.

DETAILLIERTE BESCHREIBUNG BEVORZUGTER AUSFÜHRUNGSFORMEN

1 ist ein schematisches Blockdiagramm eines Analog/Digital-Wandlers 10. Ein differentielles analoges Eingangssignal vin wird an dem Eingangsanschluss 16 empfangen und den jeweiligen ersten Eingängen von drei differentiellen Komparatoren 18, 19 und 20 zugeführt. Die jeweiligen zweiten Eingänge der Komparatoren 18, 19, 20 empfangen jeweilige Grob-Referenzwerte cr1, cr2 und cr3.

Das Eingangssignal wird mit den Grob-Referenzwerten cr1, cr2, cr3 verglichen und die Ausgänge von den Komparatoren 18, 19, 20 werden einem ersten Decodier-Logikblock 22 zugeführt. Basierend auf den Ausgängen von den Komparatoren 18, 19, 20 erzeugt der Decodier-Logikblock 22 einen Zwei-Bit Ausgang bestehend aus den Bits msb1 und msb2, die als Teilschaltkreisausgänge zur Verfügung gestellt werden, und die auch als Steuereingänge einem Digital/Analog-Wandlerblock 24 und einem Fein-Referenz-Auswahlblock 26 zugeleitet werden.

Die Verwendung von drei Grob-Referenzwerten und drei Komparatoren bedeutet, dass der Decodier-Logikblock einen Zwei-Bit Ausgang zur Verfügung stellt. Es versteht sich, dass mehr Grob-Referenzwerte und Komparatoren verwendet werden können, sodass der Decodier-Logikblock einen längeren Ausgang liefert, sofern dies gewünscht ist.

Basierend auf seinen Steuereingängen msb1, msb2 liefert der Digital/Analog-Wandlerblock 24 eine differentielle analoge Spannung vdac an einen invertierenden Eingang eines Subtrahierers 28. Der Subtrahierer 28 empfängt ferner den analogen Schaltkreiseingang vin von dem Eingangsanschluss 16 als Eingang an seinem nicht-invertierenden Anschluss, und liefert einen Ausgang (vin – vdac), der gleich der Differenz zwischen den beiden Eingängen ist.

Basierend auf seinen Steuereingängen msb1, msb2 gibt der Fein-Referenzauswahlblock 26 drei differentielle Fein-Referenzspannung fr1, fr2 und fr3 als erste Eingänge an jeweilige differentielle Komparatoren 30, 31, 32 aus. Die differentiellen Komparatoren 30, 31, 32 empfangen ferner jeweils den Ausgang (vin – vdac) von dem Subtrahierer 28 als ihren zweiten Eingang.

Die Ausgangssignale von den Komparatoren 30, 31, 32 werden einem zweiten Logik-Decodierblock 34 zugeleitet, welcher auf der Basis dieser Signale Teilschaltkreisausgänge lsb1, lsb2 liefert.

Die Verwendung von drei Fein-Referenzwerten und drei Komparatoren bedeutet, dass der zweite Decodier-Logikblock einen Zwei-Bit-Ausgang liefert. Es versteht sich, dass mehr Fein-Referenzwerte und Komparatoren verwendet werden können, sodass der zweite Decodier-Logikblock einen längeren Ausgang liefert, sofern dies gewünscht ist.

Die Erfindung wird hier im weiteren auf der Basis beschrieben, dass der Analog/Digital-Wandler 10 einen Vier-Bit-Ausgang liefert, der aus den Teilschaltkreisausgängen msb1, msb2 und lsb1, lsb2 besteht. Es versteht sich jedoch, dass der in 1 mit gestrichelten Linien dargestellte Block 36 wiederholt werden kann, um zu ermöglichen, dass ein längeres Ausgangswort gebildet wird. Genauso wie der Teilausgang msb1, msb2 als ein Eingang dem Block 36 zugeleitet wird, wie dies in 1 gezeigt ist, kann der Teilausgang lsb1, lsb2 in diesem Fall einem zweiten derartigen Block als ein Eingang zugeführt werden.

Der Betrieb des in 1 dargestellten Schaltkreises wird nun detaillierter beschrieben.

2 zeigt einen Schaltkreis 40 zum Erzeugen der benötigten Referenzspannungen. Der Schaltkreis 40 weist eine zugeordnete Schalt-Schaltungsanordnung (nicht dargestellt) auf, die konventionell ist und es der Schaltungsanordnung 40 gestattet, die Grob-Referenzspannung cr1, cr2, cr3, den analogen Ausgang von dem Block 24 und die Fein-Referenzspannungen von dem Block 26 zu erzeugen, wie dies beschrieben werden wird.

Der Schaltkreis 40 enthält eine Leiter von sechszehn angepassten Widerständen 42, die zwischen die Versorgungsspannungs-Referenzen vref+ und vref– (die letztere wird hier auch als avss bezeichnet) geschaltet sind, sodass der Spannungsabfall über jeden dieser sechszehn Widerstände gleich ist. Die Spannung an dem Mittelpunkt wird hier als vmid definiert, die Spannungen an den Punkten eins, zwei, drei und vier Widerstände näher der positiven Versorgungsspannung vref+ werden jeweils als lsb1+, lsb2+, lsb3+ und lsb4+ definiert und die Spannungen an den Punkten eins, zwei, drei und vier Widerstände näher der negativen Versorgungsspannung avss werden jeweils als lsb1-, lsb2-, lsb3- und lsb4- definiert. Die Spannungen an den Punkten fünf, sechs und sieben Widerstände näher der positiven Versorgungsspannung vref+ werden jeweils als v5+, v6+ und v7+ definiert, und die Spannungen an den Punkten fünf, sechs und sieben Widerstände näher der negativen Versorgungsspannung avss werden jeweils als v5–, v6– und v7– definiert.

Die Grob-Referenzspannungen cr1, cr2 und cr3, die jeweils den differentiellen Komparatoren 18, 19, 20 zugeführt werden, sind lsb4+, vmid und lsb4–. 3 ist ein schematisches Diagramm, das die Arbeitsweise eines der differentiellen Komparatoren 18, 19, 20 zeigt, von denen alle in der gleichen Weise arbeiten. Der differentielle Komparator ist eine konventionelle Vorrichtung, die die positiven und negativen Versorgungsspannungen (vref+, avss) des Schaltkreises, den differenteilen Schaltkreiseingang (vin+, vin–) und die jeweilige differentielle Grob-Referenzspannung (cr+, cr–) auf seinen Eingängen empfängt.

Die acht Eingänge sind über jeweilige Schalter S1–S8 paarweise mit vier Kondensatoren C1–C4 verbunden, und die Kondensatoren C1 und C2 sind mit dem "+" Eingang des Verstärkers A verbunden, während die Kondensatoren C3 und C4 mit dem "–" Eingang des Verstärkers A verbunden sind. Wenn die Spannungsdifferenz zwischen den "+" und "–" Eingängen des Verstärkers A positiv ist, gibt der Verstärker eine logische "0" aus, während der Verstärker eine logische "1" ausgibt, wenn die Spannungsdifferenz zwischen den "+" und "–" Eingängen des Verstärkers negativ ist.

Anfänglich ist ein erster Satz von Schaltern S1, S3, S5, S7, S9 und S10 geschlossen, und ein zweiter Satz S2, S4, S6, S8 ist offen. Dann werden die Schalter des zweiten Satzes geschlossen und der erste Satz wird geöffnet. Die Kondensatoren C1–C4 wirken derart, dass sie den Verstärkereingängen jeweilige Spannungen anbieten, die der Differenz zwischen der Spannung, bei welcher die Schalter des ersten Satzes geschlossen sind, und der Spannung, bei welcher die Schalter des zweiten Satzes geschlossen sind, entspricht.

Infolgedessen bewertet der Komparator den Ausdruck: [(vin+ + avss) – (cr+ + vref+)] – [(avss + vin–) – (cr– – vreft+)]

Dies vereinfacht sich zu: (cr+ – cr–) – (vin+ – vin–)

Infolgedessen gibt jeder der differentiellen Komparatoren 18, 19, 20 eine logische "1" aus, wenn die differentielle analoge Eingangsspannung (vin+ – vin–) größer als die relevante differentielle Grob-Referenzspannung (cr+ – cr–) ist, und gibt eine logische "0" aus, falls die differentielle analoge Eingangsspannung niedriger als die relevante differentielle Grob-Referenzspannung ist.

Die drei Ausgangs-Bits von den drei Komparatoren werden dann dem ersten Logik-Decodierblock 22 zugeleitet, der ein entsprechendes Zwei-Bit Ausgangssignal liefert. Die folgende Tabelle zeigt jeweils die Werte der drei Bits, die von den Komparatoren 18, 19, 20 ausgegeben werden, und die daraus resultierenden Zwei-Bit Ausgangssignale des Logik-Decodierblocks für Eingangsspannungen (vin) in bestimmten Bereichen.

Wie vorstehend erwähnt wird der logische Zwei-Bit Decodierausgang als ein Steuereingang dem Digital/Analog-Wandlerblock 24 und dem Fein-Referenzauswahlblock 26 zugeführt.

Die Arbeitsweise dieser Blöcke ist ferner in 2 dargestellt. Insbesondere zeigt 2, wie der Wert der analogen Spannung vdac auf der Basis dieses Steuereingangs ausgewählt wird und wie die Fein-Referenzspannung fr1, fr2, fr3 für die Komparatoren 30, 31, 32 auf der Basis dieses Steuereingangs ausgewählt werden. Die folgende Tabelle illustriert die Auswahl der differentiellen analogen Spannung vdac auf der Basis des logischen Decodierblockausgangs.

Infolgedessen ist ersichtlich, dass die ausgewählte analoge Spannung für die zwei mittleren Unterbereiche dieselbe ist, obgleich die Grob-Referenzspannungen den verfügbaren Eingangsspannungsbereich effektiv in vier Unterbereiche teilen.

Die folgende Tabelle illustriert die Auswahl der drei differentiellen Fein-Referenzspannungen fr1, fr2 und fr3 auf der Basis des Logik-Decodierblockausgangs.

Die Fein-Referenzspannungen fr1, fr2 und fri, die wie oben beschrieben definiert sind, werden dann jeweils den differentiellen Komparatoren 30, 31 und 32 zugeführt. Infolgedessen wird die Spannung (vin – vdac) mit einer Serie von Fein-Referenzwerten verglichen, die ihrerseits auf der Basis des Ergebnisses des Vergleiches mit den Grob-Referenzwerten ausgewählt wurden.

Obgleich die ausgewählte analoge Spannung, wie oben diskutiert, dieselbe für die Zwei-Mittenunterbereiche des verfügbaren Eingangsspannungsbereichs ist, werden die ausgewählten Fein-Referenzspannungen in Abhängigkeit davon, ob die Eingangsspannung innerhalb der oberen oder unteren Hälfte des verfügbaren Eingangsspannungsbereichs liegt, invertiert. Dies hat den Vorteil, dass der Analog/Digital-Wandler eine höhere Abtastgenauigkeit haben kann, insbesondere in dem wichtigsten zentralen Teil des verfügbaren Eingangsspannungsbereichs.

Darüber hinaus hat dies den Vorteil, dass für eine Eingangsspannung, die symmetrisch um die Mitte des verfügbaren Eingangsspannungsbereichs variiert, der Ausgang weniger verzerrt sein wird.

4 ist ein schematisches Diagramm, das die Arbeitsweise eines der differentiellen Komparatoren 30, 31, 32 zeigt, von denen alle in derselben Weise arbeiten, und von den alle in derselben Weise wie der in 3 gezeigte Komparator arbeiten. Deshalb wird die Beschreibung der 3 hier nicht wiederholt. Der differentielle Komparator empfängt die negative Versorgungsspannung (avss) des Schaltkreises, den differentiellen Schaltkreiseingang (vin+, vin–), die von dem Block 24 ausgewählte differentielle Spannung (vdac+, vdac–) und die jeweilige differentielle Fein-Referenzspannung (fr+, fr–) an seinen Eingängen.

Dieser Komparator bewertet den Ausdruck: [(vin+ + avss) – (dac+ + fr+)] – [(avss + vin–) – (dac– – fr–)]

Dies vereinfacht sich zu: (vin+ – vin–) – (dac+ – dac–) – (fr+ – fr–)

Jeder dieser Komparatoren gibt daher eine logische "1" aus, wenn die Differenz zwischen dem Schaltkreiseingang und der ausgewählten analogen Spannung (vin – vdac) größer als die relevante Fein-Referenzspannung ist, und gibt ein logische "0" aus, wenn die Differenz zwischen dem Schaltkreiseingang und der ausgewählten analogen Spannung (vin – vdac) kleiner als die relevante Grob-Referenzspannung ist.

Die drei Ausgangs-Bits von den Komparatoren 30, 31, 32 werden dann dem zweiten Logik-Decodierblock 34 zugeleitet, der ein entsprechendes Zwei-Bit Ausgangssignal liefert. Die folgende Tabelle zeigt die Werte dieser drei Bits, die von den Komparatoren 18, 19, 20 ausgegeben werden, und die sich daraus ergebenden Zwei-Bit Ausgangssignale des Logik-Decodierblocks bei Eingangsspannungen (vin – vdac) in bestimmten Bereichen.

In diesem einstufigen Analog/Digital-Wandler, der einen digitalen Vier-Bit-Ausgang erzeugt, bildet der Zwei-Bit-Ausgang von dem ersten Logik-Decodierblock 22 die zwei höchstwertigsten Bits des Ausgangs des Analog/Digital-Wandlers, während der Zwei-Bit-Ausgang von dem zweiten Logik-Decodierblock 34 die zwei niederwertigsten Hits des Ausgangs des Analog/Digital-Wandlers bildet.

5 ist eine Tabelle, die für Eingangsspannungen vin innerhalb bestimmter Bereiche die Werte bestimmter Ausgänge an Punkten in dem Schaltkreis zeigt. Um ein Beispiel aufzugreifen, geben die drei Komparatoren 18, 19, 20 somit für eine Eingangsspannung vin zwischen v5+ und v6+ eine logische "1" aus, und infolgedessen erzeugt der logische Block 22 einen Ausgang 11. Die differentielle analoge Spannung vdac+, vdac– ist durch vmid, vmid gegeben, und diese wird von der Eingangsspannung vin subtrahiert. In diesem Fall ist die sich ergebende Spannung größer als der niedrigste Fein-Referenzwert fr1, aber niedriger als die anderen zwei Fein-Referenzen rf2, fri, und insofern erzeugen die Komparatoren 30, 31, 32 jeweils die Ausgänge 100. Diese werden dann in den zweiten Decodier-Logikblock 34 decodiert, um Ausgänge 01 zu erzeugen. Die Ausgängen von den zwei Decodier-Logikblöcken werden dann kombiniert, um einen Ausgang 1101 des Analog/Digital-Wandlers zu bilden.

Es ist deshalb ein Analog/Digital-Wandler beschrieben, der einen genauen Ausgang, insbesondere für Eingangsspannungen in der Mitte eines verfügbaren Spannungsbereichs, erzeugt.


Anspruch[de]
Analog/Digital-Wandler (10), der umfasst:

einen Eingang (16) für eine analoge Eingangsspannung (vin) innerhalb eines verfügbaren Eingangsspannungsbereiches;

eine erste Mehrzahl von Komparatoren (18, 19, 20) zum Vergleichen der analogen Eingangsspannung (vin) mit einer jeweiligen Mehrzahl von Grob-Referenzspannungen (cr1, cr2, cr3), wobei die Grob-Referenzspannungen (cr1, cr2, cr3) den verfügbaren Eingangsspannungsbereich in eine Mehrzahl von Unterbereichen teilen und eine Mitten-Grob-Referenzspannung umfassen;

einen ersten Logikblock (22) zum Ausgeben eines ersten digitalen Teilausgangs (mbs1, mbs2) auf der Basis der Vergleiche der analogen Eingangsspannung (vin) mit den Grob-Referenzspannungen (cr1, cr2, cr3);

einen Digital/Analog-Wandler (24) zum Erzeugen einer analogen Zwischenspannung (vdac) auf der Basis des ersten digitalen Teilausgangs (msb1, msb2);

eine zweite Mehrzahl von Komparatoren (30, 31, 32) zum Vergleichen einer Differenzspannung (vin – vdac), die für eine Differenz zwischen der analogen Eingangsspannung (vin) und der analogen Zwischenspannung (vdac) repräsentativ ist, mit einer jeweiligen Mehrzahl von Fein-Referenzspannungen (fr1, fr2, fr3); und

einen zweiten Logikblock (34) zum Ausgeben eines zweiten digitalen Teilausgangs (lsb1, lsb2) auf der Basis der Vergleiche der Differenzspannung (vin –vdac) mit den Fein-Referenzspannungen (fr1, fr2, fr3);

dadurch gekennzeichnet, dass

der Digital/Analog-Wandler (24) ausgelegt ist, dieselbe analoge Zwischenspannung (vdac) für analoge Eingangsspannungen in einem ersten Unterbereich unmittelbar oberhalb der Mitten-Grob-Referenzspannung und einem zweiten Unterbereich unmittelbar unterhalb der Mitten-Grob-Referenzspannung zu erzeugen; und

wobei die Fein-Referenzspannungen (fr1, fr2, fr3) auf der Basis des ersten digitalen Teilausgangs (msb1, msb2) ausgewählt werden, derart, dass die ausgewählten Fein-Referenzspannungen (fr1, fr2, fr3) im Fall von oberhalb der Mitten-Grob-Referenzspannung liegenden analogen Eingangsspannungen relativ zu den im Fall von unterhalb der Mitten-Grob-Referenzspannung liegenden analogen Eingangsspannungen ausgewählten Fein-Referenzspannungen (fr1, fr2, fr3) invertiert werden.
Analog/Digital-Wandler (10) gemäß Anspruch 1, wobei die analoge Eingangsspannung (vin) und die Grob-Referenzspannungen differentielle Spannungen sind und die erste Mehrzahl von Komparatoren (18, 19, 20) differentielle Komparatoren sind. Analog/Digital-Wandler (10) gemäß Anspruch 1 oder 2, wobei die analoge Zwischenspannung und die Fein-Referenzspannungen (fr1, fr2, fr3) differentielle Spannungen sind und die zweite Mehrzahl von Komparatoren (30, 31, 32) differentielle Komparatoren sind. Analog/Digital-Wandler (10) gemäß einem der vorhergehenden Ansprüche, der ferner eine Widerstandsleiter (42) umfasst, um die Grob-Referenzspannungen (cr1, cr2, cr3), die Fein-Referenzspannungen (fr1, fr2, fr3) und die analoge Zwischenspannung (vdac) zu erzeugen.






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