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Dokumentenidentifikation DE102006004229A1 09.08.2007
Titel Integrierte Schaltung zum Empfang von Daten
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Hein, Thomas, 81379 München, DE;
Täuber, Andreas, 85716 Unterschleißheim, DE
Vertreter Epping Hermann Fischer, Patentanwaltsgesellschaft mbH, 80339 München
DE-Anmeldedatum 30.01.2006
DE-Aktenzeichen 102006004229
Offenlegungstag 09.08.2007
Veröffentlichungstag im Patentblatt 09.08.2007
IPC-Hauptklasse G11C 7/10(2006.01)A, F, I, 20060130, B, H, DE
Zusammenfassung Eine integrierte Schaltung zum Empfang von Daten umfasst eine Eingangsempfängerschaltung (100), der eingangsseitig ein Datensignal (DQ) und ein Referenzsignal (VREF) zugeführt werden. Die Eingangsempfängerschaltung wandelt das Datensignal (DQ) in differenzielle Eingangssteuersignale (Y, Yb) um, die parallel geschalteten ersten und zweiten Signalpfaden zugeführt werden. Der erste Signalpfad umfasst eine Vergleicherschaltung (210), die über eine Verzögerungsschaltung (50) und eine Verstärkerschaltung (310) mit einem Ausgangsanschluss (A300) der integrierten Schaltung verbunden ist. Der zweite Signalpfad umfasst eine Vergleicherschaltung (220), die über eine Inverterschaltung (40) und eine Inverterschaltung (320) ebenfalls mit dem Ausgangsanschluss (A300) der integrierten Schaltung verbunden ist. Die beiden Verstärkerschaltungen (310, 320) wirken als gegeneinander treibende Flankendiskriminatoren, durch die es ermöglicht wird, am Ausgangsanschluss (A300) das Ausgangssignal verzerrungsfrei mit dem gleichen Duty Cycle wie das Datensignal (DQ) zu erzeugen.

Beschreibung[de]

Die Erfindung betrifft eine integrierte Schaltung zum Empfang von Daten.

Ein integrierter Halbleiterspeicher, beispielsweise ein DRAM (Dynamic Random Access Memory)-Halbleiterspeicher, weist im Allgemeinen Steueranschlüsse zum Anlegen von Steuersignalen, Adressanschlüsse zum Anlegen von Adresssignalen und Datenanschlüsse zum Anlegen von Daten auf. Bei einem Schreibzugriff wird an die Steueranschlüsse ein Schreibkommando und an die Adressanschlüsse ein Adresssignal angelegt. Dadurch lässt sich mindestens eine Speicherzelle eines Speicherzellenfeldes des integrierten Halbleiterspeichers für einen Schreibzugriff aktivieren.

Die einzuschreibenden Daten werden an die Datenanschlüsse, die im Halbleiterspeicher mit Empfangsschaltungen verbunden sind, angelegt. Zu den Kenngrößen der Spezifikation einer Empfangsschaltung zum Empfang von Daten gehören die Setup- und Hold-Zeiten. Mit ihnen wird die Zeit angegeben, die ein Datum mindestens an einem der Datenanschlüsse anliegen muss, um das Datum eindeutig und zuverlässig in den Halbleiterspeicher einlesen zu können. Durch die Zunahme der Zugriffsgeschwindigkeit und damit der Betriebsfrequenz bei der Entwicklung von Halbleiterspeichern in den letzten Jahren ist das Zeitfenster, in dem gültige Daten an den Halbleiterspeicher angelegt werden, immer kleiner geworden. Die Empfangsschaltungen müssen somit innerhalb eines sehr kurzen Zeitfensters die Daten von den Datenanschlüssen in den Halbleiterspeicher übernehmen.

1 zeigt eine integrierte Schaltung ES' eines Halbleiterspeichers, bei der ein Differenzverstärker D mit einem Eingangsanschluss E1 zum Anlegen eines Referenzsignals VREF und mit einem Eingangsanschluss E2 zum Anlegen eines Datensignals DQ verbunden ist. Der Differenzverstärker D vergleicht einen Pegel des Datensignals DQ mit einem Pegel des Referenzsignals VREF und erzeugt ausgangsseitig ein Ausgangssignal mit einem hohen oder niedrigen Pegel, das von nachgeschalteten Verstärkern V1 und V2 verstärkt und an einen Ausgangsanschluss A weitergeleitet wird. Von dort werden die verstärkten Datensignale im Allgemeinen über Schreib-/Leseverstärker einem Speicherzellenfeld eines integrierten Halbleiterspeichers zugeführt.

Wie in 1 gezeigt werden Eingangssignale des integrierten Halbleiterspeichers, wie beispielsweise die Datensignale DQ, mit einem differenziellen Verstärker empfangen. Problematisch wirkt sich dabei insbesondere aus, dass der differenzielle Verstärker nicht von differenziellen Eingangssignalen sondern von einem Eingangssignalpegel und einem konstanten Referenzsignalpegel angesteuert wird. Beim Empfang einer steigenden oder fallenden Flanke des Eingangssignals kommt es dabei im Allgemeinen zu unterschiedlichen Verzögerungen. Als Folge davon entsteht am Ausgangsanschluss A ein Ausgangssignal, dessen Duty Cycle gegenüber dem Eingangssignal verzerrt ist. Wenn beispielsweise dem Differenzverstärker ein Eingangssignal zugeführt wird, das während einer Taktperiode zur Hälfte der Periodendauer einen High-Pegel und zur anderen Hälfte der Periodendauer einen Low-Pegel aufweist, so entsteht am Ausgangsanschluss A ein Ausgangssignal bei dem der High- und Low-Pegel unterschiedlich lang sind.

Die Aufgabe der vorliegenden Erfindung ist es, eine integrierte Schaltung anzugeben, bei der ein Eingangssignal möglichst verzerrungsfrei in ein Ausgangssignal umgewandelt wird.

Die Aufgabe wird gelöst durch eine integrierte Schaltung mit einem ersten Eingangsanschluss zum Anlegen eines Referenzsignals und einem zweiten Eingangsanschluss zum Anlegen eines Eingangssignals und mit einem Ausgangsanschluss zur Erzeugung eines Ausgangssignals. Des Weiteren ist eine Eingangsempfängerschaltung zum Empfang des Eingangssignals und des Referenzsignals und zur Erzeugung eines ersten und zweiten Eingangssteuersignals vorgesehen. Die Eingangsempfängerschaltung ist dabei derart ausgebildet, dass ein jeweiliger Pegel des ersten und zweiten Eingangssteuersignals in Abhängigkeit von einem jeweiligen Pegel des Eingangssignals und des Referenzsignals erzeugt wird und ein Pegelverlauf des ersten Eingangssteuersignals komplementär zu einem Pegelverlauf des zweiten Eingangssteuersignals erzeugt wird. Darüber hinaus weist die integrierte Schaltung eine erste Vergleicherschaltung mit einer Eingangsseite zum Empfang des ersten und zweiten Eingangssteuersignals und mit einer Ausgangsseite zur Erzeugung eines ersten Vergleichssignals auf, wobei die erste Vergleicherschaltung derart ausgebildet ist, dass sie das erste Vergleichssignal in Abhängigkeit von einem Pegel des ersten und zweiten Eingangssteuersignals erzeugt. Des Weiteren weist der integrierte Halbleiterspeicher eine zweite Vergleicherschaltung mit einer Eingangsseite zum Empfang des ersten und zweiten Eingangssteuersignals und mit einer Ausgangsseite zur Erzeugung eines zweiten Vergleichssignals auf, wobei die zweite Vergleicherschaltung derart ausgebildet ist, dass sie das zweite Vergleichssignal in Abhängigkeit von dem Pegel des ersten und zweiten Eingangssteuersignals erzeugt.

Weiter ist eine Inverterschaltung vorgesehen, der das zweite Vergleichssignal zur Erzeugung eines invertierten zweiten Vergleichssignals eingangsseitig zugeführt wird. Die integrierte Schaltung weist ferner eine Verzögerungsschaltung auf, der das erste Vergleichssignal zur Erzeugung eines zu dem ersten Vergleichssignal verzögerten ersten Vergleichsignals eingangsseitig zugeführt wird. Es ist weiter eine erste Verstärkerschaltung zur ausgangsseitigen Verstärkung eines der ersten Verstärkerschaltung eingangsseitig zugeführten Signals mit einer Eingangsseite zum Zuführen des verzögerten ersten Vergleichssignals und einem Ausgangsanschluss zur Erzeugung eines ersten Ausgangssignals vorgesehen. Darüber hinaus verfügt der integrierte Halbleiterspeicher über eine zweite Verstärkerschaltung zur ausgangsseitigen Verstärkung eines der zweiten Verstärkerschaltung eingangsseitig zugeführten Signals mit einer Eingangsseite zum Zuführen des invertierten zweiten Vergleichssignals und einem Ausgangsanschluss zur Erzeugung eines zweiten Ausgangssignals. Die Ausgangsanschlüsse der ersten und zweiten Verstärkerschaltung sind mit dem Ausgangsanschluss der integrierten Schaltung verbunden

Gemäß einer Weiterbildung der integrierten Schaltung ist eine Aktivierungsschaltung zur Aktivierung/Deaktivierung der Verzögerungsschaltung mit einem Eingangsanschluss zum Anlegen eines Aktivierungssignals vorgesehen. Die Aktivierungsschaltung ist derart ausgebildet, dass sie in Abhängigkeit von einem Zustand des Aktivierungssignals ausgangsseitig ein erstes Steuersignal zur Aktivierung/Deaktivierung der Verzögerungsschaltung erzeugt.

Gemäß einer weiteren Ausführungsform der integrierten Schaltung ist ein erster steuerbarer Schalter zwischen einem Anschluss zum Anlegen eines Bezugspotentials und die Eingangsseite der ersten Verstärkerschaltung geschaltet. Der erste steuerbare Schalter ist derart ausgebildet, dass er in Abhängigkeit von einem Zustand des ersten Steuersignals leitend steuerbar ist, wobei die Eingangsseite der ersten Verstärkerschaltung im leitenden Zustand des ersten steuerbaren Schalters mit dem Anschluss zum Anlegen des Bezugspotentials verbunden ist.

Eine andere Ausführungsform der integrierten Schaltung sieht vor, dass ein zweiter steuerbarer Schalter zwischen einen Anschluss zum Anlegen des Bezugspotentials und die Eingangsseite der zweiten Verstärkerschaltung geschaltet ist. Der zweite steuerbare Schalter ist derart ausgebildet, dass er in Abhängigkeit von einem Zustand des ersten Steuersignals leitend steuerbar ist, wobei die Eingangsseite der zweiten Verstärkerschaltung im leitenden Zustand des zweiten steuerbaren Schalters mit dem Anschluss zum Anlegen des Bezugspotentials verbunden ist.

Gemäß einem weiteren Merkmal der integrierten Schaltung sind die erste und zweite Vergleicherschaltung derart ausgebildet, dass sie durch das Aktivierungssignal aktivierbar sind. Die erste Vergleicherschaltung erzeugt im aktivierten Zustand das erste Vergleichssignal in Abhängigkeit von einem Pegel des ersten und zweiten Eingangssteuersignals. Die zweite Vergleicherschaltung erzeugt im aktivierten Zustand das zweite Vergleichssignal in Abhängigkeit von einem Pegel des ersten und zweiten Eingangssteuersignals.

Eine andere Ausführungsform der integrierten Schaltung sieht die integrierte Schaltung mit einem weiteren Ausgangsanschluss zur Erzeugung eines weiteren Ausgangssignals vor. Die integrierte Schaltung umfasst des Weiteren eine weitere Inverterschaltung, der das erste Vergleichssignal zur Erzeugung eines weiteren invertierten zweiten Vergleichssignals eingangsseitig zugeführt wird. Darüber hinaus ist eine weitere Verzögerungsschaltung vorgesehen, der das zweite Vergleichssignal zur Erzeugung eines weiteren zu dem zweiten Vergleichssignal verzögerten zweiten Vergleichssignals eingangsseitig zugeführt wird. Darüber hinaus umfasst die integrierte Schaltung eine weitere erste Verstärkerschaltung zur ausgangsseitigen Verstärkung eines der weiteren ersten Verstärkerschaltung eingangsseitig zugeführten Signals mit einer Eingangsseite zum Zuführen des weiteren verzögerten zweiten Vergleichssignals und einem Ausgangsanschluss zur Erzeugung eines weiteren ersten Ausgangssignals. Darüber hinaus ist eine weitere zweite Verstärkerschaltung zur ausgangsseitigen Verstärkung eines der weiteren zweiten Verstärkerschaltung eingangsseitig zugeführten Signals mit einer Eingangsseite zum Zuführen des weiteren verzögerten zweiten Vergleichssignals und einem Ausgangsanschluss zur Erzeugung eines weiteren zweiten Ausgangssignals vorgesehen. Die Ausgangsanschlüsse der weiteren ersten und zweiten Verstärkerschaltungen sind mit dem weiteren Ausgangsanschluss verbunden.

Eine andere Ausführungsform sieht eine weitere Aktivierungsschaltung zur Aktivierung/Deaktivierung der weiteren Verzögerungsschaltung, die mit dem Eingangsanschluss zum Anlegen des Aktivierungssignals verbunden ist, vor. Die weitere Aktivierungsschaltung ist dabei derart ausgebildet, dass sie in Abhängigkeit von einem Zustand des Aktivierungssignals ausgangsseitig ein zweites Steuersignal zur Aktivierung/Deaktivierung der weiteren Verzögerungsschaltung erzeugt.

Bei einer weiteren Ausführungsform der integrierten Schaltung umfasst die integrierte Schaltung einen weiteren ersten steuerbaren Schalter, der zwischen einen Anschluss zum Anlegen eines Versorgungspotentials und die Eingangsseite der weiteren ersten Verstärkerschaltung geschaltet ist. Der weitere erste steuerbare Schalter ist dabei derart ausgebildet, dass er in Abhängigkeit von einem Zustand des Aktivierungssignals leitend steuerbar ist, wobei die Eingangsseite der weiteren ersten Verstärkerschaltung im leitenden Zustand des weiteren ersten steuerbaren Schalters mit dem Anschluss zum Anlegen des Versorgungspotentials verbunden ist.

Eine weitere Ausführungsform der integrierten Schaltung weist einen weiteren zweiten steuerbaren Schalter auf, der zwischen einen Anschluss zum Anlegen des Versorgungspotentials und die Eingangsseite der weiteren zweiten Verstärkerschaltung geschaltet ist. Der weitere zweite steuerbare Schalter ist derart ausgebildet, dass er in Abhängigkeit von dem Zustand des Aktivierungssignals leitend steuerbar ist, wobei die Eingangsseite der weiteren zweiten Verstärkerschaltung im leitenden Zustand des weiteren zweiten steuerbaren Schalters mit dem Anschluss zum Anlegen des Versorgungspotentials verbunden ist.

Gemäß eines weiteren Merkmals der integrierten Schaltung weist die Eingangsempfängerschaltung einen ersten Transistor mit einem Steueranschluss zum Anlegen eines Steuersignals und mit einem ersten Anschluss zum Erzeugen des ersten Eingangssteuersignals und einen zweiten Transistor mit einem Steueranschluss zum Anlegen eines Steuersignals und mit einem ersten Anschluss zum Erzeugen des zweiten Eingangssteuersignals auf. Der erste Anschluss des ersten Transistors ist über einen ersten Widerstand mit einem Anschluss zum Anlegen des Versorgungspotentials und ein zweiter Anschluss des ersten Transistors ist über eine Stromquelle mit einem Anschluss zum Anlegen des Bezugspotentials verbunden. Der erste Anschluss des zweiten Transistors ist über einen zweiten Widerstand mit dem Anschluss zum Anlegen des Versorgungspotentials verbunden. Ein zweiter Anschluss des zweiten Transistors ist über die Stromquelle mit dem Anschluss zum Anlegen des Bezugspotentials verbunden.

Bei einer weiteren Ausführungsform der integrierten Schaltung ist die erste Vergleicherschaltung als eine erste Differenzverstärkerschaltung und die zweite Vergleicherschaltung als eine zweite Differenzverstärkerschaltung ausgebildet, wobei die Differenzverstärkerschaltungen jeweils einen ersten Eingangsanschluss zum Anlegen eines jeweiligen Eingangssignals und einen zweiten Eingangsanschluss zum Anlegen eines jeweiligen Referenzsignals umfassen. Der erste Anschluss des ersten Transistors der Eingangsempfängerschaltung ist mit dem zweiten Eingangsanschluss der ersten Differenzverstärkerschaltung und mit dem ersten Eingangsanschluss der zweiten Differenzverstärkerschaltung verbunden. Der erste Anschluss des zweiten Transistors der Eingangsempfängerschaltung ist mit dem ersten Eingangsanschluss der ersten Differenzverstärkerschaltung und mit dem zweiten Eingangsanschluss der zweiten Differenzverstärkerschaltung verbunden.

Gemäß einer anderen Ausführungsform der integrierten Schaltung ist die Inverterschaltung als ein Tri-State-Inverter ausgebildet. Die Verzögerungsschaltung kann als ein CMOS-Transfergate ausgebildet sein. In einer bevorzugten Ausführungsform sind die steuerbaren Schalter und die weiteren steuerbaren Schalter jeweils als Schalttransistoren ausgebildet. Dabei können der erste und zweite steuerbare Schalter und der weitere erste und zweite steuerbare Schalter jeweils als Schalttransistoren von unterschiedlichem Leitfähigkeitstyp ausgebildet sein. Eine weitere Ausführungsform der integrierten Schaltung sieht vor, dass die erste und zweite Verstärkerschaltung jeweils als eine Inverterschaltung ausgebildet sind.

Die Erfindung wird im Folgenden anhand von Figuren, die Ausführungsbeispiele der vorliegenden Erfindung zeigen, näher erläutert.

Es zeigen:

1 eine integrierte Schaltung zum Empfang von Daten gemäß dem Stand der Technik,

2 eine erste Ausführungsform einer integrierten Schaltung zum Empfang von Daten,

3 ein Signalzustandsdiagramm von Signalen der integrierten Schaltung gemäß 2,

4 eine zweite Ausführungsform einer integrierten Schaltung zum Empfang von Daten,

5 eine dritte Ausführungsform einer integrierten Schaltung zum Empfang von Daten,

6 eine erste Ausführungsform einer integrierten Schaltung zum Empfang von Daten und zur Erzeugung von komplementären Ausgangssignalen,

7 eine zweite Ausführungsform einer integrierten Schaltung zum Empfang von Daten und zur Erzeugung von komplementären Ausgangssignalen,

8 eine Ausführungsform einer Inverterschaltung einer integrierten Schaltung zum Empfang von Daten,

9 einen integrierten Halbleiterspeicher mit einer integrierten Schaltung zum Empfang von Daten.

2 zeigt eine erste Ausführungsform einer integrierten Schaltung ES zum Empfang eines Datensignals DQ und zur Erzeugung eines Ausgangssignal OUT. Eine Eingangsempfängerschaltung 100 ist mit einem Eingangsanschluss E100a der integrierten Schaltung zum Anlegen eines Referenzsignals VREF und einem Eingangsanschluss E100b der integrierten Schaltung zum Anlegen eines Datensignals DQ verbunden. Die Eingangsempfängerschaltung erzeugt an einem Ausgangsanschluss A100a ein Eingangssteuersignal Y und an einem Ausgangsanschluss A100b ein Eingangssteuersignal Yb.

Die Eingangssteuersignale werden einer Vergleicherschaltung 210 und einer Vergleicherschaltung 220 zugeführt. Dabei wird das Eingangssteuersignal Y einem invertierenden Eingangsanschluss der Vergleicherschaltung 210 und einem nichtinvertierenden Eingangsanschluss der Vergleicherschaltung 220 zugeführt. Das Eingangssteuersignal Yb wird einem nichtinvertierenden Eingangsanschluss der Vergleicherschaltung 210 und einem invertierenden Eingangsanschluss der Vergleicherschaltung 220 zugeführt.

Die Vergleicherschaltung 210 erzeugt nach einem Pegelvergleich des Eingangssteuersignals Y und des Eingangssteuersignals Yb ausgangsseitig ein Vergleichssignal A. Das Vergleichssignal A wird einer Verzögerungsschaltung 50 eingangsseitig zugeführt. Nach einer Verzögerung des Vergleichssignals A um eine Verzögerungszeit &tgr; erzeugt die Verzögerungsschaltung 50 ausgangsseitig ein verzögertes Vergleichssignal Adel, das einer Eingangsseite einer Verstärkerschaltung 310 zugeführt wird. Die Vergleicherschaltung 220 erzeugt ausgangsseitig nach einem Vergleich des ersten und zweiten Eingangssteuersignals Y und Yb ausgangsseitig ein Vergleichssignal B, das einer Inverterschaltung 40 zugeführt wird. Nach Invertierung des Vergleichssignals B erzeugt die Inverterschaltung ausgangsseitig ein invertiertes Vergleichssignal Binv, das einer Eingangsseite einer Verstärkerschaltung 320 zugeführt wird.

Die Verstärkerschaltung 310 verstärkt das verzögerte Vergleichssignal Adel und erzeugt ausgangsseitig ein Ausgangssignal Adel_v, das einem Ausgangsanschluss A300 der integrierten Schaltung zugeführt wird. Die Verstärkerschaltung 320 erzeugt nach Verstärkung des invertierten Vergleichssignals Binv ausgangsseitig ein Ausgangssignal Binv_v, das ebenfalls dem Ausgangsanschluss A300 der integrierten Schaltung zugeführt wird. Aus der Überlagerung der Ausgangssignale Adel_v und Binv_v entsteht am Ausgangsanschluss A300 das Ausgangssignal OUT der integrierten Schaltung.

Die prinzipielle Funktionsweise der integrierten Schaltung der 2 wird im Folgenden anhand von 3 erläutert. 3 zeigt ein Signalflussdiagramm von Signalen der integrierten Schaltung zum Empfang von Daten gemäß 2. In einer ersten Signalzeile ist der Verlauf des Datensignals DQ um den konstanten Pegel des Referenzsignals VREF dargestellt. Das Datensignal DQ weist einen Duty Cycle von 50 Prozent auf. Innerhalb einer Taktperiode haben daher der Low- und High-Pegel die gleiche Zeitdauer. In der zweiten Signalzeile ist der Verlauf der Eingangssteuersignale Y und Yb dargestellt.

Die Eingangsempfängerschaltung 100 erzeugt aus dem singleended-Datensignal DQ die differenziellen Eingangssteuersignale Y und Yb. Wie in 3 dargestellt sind die beiden Signalverläufe geringfügig gegeneinander versetzt. Im Allgemeinen tritt bereits nach der Verstärkung des Datensignals DQ durch die Eingangsempfängerschaltung 100 eine Signalverzerrung in Bezug auf den Duty Cycle auf.

Während die Eingangsempfängerschaltung 100 nur eine geringe Verstärkung des Datensignals DQ in die differenziellen Eingangssteuersignale Y und Yb bewirkt, werden die differenziellen Eingangssteuersignale Y und Yb in einer zweiten Stufe, die aus den Vergleicherschaltungen 210 und 220 gebildet werden, auf CMOS-Pegel beziehungsweise auf Pegel mit einer Amplitude der Betriebsspannung der integrierten Schaltung verstärkt. Da die Vergleicherschaltung 210 und 220 von dem Eingangssteuersignalen Y und Yb an unterschiedlichen Eingangsanschlüssen angesteuert werden, ist der in der dritten Signalzeile dargestellte Signalverlauf des Vergleichssignals B invertiert zu dem in der vierten Signalzeile dargestellten Signalverlauf des Vergleichssignals A. Des Weiteren wird deutlich, dass die Vergleichssignale A und B in Bezug auf ihren Duty Cycle gegenüber dem Datensignal DQ verzerrt sind. Das Vergleichssignal B weist für den High-Pegel einen Duty Cycle größer 50 Prozent und für den Low-Pegel einen Duty Cycle kleiner als 50 Prozent auf. Das Vergleichssignal A weist hingegen für den Low-Pegel einen Duty Cycle kleiner als 50 Prozent und für den High-Pegel einen Duty Cycle, der größer als 50 Prozent ist, auf.

In der fünften Signalzeile sind die Verläufe des invertierten Vergleichssignals Binv und des verzögerten Vergleichssignals Adel dargestellt. Nach Invertierung des Vergleichssignals B stimmen die fallenden Flanken des verzögerten Vergleichssignals Adel und des invertierten Vergleichssignals Binv überein. In Abhängigkeit von der Verzögerungszeit &tgr; der Verzögerungsschaltung 50 sind die steigenden Flanken des invertierten Vergleichssignals Binv und des verzögerten Vergleichssignals Adel jedoch zueinander versetzt.

In der sechsten Signalzeile ist der Verlauf des Ausgangssignals OUT dargestellt, der aus einer Überlagerung des von der Verstärkerschaltung 310 erzeugten Ausgangssignal Adel_v und des von der Verstärkerschaltung 320 erzeugten Ausgangssignals Binv_v erzeugt wird. Die beiden Verstärkerschaltungen 310 und 320 wirken als eine Mischerschaltung beziehungsweise als ein Flankendiskriminator, die gegeneinander treiben. Aus der gemeinsamen fallenden Flanke F1 beider Signale entsteht nach der Mischung nach einer Zeit t1 eine steigende Flanke F1' des Ausgangssignals OUT. Die beiden auseinanderfallenden steigenden Flanken F2a des verzögerten Vergleichssignals Adel und F2b des invertierten Vergleichssignals Binv werden durch die gegeneinander treibenden Verstärkerschaltungen 310 und 320 in der Weise zusammengemischt, dass aus einer mittleren steigenden Flanke F2 nach einer Zeit t2 eine fallende Flanke F2' des Ausgangssignals OUT entsteht.

Wie 3 zeigt, weist das Ausgangssignal OUT einen Duty Cycle von 50 Prozent High-Pegel zu 50 Prozent Low-Pegel auf. Dies entspricht auch dem Duty Cycle des Eingangssignals. Die Verzögerungsschaltung 50 ist so auszulegen, dass die Signallaufzeit im unteren Signalpfad der integrierten Schaltung der 2, der aus der Vergleicherschaltung 210, der Verzögerungsschaltung 50 und der Verstärkerschaltung 310 gebildet wird, und die Signallaufzeit im oberen Signalpfad der integrierten Schaltung der 2, der aus der Vergleicherschaltung 220, der Inverterschaltung 40 und der Verstärkerschaltung 320 gebildet wird, gleich groß sind. Dadurch wird gewährleistet, dass die fallenden Flanken des invertierten Vergleichssignals Binv und des verzögerten Vergleichssignals Adel zusammenfallen. Durch die Verwendung von zwei Parallelpfaden in der integrierten Schaltung gemäß 2, die gegeneinander treiben, wird ein inherenter Fehler, der insbesondere in den Vergleicherschaltungen 210 und 220 entsteht, heraus gemittelt.

4 zeigt eine detaillierte Ausgestaltung der integrierten Schaltung der 2. Die Eingangsempfängerschaltung 100 umfasst einen Transistor 11, dessen Gate-Anschluss G11 mit dem Eingangsanschluss E100a der integrierten Schaltung zum Anlegen des Referenzsignals VREF verbunden ist. Der Transistor 11 ist über einen Widerstand 13 mit einem Versorgungsanschluss V1 zum Anlegen einer Versorgungsspannung VDD und über einen Anschluss S11 mit einem gemeinsamen Knotenpunkt G verbunden, der wiederum über eine Stromquelle 15 an einem Versorgungsanschluss V2 zum Anlegen einer Bezugsspannung VSS anliegt.

Des Weiteren weist die Eingangsempfängerschaltung 100 einen Transistor 12 auf, dessen Gate-Anschluss G12 mit dem Eingangsanschluss E100b zum Anlegen des Datensignals DQ verbunden ist. Ein Anschluss D12 des Transistors 12 ist über einen Widerstand 14 mit dem Anschluss V1 zum Anlegen der Versorgungsspannung VDD verbunden. Ein Anschluss S12 ist über den gemeinsamen Knotenpunkt G mit der Stromquelle 15 und dem Versorgungsanschluss V2 zum Anlegen des Bezugspotenzials VSS verbunden. An dem Anschluss D11, der im Falle der Verwendung eines Feldeffekttransistors einem Drain-Anschluss des Feldeffekttransistors 11 entspricht, wird das Eingangssteuersignal Y erzeugt, das einem Eingangsanschluss E221 der Vergleicherschaltung 220 und einem Eingangsanschluss E212 der Vergleicherschaltung 210 zugeführt wird. An dem Anschluss D12, der bei Verwendung eines Feldeffekttransistors einem Drain-Anschluss des Feldeffekttransistors 12 entspricht, wird das Eingangssteuersignal Yb erzeugt, das einem Eingangsanschluss E211 der Vergleicherschaltung 210 und einem Eingangsanschluss E222 der Vergleicherschaltung 20 zugeführt wird.

Die Vergleicherschaltungen 210 und 220 sind jeweils als Differenzverstärkerschaltungen ausgebildet, die zwischen einem Anschluss zum Anlegen des Versorgungspotenzials VDD und einem Anschluss zum Anlegen des Bezugspotenzials VSS geschaltet sind. Die Vergleicherschaltung 210 umfasst einen Eingangstransistor 211, dessen Steueranschluss mit dem Eingangsanschluss E211 verbunden ist, und einen Transistor 212, dessen Steueranschluss mit dem Eingangsanschluss E212 verbunden ist. Die Vergleicherschaltung 220 weist einen Transistor 221, dessen Steueranschluss mit dem Eingangsanschluss E221 verbunden ist, und einen Transistor 222 auf, dessen Steueranschluss mit dem Eingangsanschluss E222 der Vergleicherschaltung 220 verbunden ist.

Die Differenzverstärkerschaltung 210 erzeugt ausgangsseitig an einem Ausgangsanschluss A210 das Vergleichssignal A, das der Verzögerungsschaltung 50 eingangsseitig zugeführt wird. Die Verzögerungsschaltung 50 ist als ein CMOS-Transfergate 51 ausgebildet. Sie umfasst die beiden Transistoren 52 und 53, wobei die beiden Transistoren von unterschiedlichem Leitfähigkeitstyp ausgebildet sind. Die Verzögerungszeit &tgr; lässt sich über entsprechende Dimensionierung der Transfer-Transistoren 52 und 53 vorgeben und ist so zu wählen, dass die Signallaufzeit in den beiden Signalpfaden nach den Vergleicherschaltungen 210 und 220 gleich groß sind. Das von der Verzögerungsschaltung 50 erzeugte verzögerte Vergleichssignal Adel wird der Verstärkerschaltung 310, die als Inverterschaltung ausgebildet ist, zugeführt. Ein Ausgangsanschluss A310 der Inverterschaltung 310 ist mit dem Ausgangsanschluss A300 der integrierten Schaltung zur Erzeugung des Ausgangssignals OUT verbunden.

Das Vergleichssignal B wird an einem Ausgangsanschluss A220 des Differenzverstärkers 220 erzeugt und einer Eingangsseite der Inverterschaltung 40 zugeführt, die ausgangsseitig das invertierte Vergleichssignal Binv erzeugt und einer Eingangsseite der als Inverterschaltung ausgebildeten Verstärkerschaltung 320 zuführt. Die Inverterschaltung 320 ist ausgangsseitig mit dem Ausgangsanschluss A300 der integrierten Schaltung zur Erzeugung des Ausgangssignals OUT verbunden.

Zur Aktivierung der integrierten Schaltung der 4 ist die Eingangsseite der Verzögerungsschaltung 50 über einen steuerbaren Schalter 213, der als p-Kanal-Feldeffekttransistor ausgebildet ist, mit einem Anschluss zum Anlegen der Versorgungsspannung VDD verbunden. Ebenso ist eine Eingangsseite der Inverterschaltung 40 über einen steuerbaren Schalter 223, der ebenfalls als ein p-Kanal-Feldeffekttransistor ausgebildet ist, mit einem Anschluss zum Anlegen der Versorgungsspannung VDD verbunden. Durch Anlegen eines Zustands eines Aktivierungssignals ENS an die Steueranschlüsse der steuerbaren Schalter 213 und 223 werden die steuerbaren Schalter gesperrt oder leitend gesteuert.

Wenn die steuerbaren Schalter 213 und 223 gesperrt und somit hochohmig geschaltet sind, liegen die Potenziale der Vergleichssignale A und B an der Verzögerungsschaltung 50 beziehungsweise der Inverterschaltung 40 an. In diesem Fall befindet sich die integrierte Schaltung im aktivierten Zustand. Wenn die steuerbaren Schalter durch einen entsprechenden Zustand des Aktivierungssignals ENS leitend gesteuert sind, ist der Anschluss zum Anlegen der Versorgungsspannung VDD niederohmig mit der Eingangsseite der Verzögerungsschaltung 50 beziehungsweise der Inverterschaltung 40 verbunden. An der Inverterschaltung 40 und der Verzögerungsschaltung 50 liegt der Potenzialpegel der Versorgungsspannung an. In diesem Fall ist die Schaltung deaktiviert.

Der hohe Potenzialpegel, der im deaktivierten Zustand der integrierten Schaltung an der Eingangsseite der Verzögerungsschaltung 50 und der Inverterschaltung 40 anliegt, entspricht einem logischen High-Zustand. Durch die hintereinander geschalteten Inverterschaltungen 40 und 320 entsteht an einem Ausgangsanschluss A320 der Inverterschaltung 320 ebenfalls ein hoher Potenzialpegel. Der hohe Potenzialpegel liegt durch das permanent leitend gesteuerte Transfergate 51 auch an der Eingangsseite der Inverterschaltung 310 an. Die Inverterschaltung 310 erzeugt an ihrem Ausgangsanschluss A310 einen niedrigen Potenzialpegel. Durch den hohen Potenzialpegel am Ausgangsanschluss A320 und den niedrigen Potenzialpegel am Ausgangsanschluss A310 fließt zwischen beiden Anschlüssen ein hoher Querstrom.

5 zeigt eine dazu verbesserte Schaltungsanordnung, mit der sich der Querstrom im deaktivierten Zustand der integrierten Schaltung vermeiden lässt. Die von der Eingangsempfängerschaltung 100 erzeugten Eingangssteuersignale Y und Yb werden an die beiden Parallelzweige, die aus der Vergleicherschaltung 210, der Verzögerungsschaltung 50 mit dem CMOS-Transfergate 51 und der Inverterschaltung 310 sowie aus der Vergleicherschaltung 220, der Inverterschaltung 40 und der Inverterschaltung 320 gebildet werden, weitergeleitet.

Die beiden Differenzverstärkerschaltungen 210 und 220 sind als aktivierbare Differenzverstärkerschaltungen ausgebildet, die durch Anlegen eines Aktivierungssignal ENS an einen Eingangsanschluss E60 aktivierbar sind. Das Aktivierungssignal ENS wird dazu einem jeweiligen Aktivierungsanschluss EN der Differenzverstärkerschaltungen zugeführt. Des Weiteren ist eine Aktivierungsschaltung 60 vorgesehen, die eingangsseitig mit dem Aktivierungssignal ENS angesteuert wird, und ausgangsseitig ein Steuersignal S1 erzeugt, das je nach seinem Zustand den CMOS-Transfertransistor 52 der Verzögerungsschaltung 50 aktiviert beziehungsweise deaktiviert und einem Steueranschluss eines steuerbaren Schalters 70 zugeführt wird. Der steuerbare Schalter 70 ist zwischen eine Eingangsseite der Inverterschaltung 310 und einen Anschluss V70 zum Anlegen der Versorgungsspannung VSS geschaltet. Des Weiteren wird das Aktivierungssignal ENS dem CMOS-Transfertransistor 53 zugeführt, um in Abhängigkeit von seinem Zustand den CMOS-Transfertransistor 53 zu aktivieren beziehungsweise zu deaktivieren.

Im deaktivierten Zustand der integrierten Schaltung der 5 wird der steuerbare Schalter 70 durch Anlegen eines niedrigen Pegels des Aktivierungssignals ENS an den Eingangsanschluss E60 leitend gesteuert, wodurch die Eingangsseite der Inverterschaltung 310 mit dem Bezugspotenzial VSS verbunden ist. Somit entsteht an dem Ausgangsanschluss A310 durch die Inverterschaltung 310 ein hohes Potenzial, sodass sowohl der Ausgangsanschluss A310 als auch der Ausgangsanschluss A320 auf einem hohen Potenzial liegen. Dadurch wird ein Querstrom zwischen den beiden Ausgangsanschlüssen A310 und A320 vermieden.

6 zeigt eine integrierte Schaltung zum Empfang eines Datensignals DQ und eines Referenzsignals VREF, wobei ausgangsseitig das Ausgangssignal OUT und ein dazu komplementäres Ausgangssignal bOUT erzeugt werden. Wie anhand von 2 erläutert, werden zur Erzeugung des Ausgangssignals OUT die Vergleichssignale A und B einer Schaltungseinheit 10, die aus der Verzögerungsschaltung 50 und der Verstärkerschaltung 310 sowie aus der Inverterschaltung 40 und der Verstärkerschaltung 320 gebildet wird, zugeführt. Des Weiteren ist eine Schaltungseinheit 10' vorhanden, die den gleichen Schaltungsaufbau wie die Schaltungseinheit 10 aufweist. Das Vergleichssignal A wird jedoch bei der Schaltungseinheit 10' dem oberen Signalpfad, der aus der Inverterschaltung 40 und der Vergleicherschaltung 320 gebildet wird, zugeführt. Das Vergleichssignal B wird hingegen dem unteren Signalpfad, der aus der Verzögerungsschaltung 50 und der Verstärkerschaltung 310 gebildet wird, zugeführt. Dadurch entsteht am Ausgangsanschluss A300' ein zu dem Ausgangssignal OUT invertiertes Ausgangssignal bOUT.

Es wird somit durch die Schaltungsvariante der 6 ermöglicht, das komplementäre Ausgangssignal bOUT wie das Ausgangssignal OUT direkt aus den Vergleichssignalen A und B zu erzeugen. Dadurch kann das komplementäre Signal bOUT ohne jeglichen Versatz zu dem Ausgangssignal OUT phasengleich erzeugt werden. Durch die invertierte Ansteuerung der Schaltungseinheiten 10 und 10' ist die Schaltung nahezu unabhängig von Prozessschwankungen und dadurch sehr stabil.

7 zeigt die in 6 dargestellte Schaltungsanordnung in einem höheren Detaillierungsgrad. Die integrierte Schaltung ist ähnlich der integrierten Schaltung aus 5 durch Ansteuerung eines Eingangsanschlusses E60 mit einem Aktivierungssignal ENS aktivierbar beziehungsweise deaktivierbar. Im Unterschied zur Schaltung aus 5 ist die Inverterschaltung 40 durch einen Tri-State-Inverter 41 ersetzt. Dieser ist durch Ansteuerung mit einem entsprechenden Zustand des Aktivierungssignal ENS aktivierbar beziehungsweise deaktivierbar. Des Weiteren ist neben dem steuerbaren Schalter 70, der im leitenden Zustand die Eingangsseite der Inverterschaltung 310 mit dem Bezugspotenzial VSS verbindet, auch ein steuerbarer Schalter 80 vorgesehen, der eine Eingangsseite der Inverterschaltung 320 mit dem Bezugspotenzial VSS verbindet. Im deaktivierten Zustand der integrierten Schaltung, wenn beide der als n-Kanal-Feldeffekttransistoren ausgebildeten steuerbaren Schalter 70 und 80 leitend gesteuert sind, liegt der Ausgangsanschluss A310 als auch der Ausgangsanschluss A320 auf einem hohen Potenzialpegel, so dass ein Querstrom zwischen den beiden Ausgangsanschlüssen vermieden wird.

Die Schaltungseinheit 10' ist ebenfalls durch Ansteuerung mit einem entsprechenden Zustand des Aktivierungssignals ENS aktivierbar beziehungsweise deaktivierbar. Der obere Signalpfad der Schaltungseinheit 10' ist durch Verwendung eines Tri-State-Inverters 41' aktivierbar beziehungsweise deaktivierbar. Der untere Signalpfad ist durch Ansteuerung der Verzögerungsschaltung 50' aktivierbar beziehungsweise deaktivierbar.

Während in den beiden parallelen Signalpfaden der Schaltungseinheit 10 als n-Kanal-Feldeffekttransistoren ausgebildete Pull-down-Transistoren 70 und 80 verwendet werden, sind in den beiden parallelen Signalpfad der Schaltungseinheit 10'als p-Kanal-Feldeffekttransistoren ausgebildete Pull-up-Transistoren vorgesehen. Im deaktivierten Zustand der integrierten Schaltung sind die beiden Pull-up-Transistoren 70' und 80' leitend gesteuert, so dass eine Eingangsseite der Inverterschaltungen 310' und 320' mit einem Anschluss zum Anlegen des Versorgungspotenzial VDD verbunden ist. Durch die Inverterschaltung 310' und 320' entsteht an den Ausgangsanschlüssen A310' und A320' ein niedriger Potenzialpegel, so dass auch für die Schaltungseinheit 10' im deaktivierten Zustand ein Querstrom zwischen den Ausgangsanschlüssen A310' und A320' vermieden wird.

8 zeigt eine Ausführungsform des Tri-State-Inverters 41 beziehungsweise 41'. Der Tri-State-Inverter umfasst die p-Kanal-Feldeffekttransistoren T1 und T2 und die n-Kanal-Feldeffekttransistoren T3 und T4, die in Reihe zwischen einem Anschluss zum Anlegen des Versorgungspotenzials VDD und einen Anschluss zum Anlegen des Bezugspotenzials VSS geschaltet sind. Die Steueranschlüsse der Transistoren T2 und T3 werden von den Vergleichssignalen A und B angesteuert. Der Steueranschluss des Transistors T1 wird von dem Aktivierungssignal ENS angesteuert. Der Steueranschluss des Transistors T4 wird über einen Inverter I ebenfalls von dem Aktivierungssignal ENS angesteuert.

Wenn durch einen hohen Pegel des Aktivierungssignals ENS die Transistoren T1 und T4 gesperrt betrieben werden, befindet sich der Tri-State-Inverter im deaktivierten Zustand.

9 zeigt einen integrierten Halbleiterspeicher H, der eine Ausführungsform der in den 2, 4, 5, 6 oder 7 gezeigten Ausführungsform der integrierten Schaltung ES enthält. Eine Steuereinheit SE ist mit einem Anschluss AS zum Anlegen von Kommandosignalen KS verbunden. Ein Adressregister AR ist mit einem Adressanschluss AA zum Anlegen von Adresssignalen AS verbunden. Bei einem Schreibzugriff auf eine Speicherzelle SZ, die innerhalb eines Speicherzellenfeldes SZF an einen Kreuzungspunkt einer Wortleitung WL mit einer Bitleitung BL angeordnet ist, wird an den Steueranschluss AS ein Schreibkommando angelegt. Zur Auswahl der Speicherzelle SZ wird an den Adressanschluss AA ein entsprechendes Adresssignal AS angelegt. Durch Einspeisung eines entsprechenden Potenzialzustandes auf die Wortleitung WL wird ein Auswahltransistor AT einer DRAM-Speicherzelle leitend gesteuert, wodurch ein Speicherkondensator SC leitend mit der Bitleitung BL verbunden ist.

Zum Einschreiben eines Datums wird an einem Datenanschluss DA ein Datensignal DQ angelegt. Das Datensignal DQ wird dem Eingangsanschluss E100b der integrierten Schaltung ES zugeführt. Dem Eingangsanschluss E100a der integrierten Schaltung wird das Referenzsignal VREF zugeführt. Diese wird durch Ansteuerung eines steuerbaren Spannungsgenerators SG mit einer externen Versorgungsspannung Vext, die an einem Versorgungsspannungsanschluss VA angelegt wird, erzeugt. Alternativ dazu kann das Referenzsignal VREF auch direkt an den Versorgungsspannungsanschluss VA angelegt werden. In diesem Fall ist der Versorgungsspannungsanschluss VA nicht über den steuerbaren Spannungsgenerator SG sondern direkt mit dem Eingangsanschluss E100a der integrierten Schaltung verbunden, was durch die strichlierte Linie in 9 angedeutet ist. Die integrierte Schaltung ES erzeugt ausgangsseitig das Ausgangssignal OUT, bei dem der Duty Cycle des Datensignals DQ erhalten bleibt. Durch Verwendung der in den 2 bis 9 gezeigten Ausführungsformen der integrierten Schaltungen ES lässt sich somit aus einem Dateneingangssignal DQ ein verzerrungsfreies Datenausgangssignal OUT erzeugen, das dem Speicherzellenfeld SZF zur Speicherung zugeführt wird.

100
Eingangsempfängerschaltung
210, 220
Vergleicherschaltungen
310, 320
Verstärkerschaltungen
40
Inverterschaltung
41
Tri-State-Inverter
50
Verzögerungsschaltung
60
Aktivierungsschaltung
A, B
Vergleichssignal
Adel
verzögertes Vergleichssignal
AR
Adressregister
AT
Auswahltransistor
Binv
invertiertes Vergleichssignal
BL
Bitleitung
D
Differenzverstärker
DQ
Datensignal
ES
integrierte Schaltung zum Empfang von Daten
H
integrierter Halbleiterspeicher
KS
Kommandosignal
OUT
Ausgangssignal
SC
Speicherkondensator
SE
Steuereinheit
SG
steuerbarer Spannungsgenerator
SZ
Speicherzelle
SZF
Speicherzellenfeld
V
Verstärkerschaltung
VREF
Referenzsignal
WL
Wortleitung
Y, Yb
Eingangssteuersignal


Anspruch[de]
Integrierte Schaltung

– mit einem ersten Eingangsanschluss (E100a) zum Anlegen eines Referenzsignals (VREF) und einem zweiten Eingangsanschluss (E100b) zum Anlegen eines Eingangssignals (DQ),

– mit einem Ausgangsanschluss (A300) zur Erzeugung eines Ausgangssignals (OUT),

– mit einer Eingangsempfängerschaltung (100) zum Empfang des Eingangssignals (DQ) und des Referenzsignals (VREF) und zur Erzeugung eines ersten und zweiten Eingangssteuersignals (Y, Yb),

– bei der die Eingangsempfängerschaltung (100) derart ausgebildet ist, dass ein jeweiliger Pegel des ersten und zweiten Eingangssteuersignals (Y, Yb) in Abhängigkeit von einem jeweiligen Pegel des Eingangssignals (DQ) und des Referenzsignals (VREF) erzeugt wird und ein Pegelverlauf des ersten Eingangssteuersignals (Y) komplementär zu einem Pegelverlauf des zweiten Eingangssteuersignals (Yb) erzeugt wird,

– mit einer ersten Vergleicherschaltung (210) mit einer Eingangsseite zum Empfang des ersten und zweiten Eingangssteuersignals (Y, Yb) und einer Ausgangsseite zur Erzeugung eines ersten Vergleichssignals (A), wobei die erste Vergleicherschaltung derart ausgebildet ist, dass sie das erste Vergleichssignal (A) in Abhängigkeit von einem Pegel des ersten und zweiten Eingangssteuersignals erzeugt,

– mit einer zweiten Vergleicherschaltung (220) mit einer Eingangsseite zum Empfang des ersten und zweiten Eingangssteuersignals (Y, Yb) und einer Ausgangsseite zur Erzeugung eines zweiten Vergleichssignals (B), wobei die zweite Vergleicherschaltung derart ausgebildet ist, dass sie das zweite Vergleichssignal (B) in Abhängigkeit von dem Pegel des ersten und zweiten Eingangssteuersignals (Y, Yb) erzeugt,

– mit einer Inverterschaltung (40, 41), der das zweite Vergleichssignal (B) zur Erzeugung eines invertierten zweiten Vergleichssignals (Binv) eingangsseitig zugeführt wird,

– mit einer Verzögerungsschaltung (50), der das erste Vergleichssignal (A) zur Erzeugung eines zu dem ersten Vergleichssignal verzögerten ersten Vergleichsignals (Adel) eingangsseitig zugeführt wird,

– mit einer ersten Verstärkerschaltung (310) zur ausgangsseitigen Verstärkung eines der ersten Verstärkerschaltung eingangsseitig zugeführten Signals, mit einer Eingangsseite zum Zuführen des verzögerten ersten Vergleichssignals (Adel) und einem Ausgangsanschluss (A310) zur Erzeugung eines ersten Ausgangssignals (Adel_v),

– mit einer zweiten Verstärkerschaltung (320) zur ausgangsseitigen Verstärkung eines der zweiten Verstärkerschaltung eingangsseitig zugeführten Signals mit einer Eingangsseite zum Zuführen des invertierten zweiten Vergleichssignals (Binv) und einem Ausgangsanschluss (A320) zur Erzeugung eines zweiten Ausgangssignals (Binv_v),

– bei der die Ausgangsanschlüsse (A310, A320) der ersten und zweiten Verstärkerschaltung (310, 320) mit dem Ausgangsanschluss (A300) der integrierten Schaltung verbunden sind.
Integrierte Schaltung nach Anspruch 1,

– mit einer Aktivierungsschaltung (60) zur Aktivierung/Deaktivierung der Verzögerungsschaltung (50) mit einem Eingangsanschluss (E60) zum Anlegen eines Aktivierungssignals (ENS),

– bei der die Aktivierungsschaltung (60) derart ausgebildet ist, dass sie in Abhängigkeit von einem Zustand des Aktivierungssignals ausgangsseitig ein erstes Steuersignal (S1) zur Aktivierung/Deaktivierung der Verzögerungsschaltung (50) erzeugt.
Integrierte Schaltung nach einem der Ansprüche 1 oder 2,

– mit einem ersten steuerbaren Schalter (70), der zwischen einem Anschluss (V70) zum Anlegen eines Bezugspotenzials (VSS) und die Eingangsseite der ersten Verstärkerschaltung (310) geschaltet ist,

– bei der der erste steuerbare Schalter (70) derart ausgebildet ist, dass er in Abhängigkeit von einem Zustand des ersten Steuersignals (S1) leitend steuerbar ist, wobei die Eingangsseite der ersten Verstärkerschaltung (310) im leitenden Zustand des ersten steuerbaren Schalters mit dem Anschluss (V70) zum Anlegen des Bezugspotenzials verbunden ist.
Integrierte Schaltung nach Anspruch 3,

– mit einem zweiten steuerbaren Schalter (80), der zwischen einen Anschluss (V80) zum Anlegen des Bezugspotenzials (VSS) und die Eingangsseite der zweiten Verstärkerschaltung (320) geschaltet ist,

– bei der der zweite steuerbare Schalter (80) derart ausgebildet ist, dass er in Abhängigkeit von einem Zustand des ersten Steuersignals (S1) leitend steuerbar ist, wobei die Eingangsseite der zweiten Verstärkerschaltung (320) im leitenden Zustand des zweiten steuerbaren Schalters mit dem Anschluss (V70) zum Anlegen des Bezugspotenzials verbunden ist.
Integrierte Schaltung nach einem der Ansprüche 1 bis 4,

– bei der die erste und zweite Vergleicherschaltung (210, 220) derart ausgebildet sind, dass sie durch das Aktivierungssignal (ENS) aktivierbar sind,

– bei der die erste Vergleicherschaltung (210) im aktivierten Zustand das erste Vergleichssignal (A) in Abhängigkeit von einem Pegel des ersten und zweiten Eingangssteuersignals (Y, Yb) erzeugt,

– bei der die zweite Vergleicherschaltung (220) im aktivierten Zustand das zweite Vergleichssignal (B) in Abhängigkeit von einem Pegel des ersten und zweiten Eingangssteuersignals (Y, Yb) erzeugt.
Integrierte Schaltung nach einem der Ansprüche 1 bis 5,

– mit einem weiteren Ausgangsanschluss (A300') zur Erzeugung eines weiteren Ausgangssignals (bOUT),

– mit einer weiteren Inverterschaltung (40', 41'), der das erste Vergleichssignal (A) zur Erzeugung eines weiteren invertierten zweiten Vergleichssignals (bBinv) eingangsseitig zugeführt wird,

– mit einer weiteren Verzögerungsschaltung (50'), der das zweite Vergleichssignal (B) zur Erzeugung eines weiteren zu dem zweiten Vergleichssignal verzögerten zweiten Vergleichssignals (bAdel) eingangsseitig zugeführt wird,

– mit einer weiteren ersten Verstärkerschaltung (310') zur ausgangsseitigen Verstärkung eines der weiteren ersten Verstärkerschaltung eingangsseitig zugeführten Signals mit einer Eingangsseite zum Zuführen des weiteren verzögerten zweiten Vergleichssignals (bAdel) und einem Ausgangsanschluss (A310') zur Erzeugung eines weiteren ersten Ausgangssignals (bAdel_v),

– mit einer weiteren zweiten Verstärkerschaltung (320') zur ausgangsseitigen Verstärkung eines der weiteren zweiten Verstärkerschaltung eingangsseitig zugeführten Signals mit einer Eingangsseite zum Zuführen des weiteren verzögerten zweiten Vergleichssignals (bBinv) und einem Ausgangsanschluss (A320') zur Erzeugung eines weiteren zweiten Ausgangssignals (bBinv_v),

– bei der die Ausgangsanschlüsse (A310', A320') der weiteren ersten und zweiten Verstärkerschaltungen (310', 320') mit dem weiteren Ausgangsanschluss (A300') verbunden sind.
Integrierte Schaltung nach Anspruch 6,

– mit einer weiteren Aktivierungsschaltung (60') zur Aktivierung/Deaktivierung der weiteren Verzögerungsschaltung (50'), die mit dem Eingangsanschluss (E60) zum Anlegen des Aktivierungssignals (ENS) verbunden ist,

– bei der die weitere Aktivierungsschaltung (60') derart ausgebildet ist, dass sie in Abhängigkeit von einem Zustand des Aktivierungssignals (ENS) ausgangsseitig ein zweites Steuersignal (S2) zur Aktivierung/Deaktivierung der weiteren Verzögerungsschaltung (50') erzeugt.
Integrierte Schaltung nach Anspruch 7,

– mit einem weiteren ersten steuerbaren Schalter (70'), der zwischen einen Anschluss (V70') zum Anlegen eines Versorgungspotenzials (VDD) und die Eingangsseite der weiteren ersten Verstärkerschaltung (310') geschaltet ist,

– bei der der weitere erste steuerbare Schalter (70') derart ausgebildet ist, dass er in Abhängigkeit von einem Zustand des Aktivierungssignals (ENS) leitend steuerbar ist, wobei die Eingangsseite der weiteren ersten Verstärkerschaltung (310') im leitenden Zustand des weiteren ersten steuerbaren Schalters (70') mit dem Anschluss (V70') zum Anlegen des Versorgungspotenzials (VDD) verbunden ist.
Integrierte Schaltung nach Anspruch 8,

– mit einem weiteren zweiten steuerbaren Schalter (80'), der zwischen einen Anschluss (V80') zum Anlegen des Versorgungspotenzials (VDD) und die Eingangsseite der weiteren zweiten Verstärkerschaltung (320') geschaltet ist,

– bei der der weitere zweite steuerbare Schalter (80') derart ausgebildet ist, dass er in Abhängigkeit von dem Zustand des Aktivierungssignals leitend steuerbar ist, wobei die Eingangsseite der weiteren zweiten Verstärkerschaltung (320') im leitenden Zustand des weiteren zweiten steuerbaren Schalters (80') mit dem Anschluss (V80') zum Anlegen des Versorgungspotenzials verbunden ist.
Integrierte Schaltung nach einem der Ansprüche 1 bis 9,

– bei der die Eingangsempfängerschaltung (100) einen ersten Transistor (11) mit einem Steueranschluss (G11) zum Anlegen eines Steuersignals und mit einem ersten Anschluss (D11) zum Erzeugen des ersten Eingangssteuersignals (Y) und einen zweiten Transistor (12) mit einem Steueranschluss (G12) zum Anlegen eines Steuersignals und mit einem ersten Anschluss (D12) zum Erzeugen des zweiten Eingangsteuersignals (Yb) umfasst,

– bei der der erste Anschluss (D11) des ersten Transistors (11) über einen ersten Widerstand (13) mit einem Anschluss (V1) zum Anlegen des Versorgungspotenzials (VDD) und ein zweiter Anschluss (S11) des ersten Transistors (11) über eine Stromquelle (15) mit einem Anschluss (V2) zum Anlegen des Bezugspotenzials (VSS) verbunden ist,

– bei der der erste Anschluss (D12) des zweiten Transistors (12) über einen zweiten Widerstand (14) mit dem Anschluss (V1) zum Anlegen des Versorgungspotenzials (VDD) und ein zweiter Anschluss (S12) des zweiten Transistors (12) über die Stromquelle (15) mit dem Anschluss (V2) zum Anlegen des Bezugspotenzials (VSS) verbunden ist.
Integrierte Schaltung nach Anspruch 10,

– bei der die erste Vergleicherschaltung als eine erste Differenzverstärkerschaltung (210) und die zweite Vergleicherschaltung als eine zweite Differenzverstärkerschaltung (220) ausgebildet ist, wobei die Differenzverstärkerschaltungen jeweils einen ersten Eingangsanschluss (E211, E221) zum Anlegen eines jeweiligen Eingangssignals und einen zweiten Eingangsanschluss (E212, E222) zum Anlegen eines jeweiligen Referenzsignals umfassen,

– bei der der erste Anschluss (D11) des ersten Transistors (11) der Eingangsempfängerschaltung (100) mit dem zweiten Eingangsanschluss (E212) der ersten Differenzverstärkerschaltung (210) und mit dem ersten Eingangsanschluss (E221) der zweiten Differenzverstärkerschaltung (220) verbunden ist,

– bei der der erste Anschluss (D12) des zweiten Transistors (12) der Eingangsempfängerschaltung (100) mit dem ersten Eingangsanschluss (E211) der ersten Differenzverstärkerschaltung (210) und mit dem zweiten Eingangsanschluss (E222) der zweiten Differenzverstärkerschaltung (220) verbunden ist.
Integrierte Schaltung nach einem der Ansprüche 1 bis 11, bei der die Inverterschaltung als ein Tri-State-Inverter (41) ausgebildet ist. Integrierte Schaltung nach einem der Ansprüche 1 bis 12, bei der die Verzögerungsschaltung als ein CMOS-Transfergate (50) ausgebildet ist. Integrierte Schaltung nach einem der Ansprüche 9 bis 13, bei der die steuerbaren Schalter und die weiteren steuerbaren Schalter jeweils als Schalttransistoren (70, 80, 70', 80') ausgebildet sind. Integrierte Schaltung nach Anspruch 14, bei der der erste und zweite steuerbare Schalter (70, 80) und der weitere erste und zweite steuerbare Schalter (70', 80') jeweils als Schalttransistoren von unterschiedlichen Leitfähigkeitstyp ausgebildet sind. Integrierte Schaltung nach einem der Ansprüche 1 bis 15, bei der die erste und zweite Verstärkerschaltung jeweils als eine Inverterschaltung (310, 320) ausgebildet sind.






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