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Dokumentenidentifikation DE102006006570A1 09.08.2007
Titel Verfahren zur Herstellung von Anordnung von Leitern auf Halbleiterbauelementen
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Willer, Josef, Dr., 85521 Riemerling, DE;
Iacono, Stephanie, 01099 Dresden, DE;
Mueller, Torsten, 01187 Dresden, DE
Vertreter Epping Hermann Fischer, Patentanwaltsgesellschaft mbH, 80339 München
DE-Anmeldedatum 13.02.2006
DE-Aktenzeichen 102006006570
Offenlegungstag 09.08.2007
Veröffentlichungstag im Patentblatt 09.08.2007
IPC-Hauptklasse H01L 21/768(2006.01)A, F, I, 20060213, B, H, DE
Zusammenfassung Zur Herstellung von periodischen Leiterbahnstrukturen extrem kleiner Abmessungen wird zunächst ein streng periodisches Muster von Leiterbahnen oder Anteilen einer Maske hergestellt, aus dem dann einzelne Anteile wieder entfernt werden, um so breitere Zwischenräume zwischen den Leiterbahnen zu bilden. Diese Anordnung von Leiterbahnen ist insbesondere für ein Muster von Wortleitungen vorgesehen, in dem in bestimmten Abständen freie Flächen zur Kontaktierung vergrabener Bitleitungen vorgesehen sind.

Beschreibung[de]

Die vorliegende Erfindung betrifft ein Herstellungsverfahren für Anordnungen von Leitern, insbesondere Wortleitungen auf Speicherbauelementen, die ein periodisches Muster aufweisen, das in regelmäßigen Abständen unterbrochen ist, um einen Bereich freizugeben, in dem darunter liegende Leiterebenen kontaktiert werden können.

Halbleiterspeicherbauelemente weisen Anordnungen von Speicherzellen auf, die einzeln adressiert werden. Dazu werden die Speicherzellen als so genannte Kreuzungspunktspeicherzellen (cross-point cells) angeordnet, die über Leiterbahnen adressiert werden, die als Wortleitungen und Bitleitungen vorgesehen sind. Alle Wortleitungen verlaufen parallel zueinander, und alle Bitleitungen verlaufen parallel zueinander und senkrecht zu den Wortleitungen. Die Kreuzungen der Wortleitungen und Bitleitungen legen die Positionen der Speicherzellen fest. Um die erforderliche Bauelementfläche soweit wie möglich zu reduzieren, werden die Abmessungen der Speicherzellen so klein wie möglich strukturiert. Daraus ergeben sich extrem kleine Abstände zwischen einzelnen Zellen, die über die Wortleitungen adressiert werden müssen. Deswegen müssen die Wortleitungen eine Anordnung von Leiterbahnen in gleichem Abstand zueinander bilden, um Kurzschlüsse zwischen zueinander benachbarten Wortleitungen zu vermeiden, während die Zwischenräume zwischen den Wortleitungen so klein wie möglich sind.

Eine sehr feine Auflösung kann mit Fotolithographietechniken erreicht werden. Es ist möglich, ein streng periodisches Muster paralleler Leiterbahnen durch Fotolithographie zu erhalten. Andererseits machen es die Speicherbauelemente oft erforderlich, dass Kontakte auf vergrabenen Bitleitungen in Zwischenräumen zwischen den Wortleitungen angebracht werden. Das bedeutet, dass das streng periodische Muster der Wortleitungen unterbrochen werden muss, um die Kontaktbereiche zwischen zueinander benachbarten Wortleitungen bereitzustellen, die in größeren Abständen angeordnet sind als die Wortleitungen in der periodischen Anordnung. Die Unterbrechung der strengen Periodizität verursacht Probleme mit der Fotolithographie, die in größeren Herstellungstoleranzen des periodischen Musters resultieren können. Deswegen werden Abweichungen von der strengen Periodizität soweit wie möglich vermieden.

Aufgabe der vorliegenden Erfindung ist es, ein Herstellungsverfahren für periodische Anordnungen von Leitern anzugeben, insbesondere für Speicherbauelemente, mit dem ein Einfügen breiterer Zwischenräume zwischen benachbarten Leitern möglich ist. Das Verfahren soll insbesondere geeignet sein, eine periodische Anordnung von Wortleitungen minimaler Teilung (pitch) herzustellen, die Kontaktbereiche für vergrabene Bitleitungen aufweist.

Diese Aufgabe wird mit dem Verfahren mit den Merkmalen des Anspruches 1 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.

Das Verfahren umfasst die Schritte, ein Substrat mit einer Hauptseite bereitzustellen, eine Anordnung von Leiterbahnen in gleichen Abständen zueinander auf der Hauptseite aufzubringen, um ein periodisches Muster paralleler Leiterbahnen zu bilden, eine Maske auf die Leiterbahnen aufzubringen, die Öffnungen aufweist, in denen einzelne Leiterbahnen oder kleine Gruppen von zwei oder ein paar benachbarten Leiterbahnen freigelegt sind, die nicht bedeckten Leiterbahnen mittels der Maske zu entfernen, vorzugsweise durch Ausführen eines Ätzschrittes in die Öffnungen hinein, und die Maske zu entfernen.

In einem weiteren Ausführungsbeispiel des Verfahrens wird eine Hartmaske entsprechend dem periodischen Muster der herzustellenden Leiterbahnen strukturiert, wird eine Lackmaske aufgebracht, die die Hartmaske mit Ausnahme von Bereichen, in denen das periodische Muster der Leiterbahnen durch freie Zwischenräume unterbrochen werden soll, bedeckt, werden die betreffenden einzelnen Anteile der Hartmaske entfernt, wird die Lackmaske entfernt, wird die Hartmaske verwendet, um eine Schicht aus leitfähigem Material in das Muster der Leiterbahnen zu strukturieren, und wird die Hartmaske entfernt. Die Strukturierung der Hartmaske kann auch mittels einer weiteren Hartmaske aus einem anderen Material erfolgen. Z. B. kann eine Hartmaske aus Nitrid mit einer Hartmaske aus amorphem Silizium strukturiert werden und umgekehrt. Grundsätzlich kann hier jedes Material verwendet werden, das für Hartmasken geeignet ist.

Die Leiterbahnen können vorzugsweise ein Metall sein oder Polysilizium, das elektrisch leitfähig dotiert ist. Die Leiterbahnen können für Wortleitungen oder Bitleitungen vorgesehen werden. In bevorzugten Ausführungsformen können die freien Zwischenräume, die man durch das Entfernen der Leiterbahnen erhält, in gleichmäßigen Abständen angeordnet sein, sodass das periodische Muster der Leiterbahnen periodisch unterbrochen ist. Die Breite der freien Zwischenräume kann durch die Anzahl aufeinander folgender Leiterbahnen, die an jeder Position eines freien Zwischenraumes entfernt werden, eingestellt werden.

Es folgt eine genauere Beschreibung von Beispielen des Verfahrens anhand der beigefügten Figuren.

Die 1 zeigt eine Draufsicht auf das periodische Muster einer Hartmaske, die teilweise mit einer Lackmaske bedeckt ist.

Die 2 zeigt den Querschnitt, der in der 1 markiert ist.

Die 3 zeigt eine Draufsicht auf ein teilweise bedecktes Muster von Wortleitungen.

Die 1 zeigt eine Draufsicht auf eine Hauptseite eines Substrates, die mit einer Hartmaske 6 versehen ist, die entsprechend eines periodischen Musters von Leiterbahnen strukturiert ist. Die Hartmaske wird teilweise mit einer Lackmaske bedeckt, deren seitliche Begrenzungen 5 in der 1 dargestellt sind. Eine Schicht 3 aus elektrisch leitfähigem Material ist in den Öffnungen der Lackmaske auf beiden Seiten eines Anteils der Hartmaske 6 gezeigt, der durch Öffnungen in dem Lack freigelegt ist. Die bedeckten Anteile der Hartmaske 6 sind mit gestrichelten Linien als verdeckten Konturen wiedergegeben.

Die 2 zeigt den Querschnitt, der in der 1 markiert ist und der quer zu der Längserstreckung der Hartmaske 6 verläuft. Zum Zweck eines Beispiels zeigt die 2 ein Substrat 1, eine vergrabene Bitleitung 2, die an einer Hauptseite des Substrates 1 gebildet ist, eine Schicht 3 aus elektrisch leitfähigem Material, die auf die Hauptseite aufgebracht ist, und die Hartmaske 6, die entsprechend den herzustellenden Leiterbahnen in einzelne streifenförmige Anteile strukturiert ist. Die Lackmaske 4 weist zumindest eine Öffnung mit seitlichen Begrenzungen 5 im Bereich zumindest eines der getrennten Anteile der Hartmaske auf. Die Lackmaske 4 ermöglicht das Entfernen des nicht bedeckten Anteils oder der nicht bedeckten Anteile der Hartmaske 6. Das liefert eine Unterbrechung des streng periodischen Musters der Hartmaske 6. Auf diese Weise ist es möglich, ein extrem feines periodisches Muster zu erhalten und gleichzeitig Unterbrechungen der Periodizität vorzusehen, um breitere Zwischenräume zwischen benachbarten Anteilen der Hartmaske 6 in speziell ausgewählten Bereichen zu bilden. Nachdem die Hartmaske 6 in den Öffnungen der Lackmaske 4 entfernt worden ist, wird die Lackmaske 4 entfernt, und die Schicht 3 kann mittels der Hartmaske strukturiert werden. In dem in 2 dargestellten Beispiel werden die Anteile der Schicht 3, die sich in den schraffierten Bereichen befinden, entfernt. Das kann mittels eines standardgemäßen anisotropen Ätzprozesses geschehen. Die Hartmaske 6 wird dann entfernt, und die Schicht 3 verbleibt entsprechend dem streng periodischen Muster strukturiert, das jedoch in ausgewählten Bereichen unterbrochen ist. Diese ausgewählten Bereiche entsprechen den Öffnungen der Lackmaske 4 und sind vorzugsweise in gleichen Abständen angeordnet; sie können verwendet werden, um Kontakte auf darunter vorhandenen vergrabenen Bitleitungen 2 anzubringen.

Es ist auch möglich, die ursprüngliche periodische Hartmaske zu verwenden, um ein vollständig periodisches Muster von Leiterbahnen zu bilden. Die breiteren Zwischenräume werden dann mittels einer Maske hergestellt, die auf die Anordnung der Leiterbahnen aufgebracht wird und Öffnungen über einzelnen Leiterbahnen, kleinen Gruppen benachbarter Leiterbahnen oder beidem besitzt, und zwar möglicherweise auch in variierender Abfolge. Diese Maske wird dann verwendet, um einzelne oder kleine Gruppen von Leiterbahnen in den Bereichen zu entfernen, in denen Zwischenräume zwischen zueinander benachbarten Leiterbahnen vorgesehen werden sollen, um das Aufbringen von Kontakten auf tieferen Schichten zu ermöglichen.

Die 3 zeigt eine Draufsicht auf eine periodische Anordnung von Wortleitungen 7, die in gleichmäßigem Abstand angeordnet sind. In dem besonderen Beispiel der 3 sind sowohl die Breite der Wortleitungen als auch die Breite der Zwischenräume gleich. Statt dessen können die Wortleitungen breiter sein als die Zwischenräume oder umgekehrt. Die in der 3 schraffierten Bereiche werden mit einer Lackmaske bedeckt, die in diesem Beispiel Öffnungen über einzelnen Wortleitungen aufweist. Diese Öffnungen können insbesondere in gleichen Abständen zueinander vorhanden sein. Die Maske wird verwendet, um die nicht bedeckten Wortleitungen zu entfernen und auf diese Weise Zwischenräume zu bilden, die jeweils einen Bereich bereitstellen, in dem Kontakte oder Durchkontaktierungen angebracht werden können. Die Zwischenräume zwischen den Wortleitungen, einschließlich der breiteren Zwischenräume, können dann mit dielektrischem Material gefüllt werden, z. B. mit TEOS (Tetraethylorthosilikat) oder BPSG (Borphosphorsilikatglas). Dieses Verfahren ist besonders bevorzugt, um Zwischenräume für Bitleitungskontakte zwischen den Wortleitungen herzustellen. Das wird erreicht, indem Wortleitungen aus einer regelmäßigen Anordnung entfernt werden, anstatt Zwischenräume variabler Breite auf direkte Weise bereits durch den Lithographieschritt vorzusehen. Da die Anordnung der Wortleitungen im ersten Lithographieschritt nicht unterbrochen wird, kann auf zusätzliche Mittel wie Leitungsattrappen (dummy lines) oder Streubalken (scatter bars) verzichtet werden. Das Prozessfenster wird wesentlich vergrößert, ohne dass ein Kompromiss im Hinblick auf die Chipgröße eingegangen werden müsste.


Anspruch[de]
Verfahren zur Herstellung von Leiterbahnen auf Halbleiterbauelementen, bei dem

auf einer Hauptseite eines Substrates (1) ein periodisches Muster von Leiterbahnen aufgebracht wird und

die Leiterbahnen teilweise entfernt werden, um das periodische Muster durch Zwischenräume zu unterbrechen.
Verfahren nach Anspruch 1, bei dem einzelne Leiterbahnen oder Gruppen aufeinander folgender Leiterbahnen entfernt werden. Verfahren nach Anspruch 1 oder 2, bei dem die Leiterbahnen so entfernt werden, dass die gebildeten Zwischenräume ihrerseits ein periodisches Muster bilden. Verfahren nach einem der Ansprüche 1 bis 3, bei dem die Leiterbahnen aus Metall hergestellt werden. Verfahren nach einem der Ansprüche 1 bis 3, bei dem die Leiterbahnen aus dotiertem Polysilizium hergestellt werden. Verfahren nach einem der Ansprüche 1 bis 5, bei dem die Leiterbahnen als Wortleitungen (7) oder Bitleitungen eines Speicherbauelementes vorgesehen werden. Verfahren nach einem der Ansprüche 1 bis 6, bei dem die hergestellten Zwischenräume verwendet werden, um dort Kontakte oder Durchkontaktierungen zu tieferen Ebenen des Bauelementes anzuordnen. Verfahren nach einem der Ansprüche 1 bis 7, bei dem auf ein periodisches Muster von Leiterbahnen eine Maske (6) aufgebracht und strukturiert wird, die im Bereich einzelner Leiterbahnen oder voneinander getrennter Gruppen von Leiterbahnen Öffnungen aufweist,

die Leiterbahnen in den Öffnungen der Maske (6) entfernt werden und

die Maske (6) entfernt wird.
Verfahren nach Anspruch 8, bei dem die Maske (6) mittels einer Lackmaske (4) fotolithographisch strukturiert wird. Verfahren nach einem der Ansprüche 1 bis 7, bei dem zunächst eine für die Leiterbahnen vorgesehene Schicht (3) aus elektrisch leitfähigem Material ganzflächig aufgebracht wird,

auf diese Schicht (3) eine für eine Maske (6) geeignete Schicht aufgebracht und zu einem periodischen Muster strukturiert wird,

mittels einer weiteren Maske (4) einzelne Anteile oder Gruppen von Anteilen der ersten Maske (6) entsprechend den vorgesehenen Zwischenräumen zwischen den Leiterbahnen entfernt werden und

die so strukturierte Maske (6) zur Strukturierung der Schicht (3) aus elektrisch leitfähigem Material in die Leiterbahnen verwendet wird.
Verfahren nach Anspruch 10, bei dem eine Hartmaske (6) verwendet wird, die mittels einer Lackmaske (4) strukturiert wird. Verfahren nach Anspruch 10, bei dem eine Hartmaske (6) aus Nitrid verwendet wird. Verfahren nach Anspruch 10, bei dem eine Hartmaske (6) aus amorphem Silizium verwendet wird. Verfahren nach Anspruch 10, bei dem eine Hartmaske (6) verwendet wird, die mittels einer weiteren Hartmaske aus einem anderen Material strukturiert wird. Verfahren nach Anspruch 14, bei dem eine der verwendeten Hartmasken Nitrid und die andere Hartmaske amorphes Silizium ist.






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