PatentDe  


Dokumentenidentifikation DE112005002379T5 23.08.2007
Titel Adaptiver Verzögerungsbasisverlustabgleich
Anmelder Intel Corporation, Santa Clara, Calif., US
Erfinder McCall, James, Beaverton, Oreg., US;
Ruff, Klaus, Beaverton, Oreg., US;
Shykind, David, Sherwood, Oreg., US;
Chaudhuri, Santanu, Mountain View, Calif., US
Vertreter BOEHMERT & BOEHMERT, 28209 Bremen
DE-Aktenzeichen 112005002379
Vertragsstaaten AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW, EP, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR, OA, BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG, AP, BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW, EA, AM, AZ, BY, KG, KZ, MD, RU, TJ, TM
WO-Anmeldetag 30.09.2005
PCT-Aktenzeichen PCT/US2005/035385
WO-Veröffentlichungsnummer 2006039603
WO-Veröffentlichungsdatum 13.04.2006
Date of publication of WO application in German translation 23.08.2007
Veröffentlichungstag im Patentblatt 23.08.2007
IPC-Hauptklasse H04L 25/03(2006.01)A, F, I, 20050930, B, H, DE
IPC-Nebenklasse H04L 25/02(2006.01)A, L, I, 20050930, B, H, DE   

Beschreibung[de]
Hintergrund Gebiet

Ausführungsbeispiele der Erfindung beziehen sich auf Baustein-zu-Baustein-Signalisierung. Genauer beziehen sich Ausführungsbeispiele der Erfindung auf einen Kanalabgleich, um eine Baustein-zu-Baustein-Signalisierung zu vereinfachen.

Hintergrund

Kanalabgleich bei einer Baustein-zu-Baustein-Signalisierung wurde zunehmend wichtig, da Hersteller versuchen, eine Leistungsfähigkeit zu erweitern, während existierende Verbindungen mit niedrigen Kosten verwendet werden. Da Datenraten weiterhin ansteigen, nimmt die Anzahl von Abgleich(EQ)-Koeffizienten zu. Dies erhöht die potentielle Anzahl von Kombinationen für eine optimale EQ-Koeffizienteneinstellung je Plattform mit einem einzelnen Bausteinentwurf. Eine Lösung besteht darin, einfach die Einstellungen je Plattform festzulegen, so dass ausreichend Spielraum für ein Szenarium im ungünstigen Fall bzw. Worst-Case-Szenarium ist. Jedoch führt diese Lösung typischerweise zu einer teil- bzw. suboptimalen Leistungsfähigkeit.

Eine andere Lösung besteht darin, ein durch einen Original- bzw. Erstausstattungshersteller (OEM) programmiertes spezielles Programm bzw. Firmware zu verwenden, um die Koeffizienten auf der Grundlage von den durch den OEM programmierten Einstellungen einzustellen. Diese Technik erfordert eine Kommunikation und Dokumentation, die den Bereich von mehreren Einstellungen als eine Funktion eines Plattformentwurfs überdecken muss. Da die Bausteine ohne Abgleich nicht kommunizieren können, müssen sie mit niedrigen Geschwindigkeiten aufgebracht werden, um die EQ-Einstellungen an antwortende Bausteine auf einem Kanal zu kommunizieren. Ein flexiblerer Ansatz zur Einstellung von Kanalabgleichparametern ist wünschenswert.

KURZBESCHREIBUNG DER ZEICHNUNG

Die Erfindung ist mittels eines Beispiels und nicht beschränkend in den Figuren der Zeichnung veranschaulicht, in denen dieselben Bezugszeichen ähnliche Elemente anzeigen. Es sollte beachtet werden, dass Bezugnahmen auf „ein" Ausführungsbeispiel sich in dieser Offenbarung nicht notwendigerweise auf dasselbe Ausführungsbeispiel beziehen und derartige Bezugnahmen bedeuten zumindest eines.

1 ist ein Blockschaltbild eines Systems gemäß einem Ausführungsbeispiel der Erfindung.

2 ist ein Zeitablaufdiagramm, das ein Beispiel für eine Signalisierung zwischen einem Geber und einer Antworteinrichtung in einem Ausführungsbeispiel der Erfindung zeigt.

3 ist ein Zeitablaufdiagramm einer Abgleichselbstbestimmung in einem Ausführungsbeispiel der Erfindung.

GENAUE BESCHREIBUNG

1 ist ein Blockschaltbild eines Systems gemäß einem Ausführungsbeispiel der Erfindung. Ein Motherboard bzw. eine Hauptplatine 100 besitzt einen damit verbundenen Prozessor 102. Ein Bausteinsatz 104 ist auch mit der Hauptplatine 100 verbunden. Die Hauptplatine 100 definiert einen Kanal 108 zwischen dem Prozessor und dem Bausteinsatz. Der Kanal 108 kann eine Vorwärtsverbindung und eine Rückwärtsverbindung enthalten, wobei jede Verbindung eine Anzahl von Verbindungselementen (108-1 bis 108-M, wobei M ein Integer bzw. eine ganze Zahl ist) enthält. Wie es hier verwendet wird, sind „Verbindungselemente" einzelne Bestandteile, die Signale innerhalb des Kanals tragen. Beispielsweise kann ein Leiterplattenleiterstück ein Verbindungselement sein. Routing- bzw. Leiterfordernisse führen häufig zu verschiedenen Längen von Verbindungselementen innerhalb eines Kanals. Beispielsweise ist, wie gezeigt, ein Verbindungselement 108-1 ein kürzestes Verbindungselement im Kanal 108, während ein Verbindungselement 108-M das längste ist. Es sollte erkannt werden, dass ein bestimmter Kanal abhängig von der Größe des Datenpfads eine beliebig große Anzahl von Verbindungselementen enthalten kann.

Ein Speicher 106 ist auch mit der Hauptplatine 100 verbunden. Die Hauptplatine 100 definiert eine Kanal 110 zwischen dem Bausteinsatz 104 und dem Speicher 106. Der Kanal 110 kann Verbindungselemente 110-1 bis 110-N enthalten, wobei N abhängig von der gewünschten Breite des Datenpfads zwischen dem Bausteinsatz 104 und dem Speicher 106 ein beliebiger großer Integer bzw. eine beliebig große ganze Zahl ist. In einem Ausführungsbeispiel kann der Speicher 106 ein vollständig gepuffertes Dual-Inline- bzw. RAM-Speichermodul (FBD) sein. Typischerweise besitzen FBDs einen Pufferbaustein, der mit einer Mehrzahl von Inline bzw. einzeiligen dynamischen Wahlzugriffsspeichern (DRAMs) kommuniziert. Typischerweise besitzt der gepufferte Baustein einen Punkt-zu-Punkt-Kanal zwischen sich selbst und jedem der DRAMs innerhalb der FBD. FBDs sind häufig auf einer separaten gedruckten Schaltung, die einen Verbinder auf der Hauptplatine einfügt.

Eine Auswertung von verlustbehafteten Kanälen hat ergeben, dass der dominante Begrenzer einer Signalisierungsleistungsfähigkeit der Verlust im Kanal ist. Dieser Verlust ist eng mit Abgleich(EQ)-Parametern verknüpft, z.B. den für den Kanal gesetzten EQ-Abgriffkoeffizienten. Da die gedruckte Schaltung (PCB) das Volumen des Kanals bildet, besteht eine Beziehung zwischen der Länge des Kanals auf der PCB und dem Verlust. Weiterhin wurde herausgefunden, dass Verlustunterschiede zwischen der PCB unter Verwendung derselben Materialien klein sind. Weiterhin ist die effektive Ausbreitungskonstante auch zwischen verschiedenen Materialarten relativ klein. Ähnlich besitzen Verbinder und Gehäuse eine manuelle Verzögerungsveränderung für einen bestimmten Entwurf. Diese Tataschen erlauben eine Schätzung des Systemverzögerung auf einem Kanal auf innerhalb einem Einheitsintervall (UI) auf der Grundlage des Verbindungsgehäuses, der Verbinderart und dem Leiten des Kanals. Wie hier verwendet, ist eine UI gleich einem Takt.

Eine Messung der Verzögerung in dem Kanal erlaubt eine Bestimmung einer ungefähren Kanallänge, die ein dominanter Beitrag zum Verlust im Kanal ist. Durch Bestimmung der Kanallänge können die EQ-Parameter gesetzt werden, um den Verlust im Kanal zu kompensieren.

Der Prozessor 102 enthält einen Transceiver bzw. Sender/Empfänger 126, um ihm ein Senden oder Empfangen über den Kanal 108 zu erlauben. Der Prozessor 102 hält Abgleichparameter 132 für den Kanal 108. Um zu bestimmen, was diese Parameter sein sollten, kann der Prozessor 102 eine Signalisierungsabfolge mit dem Bausteinsatz 104 initiieren. Auf der Grundlage einer weiter unten erklärten Signalisierungsabfolge kann der Prozessor 102 die Abgleichparameter 132 bestimmen und setzen. In diesem Beispiel ist der Prozessor 102 der Initiator bzw. Geber. Wie es hier verwendet wird, ist der „Initiator" bzw. „Geber" ein Baustein, der ein Ursprung für eine Selbstbestimmung der Abgleichparameter ist, und eine „Antworteinrichtung" ist ein Baustein, der ein Empfänger der Signalisierung vom Initiator ist.

Der Prozessor 102 enthält einen Signalgenerator 120 und einen Taktgenerator 122. Der Signalgenerator 120 erzeugt ein abgleichunempfindliches Signal (EIS), wie beispielsweise ein Stufensignal. Das EIS wird fortlaufend mit einem durch den Taktgenerator 122 erzeugten gesendeten Takt vom Sender/Empfänger 126 zum Bausteinsatz 104 gesendet. Zur selben Zeit wird eine Zählung in einem Zähler 124 initiiert.

Der Bausteinsatz 104 besitzt auch einen Sender/Empfänger 156, um ihm zu erlauben, über den Kanal 108 zu kommunizieren. Wenn der Bausteinsatz das EIS empfängt, verwendet er einen Signalgenerator 150 zur Erzeugung eines EIS als Antwort. Wenn das antwortende EIS am Sender/Empfänger 126 des Prozessors 102 empfangen wird, wird die Zählung des Zählers 124 beendet. Die Rundlaufverzögerung kann dann durch Subtraktion der bekannten Verarbeitungszeit an der Antworteinrichtung (in diesem Fall dem Bausteinsatz 104) von dem Gesamtzählwert vom Zähler 124 berechnet werden. Diese Subtraktion kann durch eine arithmetische Einheit 128 durchgeführt werden. Der sich ergebende Zählwert kann verwendet werden, um in eine Lookup- bzw. Nachschlagetabelle (LUT) 130 zu indizieren, um Werte für einen oder mehrere Parameter zu identifizieren, wie beispielsweise die EQ-Abgriffkoeffizienten, die auf der Grundlage der Verzögerung im Kanal gesetzt werden sollten. Der Prozessor kann dann diese Werte für die EQ-Parameter setzen.

Nach dem Setzen der EQ-Parameter 132 in dem Prozessor sendet der Prozessor die geeigneten EQ-Parameter zum Bausteinsatz, der seine EQ-Parameter 160 auf der Grundlage der durch den Prozessor gesendeten EQ-Parameter setzen kann.

Wie vorstehend diskutiert, ist der Bausteinsatz mit dem Speicher durch einen zweiten Kanal verbunden, der auch Abgleich erfordern kann. In einem derartigen Fall kann der Bausteinsatz der Initiator bzw. Geber werden, mit dem Speicher 106 als die Antworteinrichtung. Ein Bausteinsatz kann einen Taktgenerator 152 zusammen mit einem Signalgenerator 150 enthalten, um ein EIS und einen gesendeten Takt durch den Sender/Empfänger 176 zum Speicher 106 zu senden. Gleichzeitig würde der Bausteinsatz 104 eine Zählung in einem Zähler 154 starten. In einem Ausführungsbeispiel kann der Bausteinsatz 104 eine Lookup- bzw. Nachschlagetabelle, wie beispielsweise die Nachschlagetabelle 130 im Prozessor 102 besitzen. Alternativ kann in einem Ausführungsbeispiel der Bausteinsatz 104 eine Abgleichberechnungslogik 168 besitzen, die eine Gleichung implementiert, durch die die EQ-Parameter auf der Grundlage des Zählwerts vom Zähler 154 bestimmt werden können. Ähnlich könnte in einem Ausführungsbeispiel die LUT 130 im Prozessor durch eine analoge Berechnungslogik ersetzt werden, um eine Gleichung zu implementieren, um Werte für die EQ-Parameter hervorzubringen.

In einem anderen Ausführungsbeispiel kann der Bausteinsatz 104 der Initiator bzw. Geber sein, um die EQ-Parameter für sowohl den ersten Kanal 108 als auch den zweiten Kanal 110 anzunehmen. In irgendeinem der vorhergehenden Ausführungsbeispiele kann der Initiator bzw. Geber auswählen, das längste Verbindungselement zur Signalisierung zu verwenden, da dies die EQ-Parameter für die Grenze des ungünstigsten Fall bzw. die Worst-Case-Grenze bestimmen wird.

Nach dem Abgleich des Kanals 110 kann, angenommen, dass beispielsweise der Speicher 106 ein FBD ist, der (nicht gezeigte) Pufferbaustein erforderlich sein, um die Punkt-zu-Punkt-Kanäle zwischen dem Puffer und jedem der DRAMs abzugleichen. Somit kann in einem Ausführungsbeispiel der Abgleichvorgang seriell durchgeführt werden, wobei jede Antworteinrichtung ein Initiator bzw. Geber für ihre stromabwärtsliegenden Kanäle wird. Weiterhin würde in einem derartigen Ausführungsbeispiel der Pufferbaustein der Initiator bzw. Geber für eine Mehrzahl von Antworteinrichtungen sein.

2 ist ein Zeitablaufdiagramm, das ein Beispiel für eine Signalisierung zwischen einem Initiator bzw. Geber und einer Antworteinrichtung in einem Ausführungsbeispiel der Erfindung zeigt. Zu einen Anfangszeit sendet der Initiator bzw. Geber ein EIS-Signal, wie beispielsweise ein Stufensignal 202 zusammen mit einem gesendeten Takt 204 zu einer Antworteinrichtung. Nach einer Anzahl von Einheitsintervall(UI)-Einwegverzögerung (die Einwegverzögerung in Einheitsintervallen gemessen), wird das EIS 206 an der Antworteinrichtung empfangen. Nach einer Antworteinrichtungsverarbeitungszeit 222 sendet die Antworteinrichtung eine Antwort EIS 208, die eine UI-Verzögerungsrückkehrzeit später am Initiator empfangen wird. Die Antworteinrichtung sendet das EIS über eine Verbindung, die von der, auf der der Initiator sendet, separate ist. Dies kann eine Rückkehrverbindung desselben Kanals oder eine verschiedene Verbindung, wenn die Schnittstelle asymmetrisch ist, sein. Wenn die Schnittstelle asymmetrisch ist, wird das Signal 212 am Initiator eine Rückkehrverzögerung 226, die größer oder kleiner als die UI-Einwegverzögerung 220 vom Initiator zur Antworteinrichtung sein kann, später ankommen. Wenn die Schnittstelle symmetrisch ist, wird das Rückkehr-EIS 210 am Initiator mit einer UI-Rückkehrverzögerung 224, die ungefähr gleich der UI-Einwegverzögerung 220 ist, ankommen. Die mittlere Verzögerung im Kanal kann durch Nehmen der Rundlaufverzögerung 220 plus 222, plus 226 minus Antworteinrichtungsverarbeitungszeit erkannt werden. In einem Ausführungsbeispiel kann, wie vorstehend erwähnt, dies durch Initiieren einer Zählung gleichzeitig mit dem Senden des Stufensignals und des gesendeten Takts und dann Beenden der Zählung bei Empfang des Antwort-EIS-Signals berechnet werden. Der Zählwert kann dann um die bekannte Antworteinrichtungsverarbeitungszeit verringert werden, um eine Messung einer Rundlaufverzögerung auf dem Kanal zu erhalten.

3 ist ein Ablaufdiagramm einer Abgleich-Selbstbestimmung in einem Ausführungsbeispiel der Erfindung. Ein System initiiert ein Booten bzw. Herauffahren in Block 300. In Block 302 werden der Initiator bzw. Geber und die Antworteinrichtung für eine Verzögerungsberechnung vorbereitet. In einem Ausführungsbeispiel enthält diese Vorbereitung eine Kommunikation zwischen dem Initiator und der Antworteinrichtung über einen anderen Kommunikationskanal als der abzugleichende. In einem anderen Ausführungsbeispiel beinhaltet dies eine Kommunikation des abzugleichenden Kanals bei sehr niedrigen Geschwindigkeit, so dass ein ungeeigneter Anfangsabgleich eine Kommunikation nicht unmöglich macht. In Block 304 beginnt der Initiator eine Zählung, wenn er gleichzeitig ein EIS mit einem gesendeten Takt zur Antworteinrichtung sendet. Die Antworteinrichtung empfängt die EIS in einem Block 306. In einem Block 308 sendet die Antworteinrichtung nach einiger Verarbeitungszeit irgendein EIS zurück an den Initiator. Der Initiator empfängt das EIS von der Antworteinrichtung und beendet die Zählung in Block 310. In einem Block 312 berechnet der Initiator die Verzögerung durch Subtraktion der definierten Anzahl von Zählwerten gleich der Antworteinrichtungsverarbeitungszeit von dem Zählwert. In Block 314 wird ein Abgleichparameter auf der Grundlage der berechneten Verzögerung bestimmt. In einem Ausführungsbeispiel kann die berechnete Verzögerung zum Indizieren in eine Nachschlagetabelle verwendet werden. In einem anderen Ausführungsbeispiel kann die berechnete Verzögerung in eine Logik eingegeben werden, die eine Gleichung implementiert, um Abgleichparameter auf der Grundlage dieser Verzögerung zu berechnen.

In Block 316 setzt der Initiator seine Abgleichparameter wie in Block 314 bestimmt, und sendet die Abgleichparameter zur Antworteinrichtung. Die Antworteinrichtung sendet ihre Abgleichparameter dann in Block 318. Im Fall, dass die Antworteinrichtung ihre eigenen zusätzlichen Kanäle zum Abgleich besitzt, dann setzt sie von Block 302 fort, wie auf diesen oder diese zusätzlichen Kanäle angewendet.

Es sollte geschätzt werden, dass ein Bezug durch diese Beschreibung auf „ein Ausführungsbeispiel" bedeutet, dass ein bestimmter Merkmal, eine Struktur oder eine Eigenschaft, die in Verbindung mit dem Ausführungsbeispiel beschrieben sind, in zumindest einem Ausführungsbeispiel der Erfindung enthalten ist. Daher ist es hervorgehoben und sollte erkannt werden, dass zwei oder mehr Bezüge auf „ein Ausführungsbeispiel" oder „ein alternatives Ausführungsbeispiel" in verschiedenen Teilen dieser Beschreibung sich nicht notwendigerweise alle auf dasselbe Ausführungsbeispiel beziehen. Weiterhin können die bestimmten Merkmale, Strukturen oder Eigenschaften in einem oder mehreren Ausführungsbeispielen der Erfindung wie geeignet kombiniert werden.

In der vorstehenden Beschreibung wurde die Erfindung unter Bezugnahme auf bestimmte Ausführungsbeispiele beschrieben. Es ist jedoch ersichtlich, dass verschiedene Modifikationen und Veränderungen daran erfolgen können, ohne vom breiteren Gedanken und Schutzumfang der Erfindung, wie in den Ansprüchen dargelegt, abzuweichen. Die Beschreibung und die Zeichnung sind demgemäß in einem veranschaulichenden Sinn, eher als in einem beschränkenden Sinn zu betrachten.

Zusammenfassung:

Ein Verfahren, ein System und eine Vorrichtung zur Selbstbestimmung von Abgleichparametern für einen Kanal. Ein Geber sendet ein abgleichunempfindliches Signal (EIS) an eine Antworteinrichtung auf einem abzugleichenden Kanal und beginnt eine Zählung. Eine Antworteinrichtung antwortet mit einem EIS. Wenn der Geber die Antwort EIS empfängt, wird die Zählung beendet. Der Zählwert, der ein Maß an Verzögerung in dem Kanal darstellt, kann verwendet werden, um wünschenswerte Abgleichparameter für den Kanal zu bestimmen.


Anspruch[de]
Verfahren mit:

– Selbstbestimmen eines Abgleichparameters für einen Kanal zwischen einem Initiator und einer Antworteinrichtung in einem Initiator; und

– Einstellen des Abgleichparameters, um den Wert zu besitzen.
Verfahren nach Anspruch 1, wobei das Selbstbestimmen ein Bestimmen einer Verzögerung für ein Signal auf dem Kanal zwischen dem Initiator und der Antworteinrichtung umfasst. Verfahren nach Anspruch 2, wobei das Bestimmen:

– ein Senden eines abgleichunempfindlichen Signals von dem Initiator zur Antworteinrichtung;

– ein Initiieren einer Zählung gleichzeitig mit dem Senden;

– ein Empfangen eines zurückgegebenen abgleichunempfindlichen Antwortsignals; und

– ein Beenden der Zählung

umfasst.
Verfahren nach Anspruch 3, mit:

Initialisieren des Initiators und der Antworteinrichtung für eine Verzögerungsberechnung vor dem Senden des Signals.
Verfahren nach Anspruch 3, wobei das Selbstbestimmen weiterhin ein Indizieren in eine Nachschlagetabelle auf der Grundlage der Zählung umfasst. Verfahren nach Anspruch 3, wobei das Senden ein Erzeugen eines Stufensignals umfasst. Verfahren nach Anspruch 2, wobei das Selbstbestimmen weiterhin ein Berechnen des Abgleichparameters aus der bestimmten Verzögerung umfasst. Verfahren nach Anspruch 3, wobei das Bestimmen weiterhin ein Subtrahieren einer definierten Anzahl von Zyklen von dem Zählwert für eine Antworteinrichtungsverarbeitungszeit umfasst. Verfahren nach Anspruch 3, weiterhin mit einem Senden eines gesendeten Takts gleichzeitig mit dem abgleichunempfindlichen Signal. Vorrichtung mit:

– einem Signalgenerator zur Erzeugung eines abgleichunempfindlichen Signals;

– einem Sender zum Senden des Signals über eine erste Verbindung;

– einem Empfänger zum Empfang eines Antwortsignals über eine zweite Verbindung;

– einem Zähler zum Beibehalten eines Zählwerts zwischen einem Senden des Signals und einem Empfang des Antwortsignals; und

– einer Logik zur Einstellung eines Abgleichparameters auf der Grundlage des Zählwerts.
Vorrichtung nach Anspruch 10, weiterhin mit einer Nachschlagetabelle zum Ausbilden des Abgleichparameters auf der Grundlage des Zählwerts. Vorrichtung nach Anspruch 10, wobei die erste Verbindung eine ausgehende Verbindung eines Kanals und die zweite Verbindung einer Rückkehrverbindung des Kanals ist. Vorrichtung nach Anspruch 10, weiterhin mit einer arithmetischen Einheit zur Verringerung des Zählwerts um einen Wert entsprechend einer Antworteinrichtungsverarbeitungszeit. System mit:

– einer Hauptplatine;

– einer Prozessor zur Selbstbestimmung eines Abgleichparameters für einen Kanal, auf dem der Prozessor kommuniziert, wobei der Prozessor mit der Hauptplatine verbunden ist;

– einem mit der Hauptplatine verbundenen Bausteinsatz, wobei die Hauptplatine einen ersten Kanal zwischen dem Bausteinsatz und dem Prozessor definiert;

– einem mit der Hauptplatine verbundenen Speicher; und

– wobei die Hauptplatine einen zweiten Kanal zwischen dem Speicher und dem Bausteinsatz definiert.
System nach Anspruch 14, wobei der Bausteinsatz eine Logik zur Selbstbestimmung eines Abgleichparameters für den zweiten Kanal umfasst. System nach Anspruch 14, wobei der Prozessor und der Bausteinsatz jeder:

– einen Signalgenerator zur Erzeugung eines abgleichunempfindlichen Signals; und

– einen Zähler zur Bestimmung einer Verzögerung vom Senden des abgleichunempfindlichen Signals zum Empfang eines Antwortsignals

umfasst.
System nach Anspruch 14, wobei der Prozessor

– eine Logik zur Bestimmung einer Rundlaufsignalverzögerung auf dem ersten Kanal; und

– eine durch die Verzögerung indizierte Nachschlagetabelle, um den Abgleichparameter zu identifizieren,

umfasst.
System nach Anspruch 14, wobei der erste Kanal eine Mehrzahl von Verbindungselementen verschiedener Länge umfasst und wobei der Abgleichparameter aus einer Verzögerung auf dem längsten Verbindungselement des Kanals bestimmt wird.






IPC
A Täglicher Lebensbedarf
B Arbeitsverfahren; Transportieren
C Chemie; Hüttenwesen
D Textilien; Papier
E Bauwesen; Erdbohren; Bergbau
F Maschinenbau; Beleuchtung; Heizung; Waffen; Sprengen
G Physik
H Elektrotechnik

Anmelder
Datum

Patentrecherche

Patent Zeichnungen (PDF)

Copyright © 2008 Patent-De Alle Rechte vorbehalten. eMail: info@patent-de.com