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Dokumentenidentifikation EP1500109 23.08.2007
EP-Veröffentlichungsnummer 0001500109
Titel REDUNDANZ FÜR KETTENSPEICHERARCHITEKTUREN
Anmelder Qimonda AG, 81739 München, DE
Erfinder REHM, Norbert, Yokohama, Kanagawa 231-0827, JP;
JOACHIM, Hans-Oliver, Zushi, Kanagawa 249-0001, JP;
WOHLFAHRT, Joerg, Taipei, Shihlin District 111, TAIWAN, TW;
ROEHR, Thomas, 85609 Aschheim, DE
DE-Aktenzeichen 60314861
Vertragsstaaten DE, FR, GB, IE, IT, NL
Sprache des Dokument EN
EP-Anmeldetag 16.04.2003
EP-Aktenzeichen 037224987
WO-Anmeldetag 16.04.2003
PCT-Aktenzeichen PCT/EP03/04004
WO-Veröffentlichungsnummer 2003092015
WO-Veröffentlichungsdatum 06.11.2003
EP-Offenlegungsdatum 26.01.2005
EP date of grant 11.07.2007
Veröffentlichungstag im Patentblatt 23.08.2007
IPC-Hauptklasse G11C 11/22(2006.01)A, F, I, 20051017, B, H, EP

Beschreibung[en]
FIELD OF THE INVENTION

The present invention relates to memory integrated circuits (ICs). More particularly, the invention relates to implementation of redundancy in a chained memory architecture.

BACKGROUND OF THE INVENTION

Ferroelectric metal oxide ceramic materials such as lead zirconate titanate (PZT) have been investigated for use in ferroelectric semiconductor memory devices. Other ferroelectric materials, for example, strontium bismuth tantalum (SBT) can also be used. The ferroelectric material is located between two electrodes to form a ferroelectric capacitor for storage of information. A ferroelectric capacitor uses the hysteresis polarization characteristic of the ferroelectric material for storing information. The logic value stored in the memory cell depends on the polarization direction of the ferroelectric capacitor. To change the polarization direction of the capacitor, a voltage which is greater than the switching voltage (coercive voltage) needs to be applied across its electrodes. The polarization of the capacitor depends on the polarity of the voltage applied. An advantage of the ferroelectric capacitor is that it retains its polarization state after power is removed, resulting in a non-volatile memory cell.

Fig. 1 shows a pair of bitlines (bitline BL and bitline complement /BL). Each of the bitlines includes a group of memory cells (110a or 110b). The memory cells 140 of a group, each with a transistor 142 coupled to a capacitor 144 in parallel, are coupled in series to form a chain. Such a memory architecture is described in, for example, Takashima et al., "High Density Chain ferroelectric random access Memory (chain FRAM)", IEEE Jrnl. of Solid State Circuits, vol.33, pp.787-792, May 1998 . A sense amplifier "not shown" is coupled to the bitlines to facilitate access to the memory cell.

The gates of the cell transistors can be gate conductors which are coupled to or serve as wordlines. A selection transistor 130 is provided to selectively couple one end of the chain to its respective bitline (e.g., 130a couples chain 110a to BL and 130b couples chain 110b to /BL). A plateline is coupled to the other end of the chain (e.g., PL or /PL). Numerous bitline pairs or columns are interconnected via wordlines to form a memory block.

Redundant memory elements can be provided to repair defective cells. One type of redundancy scheme is referred to as row or wordline redundancy. In row redundancy, the wordline corresponding to the defective cell is replaced with a redundant row of cells via redundancy circuitry. Redundancy schemes allow some defective ICs to be repaired, thus increasing yield which reduces manufacturing costs.

However, in a chained architecture, the wordlines of a block are interdependent. Due to this interdependence, a redundant element or unit has to be the same size as the block. This means that repairing a defective cell in a block requires replacement of the whole block. Since the redundant element is the same size as the block, it can repair any number of defects within the block. With respect to defects in other blocks, one additional redundant block needs to be provided for each block to be repaired. Thus, conventional redundancy schemes in chained architecture are very inefficient and utilize significant chip area. Additionally, the relatively large number of cells in a redundant element increases the probability of a failure in the redundant element itself.

US Patent US 5 903 492 discloses various embodiments of a ferroelectric memory having memory cells coupled in series to form a chain of memory cells. Each of the memory cells comprises a transistor and a ferroelectric capacitor coupled in parallel to the transistor. Normal memory cells as well as redundant memory cells are coupled in series to form a respective chain of normal and redundant cells, respectively. The redundant cells enable replacement of a defective cell in a chain.

The preamble of claim 1 is based or this disclosure.

From the foregoing discussion, it is desirable to provide an improved redundancy in ICs with chained architecture.

SUMMARY OF THE INVENTION

The invention relates to improved redundancy schemes in chained memory architectures. The integrated circuit of the invention is defined by claim 1. In one embodiment, a memory chain includes x number of first memory cells, where x is equal to or greater than 2 and m second memory cells, where m is equal to or greater than 1. The first memory cells are used for storage of information and the second memory cells are used to repair defective first memory cells. By integrating redundant cells as part of the memory chain having normal storage cells, repairing a defective cell in a memory chain does not require replacement of the whole memory block in which the defective cell is located, as necessary in conventional memory chain architectures.

BRIEF DESCRIPTION OF DRAWINGS

  • Fig. 1 shows the column of memory cells arranged in a conventional chained architecture; and
  • Fig. 2 shows a column of memory cells in accordance with one embodiment of the invention.

DETAILED DESCRIPTION OF THE INVENTION

Fig. 2 shows a portion 201 of an IC with redundancy in accordance with one embodiment of the invention. A pair of bitlines (BL and /BL) which represents a column is shown. A plurality of columns are interconnected by wordlines to form a memory block or array. A sense amplifier 295 is coupled to one end of the bitlines. The bitlines each includes a memory chain (210a or 210b). The memory cells 240 of a chain, each with a transistor 242 coupled to a capacitor 244 in parallel, are coupled in series. The memory chain comprises X number of cells 226, where X is a whole number. For practical reasons, X is at least 2. Illustratively, a chain comprises 8 memory cells. Memory chains of other sizes are also useful. Preferably, the memory chain comprises 2y memory cells, where y is ≥ 1. The gates of the cell transistors can be gate conductors which are coupled to or serve as wordlines. The memory cells are addressed by wordlines WL0-WLx-1.

A selection transistor 230 is provided to selectively couple one end of the chain to its respective bitline (e.g., 230a couples chain 210a to BL and 230b couples chain 210b to /BL). Selection transistor 230a is controlled by control signal BS0 and selection transistor 230b is controlled by control signal BS1. If chain 210a is selected, control signal BS0 is activated to couple it to the BL. On the other hand, control signal BS1 is activated if chain 210b is selected. A plateline is coupled to the other end of the chain (e.g., PL or /PL). In one embodiment, the chain on BL is coupled to PL; the chain on /BL is coupled to /PL. Numerous bitline pairs are interconnected via wordlines to form a memory block.

In accordance with one embodiment of the invention, a memory chain includes R number of redundant cells 222, where R is a whole number ≥ 1. Repairability of the block is directly related to R (i.e., the higher R is, the higher the repairability). Illustratively, the chain includes 2 redundant cells (i.e., R = 2). When providing redundant cells within the chain (i.e., intra-chain redundancy), the number of cells within the chain is equal X + R. The redundant cells are addressed via redundant wordlines RWL0-RWLR-1. In one embodiment, the redundant memory cells are located at the first end of the chain, between the memory cells of the chain and selection transistor. Locating the redundant cells in other parts of the chain is also useful. It is further understood that the redundant cells need not necessarily be adjacent to each other (i.e., grouped together).

If a defective cell occurs on one of the wordlines of the chain, a redundant wordline can be used to replace the defective one. This also holds true for any number of defects in the block along the same wordline. If additional defects occur on other wordlines, other redundant wordlines can be used to replace those defective ones, so long as there are sufficient number of redundant wordlines available. For a memory chain with 8 cells, only four fuses are needed (3 bits for addressing and 1 bit to serve as a master fuse to indicate redundancy) to effect redundancy for each redundant wordline.

Memory chains 210c-d can also be provided on the bitline pairs on the other side of the platelines, forming left and right sections 276 and 278. Selection transistors on the right section, in one embodiment, are controlled by separate control signals. For example, selection transistor 230c is controlled by BS2 signal and selection transistor 230d is controlled by BS3. Depending on which section and which chain is selected, the appropriate control signal is activated to connect the selected chain to the bitline. In one embodiment, the cells 227 on the right side of the block are addressed by different wordlines (e.g., WL8-WL15). Like the chains on the left section, redundant cells 223 are provided. As shown; the chains are provided with 2 redundant cells. However, it is not necessary that the chains on the right section have the same number of redundant and memory cells as the left section.

As described, intra-chain redundancy in accordance with the invention enables more efficient use of redundant elements, compared to conventional approaches. For example, a defective wordline can be replaced with a redundant wordline instead of a whole block. Furthermore, since fewer cells are used, the redundancy element has a lower probability of failure. Also, chain size is also more flexible.

While the invention has been particularly shown and described with reference to various embodiments, it will be recognized by those skilled in the art that modifications and changes may be made to the present invention without departing from the scope thereof. The scope of the invention should therefore be determined not with reference to the above description but with reference to the appended claims along with their full scope of equivalents.


Anspruch[de]
Integrierte Schaltung, aufweisend: x erste Speicherzellen (226, 240), wobei x größer oder gleich 2 ist, wobei die ersten Speicherzellen als Massenspeicherzellen dienen; m zweite Speicherzellen (222), wobei m gleich oder größer als 1 ist, wobei die zweiten Speicherzellen als redundante Speicherzellen dienen, wobei eine zweite Speicherzelle verwendet wird, um eine fehlerhafte erste Speicherzelle zu reparieren; wobei die ersten und zweiten Speicherzellen (226, 240, 222) jeweils einen Transistor (242) und einen Kondensator (244) aufweisen, wobei der Transistor und der Kondensator parallel gekoppelt sind und wobei die ersten und die zweiten Speicherzellen in Reihe gekoppelt sind;

dadurch gekennzeichnet, dass die ersten und zweiten Speicherzellen eine Kette bilden, wobei die Kette ein erstes und ein zweites Ende aufweist, wobei das erste Ende der Kette mit einer Bitleitung (BL) gekoppelt ist und das zweite Ende der Kette mit einer Plateleitung (PL) gekoppelt ist, wobei das Bereitstellen der zweiten Speicherzellen (222) innerhalb derselben Kette wie die ersten Speicherzellen (226, 240) den Austausch der fehlerhaften ersten Speicherzelle ermöglicht.
Integrierte Schaltung nach Anspruch 1, wobei die Speicherzellen ferroelektrische Speicherzellen sind. Integrierte Schaltung nach Anspruch 2, wobei x gleich 2t ist und t gleich oder größer als 1 ist. Integrierte Schaltung nach Anspruch 1, wobei x gleich 2t ist und t gleich oder größer als 1 ist. Integrierte Schaltung nach einem der Ansprüche 1 bis 4,

wobei das erste Ende der Kette über einen Auswahltransistor (230a) mit der Bitleitung (BL) gekoppelt ist.
Integrierte Schaltung nach einem der Ansprüche 1 bis 5, des Weiteren aufweisend: eine zweite Speicherkette, die ein erstes Ende aufweist, das über einen zweiten Auswahltransistor (230b) mit einer zweiten Bitleitung (/BL) gekoppelt ist, und ein zweites Ende, das mit einer zweiten Plateleitung (/PL) gekoppelt ist, wobei die zweite Speicherkette x erste Speicherzellen (226) und m zweite Speicherzellen (222) aufweist, wobei die Bitleitung (BL) und die zweite Bitleitung (/BL) ein Bitleitungspaar bilden; ein erstes und ein zweites Steuersignal (BS1, BS0) zum Steuern des ersten und des zweiten Auswahltransistors (230a, 230b). Integrierte Schaltung nach Anspruch 6, des Weiteren aufweisend mehrere der Bitleitungspaare, die einen Speicherblock (276) bilden. Integrierte Schaltung nach Anspruch 6, des Weiteren aufweisend eine dritte Speicherkette (227, 223), die ein erstes Ende aufweist, das über einen dritten Auswahltransistor (230c) mit der Bitleitung (BL) gekoppelt ist, und ein zweites Ende, das mit der Plateleitung (PL) gekoppelt ist;

eine vierte Speicherkette, die ein erstes Ende aufweist, das über einen vierten Auswahltransistor (230d) mit der zweiten Bitleitung (/BL) gekoppelt ist, und ein zweites Ende, das mit der zweiten Plateleitung (/PL) gekoppelt ist, wobei die dritte und die vierte Speicherkette jeweils y erste Speicherzellen aufweisen, wobei y gleich oder größer als 1 ist, und n zweite Speicherzellen, und n gleich oder größer als 1 ist.
Integrierte Schaltung nach Anspruch 8, des Weiteren aufweisend mehrere der Bitleitungspaare (BL, /BL), die einen Speicherblock (276) bilden. Integrierte Schaltung nach Anspruch 8 oder 9, des Weiteren aufweisend ein drittes und ein viertes Steuersignal (BS2, BS3) zum Steuern des dritten und vierten Auswahltransistors (230c, 230d). Integrierte Schaltung nach einem der Ansprüche 8 bis 10, wobei n = m und y = x ist. Integrierte Schaltung nach Anspruch 6, des Weiteren aufweisend: eine dritte Speicherkette (227, 223), die ein erstes Ende aufweist, das mit der Bitleitung (BL) gekoppelt ist, und ein zweites Ende, das mit der Plateleitung (PL) gekoppelt ist; eine vierte Speicherkette, die ein erstes Ende aufweist, das mit der zweiten Bitleitung (/BL) gekoppelt ist, und ein zweites Ende, das mit der zweiten Plateleitung (/PL) gekoppelt ist, wobei die dritte und die vierte Speicherkette jeweils y erste Speicherzellen aufweisen, wobei y gleich oder größer als 1 ist, und n zweite Speicherzellen, wobei n gleich oder größer als 1 ist. Integrierte Schaltung nach Anspruch 12, wobei n = m und y = x ist. Integrierte Schaltung nach Anspruch 13, des Weiteren aufweisend mehrere der Bitleitungspaare, die einen Speicherblock (276) bilden.
Anspruch[en]
An integrated circuit comprising: x first memory cells (226, 240), where x is greater than or equal to 2, the first memory cells serve as storage memory cells; m second memory cells (222), where m is equal to or greater than 1, the second memory cells serve as redundant memory cells, wherein.a second memory cell is used to repair a defective first memory cell; the first and second memory cells (226, 240, 222) each comprising a transistor (242) and a capacitor (244), wherein the transistor and the capacitor are coupled in parallel and wherein the first and second memory cells are coupled in series; characterized in that the first and second memory cells form a chain, said chain having a first and a second end, the first end of said chain being coupled to a bitline (BL) and the second end of said chain being coupled to a plateline (PL), wherein providing the second memory cells (222) within the same chain as the first memory cells (226, 240) enables replacement of the defective first memory cell. The integrated circuit of claim 1 wherein the memory cells are ferroelectric memory cells. The integrated circuit of claim 2 wherein x is equal 2t and t is equal to or greater than 1. The integrated circuit of claim 1 wherein x is equal 2t and t is equal to or greater than 1. The integrated circuit of any of claims 1 to 4 wherein the first end of the chain is coupled to the bitline (BL) via a selection transistor (230a). The integrated circuit of any of claims 1 to 5 further comprising: a second memory chain having a first end coupled to a second bitline (/BL) via a second selection transistor (230b) and a second end coupled to a second plateline (/PL), the second memory chain including x first memory cells (226) and m second memory cells (222), the bitline (BL) and second bitline (/BL) forming a bitline pair; a first and a second control signal (BS1, BS0) for controlling the first and second selection transistors (230a, 230b). The integrated circuit of claim 6 further comprising a plurality of the bitline pairs to form a memory block (276). The integrated circuit of claim 6 further comprising a third memory chain (227, 223) having a first end coupled to the bitline (BL) via a third selection transistor (230c) and a second end coupled to the plateline (PL);

a fourth memory chain having a first end coupled to the second bitline (/BL) via a fourth selection transistor (230d) and a second end coupled to the second plateline (/PL), the third and fourth memory chains each comprising y first memory cells, where y is equal to or greater than 1, and n second memory cells, and n is equal to or greater than 1.
The integrated circuit of claim 8 further comprising a plurality of the bitline pairs (BL, /BL) to form a memory block (276). The integrated circuit of claim 8 or 9 further comprising third and fourth control signals (BS2, BS3) for controlling the third and fourth selection transistors (230c, 230d). The integrated circuit of any of claims 8 to 10 wherein n = m and y = x. The integrated circuit of claim 6 further comprising: a third memory chain (227, 223) having a first end coupled to the bitline (BL) and a second end coupled to the plateline (PL) ; a fourth memory chain having a first end coupled to the second bitline (/BL) and a second end coupled to the second plateline (/PL), the third and fourth memory chains each comprising y first memory cells, where y is equal to or greater than 1, and n second memory cells, where n is equal to or greater than 1. The integrated circuit of claim 12 wherein n = m and y = x. The integrated circuit of claim 13 further comprising a plurality of the bitline pairs to form a memory block (276) .
Anspruch[fr]
Circuit intégré comprenant: x premières cellules (226, 240) de mémoire, x étant supérieur ou égal à 2, les premières cellules de mémoire servant de cellules de mémoire de stockage; m deuxièmes cellules (222) de mémoire, m étant égal ou supérieur à 1, les deuxièmes cellules de mémoire servant de cellules de mémoire redondantes, une deuxième cellule de mémoire étant utilisée pour réparer une première cellule de mémoire défectueuse ; les premières et deuxièmes cellules (226, 240, 222) comprenant chacune un transistor (242) et un condensateur (244), le transistor et le condensateur étant montés en parallèle et les premières et les deuxièmes cellules de mémoire étant montées en série, caractérisé en ce que

les premières et les deuxièmes cellules de mémoire forment une chaîne, la chaîne ayant une première et une deuxième extrémités, la première extrémité de la chaîne étant couplée à une ligne (BL) de bit et la deuxième extrémité de la chaîne étant couplée à une ligne (PL) de plaque, dans lequel en mettre les deuxièmes cellules (222) de mémoire dans la même chaîne que les premières cellules (226, 240) de mémoire permet de remplacer la première cellule de mémoire défectueuse.
Circuit intégré suivant la revendication 1, dans lequel les cellules de mémoire sont des cellules de mémoire ferroélectriques. Circuit intégré suivant la revendication 2, dans lequel x est égal à 2t et t est supérieur ou égal à 1. Circuit intégré suivant la revendication 1, dans lequel x est égal à 2t, et t est supérieur ou égal à 1. Circuit intégré suivant l'une quelconque des revendications 1 à 4, dans lequel la première extrémité de la chaîne est couplée à la ligne (BL) de bit par l'intermédiaire d'un transistor (230a) de sélection. Circuit intégré suivant l'une quelconque des revendications 1 à 5, comprenant en outre : une deuxième chaîne de mémoire, ayant une première extrémité couplée à une deuxième ligne (/BL) de bit par l'intermédiaire d'un deuxième transistor (230b) de sélection et une deuxième extrémité couplée à une deuxième ligne (/PL) de plaque, la deuxième chaîne de mémoire comprenant x premières cellules (226) de mémoire et m deuxièmes cellules (222)de mémoire, la ligne (BL) de bit et la deuxième ligne (/BL) de bit formant une paire de lignes de bit ; un premier et un deuxième signal (BS1, BS0) de commande pour commander les premier et deuxième transistors (230a, 230b) de sélection. Circuit intégré suivant la revendication 6, comprenant en outre une pluralité de paires de lignes de bit pour former un bloc (276) de mémoire. Circuit intégré suivant la revendication 6, comprenant en outre une troisième chaîne (227, 223) de mémoire ayant une première extrémité couplée à la ligne (BL) de bit par l'intermédiaire d'un troisième transistor (230c) de sélection et une deuxième extrémité couplée à la ligne (PL) de plaque ;

une quatrième chaîne de mémoire, ayant une première extrémité couplée à la deuxième ligne (/BL) de bit par l'intermédiaire d'un quatrième transistor (230d) de sélection et une deuxième extrémité couplée à la deuxième ligne (/PL) de plaque, la troisième et la quatrième chaînes de mémoire comprenant chacune y premières cellules de mémoire, y étant supérieur ou égal à 1, et n deuxièmes cellules de mémoire , n étant supérieur ou égal à 1.
Circuit intégré suivant la revendication 8, comprenant en outre une pluralité de paires (BL, /BL) de lignes de bit pour former un bloc (276) de mémoire. Circuit intégré suivant la revendication 8 ou 9, comprenant en outre des troisième et quatrième signaux (BS2, BS3) de commande pour commander les troisième et quatrième transistors (230c, 230d) de sélection. Circuit intégré suivant l'une quelconque des revendications 8 à 10, dans lequel n = m et y = x. Circuit intégré suivant la revendication 6, comprenant en outre une troisième chaîne de (227, 223) de mémoire, ayant une première extrémité couplée à la ligne de bit et une deuxième extrémité couplée à la ligne (PL) de plaque ;

une quatrième chaîne de mémoire, ayant une première extrémité couplée à la deuxième ligne (/BL) de bit et une deuxième extrémité couplée à la deuxième ligne (/PL) de plaque, la troisième et la quatrième chaînes de mémoire comprenant chacune y premières cellules de mémoire, y étant supérieur ou égal à 1, et n deuxièmes cellules de mémoire, n étant supérieur ou égal à 1.
Circuit intégré suivant la revendication 12, dans lequel n = m et y = x. Circuit intégré suivant la revendication 13, comprenant en outre une pluralité de paires de lignes de bit pour former un bloc (276) de mémoire.






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